KR101146995B1 - 다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 형성방법 - Google Patents

다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 형성방법 Download PDF

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Abstract

본 발명의 일 측면에 따라 실리콘층의 결정화 방법을 개시한다. 기판 위에 촉매 금속층을 형성한다. 상기 촉매 금속층 위에 촉매금속 캡핑패턴을 형성한다. 상기 촉매금속 캡핑패턴 위로 제2 비정질 실리콘층을 형성한다. 그리고 다결정 실리콘층을 형성하기 위하여 상기 제2 비정질 실리콘층을 열처리한다. 상기 다결정 실리콘층을 식각하여 다결정 실리콘층 패턴을 형성한다.

Description

다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 형성방법{Method for formation of crystalline silicon layer and method for formation of thin film transistor using the same}
본 발명은 비정질 실리콘층의 결정화를 통하여 다결정 실리콘층을 형성하는 방법 및 이를 이용한 박막 트랜지스터의 형성방법에 관한 것이다.
박막 트랜지스터(thin film transistor: TFT)는 절연성 지지 기판 위에 반도체 박막을 이용하여 만든 특별한 종류의 전계 효과 트랜지스터로서, 게이트, 드레인, 소오스의 세 단자를 가진 소자이다. 박막 트랜지스터는 센서, 기억 소자, 광 소자 등에도 이용되지만, 평판 디스플레이의 화소 스위칭 소자 또는 구동소자로서 주로 이용된다.
현재 노트북 PC, 모니터, TV, 모바일 기기 등의 LCD 제품들은 대부분 비정질 실리콘 박막 트랜지스터(a-Si TFT)를 사용하고 있다.
비정질 실리콘은 원자배열이 결정처럼 규칙적이지 않고, 단거리 질서는 있지만 장거리 질서는 없는 실리콘이다. 비정질 실리콘은 대면적 증착이 잘 되고, 저온에서 유리 기판 상에 용이하게 제작할 수 있기 때문에 박막 트랜지스터에 가장 많이 사용되고 있다. 그러나 AMOLED 제품에서는 전자 이동도가 0.5~1cm2/Vs 수준인 비정질 실리콘 박막 트랜지스터보다 높은 이동도를 갖는 고성능 박막 트랜지스터 및 제조 기술이 요구되고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는 기존의 비정질 실리콘 박막 트랜지스터 보다 월등히 높은 성능을 갖는다. 다결정 실리콘 박막 트랜지스터는 수십에서 수백 cm2/Vs의 이동도를 갖기 때문에 높은 이동도를 요구하는 데이터 구동 회로나 주변 회로 등을 기판 내에 내장할 수 있도록 하며, 트랜지스터의 채널을 작게 만들 수 있으므로 화면의 개구율을 크게 할 수 있게 한다. 또한, 구동 회로의 내장으로 인하여 화소수의 증가에 따른 구동 회로 연결을 위한 배선 피치의 한계가 없으므로 고해상도가 가능하며, 구동전압과 소비전력을 낮출 수 있고, 소자 특성 열화 문제가 매우 적은 장점이 있다.
다결정 실리콘의 제조 방법은 공정 온도에 따라 저온 공정과 고온 공정으로 나뉠 수 있다. 이 중 고온 공정은 절연 기판의 변형이 일어나는 온도 이상에서 공정이 진행되어 유리 기판 대신에 열 저항력이 높은 고가의 석영 기판을 써야 하고, 고온 공정에 의하여 형성된 다결정 실리콘 박막이 높은 표면 조도(surface roughness)와 미세 결정립과 같은 저품의 결정성을 갖는 문제가 있다.
저온 공정은 저온 증착된 비정질 실리콘을 결정화시켜 다결정 실리콘으로 결정화하는 기술로서, 엑시머레이저 결정화(ELC: eximer laser crystallization) 또는 금속을 촉매로 하는 결정화 기술 등이 연구되고 있다. 이 중 엑시머레이저 결정화 공정은 펄스 형태의 레이저 빔을 기판상에 조사하여 비정질 실리콘의 용융과 응고가 나노초(nano second) 단위로 반복되어 진행된다. 그러나 레이저결정화 공정은 비용과 소요시간이 많이 들고 효율이 높지 않은 문제가 있다.
금속유도 결정화(MIC: Metal Induced Crystallization), 금속유도 측면결정화(MILC: Metal Induced Lateral Crystallization) 등은 금속을 촉매로 사용하여 실리콘을 결정화하는 방법이다.
금속유도 결정화(MIC)는 촉매 금속을 비정질 실리콘 상에 증착하여 고온에서 결정화하는 방법으로서 작은 선형 다결정 실리콘들이 무작위로 성장하는 특성을 보인다. 금속유도 측면결정화(MILC)는 마스크를 사용하여 비정질 실리콘 상에 촉매 금속을 일렬로 배열하여 증착함으로써 다결정 실리콘을 한 방향으로 성장하도록 제어한다. 그러나 금속유도 결정화(MIC) 및 금속유도 측면결정화(MILC) 모두 다량의 촉매 금속을 사용하기 때문에 다결정 실리콘층 내에 금속이 잔류하여 누설 전류를 일으키는 직접적인 원인이 된다.
본 발명의 목적은 다결정 실리콘 내의 그레인 경계의 위치 및 수를 조절하고, 촉매 금속이 잔류하지 않는 다결정 실리콘층의 형성방법을 제공하는 것이다.
본 발명의 다른 목적은 다결정 실리콘 내의 그레인 경계의 위치 및 수를 조절하고, 촉매 금속이 잔류하지 않도록 함으로써 박막 트랜지스터의 누설전류 및 누설전류 산포를 제어할 수 있는 박막 트랜지스터의 형성방법을 제공하는 것이다.
본 발명의 일 측면에 따라 실리콘층의 결정화 방법을 개시한다. 기판 위에 촉매 금속층을 형성한다. 상기 촉매 금속층 위에 촉매금속 캡핑패턴을 형성한다. 상기 촉매금속 캡핑패턴 위로 제2 비정질 실리콘층을 형성한다. 그리고 다결정 실리콘층을 형성하기 위하여 상기 제2 비정질 실리콘층을 열처리한다. 상기 다결정 실리콘층을 식각하여 다결정 실리콘층 패턴을 형성한다.
이때 상기 촉매금속 캡핑패턴을 형성하는 단계에서는 상기 촉매 금속층 위에 제1 비정질 실리콘층을 형성하고, 상기 제1 비정질 실리콘층을 패터닝한다. 상기 촉매금속 캡핑패턴을 형성하는 단계는 상기 제1 비정질 실리콘층을 패터닝한 후 열처리하는 단계를 더 포함할 수 있다.
상기 기판과 상기 촉매금속층 사이에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
상기 다결정 실리콘층 패턴을 형성하는 단계는 상기 촉매금속 캡핑패턴 부분을 제거하는 것을 포함할 수 있다. 상기 촉매금속 캡핑패턴의 형태 및 위치는 상기 다결정 실리콘층 패턴 내의 그레인의 크기 및 그레인 경계를 고려하여 결정될 수 있다.
본 발명의 다른 일 측면에 따라 박막 트랜지스터의 형성방법을 개시한다. 기판 위에 버퍼층을 형성한다. 상기 버퍼층 위에 촉매 금속층을 형성한다. 상기 촉매 금속층 위에 촉매금속 캡핑패턴을 형성한다. 상기 촉매금속 캡핑패턴 위로 제2 비정질 실리콘층을 형성한다. 상기 제2 비정질 실리콘층을 열처리하여 다결정 실리콘층을 형성한다. 상기 다결정 실리콘층을 식각하여 활성층을 형성한다. 상기 활성층 패턴 위로 게이트 절연층을 형성한다. 상기 게이트 절연층 위로 게이트 전극을 형성한다. 상기 게이트 전극 양쪽으로 상기 활성층 내에 소스/드레인 영역을 형성한다. 상기 게이트 전극 및 상기 게이트 절연층 위로 제1 층간 절연층을 형성한다. 그리고 상기 제1 층간 절연층을 관통하여 상기 소스/드레인 영역에 접촉하는 소스/드레인 전극을 형성한다.
촉매금속 캡핑패턴의 형태 및 위치를 조절함으로써 원하는 그레인 크기 및 그레인 경계를 갖는 다결정 실리콘층 패턴을 형성하고, 또한 촉매 금속이 잔류하는 촉매금속 캡핑패턴 부분을 제거함으로써 누설전류의 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 다결정 실리콘층의 형성방법을 순차적으로 설명하기 위한 순서도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 다결정 실리콘층의 형성방법을 순차적으로 설명하기 위한 공정 단면도들이다.
도 3은 및 도 4는 본 발명의 일 실시예에 따라 형성한 다결정 실리콘층을 위에서 찍은 광학 현미경 사진이다.
도 5는 비교예에 의하여 형성된 다결정 실리콘의 활성층을 갖는 박막 트랜지스터의 드레인 전류 대 게이트 전압의 그래프이다.
도 6은 본 발명의 일 실시예에 의하여 형성된 다결정 실리콘의 활성층을 갖는 박막 트랜지스터의 드레인 전류 대 게이트 전압의 그래프이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따라 형성된 다결정 실리콘층을 이용하여 박막 트랜지스터를 제조하는 공정을 순차적으로 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 유기발광표시장치(OLED: organic light emitting diode)의 단면도이다.
이하에서 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
본 명세서에서 그레인은 다결정 실리콘을 구성하는 각각의 결정 입자를 의미한다. 그레인의 경계는 결정 입자들의 경계이다.
도 1은 본 발명의 일 실시예에 따른 다결정 실리콘층의 형성방법을 순차적으로 설명하기 위한 순서도이다.
도 1을 참조하면, 기판 위에 버퍼층을 형성한다(S110). 기판은 투명한 유리, 석영 또는 투명한 플라스틱 재질로 형성할 수 있다. 기판에서 발생하는 수분 또는 불순물의 확산을 방지하기 위하여 기판 상에 버퍼층을 형성할 수 있다.
버퍼층 위에 촉매 금속층을 형성한다(S120). 촉매 금속층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt와 같은 금속으로 스퍼터(sputter), ALD(atomic layer deposition), 이온주입(Ion implantation)등의 방법에 의하여 낮은 밀도로 형성할 수 있다.
촉매 금속층 위에 제1 비정질 실리콘층을 형성하고(S130), 이어서 제1 비정질 실리콘층을 패터닝하여 촉매금속 캡핑패턴을 형성한다(S140). 이때 촉매금속 캡핑패턴 아래의 촉매 금속층만 남고, 제1 비정질 실리콘층이 제거되면서 버퍼층이 노출된 영역의 촉매 금속층은 제거된다. 촉매금속 캡핑패턴을 비정질 실리콘층으로 형성함으로써 촉매 금속층으로부터의 촉매 금속의 확산이 가능하여 촉매 금속층을 촉매금속 캡핑패턴 하부에 사용할 수 있다.
촉매금속 캡핑패턴 및 버퍼층 위로 제2 비정질 실리콘층을 형성한다(S150). 제2 비정질 실리콘층은 제1 비정질 실리콘층을 형성하는 방법과 같은 방법으로 또는 다른 방법으로 형성할 수 있다.
열처리에 의하여 제2 비정질 실리콘층을 결정화한다(S160). 이때 제1 비정질 실리콘층으로 이루어진 촉매금속 캡핑패턴도 함께 결정화된다. 열처리에 의하여 촉매금속 캡핑패턴 아래의 촉매 금속이 결정화 시드가 되어 실리콘 결정을 성장시키기 시작한다. 실리콘 결정화가 수직 방향으로 일어나서 촉매금속 캡핑패턴과 그 위의 제2 비정질 실리콘층을 결정화한다. 또한 실리콘 결정화가 측면으로 진행하면서 촉매금속 캡핑패턴이 없어서 촉매 금속층이 남아있지 않은 영역의 제2 비정질 실리콘층도 결정화된다.
촉매금속 캡핑패턴과 제2 비정질 실리콘층이 결정화되어 형성된 다결정 실리콘층을 패터닝한다(S170). 촉매금속 캡핑패턴의 형태 및 위치를 조절하여 다결정 실리콘층의 패턴 내에 원하는 그레인 크기 및 그레인 경계가 생기도록 할 수 있다. 또한, 촉매 금속이 잔류하는 촉매금속 캡핑패턴 부분을 제거하여 누설 전류의 특성을 향상시킬 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 다결정 실리콘층의 형성방법을 순차적으로 설명하기 위한 공정 단면도들이다.
도 2a를 참조하면, 기판(11) 위에 버퍼층(12)을 형성한다. 기판(11)은 투명한 유리 재질로 형성할 수 있다. 그러나 기판(11)이 반드시 유리 재질에 한정되는 것은 아니며, 석영 또는 투명한 플라스틱 재질로 형성할 수도 있다. 플라스틱 기판은 절연성 유기물로 형성할 수 있다.
한편, 기판(11)에서 발생하는 수분 또는 불순물의 확산을 방지하기 위하여 기판(11) 상에 버퍼층(12)을 형성할 수 있다. 버퍼층(12)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 이들의 적층막으로 형성할 수 있다.
도 2b를 참조하면, 버퍼층(12) 위에 촉매 금속층(13)을 형성한다. 촉매 금속층(13)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt와 같은 금속으로 형성할 수 있다. 촉매 금속층(13)은 스퍼터(sputter), ALD(atomic layer deposition), 이온주입(Ion implantation)등의 방법에 의하여 형성할 수 있다. 이온주입에 의하여 촉매 금속층(13)을 형성한 후에는 열처리를 할 수 있다. 열처리는 약 400℃의 온도에서 수행될 수 있다.
도 2b에 나타낸 바와 같이 촉매 금속층(13) 내에는 촉매 금속이 연속적으로 존재하는 것이 아니라 비연속적으로 존재한다. 즉, 모노레이어(monolayer) 보다 더 작은 밀도로 촉매 금속을 형성한다. 이때 촉매 금속층(13)은 1011 원자/cm2 내지 1015 원자/cm2의 밀도로 형성할 수 있다. 촉매 금속의 밀도가 1011 원자/cm2 보다 작은 경우 균일한 밀도로 신뢰성 있는 촉매 금속층(13)을 형성하기가 힘들어진다. 촉매 금속의 밀도가 1015 원자/cm2 보다 큰 경우 성장되는 다결정 실리콘의 결정의 크기가 작아지며, 다결정 실리콘층의 내에 촉매 금속이 확산, 잔류하여 누설전류의 원인이 될 수 있다.
도 2c를 참조하면, 촉매 금속층(13) 위에 제1 비정질 실리콘층(14)을 형성한다. 제1 비정질 실리콘층(14)은 다양한 방법에 의하여 형성할 수 있다. 예를 들면 플라즈마강화 화학기상증착(PECVD: plasma enhanced chemical vapor deposition), 저압 화학기상증착(LPCVD: low pressure chemical vapor deposition)에 의하여 비정질 실리콘층을 형성할 수 있다.
도 2d를 참조하면, 제1 비정질 실리콘층(14)을 패터닝하여 촉매금속 캡핑패턴(15)을 형성한다. 촉매 금속층은 촉매금속 캡핑패턴(15) 아래에만 남고 버퍼층(12)이 노출된 영역의 촉매 금속층은 제1 비정질 실리콘층(14)이 제거될 때 함께 제거된다. 촉매금속 캡핑패턴(15) 형성 후 약 400℃의 온도에서 열처리를 수행할 수 있다.
도 2e를 참조하면, 촉매금속 캡핑패턴(15) 및 버퍼층(12) 위로 제2 비정질 실리콘층(16)을 형성한다. 제2 비정질 실리콘층(16)은 제1 비정질 실리콘층(14)을 형성하는 방법과 마찬가지로 플라즈마강화 화학기상증착(PECVD) 또는 저압 화학기상증착(LPCVD) 방법으로 형성할 수 있다.
도 2f를 참조하면, 열처리에 의하여 촉매금속 캡핑패턴(15)과 제2 비정질 실리콘층(16)을 결정화하여 다결정 실리콘층(17)을 형성한다. 열처리는 예를 들어 700℃에서 급속 열처리(rapid thermal anneal: RTA)을 사용하여 수행할 수 있다.
열처리에 의하여 촉매금속 캡핑패턴(15) 아래의 촉매 금속(13)이 결정화 시드가 되어 실리콘 결정을 성장시키기 시작한다. 수직 방향으로 결정화가 일어나서 촉매금속 캡핑패턴(15)과 그 위의 제2 비정질 실리콘층(16)을 결정화되고, 또한 도 2f에 화살표로 표시한 바와 같이 실리콘 결정화가 측면으로 진행하면서 촉매금속 캡핑패턴(15)이 형성되지 않은 영역의 제2 비정질 실리콘층(16)도 결정화된다.
도 2f에 나타난 것처럼 촉매금속 캡핑패턴(15) 부분에서 성장한 실리콘 결정은 크기가 작고 그레인 경계가 많이 형성되어 있다. 그리고 촉매금속 캡핑패턴(15)이 없는 부분에서 성장한 실리콘 결정은 결정의 크기가 크고 따라서 그레인 경계가 많지 않다. 한편, 서로 다른 촉매금속 캡핑패턴(15) 아래의 촉매 금속으로부터 성장한 실리콘 결정이 서로 만나는 곳에 그레인 경계(18)가 생긴다. 따라서 촉매금속 캡핑패턴(15)의 위치 및 형태를 조절하여 그레인 경계(18)가 생성되는 위치 및 그레인의 크기를 조절할 수 있다.
도 2g를 참조하면, 다결정 실리콘층(17)을 패터닝하여 원하는 다결정 실리콘층 패턴(17)을 얻는다. 다결정 실리콘층(17)을 패터닝할 때 촉매금속 캡핑패턴(15)으로부터 결정화된 부분을 제거할 수 있다. 도 2f에서 살펴본 바와 같이, 촉매금속 캡핑패턴(15)으로부터 형성된 다결정 실리콘은 인접한 촉매 금속들로부터 성장한 결정들이 서로 만나게 되어 결정의 크기가 제한되고 그레인 경계가 많이 생성된다. 반면, 촉매금속 캡핑패턴(15) 부분으로부터 측면으로 성장하여 결정화된 부분은 촉매 금속이 거의 존재하지 않으므로 성장된 결정의 크기가 크고 그레인 경계의 수도 적다. 따라서 촉매금속 캡핑패턴(15)으로부터 결정화된 부분을 제거함으로써 작은 결정 크기와 많은 그레인 경계로부터 야기되는 누설 전류를 방지할 수 있다. 또한, 촉매금속 캡핑패턴(15)으로부터 결정화된 부분을 제거함으로써 그에 포함된 촉매 금속들이 함께 제거될 수 있다. 따라서 패터닝된 다결정 실리콘층(17)의 패턴에 잔류하는 촉매 금속이 거의 없게 되어 누설 전류의 특성이 매우 향상될 수 있다.
본 실시예에서는 다결정 실리콘층 패턴(17)이 그레인 경계(18)를 포함하고 있으나, 다결정 실리콘층 패턴(17)이 그레인 경계(18)를 포함하지 않도록 촉매금속 캡핑패턴(15)의 형태 및 위치를 변경할 수 있음은 물론이다.
도 3 및 도 4는 본 발명의 일 실시예에 따라 형성한 다결정 실리콘층을 위에서 찍은 광학 현미경 사진이다. 도 3 및 도 4에서 참조번호 25 및 35는 촉매금속 캡핑패턴으로부터 형성된 다결정 실리콘층 부분이고, 참조번호 26 및 36은 나머지 영역의 다결정 실리콘층이다. 참조번호 20 및 30은 다결정 실리콘층의 그레인 경계의 위치를 측정하는 기준이 된 테스트 패턴이다.
먼저 도 3을 참조하면, 촉매금속 캡핑패턴으로부터 형성된 다결정 실리콘층 부분(25)은 작은 크기의 결정이 매우 조밀하게 형성되어 있고, 그 이외 영역의 다결정 실리콘층(26)의 결정 입자는 매우 큰 것을 알 수 있다. 그리고 대칭을 이루면서 소정의 간격을 갖는 촉매금속 캡핑패턴(23)에 의하여 테스트 패턴(20)의 오목한 부분에 그레인 경계(28)가 형성되어 있다.
촉매금속 캡핑패턴 부분의 다결정 실리콘층(25)의 결정 입자의 크기가 작은 것은 이 부분에 촉매 금속이 분포하기 때문이다. 촉매 금속인 결정화 시드들이 가까운 거리에 존재하므로 결정화 시드로부터 성장한 결정들이 서로 만나서 크게 성장하지 못하고 작은 결정을 이룬다. 촉매금속 캡핑패턴 부분 이외의 다결정 실리콘층(26)은 결정화 시드가 존재하지 않으므로 결정들이 서로 만나지 않고 크게 성장할 수 있다.
한편, 테스트 패턴(20)의 오목한 부분(20a) 안에 그레인 경계(28)가 형성된 것은 테스트 패턴(20)의 오목한 부분(20a)에 대하여 촉매금속 캡핑패턴(23)을 대칭적으로 형성하였기 때문이다. 즉, 2개의 촉매금속 캡핑패턴(23)으로부터 성장한 실리콘 결정이 테스트 패턴(20)의 오목한 부분(20a)에서 만남으로써 그레인 경계(28)가 형성되었다.
도 4를 참조하면, 도 3의 경우와 마찬가지로 촉매금속 캡핑패턴으로부터 형성된 다결정 실리콘층 부분(35)은 작은 크기의 결정이 매우 조밀하게 형성되어 있고, 그 이외 영역의 다결정 실리콘층(36)의 결정 입자는 매우 큰 것을 알 수 있다.
도 4의 광학현미경 사진에서는 촉매금속 캡핑패턴(33)이 도 3의 촉매금속 캡핑패턴(23)과 다른 형태이다. 따라서 다결정 실리콘층(36)의 그레인 경계(38)도 테스트 패턴(30)에 대하여 도 3의 경우와 다른 위치에 형성되어 있다. 도 4의 사진으로부터도 촉매금속 캡핑패턴(33)의 사이에 그레인 경계(38)가 형성되는 것을 알 수 있다.
실시예
유리 기판 위에 실리콘 산화막 3000Å/실리콘 질화막 300Å의 버퍼층을 형성하였다. 상기 버퍼층 위에 ALD에 의하여 Ni 층을 형성하고 400℃ 에서 10분 동안 열처리하였다. 이어서, Ni 층 위에 제1 비정질 실리콘층을 200Å의 두께로 형성하고, 비정질 실리콘층을 식각하여 패터닝하여 촉매금속 캡핑패턴을 형성하였다. 식각되는 비정질 실리콘층 아래의 Ni 층도 비정질 실리콘층과 함께 제거되었다. 캡핑 패턴을 형성한 후 400℃에서 10분 동안 열처리하였다. 촉매금속 캡핑패턴과 노출된 버퍼층 위로 제2 비정질 실리콘층을 650Å의 두께로 형성하였다. 이어서 700℃ 에서 20분 동안 열처리하여 촉매금속 캡핑패턴과 제2 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하였다. 그리고 결정화된 다결정 실리콘층을 패터닝하여 활성층을 형성하였다. 그리고 상기 활성층 위로 게이트 절연층 및 게이트 전극을 형성하고 상기 활성층에 전기적으로 연결된 소스/드레인 전극을 형성하였다.
비교예
유리 기판 위에 실리콘 산화막 3000Å/실리콘 질화막 300Å의 버퍼층을 형성하였다. 상기 버퍼층 위에 ALD에 의하여 Ni 층을 형성하고 400℃ 에서 10분 동안 열처리하였다. 이어서, Ni 층 위에 비정질 실리콘층을 650Å의 두께로 형성하였다. 이어서 700℃ 에서 20분 동안 열처리하여 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하였다. 그리고 결정화된 다결정 실리콘층을 패터닝하여 활성층을 형성하였다. 그리고 상기 활성층 위로 게이트 절연층 및 게이트 전극을 형성하고 상기 활성층에 전기적으로 연결된 소스/드레인 전극을 형성하였다.
평가예
도 5는 상기 비교예에 의하여 형성된 다결정 실리콘의 활성층을 갖는 박막 트랜지스터의 드레인 전류 대 게이트 전압의 그래프이고, 도 6은 본 발명의 상기 실시예에 의하여 형성된 다결정 실리콘의 활성층을 갖는 박막 트랜지스터의 드레인 전류 대 게이트 전압의 그래프이다. 상기 비교예 및 상기 실시예의 박막 트랜지스터는 PMOS 소자이다.
도 5의 그래프에서 비교예의 박막 트랜지스터의 오프 전류는 10-13~10-9 [A]의 범위를 갖는 반면, 도 6의 그래프에서 실시예의 박막 트랜지스터의 오프 전류는 10-13~10-11 [A]의 범위를 갖는다. 즉, 실시예의 오프 전류의 범위는 2 오더(order)로서, 비교예의 오프 전류의 범위인 4 오더보다 2 오더만큼 작아서 오프 전류의 산포가 비교예보다 매우 양호함을 알 수 있다. 또한, 실시예의 오프 전류의 최대 크기는 비교예의 오프 전류의 최대 크기인 10-9 [A] 보다 작은 작은 10-11 [A] 이므로 오프 전류 값 역시 비교예보다 우수하다.
상기 실시예는 활성층의 채널 영역의 가운데에 전류 흐름의 방향에 수직으로 그레인 경계가 형성되어 있어서 드레인 전류의 흐름이 방해를 받을 수 있는 조건었다. 즉, 온 전류의 크기가 감소할 수 있는 조건이었다. 그러므로 채널 영역 내에 그레인 경계가 형성되지 않도록 촉매금속 캡핑패턴을 설계하여 다결정 실리콘층을 형성한다면 온 전류의 크기를 증가시키면서 동시에 오프 전류의 크기를 감소시킬 수 있다.
도 7a 내지 도 7d는 본 발명에 따라 형성된 다결정 실리콘층을 이용하여 박막 트랜지스터를 제조하는 공정을 순차적으로 도시한 단면도들이다.
도 7a를 참조하면, 버퍼층(102)이 형성된 기판(101) 위에 본 발명에 의한 다결정 실리콘층을 형성하고 패터닝하여 활성층(105)을 형성한다. 상기 활성층(105)은 그레인의 크기 및 그레인 경계의 위치가 조절되고, 촉매 금속이 잔류하지 않아서 박막 트랜지스터의 누설전류 특성을 향상시킬 수 있다.
도 7b를 참조하면, 활성층(105) 위에 게이트 절연막(114)을 형성하고, 상기 게이트 절연막(114) 위에 도전막을 형성하고 패터닝하여 게이트 전극(120)을 형성한다. 게이트 절연막(114)은 예를 들어 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 게이트 전극(120)은 예를 들어 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti 또는 이들의 합금으로 형성할 수 있다.
도 7c를 참조하면, 활성층(105)의 양끝단에 소스/드레인 영역(105a)을 형성하고, 제1 층간절연막(122)을 형성한다. 소스/드레인 영역(105a) 사이의 활성층(105)는 채널 영역(105b)을 형성한다. 소스/드레인 영역(105b)은 상기 게이트 전극(120)을 마스크로 하고 이온 도핑을 수행하여 자기 정렬방식으로 형성할 수 있다. 제1 층간절연막(122)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 단층막 또는 다층막으로 적층하여 형성할 수 있다.
도 7d를 참조하면, 상기 제1 층간절연막(122) 내에 소스/드레인 영역(105a)과 접촉하는 소스/드레인 전극(130)을 형성한다. 소스/드레인 전극(130)은 제1 층간절연막(122) 내에 소스/드레인 영역(105a)의 상면을 노출시키는 홀을 형성한 후 상기 홀을 매립하도록 도전막을 형성하고 패터닝하여 형성할 수 있다. 상기 도전막은 예를 들어 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti 또는 이들의 합금을 포함하는 다양한 재료로 형성할 수 있다.
도 8은 본 발명의 일 실시예에 따른 유기발광표시장치(OLED: organic light emitting diode)의 단면도이다.
도 8을 참조하면, 유기발광표시장치의 박막 트랜지스터 부분은 도 7a 내지 도 7d에서 제조 방법을 설명한 박막 트랜지스터와 같다. 상기 박막 트랜지스터 위에 제2 층간절연막(132)이 형성되어 있다. 제2 층간절연막(132)은 유기막 또는 무기막으로 이루어질 수 있다.
화소부의 제1 전극(142)이 상기 제2 층간절연막(132)을 관통하여 소스/드레인 전극(130)의 어느 하나와 접촉하고 상기 제2 층간절연막(132) 위로 연장되어 있다. 제1 전극(142)은 예를 들어 산화인듐주석(ITO: indium tin oxide) 또는 산화인듐아연(IZO: indium zinc oxide)와 같은 투명 도전성 산화막으로 이루어질 수 있다.
제2 층간절연막(132) 위의 화소정의막(134)에 의하여 노출된 제1 전극(142)과 접촉하도록 유기층(144)이 형성되어 있다. 화소정의막(134)은 유기막 또는 무기막으로 형성할 수 있다. 상기 유기층(144)은 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 또는 전자주입층의 어느 하나 이상의 층을 더 포함할 수 있다. 유기층(144) 위에 제2 전극(146)이 형성되어 있다. 제2 전극(146)은 예를 들어 Mg, Ag, Al, Ca 또는 이들의 합금과 같은 금속으로 형성될 수 있다.
11: 기판 12: 버퍼층
13: 촉매 금속층 14: 제1 비정질 실리콘층
15, 25,35: 촉매금속 캡핑패턴 16: 제2 비정질 실리콘층
17: 다결정 실리콘층 18,28,38: 그레인 경계
20,30: 테스트 패턴 20a: 테스트 패턴의 오목 부분
101: 기판 102: 버퍼층
105: 활성층 105a: 소스/드레인 영역
105b: 채널 영역 114: 게이트 절연막
120: 게이트 전극 122: 제1 층간절연막
130: 소스/드레인 전극 132: 소스/드레인 전극
134: 화소 정의막 142: 제1 전극
144: 유기층 146: 제2 전극

Claims (20)

  1. 기판 위에 촉매 금속층을 형성하는 단계;
    상기 촉매 금속층 위에 제1 비정질 실리콘층을 형성하는 단계;
    상기 제1 비정질 실리콘층이 제거된 부분 아래의 상기 촉매 금속층도 함께 제거되도록 상기 촉매 금속층과 상기 제1 비정질 실리콘층을 패터닝하여 촉매금속 캡핑패턴을 형성하는 단계;
    상기 촉매금속 캡핑패턴 위로 제2 비정질 실리콘층을 기판의 전면으로 형성하는 단계; 및
    다결정 실리콘층을 형성하기 위하여 상기 제2 비정질 실리콘층을 열처리하는 단계; 를 포함하는 실리콘층의 결정화 방법.
  2. 삭제
  3. 제1 항에 있어서, 상기 촉매금속 캡핑패턴을 형성하는 단계는 상기 제1 비정질 실리콘층을 패터닝한 후 열처리하는 단계를 더 포함하는 실리콘층의 결정화 방법.
  4. 제3 항에 있어서, 상기 열처리하는 단계는 300-500℃ 온도의 범위에서 수행하는 실리콘층의 결정화 방법.
  5. 삭제
  6. 제1 항에 있어서, 상기 촉매 금속층을 형성하는 단계는 상기 촉매 금속층을 스퍼터, ALD(atomic layer deposition) 또는 이온 주입에 의하여 형성하는 실리콘층의 결정화 방법.
  7. 제1 항에 있어서, 상기 촉매 금속층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 의 금속으로 형성하는 실리콘층의 결정화 방법.
  8. 제1 항에 있어서, 상기 촉매 금속층은 1011 원자/cm2 내지 1015 원자/cm2의 밀도 범위를 갖는 실리콘층의 결정화 방법.
  9. 제1 항에 있어서, 상기 기판과 상기 촉매금속층 사이에 버퍼층을 형성하는 단계를 더 포함하는 실리콘층의 결정화 방법.
  10. 제9 항에 있어서, 상기 버퍼층은 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막으로 형성하는 실리콘층의 결정화 방법.
  11. 제1 항에 있어서, 상기 제2 비정질 실리콘층을 열처리하는 단계는 600-800℃의 온도에서 수행하는 실리콘층의 결정화 방법.
  12. 제1 항에 있어서, 상기 다결정 실리콘층을 식각하여 다결정 실리콘층 패턴을 형성하는 단계를 더 포함하는 실리콘층의 결정화 방법.
  13. 제12 항에 있어서, 상기 다결정 실리콘층 패턴을 형성하는 단계는 상기 촉매 금속층 및 상기 촉매금속 캡핑패턴과 함께 상기 촉매금속 캡핑패턴 위의 상기 다결정 실리콘층 부분을 제거하는 것을 포함하는 실리콘층의 결정화 방법.
  14. 제13 항에 있어서, 상기 촉매금속 캡핑패턴의 형태 및 위치는 상기 다결정 실리콘층 패턴 내의 그레인의 크기 및 그레인 경계를 고려하여 결정되는 실리콘층의 결정화 방법.
  15. 기판 위에 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 촉매 금속층을 형성하는 단계;
    상기 촉매 금속층 위에 제1 비정질 실리콘층을 형성하는 단계;
    상기 제1 비정질 실리콘층이 제거된 부분에 상기 촉매 금속층도 함께 제거되도록 상기 촉매 금속층과 상기 제1 비정질 실리콘층을 패터닝하여 촉매금속 캡핑패턴을 형성하는 단계;
    상기 촉매금속 캡핑패턴 위로 제2 비정질 실리콘층을 기판의 전면으로 형성하는 단계; 및
    상기 제2 비정질 실리콘층을 열처리하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 식각하여 활성층을 형성하는 단계;
    상기 활성층 패턴 위로 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위로 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양쪽으로 상기 활성층 내에 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극 및 상기 게이트 절연층 위로 제1 층간 절연층을 형성하는 단계; 및
    상기 제1 층간 절연층을 관통하여 상기 소스/드레인 영역에 접촉하는 소스/드레인 전극을 형성하는 단계; 를 포함하는 박막 트랜지스터의 형성방법.
  16. 삭제
  17. 삭제
  18. 제15 항에 있어서, 상기 촉매 금속층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 의 금속으로 형성하는 박막 트랜지스터의 형성방법.
  19. 제15 항에 있어서, 상기 다결정 실리콘층을 식각하여 상기 활성층을 형성하는 단계는 상기 촉매 금속층 및 상기 촉매금속 캡핑패턴과 함께 상기 촉매금속 캡핑패턴 위의 상기 다결정 실리콘층 부분을 제거하는 것을 포함하는 박막 트랜지스터의 형성방법.
  20. 제15 항에 있어서, 상기 촉매금속 캡핑패턴의 형태 및 위치는 상기 활성층 패턴 내의 그레인의 크기 및 그레인 경계를 고려하여 결정되는 박막 트랜지스터의 형성방법.
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Publication number Priority date Publication date Assignee Title
DE102011002236A1 (de) * 2011-04-21 2012-10-25 Dritte Patentportfolio Beteiligungsgesellschaft Mbh & Co.Kg Verfahren zur Herstellung einer polykristallinen Schicht
CN104465319B (zh) * 2014-10-30 2017-07-28 深圳市华星光电技术有限公司 低温多晶硅的制作方法及tft基板的制作方法
TWI570976B (zh) * 2015-07-06 2017-02-11 元太科技工業股份有限公司 主動元件及其製作方法
CN105097669B (zh) * 2015-07-13 2019-05-03 深圳市华星光电技术有限公司 一种显示面板及其制造方法
CN106783532B (zh) * 2016-11-18 2020-03-31 武汉华星光电技术有限公司 一种低温多晶硅薄膜的制备方法、薄膜晶体管、阵列基板以及液晶显示面板
CN109545751B (zh) * 2018-10-15 2022-02-22 Tcl华星光电技术有限公司 薄膜晶体管阵列基板制造方法
CN111403287B (zh) * 2020-03-24 2023-12-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030021385A (ko) * 2001-09-05 2003-03-15 주식회사 현대 디스플레이 테크놀로지 액정표시장치의 제조방법
KR20050117133A (ko) * 2004-06-09 2005-12-14 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR20070071177A (ko) * 2005-12-29 2007-07-04 삼성전자주식회사 유리 위에의 단일벽 탄소나노튜브 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP2001023899A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法
KR100439345B1 (ko) 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
KR100697379B1 (ko) 2003-03-31 2007-03-20 비오이 하이디스 테크놀로지 주식회사 다결정실리콘 박막트랜지스터 제조방법
US7416928B2 (en) * 2004-09-08 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR100659758B1 (ko) * 2004-09-22 2006-12-19 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
US7683373B2 (en) * 2004-10-05 2010-03-23 Samsung Mobile Display Co., Ltd. Thin film transistor and method of fabricating the same
KR100776362B1 (ko) 2004-12-03 2007-11-15 네오폴리((주)) 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법
KR101035752B1 (ko) 2005-11-30 2011-05-20 사천홍시현시기건유한공사 다결정 실리콘 박막 트랜지스터 및 그 제조방법
US20070243670A1 (en) * 2006-04-17 2007-10-18 Industrial Technology Research Institute Thin Film Transistor (TFT) and Method for Fabricating the Same
KR100864884B1 (ko) * 2006-12-28 2008-10-22 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030021385A (ko) * 2001-09-05 2003-03-15 주식회사 현대 디스플레이 테크놀로지 액정표시장치의 제조방법
KR20050117133A (ko) * 2004-06-09 2005-12-14 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR20070071177A (ko) * 2005-12-29 2007-07-04 삼성전자주식회사 유리 위에의 단일벽 탄소나노튜브 제조방법

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