CN111403287B - 薄膜晶体管及其制备方法、阵列基板和显示装置 - Google Patents
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Abstract
本发明提供一种薄膜晶体管及其制备方法、阵列基板和显示装置。薄膜晶体管制备方法包括：在衬底基板上沟道区的至少一端形成诱导金属层；在衬底基板上沟道区形成非晶硅层，并使诱导金属层的侧壁与沟道区内非晶硅层的侧壁接触；对形成有非晶硅层和诱导金属层的衬底基板进行退火，使非晶硅层在诱导金属层的作用下转化形成多晶硅沟道层。诱导金属层可以定向引导晶核，使多晶硅晶粒在沟道区内横向生长，在沟道区中只形成一个晶粒，减少多个晶粒导致的晶界缺陷，降低薄膜晶体管电流的不稳定性。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种薄膜晶体管的制备方法和由该制备方法得到的薄膜晶体管，还涉及包括该薄膜晶体管的阵列基板和显示装置。
背景技术
多晶硅薄膜晶体管(LTPS TFT)由于其较高的电子传导速率、较低的功率消耗以及较小的尺寸，被广泛应用于显示面板的阵列基板中。
多晶硅的形成方式一般是先沉积非晶硅膜层，然后经过高温工艺将非晶硅晶化形成多晶硅。在多晶硅形成过程中，经过能量的积累与释放，会形成很多个不同方向的晶界，晶界位置处离子处于杂乱状态，内部缺陷很多，如图1所示。在一个TFT的沟道内会包含多个晶界缺陷中心时，加电压时缺陷中心会释放或捕获离子，导致电流极不稳定，甚至产生漏电流。
这种具有中心缺陷的多晶硅会导致TFT电流不稳。目前LTPS-OLED产品中由此电流问题导致的不良占比约40％，急需找到解决方案。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种及其制备方法、阵列基板和显示装置，解决现有技术中存在一种或多种问题。
根据本发明的第一个方面，提供一种薄膜晶体管的制备方法，包括：
提供衬底基板，所述衬底基板包括沟道区；
在所述衬底基板上沟道区的至少一端形成诱导金属层；
在所述衬底基板上沟道区形成非晶硅层，其中，所述诱导金属层的侧壁与所述沟道区内非晶硅层的侧壁接触；
对形成有所述非晶硅层和诱导金属层的衬底基板进行退火，使所述非晶硅层在所述诱导金属层的作用下转化形成多晶硅沟道层。
在本申请的一种示例性实施方式中，形成所述诱导金属层、非晶硅层和多晶硅沟道层包括：
在所述衬底基板上沟道区的至少一端形成所述诱导金属层；
在形成有所述诱导金属层的衬底基板上形成覆盖所述衬底基板的所述非晶硅层，其中，所述诱导金属层的侧壁与所述沟道区内非晶硅层的侧壁接触；
对形成有所述非晶硅层和诱导金属层的衬底基板进行退火，使所述非晶硅层在所述诱导金属层的作用下转化为多晶硅层；
去除覆盖在所述沟道区以外的所述多晶硅层，得到所述多晶硅沟道层。
在本申请的一种示例性实施方式中，形成所述诱导金属层包括：在所述衬底基板上沟道区相对的两端均形成所述诱导金属层。
在本申请的一种示例性实施方式中，所述诱导金属层的材料为锗、锡、铜、铝、金、钯、硫化锌、锑化铟、砷化镓、磷化铟等立方晶格结构金属的一种或多种。
在本申请的一种示例性实施方式中，所述诱导金属层的厚度为400-800埃。
在本申请的一种示例性实施方式中，所述诱导金属层采用磁控溅射法形成。
在本申请的一种示例性实施方式中，该制备方法还包括：
形成覆盖于所述多晶硅沟道层和诱导金属层的第一绝缘层；
在所述第一绝缘层远离所述多晶硅沟道层的一侧形成栅极层；
形成覆盖所述第一绝缘层和所述栅极层的第二绝缘层；
在所述第一绝缘层和第二绝缘层上开设过孔；
在所述第二绝缘层远离所述多晶硅沟道层的一侧形成源漏极层，使所述源漏极层通过所述过孔与所述多晶硅沟道层电连接。
根据本申请的第二个方面，提供一种薄膜晶体管，采用上述制备方法制备。
根据本申请的第三个方面，提供一种阵列基板，包括以上所述的薄膜晶体管组成的阵列。
根据本申请的第四个方面，提供一种显示装置，包括以上所述的阵列基板。
本发明的利用诱导金属层的金属横向诱导非晶硅转化制备薄膜晶体管的多晶硅沟道层，使得非晶硅可以快速地晶化转变为多晶硅，更重要的是，诱导金属层的金属离子可以定向引导晶核，使多晶硅晶粒在沟道区内横向生长，使沟道区中只形成一个晶粒，避免晶粒沿其他方向生长导致在沟道区内形成多个晶粒，由此可以减少多个晶粒导致的晶界缺陷，大大降低了薄膜晶体管电流的不稳定性，避免了漏电流等引起的产品不良。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实施方式薄膜晶体管的制备方法流程图；
图2为本实施方式中形成诱导金属层的示意图；
图3为本实施方式中形成非晶硅层的示意图；
图4为本实施方式中形成多晶硅层的示意图；
图5为本实施方式中形成多晶硅沟道层的示意图；
图6为本实施方式中形成栅极层的示意图；
图7为本实施方式中形成源漏极层的示意图。
图中：1、衬底基板；100、沟道区；2、诱导金属层；3、非晶硅层、4、多晶硅沟道层；41多晶硅层；6、第一绝缘层；7、栅极层；8、第二绝缘层；81、过孔；9、源漏极层。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
本发明实施方式中提供了一种薄膜晶体管的制备方法，具体用于制备多晶硅TFT。如图1所示，本发明实施方式的薄膜晶体管的制备方法包括：
步骤S100，提供衬底基板1，衬底基板1包括沟道区100；
步骤S200，在衬底基板1上沟道区100的至少一端形成诱导金属层2；
步骤S300，在衬底基板1上沟道区100形成非晶硅层3，其中，诱导金属层2的侧壁与沟道区100内非晶硅层3的侧壁接触；
步骤S400，对形成有非晶硅层3和诱导金属层2的衬底基板1进行退火，使非晶硅层3在诱导金属层2的作用下转化形成多晶硅沟道层4。
本实施方式TFT的多晶硅沟道层4由非晶硅经退火工艺转化而成，在制备过程中，先在沟道区100非晶硅层3的端部增加诱导金属层2，一方面，诱导金属层2的金属离子可以降低多晶硅转变的相变能量，使得非晶硅可以快速地晶化转变为多晶硅；另一方面，退火过程中，由于沟道区100通常为条形形状(图中横向条形)，位于沟道区100端部的诱导金属层2的金属离子可以定向引导晶核，使多晶硅晶粒沿在横向的沟道区100内横向生长，从而使沟道区100中只形成一个晶粒，避免晶粒沿其他方向生长导致在沟道区100内形成多个晶粒，由此可以减少多个晶粒导致的晶界缺陷，大大降低了TFT电流的不稳定性，避免了漏电流等引起的产品不良。
下面对本发明实施方式的薄膜晶体管进行详细说明：
步骤S100中，衬底基板1可以是玻璃基板、石英基板、塑胶基板或其他硬质或者可挠式基板，也就是说该薄膜晶体管可以制作在任意类型的基板上。
本实施方式中，为了防止衬底基板1中的材料影响TFT的性能，可以先在衬底基板1上形成一层缓冲层(图中未示出)，缓冲层可以采用氮化硅或氧化硅等材料沉积形成。
步骤S200-S400中，在形成多晶硅沟道层4前，可以先形成诱导金属层2再形成非晶硅层3，也可以先形成非晶硅层3再形成诱导层，考虑到后者工艺难度较大，本实施方式采用前者制备方案，具体可以包括：
步骤S200，如图2所示，在衬底基板1上沟道区100的至少一端形成诱导金属层2。本实施方式中，诱导金属层2可以通过磁控溅射形成，然后通过图案化工艺进行处理，以得到仅位于沟道区100端部的金属层图案。图案化工艺是指利用掩膜板，依次经过光刻胶曝光、显影、刻蚀、剥离光刻胶，形成具有特定图案的工艺。本实施方式中，利用图案化工艺，即可以在沟道区100端部形成预设的诱导金属层2图案。
需要说明的是，图中沟道区100的形状仅为简要示例，实际TFT产品中，沟道区100的形状在图中所示的截面上还可能是其他形状，如中间具有凸起或凹陷、整体呈V形或S型等，但其总体形状是横向尺寸大于纵向尺寸，因此均可以看做呈条状结构。因此，沟道区100的端部是指图中沟道区100的左端或右端，也就是说，诱导金属层2可以形成在左端，也可以形成在右端。
进一步的，本实施方式中，如图2所示，可以通过图案化工艺在沟道区100的两端同时形成诱导金属层2，即图中沟道区100左右两端都形成诱导金属层2，这样金属从非晶硅层3两端同时对生成的晶核进行诱导，使晶核同时向两端横向生长，可以避免出现仅从一端进行诱导时诱导力不足，在没有诱导的一侧晶核生长方向难以控制的现象，确保沟道区100能形成一个单独完整的晶粒。
本步骤中，诱导金属层2的材料可以是金属或半导体，优选锗、锡、铜、铝、金、钯、硫化锌、锑化铟、砷化镓、磷化铟中的一种或多种，这些材料具有立方晶格结构，与多晶硅的晶格结构相似，可以较好的引导非晶硅晶化为多晶硅。
诱导金属层2的厚度优选400-800埃，该厚度与非晶硅层3厚度近似，诱导金属层2侧壁能够与非晶硅层3侧壁完全接触，以起到充分的诱导晶化的作用。高度太低诱导晶化效果不好，难以使晶核完全横向生长为一个晶粒，高度太高则会影响上方膜层的制备。
步骤S300中，在上述形成有诱导金属层2的衬底基板1上形成覆盖衬底基板1的非晶硅层3，也就是说，该步骤形成的非晶硅层3除了会覆盖沟道区100还会覆盖在诱导金属层2上，如图3所示，此时诱导金属层2的侧壁会与非晶硅层3位于沟道区100部分的侧壁接触。
本实施方式中，非晶硅层3的形成方法包括但不限于化学气相沉积法。化学气相沉积法的原理是利用气态的先驱反应物，通过原子、分子间化学反应，使得气态前驱体中的某些成分分解，而在基体上形成非晶硅薄膜。具体地，本实施方式的化学气相沉积法可以是常压化学气相沉积、等离子体辅助化学沉积、激光辅助化学沉积、金属有机化合物沉积等。
步骤S400，对形成有上述非晶硅层3和诱导金属层2的衬底基板1进行退火，使非晶硅层3在诱导金属层2的作用下转化为多晶硅层41，如图4所示。
在退火过程中，通过金属诱导晶化的机理是：金属与非晶硅在界面处发生扩散反应，形成亚稳态的金属硅化物，金属硅化物在非晶硅薄膜中迁移非晶化薄膜。金属原子在金属硅化物和非晶硅的界面的化学势较低，而硅原子在金属硅化物和单晶硅的化学势较低，金属硅化物迁移的驱动力是由亚稳态的非晶硅向稳态单晶硅转变时的自由能之差。金属原子的参与促进成核和生长，增强了晶化能力，从而可以降低晶化温度，提高晶化速度。
本实施方式中，可以采用快速退火工艺进行退火处理。快速退火工艺是在非常短的时间内将整个硅片加热至400～1500℃甚至更高的温度范围内的一种方法，相对于炉管退火，它具有热预算少，硅中杂质运动小，玷污小和加工时间短等特点。对于本实施方式的诱导金属材料，退火温度优选退火温度为1200-1500℃，退火时间为10s-30s，该工艺条件下非晶成核的几率最大，且晶核按照诱导方向生长的速度最快。当然也可以采用较低的温度(如1000℃以下)和更长的时间(如20-30min)进行退火处理。
步骤S500，经过上述步骤形成的多晶硅层41仍然包括覆盖在诱导金属层2上的部分，因此需要去除覆盖在沟道区100以外的多晶硅层，仅保留沟道区100的多晶硅层41，如图5所示。
本步骤中，去除多晶硅层的方法可以选择刻蚀的方法，具体可以是湿法刻蚀或干法刻蚀。
经过上述步骤，即可以形成TFT的多晶硅沟道层4，为了制备完整在TFT结构，本实施方法还包括：
步骤S600，形成覆盖于多晶硅沟道层4和诱导金属层2的第一绝缘层6；然后在第一绝缘层6远离多晶硅沟道层4的一侧形成栅极层7，如图6所示；接下来形成覆盖第一绝缘层6和栅极层7的第二绝缘层8；再在第一绝缘层6和第二绝缘层8上开设过孔81；最后在第二绝缘层8远离多晶硅沟道层4的一侧形成源漏极层9(即包括源极层和漏极层)，使源漏极层9通过过孔81与多晶硅沟道层4电连接，如图7所示。
该步骤中的各个膜层可采用TFT常规膜层材料和制备工艺进行制备，本申请不对此进行特殊限定。
本发明实施方式还提供一种薄膜晶体管，通过上述实施方式中的制备方法得到，如图7所示，该薄膜晶体管中多晶硅沟道层4端部设置有诱导金属层2，且诱导金属层2的侧壁与多晶硅沟道层4的侧壁接触。该诱导金属层2仅在制备过程中起到引导晶核横向生长的作用，对于薄膜晶体管本身性能没有影响，因此不会影响薄膜晶体管的性能。
由上述实施方式制备得到的薄膜晶体管多晶硅沟道层4仅有一个大晶粒，消除了因多个晶界带来的缺陷，保证了TFT电流的稳定性，避免产生漏电流等引起的不良，提升了TFT产品良率及竞争力。该TFT可以用于显示领域的阵列基板中，也可以用于半导体存储器件中。
本实施方式还提供一种显示用的阵列基板，包括多个由上述制备方法制备得到的薄膜晶体管组成的阵列。电学性能稳定的TFT使得该阵列基板能够向显示面板等产品提供稳定的驱动控制能力。该阵列基板既可以用于驱动液晶显示面板，也可以用于驱动有机电致发光显示面板等其他面板。
本实施方式还提供一种显示装置，包括上述阵列基板，阵列基板驱动性能稳定，保证了显示装置良好稳定的显示效果。该显示装置可以是液晶显示装置或有机电致发光显示装置。
本申请对于显示装置的适用不做具体限制。该显示装置可以是电视机、笔记本电脑、平板电脑、手机、车载显示、导航、电子书、数码相框、广告灯箱等任何具有显示功能的产品或部件。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由所附的权利要求指出。
Claims (8)
1.一种薄膜晶体管的制备方法，其特征在于，包括：
提供衬底基板，所述衬底基板包括沟道区；
在所述衬底基板上沟道区的相对的两端均形成诱导金属层，所述诱导金属层的厚度为400-800埃，所述诱导金属层具有立方晶格结构，且与多晶硅沟道层的晶格结构相似；
在所述衬底基板上沟道区形成非晶硅层，其中，所述诱导金属层的侧壁与所述沟道区内非晶硅层的侧壁接触，所述诱导金属层的厚度与所述非晶硅层的厚度近似；
对形成有所述非晶硅层和诱导金属层的衬底基板进行退火，所述退火的温度大于等于1200℃且小于等于1500℃，所述退火的时间大于10s且小于等于30s，所述诱导金属层的规律排列的金属离子定向引导晶核，使所述非晶硅层在所述诱导金属层的作用下转化形成多晶硅沟道层。
2.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，形成所述诱导金属层、非晶硅层和多晶硅沟道层包括：
在所述衬底基板上沟道区的至少一端形成所述诱导金属层；
在形成有所述诱导金属层的衬底基板上形成覆盖所述衬底基板的所述非晶硅层，其中，所述诱导金属层的侧壁与所述沟道区内非晶硅层的侧壁接触；
对形成有所述非晶硅层和诱导金属层的衬底基板进行退火，使所述非晶硅层在所述诱导金属层的作用下转化为多晶硅层；
去除覆盖在所述沟道区以外的所述多晶硅层，得到所述多晶硅沟道层。
3.根据权利要求1或2所述的薄膜晶体管的制备方法，其特征在于，所述诱导金属层的材料为锗、锡、铜、铝、金、钯、硫化锌、锑化铟、砷化镓、磷化铟中的一种或多种。
4.根据权利要求1或2所述的薄膜晶体管的制备方法，其特征在于，所述诱导金属层采用磁控溅射法形成。
5.根据权利要求1或2所述的薄膜晶体管的制备方法，其特征在于，还包括：
形成覆盖于所述多晶硅沟道层和诱导金属层的第一绝缘层；
在所述第一绝缘层远离所述多晶硅沟道层的一侧形成栅极层；
形成覆盖所述第一绝缘层和所述栅极层的第二绝缘层；
在所述第一绝缘层和第二绝缘层上开设过孔；
在所述第二绝缘层远离所述多晶硅沟道层的一侧形成源漏极层，使所述源漏极层通过所述过孔与所述多晶硅沟道层电连接。
6.一种薄膜晶体管，其特征在于，采用权利要求1-5中任一项所述的制备方法制备。
7.一种阵列基板，其特征在于，包括多个权利要求6所述的薄膜晶体管组成的阵列。
8.一种显示装置，其特征在于，包括权利要求7所述的阵列基板。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1379452A (zh) * | 2001-04-04 | 2002-11-13 | 三星Sdi株式会社 | 薄膜晶体管及其制造方法 |
| CN1700429A (zh) * | 2004-05-17 | 2005-11-23 | 统宝光电股份有限公司 | 应用于高效能薄膜晶体管的多晶硅退火结构及其方法 |
| CN1813344A (zh) * | 2003-06-27 | 2006-08-02 | 日本电气株式会社 | 薄膜晶体管、薄膜晶体管基板、电子设备及多晶半导体薄膜的制造方法 |
| CN101315883A (zh) * | 2007-05-31 | 2008-12-03 | 三星Sdi株式会社 | 多晶硅层的制法、tft及其制法及oled显示装置 |
| CN103700698A (zh) * | 2013-12-30 | 2014-04-02 | 北京京东方光电科技有限公司 | 一种薄膜晶体管的制备方法、薄膜晶体管及显示面板 |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424593B1 (ko) * | 2001-06-07 | 2004-03-27 | 엘지.필립스 엘시디 주식회사 | 실리콘 결정화방법 |
| KR100776362B1 (ko) * | 2004-12-03 | 2007-11-15 | 네오폴리((주)) | 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법 |
| KR100653853B1 (ko) * | 2005-05-24 | 2006-12-05 | 네오폴리((주)) | 비금속 씨드 에피 성장을 이용한 비정질 반도체 박막의결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의제조방법 |
| KR101146995B1 (ko) * | 2010-06-16 | 2012-05-22 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 형성방법 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1379452A (zh) * | 2001-04-04 | 2002-11-13 | 三星Sdi株式会社 | 薄膜晶体管及其制造方法 |
| CN1813344A (zh) * | 2003-06-27 | 2006-08-02 | 日本电气株式会社 | 薄膜晶体管、薄膜晶体管基板、电子设备及多晶半导体薄膜的制造方法 |
| CN1700429A (zh) * | 2004-05-17 | 2005-11-23 | 统宝光电股份有限公司 | 应用于高效能薄膜晶体管的多晶硅退火结构及其方法 |
| CN101315883A (zh) * | 2007-05-31 | 2008-12-03 | 三星Sdi株式会社 | 多晶硅层的制法、tft及其制法及oled显示装置 |
| CN103700698A (zh) * | 2013-12-30 | 2014-04-02 | 北京京东方光电科技有限公司 | 一种薄膜晶体管的制备方法、薄膜晶体管及显示面板 |
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