CN112071868A - Ltps tft阵列基板及显示装置 - Google Patents
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Abstract
本发明实施例提供一种LTPS TFT阵列基板及显示装置，涉及显示技术领域，可以解决薄膜晶体管的漏电流较高的问题，该LTPS TFT阵列基板包括：衬底、金属块以及至少一个薄膜晶体管；所述金属块设置于所述衬底上，所述金属块具有远离所述衬底一侧的第一表面；所述至少一个薄膜晶体管包括多晶硅层；所述多晶硅层包括源极区、漏极区，以及位于所述源极区和所述漏极区之间的沟道区；所述多晶硅层中与所述第一表面相接触的部分具有第一晶粒度，其余部分具有第二晶粒度；所述多晶硅层中与所述第一表面相接触的部分位于所述源极区、所述漏极区中的至少一个；其中，所述第一晶粒度小于所述第二晶粒度。
Description
技术领域
本申请涉及显示技术领域，尤其涉及一种LTPS TFT阵列基板及显示装置。
背景技术
低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)由于具有较高的迁移率，较快的响应时间，因此通常利用低温多晶硅制备薄膜晶体管的有源层，这样，可以使包括该薄膜晶体管的显示装置的尺寸更小，像素密度更高，从而被广泛应用于高分辨率、高PPI(Pixels Per Inch，像素密度)的显示装置中。
然而，由于低温多晶硅的迁移率较高，导致薄膜晶体管的漏电流较大，进而会导致显示装置出现亮点等不良的现象。
发明内容
本申请的实施例提供一种LTPS TFT阵列基板及显示装置，可以解决薄膜晶体管的漏电流较高的问题。
为达到上述目的，本申请的实施例采用如下技术方案：
一方面、提供一种LTPS TFT阵列基板，包括：衬底、金属块以及至少一个薄膜晶体管；所述金属块设置于所述衬底上，所述金属块具有远离所述衬底一侧的第一表面；所述至少一个薄膜晶体管包括多晶硅层；所述多晶硅层包括源极区、漏极区，以及位于所述源极区和所述漏极区之间的沟道区；所述多晶硅层中与所述第一表面相接触的部分具有第一晶粒度，其余部分具有第二晶粒度；所述多晶硅层中与所述第一表面相接触的部分位于所述源极区、所述漏极区中的至少一个；其中，所述第一晶粒度小于所述第二晶粒度。
在一些实施例中，所述金属块包括第一金属块和第二金属块；所述第一金属块在所述多晶硅层上的垂直投影位于所述源极区；所述第二金属块在所述多晶硅层上的垂直投影位于所述漏极区。
在一些实施例中，所述源极区包括轻掺杂区和重掺杂区；所述第一金属块在所述多晶硅层上的垂直投影位于所述轻掺杂区或所述重掺杂区；所述漏极区包括轻掺杂区和重掺杂区；所述第二金属块在所述多晶硅层上的垂直投影位于所述轻掺杂区或所述重掺杂区。
在一些实施例中，所述的LTPS TFT阵列基板还包括设置于所述衬底与所述金属块之间的绝缘层；所述多晶硅层中，未与所述第一表面相接触的部分与所述绝缘层相接触。
在一些实施例中，所述薄膜晶体管还包括源极和漏极；所述源极与所述源极区电连接，所述漏极与所述漏极区电连接；所述源极靠近所述衬底一侧的表面在所述衬底上的垂直投影、所述漏极靠近所述衬底一侧的表面在所述衬底上的垂直投影与所述金属块在所述衬底上的垂直投影之间具有间隙。
在一些实施例中，所述金属块的厚度大于
且小于
在一些实施例中，所述第一晶粒度的范围为30nm～70nm；所述第二晶粒度的范围为200nm～500nm。
在一些实施例中，所述金属块的材料包括铜，或者铝中的至少一种。
另一方面、提供一种显示装置，包括如上所述的LTPS TFT阵列基板。
本发明实施例提供一种LTPS TFT阵列基板及显示装置，利用本发明实施例提供的LTPS TFT阵列基板100，通过设置金属块12，金属块12具有远离衬底10一侧的第一表面，多晶硅层130中与金属块12的第一表面相接触的部分具有第一晶粒度，其余部分具有第二晶粒度；此外，由于第一晶粒度小于第二晶粒度，因此多晶硅层130中与金属块12的第一表面相接触的部分的方块电阻大于其余部分的方块电阻，相当于在薄膜晶体管上串联了一个较大的电阻，从而能够有效降低薄膜晶体管的漏电流；并且，由于多晶硅层130中与第一表面相接触的部分位于源极区1301、漏极区1302中的至少一个，这样设计，保证了多晶硅层130的沟道区1303的载流子的迁移率较大，方块电阻较小，从而能够在降低薄膜晶体管的漏电流的同时，还能够确保薄膜晶体管具有较大的开态电流，保证薄膜晶体管的工作性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种显示装置的结构示意图；
图2为本发明实施例提供的一种显示面板的区域划分示意图；
图3a为本发明实施例提供的一种非晶硅层的下方有金属时，非晶硅层结晶成多晶硅层后的晶粒的大小；
图3b为本发明实施例提供的一种非晶硅层的下方没有金属时，非晶硅层结晶成多晶硅层后的晶粒的大小；
图4a为本发明实施例提供的一种LTPS TFT阵列基板的结构示意图；
图4b为本发明实施例提供的另一种LTPS TFT阵列基板的结构示意图；
图4c为本发明实施例提供的又一种LTPS TFT阵列基板的结构示意图；
图5为本发明实施例提供的又一种LTPS TFT阵列基板的结构示意图；
图6为本发明实施例提供的再一种LTPS TFT阵列基板的结构示意图；
图7为本发明实施例提供的一种LTPS TFT阵列基板的制备方法的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。“和/或”仅仅是描述关联对象的关联关系，表示三种关系，例如，A和/或B，表示为：单独存在A，同时存在A和B，单独存在B这三种情况。“上/上方”、“下/下方”、等指示的方位或位置关系的术语为基于附图所示的方位或位置关系，仅是为了便于说明本公开的技术方案的简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
并且，为了清楚起见，本发明实施例附图中的各区域大小和/或膜层厚度均被放大，除非另有说明，均不代表实际尺寸和/或比例。
本发明实施例提供一种显示装置，该显示装置可以为液晶显示装置(LiquidCrystal Display，简称LCD)，也可以为电致发光显示装置。在显示装置为电致发光显示装置的情况下，电致发光显示装置可以是有机电致发光显示装置(Organic Light-EmittingDiode，简称OLED)或量子点电致发光显示装置(Quantum Dot Light Emitting Diodes，简称QLED)。
此外，本发明实施例提供的显示装置可以为电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例对此不作限制。
如图1所示，显示装置的主要结构包括框架1、盖板2、显示面板3以及电路板4等其它配件。在显示装置为液晶显示装置的情况下，显示装置还包括背光组件。此处，显示面板3可以为柔性显示面板，也可以为刚性显示面板。在显示面板3为柔性显示面板的情况下，显示装置为柔性显示装置。
其中，框架1的纵截面呈U型，显示面板3、电路板4以及其它配件均设置于框架1内，电路板4置于显示面板3的下方(即背面，背离显示面板3的显示面的一面)，盖板2设置于显示面板3远离电路板4的一侧。在显示装置为液晶显示装置，液晶显示装置包括背光组件的情况下，背光组件设置于显示面板3和电路板4之间。
如图2所示，显示面板3划分为显示区A1和位于显示区A1至少一侧的周边区A2，附图2以周边区A2包围显示区A1为例进行示意。显示区A1包括多个亚像素P。周边区A2用于布线，此外，也可以将栅极驱动电路设置于周边区A2。
在显示装置为液晶显示装置的情况下，显示面板3为液晶显示面板。液晶显示面板的主要结构包括阵列基板、对盒基板以及设置在阵列基板和对盒基板之间的液晶层。
在显示装置为电致发光显示装置的情况下，显示面板3为电致发光显示面板。电致发光显示面板包括显示用基板以及用于封装显示用基板的封装层。此处，封装层可以为封装基板也可以为封装薄膜。
基于上述，本领域技术人员应当明白，在显示技术领域，为了缓和漏极强电场，抑制漏电流，一般在漏极的高掺杂区和本征区中间追加LDD(Lightly Doped Drain)结构，即形成低掺杂区(掺入浓度比高掺杂区低一个数量级的区域)。LDD结构相当于在源漏极和沟道之间串联了一个大电阻，降低沟道的水平电场，减少电场加速引起的碰撞电离所产生的热载流子，可以有效地抑制两个数量级的漏电流。采用LDD结构的低温多晶硅薄膜晶体管，漏极轻掺杂区的长度和剂量是关态电流(漏电流)设计的关键指标。轻掺杂区的长度太小，或剂量太大，LDD结构的等效电阻过小，可能失去抑制漏电流的效果。但是，轻掺杂区的长度太大，或剂量太小，LDD结构的等效电阻过大，不仅会降低低温多晶硅薄膜晶体管的开态电流，还会增加器件功耗。也就是说，通过采用增加轻掺杂区的长度，或降低剂量的方法时，对于低温多晶硅薄膜晶体管的漏电流的降低程度有限。
在LTPS技术中，ELA(Eximer Laser Annealing，准分子激光退火)是目前常用的多晶硅层的制备方法。本申请的发明人经研究发现，采用ELA工艺对非晶硅层进行重结晶时，当非晶硅层的下方有金属时，非晶硅层结晶成多晶硅层后的晶粒度(用于表示晶粒大小的尺度)较小，比非晶硅层的下方没有金属时，非晶硅层结晶成多晶硅层后的晶粒度要小。如图3a和图3b所示，图3a为非晶硅层的下方有金属时，a-Si薄膜结晶成多晶硅层后的晶粒的大小、图3b为非晶硅层的下方没有金属时，非晶硅层结晶成多晶硅层后的晶粒的大小。由图3a和图3b可以明显看出，非晶硅层的下方有金属时，非晶硅层结晶成多晶硅层后的晶粒度明显要小于非晶硅层的下方没有金属时，非晶硅层结晶成多晶硅层后的晶粒度。众所周知，当多晶硅层的晶粒度越大，载流子的迁移率越大，方块电阻越小；反之，多晶硅层的晶粒度越小，载流子的迁移率越小，方块电阻越大。
基于此，本发明实施例提供一种LTPS TFT阵列基板，可以应用于上述的显示装置中。
需要说明的是，在显示装置为液晶显示装置的情况下，上述液晶显示面板中的阵列基板为该LTPS TFT阵列基板。在显示装置为电致发光显示装置的情况下，上述电致发光显示面板中的显示用基板为该LTPS TFT阵列基板。
如图4a、图4b以及图4c所示，LTPS TFT阵列基板100包括衬底10、金属块12以及至少一个薄膜晶体管。
其中，金属块12设置于衬底上；金属块12具有远离衬底10一侧的第一表面；薄膜晶体管包括多晶硅层130，多晶硅层130包括源极区1301、漏极区1302，以及位于源极区1301和漏极区1302之间的沟道区1303；多晶硅层130中的一部分与第一表面相接触，且具有第一晶粒度，其余部分具有第二晶粒度，其中，第一晶粒度小于第二晶粒度；多晶硅层130与第一表面相接触的部分位于源极区1301、漏极区1302中的至少一个。
需要说明的是，本发明实施例的LTPS TFT阵列基板100可以为刚性LTPS TFT阵列基板，也可以为柔性LTPS TFT阵列基板。在LTPS TFT阵列基板100为刚性LTPS TFT阵列基板的情况下，衬底10为刚性衬底，刚性衬底的材料例如可以为玻璃或者石英石。在LTPS TFT阵列基板100为柔性LTPS TFT阵列基板的情况下，衬底10为柔性衬底，柔性衬底的材料例如可以为聚酰亚胺(Polyimide，简称PI)、聚对苯二甲酸乙二醇酯(Polyethyleneterephthalate，简称PET)、三醋酸纤维素(Triacetyl Cellulose，简称TAC)、环烯烃聚合物(Cyclo Olefin Polymer，简称COP)或者聚酰亚胺(Colorless Polyimide，简称CPI)中的一种，或者为其它合适的材料，本发明实施例对此不作限定。
在一些实施例中，如图4a、图4b以及图4c所示，薄膜晶体管还包括依次远离多晶硅层130的栅绝缘层131和栅极132，也就是说，该薄膜晶体管为顶栅型薄膜晶体管。其中，栅极132在多晶硅层130上的垂直投影位于沟道区1303内。
示例性的，栅极132在多晶硅层130上的垂直投影的面积小于沟道区1303的面积；或者栅极132在多晶硅层130上的垂直投影的面积等于沟道区1303的面积。
对于栅极绝缘层131的材料、以及栅极132的材料不进行限定。栅极绝缘层131的材料例如可以为氮化硅(SiNx)、氧化硅(SiOx)、氧化铝(Al2O3)、氮化铝(AlN)或其他适合的材料。栅极132的材料例如可以为铝(Al)、铜(Cu)等，或者为其它合适的材料。此外，栅极绝缘层131可以通过物理气相沉积方法、化学气相沉积方法(Chemical Vapor Deposition，简称CVD)、或涂覆方法形成。
在一些实施例中，如图4a、图4b以及图4c所示，薄膜晶体管还包括源极133和漏极134。源极133和漏极134同层同材料，彼此绝缘，并且源极133和漏极134分别与栅极132绝缘。在此基础上，薄膜晶体管还包括设置在栅极132与源极133和漏极134之间的层间介质层135。
在一些实施例中，如图4a、图4b以及图4c所示，源极133通过层间介质层135上的过孔以及栅极绝缘层131上的过孔与源极区1301电连接，漏极134通过层间介质层135上的过孔以及栅极绝缘层131上的过孔与漏极区1302电连接。
需要说明的是，由于金属块12的导热性能较好，当采用ELA工艺对非晶硅层进行重结晶的过程中，热量会通过金属块12传递到衬底10上，导致多晶硅层130与金属块12的第一表面相接触的部分的晶粒度较小，小于多晶硅层130与金属块12的第一表面未接触的部分的晶粒度。并且，由于晶粒度越小，载流子的迁移率越小，方块电阻越大，因此多晶硅层130与金属块12的第一表面相接触的部分的方块电阻大于多晶硅层130未与金属块12的第一表面相接触的部分的方块电阻，相当于在薄膜晶体管上串联了一个较大的电阻，从而当薄膜晶体管关闭时，有利于降低薄膜晶体管的漏电流。
在一些实施例中，第一晶粒度的范围为30nm～70nm；第二晶粒度的范围为200nm～500nm。
一般情况下，晶粒度用以表示晶粒大小的尺度，常用来表示单位体积的晶粒数目、单位面积内的晶粒数目或晶粒的平均线长度(或直径)。在本发明实施例中，晶粒度用以表示单位面积内的晶粒的平均线长度，也即第一晶粒度的平均线长度的范围为30nm～70nm；第二晶粒度的平均线长度的范围为200nm～500nm。
需要说明的是，多晶硅层130中与第一表面相接触的部分位于源极区1301、漏极区1302中的至少一个，也就是说，金属块12在多晶硅层130上的垂直投影位于源极区1301漏极区1302中的至少一个。
可选的，如图4a所示，金属块12在多晶硅层130上的垂直投影位于源极区1301；或者，如图4b所示，金属块12在多晶硅层130上的垂直投影位于漏极区1302；或者，如图4c所示，金属块12在多晶硅层130上的垂直投影位于源极区1301和漏极区1302。
在金属块12在多晶硅层130上的垂直投影位于源极区1301的情况下，在一些实施例中，金属块12在多晶硅层130上的垂直投影与源极区1301的一部分重叠。在另一些实施例中，金属块12在多晶硅层130上的垂直投影与源极区1301完全重叠，即金属块12在多晶硅层130上的垂直投影的面积与源极区1301的面积相等。同理可得，在金属块12在多晶硅层130上的垂直投影位于漏极区1302的情况下，在一些实施例中，金属块12在多晶硅层130上的垂直投影与漏极区1302的一部分重叠。在另一些实施例中，金属块12在多晶硅层130上的垂直投影与漏极区1302完全重叠，即金属块12在多晶硅层130上的垂直投影的面积与漏极区1302的面积相等。
同理，由于金属块12在多晶硅层130上的垂直投影位于源极区1301具有两种情况，金属块12在多晶硅层130上的垂直投影位于漏极区1302也具有两种情况，在此基础上，在金属块12在多晶硅层130上的垂直投影同时位于源极区1301和漏极区1302的情况下，就会具有22＝4种情况。本领域技术人员可以根据上述实施例毫无疑问的得到，此处不再一一赘述。
需要说明的是，当多晶硅层130的沟道区1303(也可称为本征区)的载流子的迁移率越大时，薄膜晶体管的开态电流越大，因而在上述实施例中，使金属块12在多晶硅层130上的垂直投影位于源极区1301、漏极区1302中的至少一个，能够使得多晶硅层130的沟道区1303的载流子的迁移率较大，方块电阻较小，从而能够在降低薄膜晶体管的漏电流的同时，还能够确保薄膜晶体管具有较大的开态电流，保证薄膜晶体管的工作性能。
综上所述，利用本发明实施例提供的LTPS TFT阵列基板100，通过设置金属块12，金属块12具有远离衬底10一侧的第一表面，多晶硅层130中与金属块12的第一表面相接触的部分具有第一晶粒度，其余部分具有第二晶粒度；此外，由于第一晶粒度小于第二晶粒度，因此多晶硅层130中与金属块12的第一表面相接触的部分的方块电阻大于其余部分的方块电阻，相当于在薄膜晶体管上串联了一个较大的电阻，从而能够有效降低薄膜晶体管的漏电流；并且，由于多晶硅层130与第一表面相接触的部分位于源极区1301、漏极区1302中的至少一个，这样设计，保证了多晶硅层130的沟道区1303的载流子的迁移率较大，方块电阻较小，从而能够在降低薄膜晶体管的漏电流的同时，还能够确保薄膜晶体管具有较大的开态电流，保证薄膜晶体管的工作性能。
在一些实施例中，如图4a、图4b以及图4c所示，LTPS TFT阵列基板100还包括设置于衬底10与金属块12之间的遮光层14，且多晶硅层130在衬底10上的垂直投影位于遮光层14在衬底10上的垂直投影以内。
示例性的，遮光层14材料例如可以为金属材料，金属材料例如可以为铝(Al)、铜(Cu)、钛(Ti)、钼(Mu)等不透明的金属或合金；或者还可以为其它合适的不透明的材料，本发明实施例对此不作限定。
可以理解的是，由于薄膜晶体管的多晶硅层130的沟道区1303的材料为半导体材料，而半导体材料在受到光照(例如环境光)后性能会不稳定，导致薄膜晶体管发生负飘，即薄膜晶体管的阈值电压会发生变化，从而影响薄膜晶体管的工作性能。基于此，本发明实施例中的遮光层14的目的是为了遮挡多晶硅层130，使其免受光照的影响，以提高薄膜晶体管的工作性能。
在此基础上，LTPS TFT阵列基板100还包括设置于遮光层14远离衬底10的一侧的绝缘层11，且该绝缘层11与金属块12相接触，当绝缘层11设置于遮光层14远离衬底10的一侧时，即绝缘层11覆盖遮光层14，因而一方面，绝缘层11可以对遮光层14进行平坦化；另一方面，绝缘层11可以避免遮光层14与多晶硅层130相接触。
在金属块12在多晶硅层130上的垂直投影同时位于源极区1301和漏极区1302的情况下，在一些实施例中，参考图4c所示，金属块12包括第一金属块121和第二金属块122；第一金属块121在多晶硅层130上的垂直投影位于源极区1301；第二金属块122在多晶硅层130上的垂直投影位于漏极区1302。
在此基础上，由于源极区1301包括轻掺杂区和重掺杂区，第一金属块121在多晶硅层130上的垂直投影位于轻掺杂区或重掺杂区；与此同时，漏极区1302包括轻掺杂区和重掺杂区，第二金属块122在多晶硅层130上的垂直投影位于轻掺杂区或重掺杂区。
应当理解到，轻掺杂区相对于重掺杂区靠近沟道区1303。
需要说明的是，本发明实施例中的轻掺杂区即为上述实施例中的低掺杂区，即LDD结构。在此基础上，当第一金属块121在多晶硅层130上的垂直投影位于轻掺杂区，第二金属块122在多晶硅层130上的垂直投影位于轻掺杂区时，相当于在多晶硅层130的重掺杂区和沟道区1303之间串联了两个电阻，从而能够进一步降低薄膜晶体管的漏电流。
综上所述，在金属块12在多晶硅层130上的垂直投影同时位于源极区1301和漏极区1302时，使多晶硅层130的源极区1301和漏极区1302的晶粒度均小于沟道区1303的晶粒度，从而使得多晶硅层130的源极区1301和漏极区1302的方块电阻均较大，有利于进一步降低薄膜晶体管的漏电流。
在上述任一项实施例的基础上，这里需要说明的是，由于薄膜晶体管的漏电流远远小于开态电流，因此当多晶硅层130的方块电阻增大后，能够明显降低漏电流，而对于开态电流的影响较小，从而对薄膜晶体管的工作性能的影响较小，因而在一些实施例中，可以忽略设置的金属块12的对薄膜晶体管的开态电流的影响。
在一些实施例中，如图5所示，LTPS TFT阵列基板100还包括设置于多晶硅层130和绝缘层11之间的透明薄膜15，透明薄膜15在衬底10上的垂直投影与绝缘层11在衬底10上的垂直投影重叠，且透明薄膜15远离衬底10一侧的表面与第一表面110位于同一水平面上。
此处，透明薄膜15的材料可以为有机材料，也可以为无机材料。有机材料例如可以为PMMA(Polymethyl methacrylate，聚甲基丙烯酸甲酯)。无机材料例如可以为SiNx(氮化硅)、SiOx(氧化硅)或SiOxNy(氮氧化硅)中的一种或多种。或者透明薄膜15的材料还可以为其它合适的材料，本发明实施例对此不进行限定。
本发明实施例中，在多晶硅层130和绝缘层11之间设置透明薄膜15，透明薄膜15在衬底10上的垂直投影与绝缘层11在衬底10上的垂直投影重叠，且透明薄膜15远离衬底10一侧的表面与第一表面110位于同一水平面上，也就是说，透明薄膜15的厚度与金属块12的厚度相同，透明薄膜15可以对金属块12进行平坦化，从而有利于LTPS TFT阵列基板100的平坦。
在LTPS TFT阵列基板100还包括绝缘层11的情况下，在另一些实施例中，如图4a、图4b以及图4c所示，未与第一表面相接触的部分与绝缘层11相接触。
可以理解的是，金属块12具有第一表面，以及与第一表面相对设置的第二表面，在第一表面与多晶硅层130相接触时，即金属块12与多晶硅层130相接触；又由于金属块12与绝缘层11相接触，因此金属块12位于多晶硅层130和绝缘层11之间。此时，金属块12的第二表面与绝缘层11相接触。
在此基础上，当采用ELA工艺对非晶硅层进行重结晶的过程中，热量会通过金属块12传递到绝缘层11上，绝缘层11吸收来自金属块12的热量，进一步使多晶硅层130与第一表面相接触的部分的晶粒度变小，比多晶硅层130与金属块12的第一表面未接触的部分的晶粒度，从而能够进一步降低薄膜晶体管的漏电流。
并且，当多晶硅层130中，未与第一表面相接触的部分与绝缘层11相接触时，即在金属块12上直接形成多晶硅层130，有利于简化LTPS TFT阵列基板100的制备工艺。
考虑到当源极133和漏极134与金属块12直接接触后，即源极133和漏极134直接与金属块12电连接，这样一来，导致薄膜晶体管不好控制，以致薄膜晶体管可能会长期工作，沟道区1303产生热载流子效应。
基于此，在一些实施例中，如图6所示，源极133靠近衬底10一侧的表面在衬底10上的垂直投影、漏极134靠近衬底一侧的表面在衬底10上的垂直投影与金属块12在衬底10上的垂直投影之间具有间隙，这样设计，能够防止当发生过刻后，源极133和漏极134与金属块12直接接触，进而防止发生薄膜晶体管的工作性能降低的问题。
一般情况下，多晶硅层130的厚度为
因此，当金属块12的厚度较厚时，可能会超出多晶硅层120的厚度，相当于将多晶硅层130断开，在中间区域增加了金属块12，这样一来，就使得多晶硅层130的面积减小，从而使得薄膜晶体管的方块电阻更小，导致漏电流更大。基于此，在一些实施例中，金属块12的厚度大于
且小于
在一些实施例中，金属块12的材料为铜(Cu)，或者铝(Al)中的至少一种。
示例性的，金属块12的材料为铜，或者金属块12的材料为铝；或者金属块12的材料为铜和铝的混合物。
由于在金属中，铜和铝的导热性更好，因此本发明实施例中，设置金属块12的材料为铜，或者铝中的至少一种，在采用ELA工艺时，能够将更多的热量经过金属块12传递至衬底10上，因而可以进一步使得多晶硅层130与金属块12的第一表面相接触的部分的晶粒度更小，从而进一步减小薄膜晶体管的漏电流。
以下提供一种LTPS TFT阵列基板100的制备方法，可以用于制备上述实施例中的LTPS TFT阵列基板100。参考图7所示，LTPS TFT阵列基板100的制备方法包括：
S1、在衬底10上沉积第一金属薄膜，利用掩膜曝光、显影以及刻蚀工艺形成遮光层14；然后采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积法)的设备在遮光层14上形成绝缘层11；接着采用磁控溅射(Sputter)在绝缘层11上形成第二金属薄膜123。
S2、利用掩膜曝光、显影、刻蚀(例如湿法刻蚀)、以及剥胶(Strip)工艺在绝缘层11上形成金属块12。然后，在绝缘层11以及金属块12上利用PECVD沉积一层非晶硅层，且非晶硅层覆盖金属块12。
S3、经过ELA工艺，使非晶硅层发生重结晶形成多晶硅层130。
并且，在经过ELA工艺后，多晶硅层130会依次经过Vth Doping(本征半导体掺杂)，N+Doping(沟道区1303遮住，对两边区域进行重掺杂)，以及LDD Doping等工艺，因此采用本发明实施例提供的制备方法不会对薄膜晶体管的导通产生影响。此外，本发明实施例中仅增加一次掩膜曝光的工艺形成金属块12，其它制备流程没有变化，因此制备该LTPS TFT阵列基板100的方法简单，且易于实现。
需要说明的是，本征半导体掺杂时，可掺杂三价、五价的元素。掺杂三价元素后，薄膜晶体管为P型薄膜晶体管；掺杂五价元素后，薄膜晶体管为N型晶体管。
S4、在多晶硅层130上依次形成栅极绝缘层131、栅极132、层间介质层135以及源极133和漏极134。此外，LTPS TFT阵列基板100中其它膜层的制备方法可以参考相关技术，此处不再一一赘述。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种LTPS TFT阵列基板，其特征在于，包括：
衬底；
金属块，设置于所述衬底上；所述金属块具有远离所述衬底一侧的第一表面；
至少一个薄膜晶体管，包括多晶硅层；所述多晶硅层包括源极区、漏极区，以及位于所述源极区和所述漏极区之间的沟道区；所述多晶硅层中与所述第一表面相接触的部分具有第一晶粒度，其余部分具有第二晶粒度；所述多晶硅层与所述第一表面相接触的部分位于所述源极区、所述漏极区中的至少一个；其中，所述第一晶粒度小于所述第二晶粒度。
2.根据权利要求1所述的LTPS TFT阵列基板，其特征在于，
所述金属块包括第一金属块和第二金属块；
所述第一金属块在所述多晶硅层上的垂直投影位于所述源极区；所述第二金属块在所述多晶硅层上的垂直投影位于所述漏极区。
3.根据权利要求2所述的LTPS TFT阵列基板，其特征在于，
所述源极区包括轻掺杂区和重掺杂区；所述第一金属块在所述多晶硅层上的垂直投影位于所述轻掺杂区或所述重掺杂区；
所述漏极区包括轻掺杂区和重掺杂区；所述第二金属块在所述多晶硅层上的垂直投影位于所述轻掺杂区或所述重掺杂区。
4.根据权利要求1所述的LTPS TFT阵列基板，其特征在于，还包括：设置于所述衬底与所述金属块之间的绝缘层；
所述多晶硅层中，未与所述第一表面相接触的部分与所述绝缘层相接触。
5.根据权利要求1-4任一项所述的LTPS TFT阵列基板，其特征在于，所述薄膜晶体管还包括源极和漏极；所述源极与所述源极区电连接，所述漏极与所述漏极区电连接；
所述源极靠近所述衬底一侧的表面在所述衬底上的垂直投影、所述漏极靠近所述衬底一侧的表面在所述衬底上的垂直投影与所述金属块在所述衬底上的垂直投影之间具有间隙。
6.根据权利要求1所述的LTPS TFT阵列基板，其特征在于，
所述金属块的厚度大于
且小于
7.根据权利要求1所述的LTPS TFT阵列基板，其特征在于，
所述第一晶粒度的范围为30nm～70nm；
所述第二晶粒度的范围为200nm～500nm。
8.根据权利要求1所述的LTPS TFT阵列基板，其特征在于，
所述金属块的材料包括铜，或者铝中的至少一种。
9.一种显示装置，其特征在于，包括权利要求1-8任一项所述的LTPS TFT阵列基板。
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