JP2006253490A - 薄膜トランジスタおよびこれを用いた表示装置 - Google Patents
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Abstract
【課題】 基板面内におけるＴＦＴ特性のばらつきを低減する。ドレイン・アバランシェ降伏による電流の増大を抑制する。
【解決手段】 ＴＦＴは、ベースコート層２と、ベースコート層２上に形成され、ソース領域４ｂ、チャネル領域４ａおよびドレイン領域４ｃを含む半導体層４と、半導体層４のチャネル領域４ａを覆うゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６と、半導体層４のソース領域４ｂに接続されたソース電極９と、半導体層４のドレイン領域４ｃに接続されたドレイン電極１０と、ベースコート層２と半導体層４との間に介在する導電性物質層３を備える。導電性物質層３は、半導体層４のソース領域４ｂおよびドレイン領域４ｃと導通しておらず、かつ図示しない配線を介して電位が与えられている。
【選択図】 図１
【解決手段】 ＴＦＴは、ベースコート層２と、ベースコート層２上に形成され、ソース領域４ｂ、チャネル領域４ａおよびドレイン領域４ｃを含む半導体層４と、半導体層４のチャネル領域４ａを覆うゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６と、半導体層４のソース領域４ｂに接続されたソース電極９と、半導体層４のドレイン領域４ｃに接続されたドレイン電極１０と、ベースコート層２と半導体層４との間に介在する導電性物質層３を備える。導電性物質層３は、半導体層４のソース領域４ｂおよびドレイン領域４ｃと導通しておらず、かつ図示しない配線を介して電位が与えられている。
【選択図】 図１
Description
本発明は薄膜トランジスタ（ＴＦＴ）およびこれを用いた液晶表示装置などの表示装置に関する。
ＴＦＴはアクティブマトリクス型液晶表示装置の画素スイッチや画素を駆動するためのドライバ等に利用されている（特許文献１〜５を参照）。図９は従来のｎチャネル型ＴＦＴを模式的に示す断面図である。図９に示すＴＦＴは、基板上に形成されたベースコート層１２と、ベースコート層１２上に形成され、チャネル領域１４ａ、ソース領域１４ｂおよびドレイン領域１４ｃを含むシリコン層と、チャネル領域１４ａを覆うゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、ソース領域１４ｂに接続されたソース電極１９と、ドレイン領域１４ｃに接続されたドレイン電極１１０とを備える。
特開平8-330593号公報
特開平9-167845号公報
特開平9-162410号公報
特開平11-251596 号公報
特開2003-115595 号公報
図９に示すＴＦＴは、図１０に示すように、ベースコート層１２やシリコン層を形成する工程においてベースコート層１２に固定電荷が発生するので、チャネル領域１４ａが固定電荷の影響を受けて、ＴＦＴ特性がシフトする。固定電荷の発生量は基板面内の場所で異なるので、ＴＦＴ特性が基板面内でばらつくという問題がある。
また、図１１に示すように、ドレイン電極１１０に印加する電圧が大きい場合、ドレイン・アバランシェ降伏による電流が増大する。したがって、ドレイン電圧に対する電流の変化が急激になり、電流制御ができなくなるという問題がある。
本発明の目的の１つは、基板面内におけるＴＦＴ特性のばらつきを低減することである。本発明の他の目的は、ドレイン・アバランシェ降伏による電流の増大を抑制することである。
本発明のＴＦＴはトップゲート型ＴＦＴであって、絶縁層と半導体層との間に介在し、第４の電極として機能する導電性物質層をさらに備える。以下、図面を参照しながら、本発明のＴＦＴを説明する。
図１は本発明によるｎチャネル型ＴＦＴを模式的に示す断面図である。図１に示すＴＦＴは、基板上に形成されたベースコート層２と、ベースコート層２上に形成され、ソース領域（ｐ+ ）４ｂ、チャネル領域４ａおよびドレイン領域（ｐ+ ）４ｃを含む半導体層４と、半導体層４のチャネル領域４ａを覆うゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６と、半導体層４のソース領域４ｂに接続されたソース電極９と、半導体層４のドレイン領域４ｃに接続されたドレイン電極１０とを備える。
図１に示すＴＦＴは、ベースコート層２と半導体層４との間に介在する導電性物質層３をさらに備える。導電性物質層３は、半導体層４のソース領域４ｂおよびドレイン領域４ｃと導通していない。また、導電性物質層３は、図示しない配線を介して外部の電源に接続され、電位が与えられている（接地されている場合を含む）。なお、導電性物質層３は、ゲート電極（配線）やソース電極（配線）と同じ材料を用いて形成することができる。
図２は図１に示すＴＦＴにおけるエネルギーバンド図である。図２中、ＢＣはベースコート層、Ｍは導電性物質層、n-Siは半導体層のチャネル領域、Ｏはゲート絶縁膜、ＥFMは導電性物質のフェルミ準位、ＥFSは半導体（チャネル領域）のフェルミ準位、Ｅi は真性フェルミ準位、ＶG はゲート電圧、ＶM は導電性物質層に印加される電圧、ＥF はゲート電圧を印加したときのゲート電極のフェルミ準位、ｑは電気素量をそれぞれ示す。
図２に示すように、ｎチャネル型ＴＦＴの場合には、半導体の仕事関数よりも大きな仕事関数を有する導電性物質を用いて導電性物質層３を形成することでショットキー障壁が形成される。さらに、導電性物質層３に逆方向バイアスを印加することにより、半導体層のチャネル領域４ａと導電性物質層３との間のショットキー障壁を強調（高く）することができる。半導体が例えばシリコン（仕事関数は約４．７ｅＶ）の場合、ＲｕＯ2 （仕事関数は約４．９ｅＶ）、ＷＮ（仕事関数は約５．０ｅＶ）、Ｎｉ（仕事関数は約５．１５ｅＶ）、Ｉｒ（仕事関数は約５．２７ｅＶ）、Ｍｏ2 Ｎ（仕事関数は約５．３３ｅＶ）、ＴａＮ（仕事関数は約５．４１ｅＶ）、Ｐｔ（仕事関数は約５．６５ｅＶ）などを導電性物質として用いることができる。
図３および図４は図１に示すＴＦＴの作用を示す断面図である。図３に示すように、本発明によるｎチャネル型ＴＦＴは、ベースコート層２や半導体層４を形成する工程においてベースコート層２に固定電荷が発生しても、導電性物質層３に遮蔽されるので、チャネル領域４ａがベースコート層２の固定電荷による影響を殆ど受けない。したがって、ＴＦＴ特性がシフトするおそれが低減されるので、基板面内におけるＴＦＴ特性のばらつきを低減することができる。
また、図４に示すように、ｎチャネル型ＴＦＴの場合には、導電性物質層３に負の電位が印加されているので、チャネル領域４ａ中のホールが導電性物質層３に吸い込まれる。したがって、ドレイン電極１０に大きな電圧を印加しても、ドレイン・アバランシェ降伏による電流増大を抑制することができる。
さらに、導電性物質層３に印加する電位を調整することにより、ＴＦＴの閾値電圧を調整することができる（基板バイアス効果）。また、Ｔａ等の遮光性を有する導電性物質を用いることにより、チャネル領域４ａが遮光される。したがって、ＴＦＴを有する液晶表示装置において、バックライトなどの光源から基板に入射した光がチャネル領域４ａに照射されることで発生するＯＦＦ特性の劣化が防止され、液晶表示装置の表示品位の向上を図ることができる。
本発明のＴＦＴはｎチャネル型に限定されず、ｐチャネル型であっても良い。図５は本発明によるｐチャネル型ＴＦＴにおけるエネルギーバンド図である。なお、図５中の符号は図２と同じであるので、説明を省略する。
図５に示すように、ｐチャネル型ＴＦＴの場合には、半導体の仕事関数よりも小さな仕事関数を有する導電性物質を用いて導電性物質層３を形成することでショットキー障壁が形成される。さらに、導電性物質層３に逆方向バイアスを印加することにより、半導体層のチャネル領域４ａと導電性物質層３との間のショットキー障壁を強調（高く）することができる。半導体が例えばシリコン（仕事関数は約４．７ｅＶ）の場合、Ｈｆ（仕事関数は約３．９ｅＶ）、Ｚｒ（仕事関数は約４．０５ｅＶ）、Ａｌ（仕事関数は約４．０８ｅＶ）、Ｔｉ（仕事関数は約４．１７ｅＶ）、Ｔａ（仕事関数は約４．１９ｅＶ）、Ｍｏ（仕事関数は約４．２ｅＶ）などを導電性物質として用いることができる。
上記の例では、ｎチャネル型ＴＦＴの場合には半導体の仕事関数よりも大きな仕事関数を有する導電性物質を用い、ｐチャネル型ＴＦＴの場合には半導体の仕事関数よりも小さな仕事関数を有する導電性物質を用いているが、半導体の仕事関数に略等しい仕事関数を有する導電性物質を用いても良い。図６は半導体の仕事関数に略等しい仕事関数を有する導電性物質を用いてた場合のエネルギーバンド図である。図６中、φM は導電性物質の仕事関数、φS は半導体の仕事関数、φi は真性半導体の仕事関数（ミッドギャップ）、Ｅc は伝導帯端エネルギー、Ｅv は価電子帯端エネルギーである。
図６に示すように、バイアスをかけないときの導電性物質の関数φM と、真性半導体の仕事関数φi とのエネルギー差φMSが略０のとき、導電性物質層３に正または負のいずれの電位を与えても、ショットキー障壁を形成することができる。半導体が例えばシリコン（仕事関数は約４．７ｅＶ）の場合、ＴｉＮ（仕事関数は約４．７ｅＶ）、Ｒｕ（仕事関数は約４．７１ｅＶ）などを導電性物質として用いることにより、ｎチャネル型であるかｐチャネル型であるかに関係なくショットキー障壁が形成される。さらに、ショットキー障壁を強調（高く）する場合は、それぞれのチャネルの導電型に応じて、逆方向バイアスを印加すればよい。
本発明によれば、基板面内におけるＴＦＴ特性のばらつきを低減することができる。また、ドレイン・アバランシェ降伏による電流の増大を抑制することができる。
以下、図面を参照しながら、ｎチャネル型ＴＦＴの製造工程について説明するが、本発明は以下の実施形態に限定されない。
（実施形態１）
図７は本実施形態のｎチャネル型ＴＦＴの製造工程を模式的に示す断面図である。まず、基板１を洗浄した後、下地（ベースコート）層２として、二酸化シリコン膜をCVD （化学気相成長）法やスパッタリング法を用いて、厚さ300nm 程度堆積させる。基板１としては、石英ガラスやソーダライムガラス、ホウケイ酸ガラス、低アルカリガラス、無アルカリガラスなどのガラス基板、ポリエステルやポリイミドなとのプラスチック基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。
図７は本実施形態のｎチャネル型ＴＦＴの製造工程を模式的に示す断面図である。まず、基板１を洗浄した後、下地（ベースコート）層２として、二酸化シリコン膜をCVD （化学気相成長）法やスパッタリング法を用いて、厚さ300nm 程度堆積させる。基板１としては、石英ガラスやソーダライムガラス、ホウケイ酸ガラス、低アルカリガラス、無アルカリガラスなどのガラス基板、ポリエステルやポリイミドなとのプラスチック基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。
下地層２を形成した後、CVD 法やスパッタリング法を用いて、下地層２上にＷ、Ｍｏ、Ｔｉ、Ｔａなどを含む窒化物からなる導電性物質膜を厚さ１０nm程度堆積させる。さらに、フォトリソグラフィ法により導電性物質膜を所定形状にパターニングして、導電性物質層３およびこれに接続された配線（不図示）を形成する（図７（ａ）を参照）。配線（不図示）を介して導電性物質層３を外部の電源に接続して、導電性物質層３に電位を与える（あるいは導電性物質層３を接地する）。
ＣＶＤ法やスパッタリング法を用いて、非晶質半導体膜を厚さ４０nm程度堆積させ、固相成長法やレーザーアニール法により非晶質半導体膜を多結晶半導体膜に変化させる。非晶質半導体膜の材料に限定はなく、シリコン、シリコンゲルマニウム（Ｓｉ1-x Ｇｅx ；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ等の化合物半導体を用いても良い。
マスク（不図示）を用いて、リンなどのｎ型不純物元素を１×１０15／cm3 〜１×１０17／cm3 の濃度でドーピングすることにより、多結晶半導体膜にチャネル領域４ａを形成する。多結晶半導体膜をフォトリソグラフィ法とエッチング法により島状構造の半導体層４に形成する（図７（ｂ）を参照）。不純物元素をドーピングする方法としては、質量分離を行うイオンインプランテーション法、イオンドーピング法において加速度電圧を低めに設定してドーピングする方法、プラズマドーピング法などが挙げられる。
従来のＴＦＴでは、半導体層４を形成する工程において、半導体層４が下地層２に発生した固定電荷の影響を受けるおそれがある。しかし、本実施形態のＴＦＴでは、半導体層４と下地層２との間に導電性物質層３が介在している。導電性物質層３に例えば接地電位を与えることにより、下地層２に発生した固定電荷が導電性物質層３に遮蔽される。
次いで、図７（ｃ）に示すように、プラズマＣＶＤ法やスパッタ法を用いて、半導体層４を覆うゲート絶縁膜５を形成する。ゲート絶縁膜５は、典型的には、二酸化シリコン膜からなり、その厚さは４０nm〜１５０nm程度である。さらに、ゲート絶縁膜５上にゲート電極や配線を形成するために導電膜を形成する。ゲート電極は二層または三層以上の導電膜が積層された構造を有していても良い。例えば、ＭｏやＷなどの高融点金属の窒化物で第１の導電膜を形成し、その上に高融点金属またはアルミニウムや銅などの低抵抗金属、あるいはポリシリコンなどで第２の導電膜を形成する。具体的には、第１の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれた一種または複数種の窒化物を選択し、第２の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれた一種もしくは複数種の合金、またはｎ型多結晶シリコンを用いる。導電膜をパターニングして、ゲート電極６を形成する（図７（ｃ）を参照）。
図７（ｄ）に示すように、ゲート電極６をマスクとして半導体層４にイオンドーピング法にてボロンなどのｐ型不純物元素を高濃度（１×１０20／cm3 〜５×１０21／cm3 ）にドーピングすることにより、半導体層４のチャネル領域４ａを挟んでその両側にソース領域４ｂおよびドレイン領域４ｃを形成する。なお、ソース領域４ｂおよびドレイン領域４ｃは、それぞれソース電極やドレイン電極の一部として機能するので、導電性物質層３がソース領域４ｂおよびドレイン領域４ｃと導通しないようにするために、ゲート電極６の幅を導電性物質層３の幅よりも大きく設定する。
その後、半導体層４に添加された不純物元素を活性化処理する工程を行う。この活性化はガス加熱型の瞬間熱アニール法を用いて行う。加熱処理の温度は窒素雰囲気中で４００℃〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用い、この光を半導体層４に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ（Rapid Thermal Annealing ）法でも同様であり、基板の両面または基板の一方の面（例えば裏面）からランプ光源の輻射により半導体層４を加熱する。
図７（ｅ）に示すように、プラズマＣＶＤ法で窒化シリコンからなる層間絶縁膜７を５０nm〜１００nmの厚さに形成する。さらに、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
図７（ｆ）に示すように、フォトリソグラフィ法とエッチング法によって、ゲート絶縁膜５および層間絶縁膜７にコンタクトホール８を形成する。さらに、アルミニウム膜を膜厚７００nmになるようにスパッタリングした後、所定の形状にパターニングして、ソース電極９およびドレイン電極１０を形成する。以上の工程を経て、ｎチャネル型ＴＦＴが完成する。
本実施形態では、ｎチャネル型ＴＦＴの製造工程について説明したが、ドーピングする不純物元素を変更することにより、ｐチャネル型ＴＦＴを製造することもできる。ｐチャネル型ＴＦＴを製造する場合には、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｈｆ、Ｚｒから選ばれた一種または複数種からなる導電性物質を用いて、導電性物質層３を形成することが好ましい。
本実施形態のｎチャネル型ＴＦＴは、導電性物質層３に負の電位が印加されるので、チャネル領域４ａ中にてドレイン・アバランシェ降伏が起きたときの余剰ホールが導電性物質層３に吸い込まれる。また、ｐチャネル型ＴＦＴでは、導電性物質層３に正の電位が印加されるので、チャネル領域４ａ中の伝導電子が同様に導電性物質層３に吸い込まれる。したがって、ドレイン電極１０に大きな電圧を印加しても、ドレイン・アバランシェ降伏による電流増大を抑制することができる。
導電性物質層３への電圧印加は、ゲート電極６やソース電極９への電圧印加から独立して、あるいはゲート電極６への電圧印加と同期して行なわれる。言い換えれば、導電性物質層３は専用の配線に接続されていても良く、あるいはゲートバスラインなどに接続されていても良い。
本実施形態では、チャネル領域４ａがソース領域４ｂおよびドレイン領域４ｃに挟まれた構造を有する半導体層４について説明したが、半導体層４の構造はこれに限定されない。例えば、ソース領域およびドレイン領域の不純物濃度分布になだらかな傾斜をつけて電界を緩和するＬＤＤ構造を採用しても良い。具体的には、不純物元素が高濃度（１×１０20／cm3 〜５×１０21／cm3 ）にそれぞれドーピングされた半導体層のソース領域およびドレイン領域とチャネル領域との間に、チャネル領域にドーピングされた導電型とは異なる導電型を付与する不純物元素が低濃度（１×１０18／cm3 〜１×１０20／cm3 ）にドーピングされた低濃度不純物（ＬＤＤ）領域を形成しても良い。この場合、ゲート電極は、ゲート絶縁膜を介してＬＤＤ領域と重なるように形成される。ゲート電極がゲート絶縁膜を介してＬＤＤ領域に重なる構造は、ＧＯＬＤ（Gate-drain Overlapped LDD ）構造として知られており、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。
（実施形態２）
本発明によるＴＦＴは、表示装置の画素スイッチ、画素を駆動するためのドライバ、半導体集積回路（マイクロプロセッサ、信号処理回路または高周波回路等）などに利用することができる。実施形態１に示したｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにより、シフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ＬＤＤ型ＴＦＴが適している。また、ＣＭＯＳ構造としなくても、ＮＭＯＳまたはＰＭＯＳを基本とした回路にも本発明は同様に適用することができる。
本発明によるＴＦＴは、表示装置の画素スイッチ、画素を駆動するためのドライバ、半導体集積回路（マイクロプロセッサ、信号処理回路または高周波回路等）などに利用することができる。実施形態１に示したｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにより、シフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ＬＤＤ型ＴＦＴが適している。また、ＣＭＯＳ構造としなくても、ＮＭＯＳまたはＰＭＯＳを基本とした回路にも本発明は同様に適用することができる。
表示装置は、液晶表示装置、無機または有機エレクトロルミネッセント（ＥＬ）表示装置などの各種の表示装置を包含する。典型的には、表示装置は、表示媒体層を挟む一対の電極を有する。本明細書において「表示媒体層」とは、印加される電圧あるいは供給される電流に応じて光量を調整できる層であり、光源からの光や外光（周囲光）の光透過率（または光反射率）を変調させる層や自発光型の層が含まれる。具体的な表示媒体層は、例えば液晶層、無機または有機ＥＬ層などである。図８を参照しながら、表示装置の例として液晶表示装置（ＬＣＤ）の構成について簡単に説明する。
図８は透過型ＬＣＤの構造を模式的に示す斜視図である。透過型ＬＣＤは、アクティブマトリクス基板２０と、これに対向する対向基板３０と、両基板２０，３０に挟持された液晶層４０とを有する。アクティブマトリクス基板２０は、ガラス基板２１上に、一方向に延びる複数のゲートライン２２と、ゲートライン２２に略直交する複数のソースライン２３と、ゲートライン２２およびソースライン２３の交差部近傍に形成されたＴＦＴと、ＴＦＴのドレイン電極１０に電気的に接続され、マトリックス状に配列された透明画素電極２４を有する。ガラス基板２１の外側面には、偏光板２５が積層されている。なお、ＴＦＴのゲート電極６はゲートライン２２に電気的に接続され、ＴＦＴのソース電極８はソースライン２３に電気的に接続されている。
ゲートライン２２に接続された走査線駆動回路（不図示）およびソースライン２３に接続されたデータ線駆動回路（不図示）はｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ構造によりガラス基板２１上に形成されている。ＴＦＴ中の導電性物質層３は、ゲートライン２２またはソースライン２３に並行に延びる配線（不図示）に接続されている。
対向基板３０は、ガラス基板３１上に、カラーフィルタ層３２と、対向電極３３とを有する。ガラス基板３１の外側面には、偏光板３４が積層されている。また、両基板２０，３０の液晶層４０側には、配向層２６，３５がそれぞれ形成されている。
本発明によるｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴは、基板面内におけるＴＦＴ特性のばらつきが低減され、またドレイン・アバランシェ降伏による電流の増大が抑制されているので、画素スイッチとしてのＴＦＴ、走査線駆動回路およびデータ線駆動回路は高信頼性を確保できる。
さらに、ＴＦＴ中の導電性物質層３としてＴａ等の遮光性を有する導電性物質を用いることにより、チャネル領域４ａが遮光される。したがって、バックライトなどの光源から基板に入射した光がチャネル領域４ａに照射されることで発生するＯＦＦ特性の劣化を防止することができ、液晶表示装置の表示品位を向上させることができる。
また、大型ガラス基板上に結晶性を有する半導体薄膜で高性能なＴＦＴを形成することにより、アクティブマトリクス型液晶表示装置の画素スイッチのみでなく、周辺駆動回路を組み込むことが容易となり、製品の低コスト化、モジュールのコンパクト化、実装工程の簡略化などが可能となる。さらに、１枚の基板上にディスプレイのみならず、ＣＰＵやメモリ、イメージセンサ、タッチオペレーションなどの多くの機能を搭載したシステム・オン・パネルも実現できる。
本実施形態の透過型ＬＣＤを製造する工程の一例を示す。なお、アクティブマトリクス基板２０におけるゲートライン２２およびソースライン２３はＴＦＴの形成とともに形成されるので、説明を省略する。ガラス基板２１にＴＦＴを形成した後、プラズマＣＶＤ法やスパッタ法を用いて、ＩＴＯ（インジウム錫酸化物）などの透明導電膜を成膜する。その後、透明導電膜をパターニングして、ＴＦＴのドレイン電極に接続された透明画素電極２４を形成する。オフセット印刷法などによりポリイミド樹脂を塗布し、焼成した後、ラビング処理を行って、配向層２６を形成する。なお、図示しないが、配向層２６を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって、基板間隔を保持するための柱状のスペーサを所望の位置に形成しておいても良い。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
次いで、印刷法によりガラス基板３１上にカラーフィルタ層３２を形成する。さらに、プラズマＣＶＤ法やスパッタ法を用いて、カラーフィルタ層３２上にＩＴＯなどからなる対向電極３３を形成する。アクティブマトリクス基板２０と同様にして、配向膜３５を形成しラビング処理を施す。印刷法によりアクティブマトリクス基板２０または対向基板３０にシールパターン（不図示）を形成し、このシールパターンを介して両基板２０，３０を貼り合わせる。シールパターンの開口から液晶材料を注入して、両基板２０，３０の間隙に液晶層４０を形成する。封止材（不図示）によってシールパターンの開口を封止する。一対の偏光板２５，３４を両基板２０，３０の外側面に貼り合わせることにより、本実施形態のＬＣＤが完成する。
本実施形態のＬＣＤは、ＩＴＯ（インジウム錫酸化物）などの透明導電膜から透明画素電極２４や対向電極３３が形成された透過型ＬＣＤであるが、反射表示を行う反射型ＬＣＤ、反射表示と透過表示を行う反射透過両用型ＬＣＤであっても良い。なお、反射透過両用型ＬＣＤでは、Ａｌなどの反射性導電膜からなる反射電極とＩＴＯなどの透明導電膜からなる透明電極とから１つの画素電極が構成されている。
以上、本発明の好ましい実施形態について説明したが、本発明の技術的範囲は上記実施形態に記載の範囲に限定されない。上記実施形態が例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
本発明のＴＦＴはアクティブマトリクス型表示装置の画素スイッチや半導体集積回路などに利用することができる。
１ 基板
２ 下地（ベースコート）層
３ 導電性物質層
４ 半導体層
４ａ チャネル領域
４ｂ ソース領域
４ｃ ドレイン領域
５ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
８ コンタクトホール
９ ソース電極
１０ ドレイン電極
１２ ベースコート層
１４ａ チャネル領域
１４ｂ ソース領域
１４ｃ ドレイン領域
１５ ゲート絶縁膜
１６ ゲート電極
１９ ソース電極
２０ アクティブマトリクス基板
２１ ガラス基板
２２ ゲートライン
２３ ソースライン
２４ 透明画素電極
２５，３４ 偏光板
２６，３５ 配向層
３０ 対向基板
３１ ガラス基板
３２ カラーフィルタ層
３３ 対向電極
３４ 偏光板
３５ 配向膜
４０ 液晶層
１１０ ドレイン電極
２ 下地（ベースコート）層
３ 導電性物質層
４ 半導体層
４ａ チャネル領域
４ｂ ソース領域
４ｃ ドレイン領域
５ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
８ コンタクトホール
９ ソース電極
１０ ドレイン電極
１２ ベースコート層
１４ａ チャネル領域
１４ｂ ソース領域
１４ｃ ドレイン領域
１５ ゲート絶縁膜
１６ ゲート電極
１９ ソース電極
２０ アクティブマトリクス基板
２１ ガラス基板
２２ ゲートライン
２３ ソースライン
２４ 透明画素電極
２５，３４ 偏光板
２６，３５ 配向層
３０ 対向基板
３１ ガラス基板
３２ カラーフィルタ層
３３ 対向電極
３４ 偏光板
３５ 配向膜
４０ 液晶層
１１０ ドレイン電極
Claims (3)
- 絶縁層と、前記絶縁層上に形成され、ソース領域、チャネル領域およびドレイン領域を含む半導体層と、前記半導体層の前記チャネル領域を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層の前記ソース領域に接続されたソース電極と、前記半導体層の前記ドレイン領域に接続されたドレイン電極とを備えた薄膜トランジスタであって、
前記絶縁層と前記半導体層との間に介在する導電性物質層をさらに備え、前記導電性物質層は、前記半導体層の前記ソース領域および前記ドレイン領域と導通しておらず、かつ電位が与えられている薄膜トランジスタ。 - 前記半導体層の前記チャネル領域と前記導電性物質層とがショットキー接合している請求項１に記載の薄膜トランジスタ。
- 請求項１に記載の薄膜トランジスタを有する表示装置。
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|---|---|---|---|
| JP2005069565A JP2006253490A (ja) | 2005-03-11 | 2005-03-11 | 薄膜トランジスタおよびこれを用いた表示装置 |
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-
2005
- 2005-03-11 JP JP2005069565A patent/JP2006253490A/ja active Pending
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