JP2015128189A - 電界効果トランジスタ - Google Patents
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Abstract
提供する。
【解決手段】半導体層1に、半導体層1の電子親和力と同程度かそれ以下の仕事関数の材
料よりなる第1の導体電極3a、第2の導体電極3bを接して設け、さらに、半導体層1
のゲートの形成された面と逆の面に接して、半導体層1の電子親和力より大きな仕事関数
の材料で、半導体層を横切るようにして、第3の導体電極2を形成することにより、半導
体層中にショットキーバリヤ型の接合を形成し、この部分のキャリア濃度が極めて低いこ
とから、オフ電流を低減できる。
【選択図】図1
Description
れぞれに電極を設けて、電位を与え、絶縁膜あるいはショットキーバリヤを介してゲート
とよばれる電極より半導体に電界をかけ、半導体の状態を制御することにより、ソースと
ドレイン間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲル
マニウム等のIV族元素(14族元素)やガリウムヒ素、インジウムリン、窒化ガリウム
等のIII−V族化合物、硫化亜鉛、カドミウムテルル等のII−VI族化合物等が挙げ
られる。
FETが報告された(特許文献1および特許文献2)。これらの酸化物半導体を用いたF
ETでは、比較的大きな移動度が得られると共に、それらの材料が3電子ボルト以上の大
きなバンドギャップを有するが故に、酸化物半導体を用いたFETをディスプレーやパワ
ーデバイス等に応用することが議論されている。
で、ディスプレーとして用いた場合、FET部分も光を透過でき、開口率が向上すること
が期待される。
珪素と同じなので、同様にパワーデバイスとなることが期待される。
。例えば、室温において、珪素では、バンドギャップが1.1電子ボルトであるので、熱
励起キャリアは1011/cm3程度であるが、バンドギャップが3.2電子ボルトの半
導体では、熱励起キャリアは10−7/cm3程度と計算される。
うに存在するため、抵抗率は、105Ωcm以上とできないが、バンドギャップが3.2
電子ボルトの半導体では、理論的には、1020Ωcm以上の抵抗率が得られる。このよ
うな半導体でFETを作製し、オフ状態(ゲートの電位がソースの電位と同じ状態)にお
ける高い抵抗率を用いれば、電荷を半永久的に閉じこめることも可能となると期待される
。
型の導電性を示すものはほとんど報告されていない。そのため、珪素のFETのようなP
N接合を用いたものは報告されておらず、特許文献1および特許文献2にあるように、N
型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインに
相当するものを形成していた。
される。この場合、金属とは、導体という意味である。例えば、高濃度にドーピングされ
、抵抗率が著しく低下した珪素等の半導体(特に縮退半導体)や、窒化チタン、窒化タン
グステン等の金属窒化物や酸化錫インジウムや酸化アルミニウム亜鉛等の金属酸化物等も
「金属半導体接合」では金属として扱われる。しかしながら、そのような場合、「金属」
という用語は誤解を招きやすいので、本明細書では「金属半導体接合」ではなく「導体半
導体接合」と表記する。
、用いる半導体のキャリア濃度が大きいと、オフ状態でもソース電極とドレイン電極の間
に電流(オフ電流)が流れてしまう。そこで、半導体中のドナーあるいはアクセプタの濃
度を低減させて、I型とすることにより、オフ電流を低減することが望まれた。なお、本
明細書では、ドナーあるいはアクセプタに由来するキャリア濃度が1012/cm3以下
の半導体をI型という。しかしながら、このような試みは、FETのチャネル長を短くし
、半導体層を厚くすると適用できないことが明らかとなった。
ェルミ準位)の関係によって、オーミック接合になったり、ショットキーバリヤ型接合に
なったりする。例えば、電子親和力が4.3電子ボルトの半導体に、仕事関数3.9電子
ボルトの導体を接触させ、理想的な(すなわち、界面に化合物やトラップ準位等がない)
導体半導体接合を形成したとすると、導体から半導体の一定の幅を有する領域へ電子が流
入する。
子濃度は、導体半導体接合界面から数nmでは1020/cm3、数十nmでは1018
/cm3、数百nmでは1016/cm3、数μmでも1014/cm3である。すなわ
ち、半導体自体がI型であっても、導体との接触によって、キャリア濃度の高い領域がで
きてしまう。このようなキャリアの多い領域が導体半導体接合界面近傍にできることによ
り、導体半導体接合はオーミック接合となる。
導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体のある幅の領域に
存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の
濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し
、例えば、もともとの半導体の電子濃度が1018/cm3であれば、数十nmである。
との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をシ
ョットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半
導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整
流作用が観測される。
の間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、そ
の程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低く
なれば、導体の影響は小さくなる。
流れやすいことが好ましいので、オーミック接合となるようにソース電極あるいはドレイ
ン電極の材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接
合がオーミック接合であると、得られるFETの特性が安定し、良品率が高くなるという
メリットもある。
例えば、タングステンや白金等である。このような材料を用いて、半導体のサイズ(典型
的には、ソース電極とドレイン電極の間隔)Lと実効的なゲート絶縁膜と半導体の厚さの
和Tの比率L/Tが10以上であれば、オフ電流が1×10−18A以下の極めて小さい
FETを作製できる。ここで、T=(ゲート絶縁膜の厚さ×半導体の誘電率/ゲート絶縁
膜の誘電率)+半導体の厚さ、で算出される。
の結果等の理由により、比率L/Tは低下することが要求されている。例えば、半導体層
を厚くすれば、断面積が大きくなるので、より多くの電流を流すことができる。また、半
導体層やゲート絶縁層の厚さを量産できる限界まで薄くし、さらに、チャネル(ソース電
極とドレイン電極の間の距離)を短くすると、相対的にLがTに対して小さくなる。また
、パワーデバイスへの応用では、耐圧を高めるために、ゲート絶縁膜を厚くすることも求
められる。
ことは不可能となった。同様な現象は、Lを100nm未満、あるいはTを1μm以上と
することによっても観測される。その原因を図7を用いて説明する。図7(A)には導体
半導体接合を有する典型的なFETの構造を示す。すなわち、半導体層11の一方の面に
ソース電極13aとドレイン電極13bを有する。また、半導体層11の他方の面にはゲ
ート絶縁膜14とゲート15を有する。
オーミック接合となるように、導体が選択されている。また、ゲート15には半導体の電
子親和力より仕事関数の大きな材料を用いることにより、ソース電極13aやドレイン電
極13bから流入する電子を排除するようにする。
入しようとする力と、ゲート15が半導体層11から電子を排除しようとする力を等しい
ものと考える。それらの力は、それぞれ、ソース電極13a(あるいはドレイン電極13
b)やゲート15からの距離に依存すると考えられる。
度は、本来の値と等しくなると考えられる。ソース電極13aからの距離がゲート15か
らの距離より短ければ、前者の作用が勝り、その地点では、電子濃度がより高くなる。逆
に、前者の距離が後者の距離より長ければ、後者の作用が勝り、その地点では、電子濃度
がより低くなる。
気的な距離であるので、空間的な距離に誘電率をかけた値で比較する必要がある。
を図7(B)に示す。ここでは、話を簡単にするために、ゲート絶縁膜14の誘電率は半
導体層11の誘電率と等しいものとする。また、ソース電極13a、ドレイン電極13b
とゲート15の電位は等しくしてある。
領域1aが存在する。そして、その次には、それよりも1桁程度電子濃度の低い領域1b
、さらに、その外側には、さらに1桁程度電子濃度の低い領域1cが存在し、さらに、そ
の外側には、さらに1桁程度電子濃度の低い領域1dが存在し、その外側には、電子濃度
がそれ以下の領域1eが存在する。
ことである。これは、その領域まではゲート15の力が及ばず、ソース電極13aやドレ
イン電極13bの力により電子が注入されたためである。
間の距離を120nmとすれば、半導体層11の厚さは50nmであり、領域1aと領域
1bとの間の等高線は、概ね、電子濃度が1020/cm3であり、領域1dと領域1e
との間の等高線は、概ね、電子濃度が1017/cm3であることを示すと考えてよい。
層11の厚さは0.5μmであり、領域1aと領域1bとの間の等高線は、概ね、電子濃
度が1018/cm3であり、領域1dと領域1eとの間の等高線は、概ね、電子濃度が
1015/cm3であることを示すと考えてよい。
Ωcm程度である。図に示すように、半導体層の3分の1以上は、電子濃度が1015/
cm3以上であるので、チャネル長とチャネル幅が同じFETにおいては、抵抗は10M
Ω程度であり、ソース電極13aとドレイン電極13b間の電位差を1Vとした場合、オ
フ電流は0.1μAも流れる。
い程度の値となる領域をなくすことが必要である。そのためには、半導体層11を薄くす
ることが考えられる。つまり、ゲート15の影響力が及ばない領域を減らすことである。
図の場合では、例えば、半導体層11を半分の厚さにすれば、オフ電流は10万分の1ま
で下げることができると計算される。
いうような極めて小さなデバイスにおいては、半導体層11の厚さを、例えば、2.5n
m以下としなければならず、そのような薄い半導体層11を均質に形成することには技術
的な困難が伴う。また、半導体層11を薄くすると、オン電流を減らすこととなる。
分の1以下とすれば、ゲート15の影響力を、半導体層11の裏面にまで及ぼすことがで
きる。しかし、上記の例と同様に、ソース電極13aとドレイン電極13bの間の距離を
24nmとすると、ゲート絶縁膜14は0.8nm以下である必要がある。
る。これらの方法は、珪素の熱酸化法のように、高性能な絶縁膜を均一の厚さで形成する
ことは困難なので、やはり、現実的ではない。
うとする力と、ゲート15が半導体層11から電子を排除しようとする力が等しいという
前提であり、前者の力が後者よりも大きければ、より多くの電子がソース電極13aやド
レイン電極13bから半導体層11に注入される。
ジスタ、あるいは新規の半導体装置の製造方法、あるいは新規の電界効果トランジスタの
製造方法の少なくともひとつを提供することを課題とする。また、本発明は、上記に説明
したように導体半導体接合を有するFETのサイズを変更することにより、FETのオフ
電流が増大してしまうことに対して有効な対策を提供することを課題の一つとする。特に
、比率L/Tが2以下、あるいは、Lが100nm未満、あるいはTが1μm以上のFE
Tにおいて、オフ電流が実用的に十分な小ささとなるような新規の構造を提供することを
課題の一つとする。本発明は上記の課題の少なくとも1つを解決する。
、トランジスタのソースとドレインについては、本明細書においては、Nチャネル型FE
Tにおいては、高い電位を与えられる方をドレイン、他方をソースとし、Pチャネル型F
ETにおいては、低い電位を与えられる方をドレイン、他方をソースとする。いずれの電
位もおなじであれば、いずれか一方をソース、他方をドレインとする。また、ソース電極
、ドレイン電極という用語のかわりに第1の導体電極、第2の導体電極とも表現すること
がある。その場合は、電位の高低によって呼び名を変えない。
電極と、半導体層の他方の面に設けられたゲートとを有するFETにおいて、第1の導体
電極および第2の導体電極の中間に、半導体層を横切るように設けられた第3の導体電極
を有する。また、本発明の一態様は、半導体層と、その一方の面に接して設けられた第1
および第2の導体電極とゲートとを有するFETにおいて、半導体層の他方の面に半導体
層を横切るように設けられた第3の導体電極を有する。上記において、第3の導体電極は
、第1の導体電極から第2の導体電極への電流の流れを妨げるように形成されるとよい。
あるいは、第3の導体電極は、第1の導体電極と第2の導体電極の中間に形成されるとよ
い。あるいは、第3の導体電極が半導体層に接する部分が、第1の導体電極および第2の
導体電極がそれぞれ半導体層に接する部分の中間にあるように第3の導体電極を配置する
とよい。
みと接しているか、同じ電位に保たれるような構造となっていることが好ましい。
られた第4の導体電極を有してもよい。第4の導体電極は第3の導体電極とは離間して設
けられるとよい。その際、第3の導体電極は、第1もしくは第2の導体電極の一方と接し
ているか、同じ電位に保たれるような構造となっており、かつ、第4の導体電極は第1も
しくは第2の導体電極の他方と接しているか、同じ電位に保たれるような構造となってい
ることが好ましい。
ーピング領域と第2のドーピング領域を有するように構成し、第1のドーピング領域は第
1の導体電極に接し、第2のドーピング領域は第2の導体電極に接するようにしてもよい
。第1および第2のドーピング領域におけるドナーまたはアクセプタの濃度は1×101
8/cm3以上1×1021/cm3未満、好ましくは1×1019/cm3以上1×1
020/cm3未満となるように設定すればよい。
層の電子親和力と0.3電子ボルトの和(すなわち、電子親和力+0.3電子ボルト)よ
りも小さい、あるいは、第1および第2の導体電極と半導体層はオーミック接合であるこ
とが好ましい。
層の電子親和力と0.6電子ボルトの和(すなわち、電子親和力+0.6電子ボルト)よ
りも大きい、あるいは、第3および/または第4の導体電極と半導体層はショットキーバ
リヤ型接合であることが好ましい。また、ゲートの仕事関数は、半導体層の電子親和力よ
りも大きいことが好ましい。
とゲートとの間をショットキーバリヤ型接合してもよい。また、第1の導体電極と第2の
導体電極は同じ材料で構成される必要はない。
た、半導体のバンドギャップは2電子ボルト以上4電子ボルト未満、好ましくは、2.9
電子ボルト以上3.5電子ボルト未満とするとよい。
用語と基本的に同じものを用いる。したがって、それらの用語の示す材料には、上記で使
用した各用語に適用される条件を適用すればよい。例えば、以下の説明で第1の導体電極
という説明があった場合には、その仕事関数としては上記の説明で示されたものを用いて
もよい。
面に第1の導体電極3aと第2の導体電極3b、第3の導体電極2と、半導体層1の他方
の面にゲート絶縁膜4を間にはさんでゲート5を有する。
。図1(A)のFETは何らかの基板上に構成されてもよいが、ここではわかりやすくす
るために基板を無視して表示する。図1(B)に示すように第3の導体電極2は、半導体
層1を横切るように設けられる。
とは接していないが、他の配線等によってそのいずれか一方と同じ電位となるように構成
されていてもよい。かくすると、使用中に何らかの理由で第3の導体電極2に流入したキ
ャリア(Nチャネル型FETであれば電子)を容易に排除できる。
の一方の面に第1の導体電極3aと第2の導体電極3bおよびゲート絶縁膜4を間にはさ
んでゲート5を有する。また、半導体層の他方の面に第3の導体電極2を有する。
ドーピング領域6bを設け、それぞれ、第1の導体電極3aと第2の導体電極3bに接す
る。第1のドーピング領域6aと第2のドーピング領域6bはゲート5をマスクとして自
己整合的に形成するとよい。第1のドーピング領域6aと第2のドーピング領域6bは離
間して形成する。
の一方の面に第1の導体電極3aと第2の導体電極3b、第3の導体電極2を有する。ま
た、半導体層1の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する。さらに、
半導体層1は第1のドーピング領域6aと第2のドーピング領域6bを有する。第1のド
ーピング領域6aと第2のドーピング領域6bは離間して形成され、それぞれ、第1の導
体電極3aと第2の導体電極3bに接する。
の一方の面に第1の導体電極3aと第2の導体電極3b、第3の導体電極2と、半導体層
1の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する。ここで、第3の導体電
極2は第1の導体電極3aと接するように形成する。第1の導体電極3aの代わりに、第
2の導体電極3bと接するように形成してもよい。
の一方の面に第1の導体電極3aと第2の導体電極3b、第3の導体電極2a、第4の導
体電極2bと、半導体層1の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する
。ここで、第3の導体電極2aは第1の導体電極3aと、また、第4の導体電極2bは第
2の導体電極3bと接するように形成する。
の一方の面に第1の導体電極3aと第2の導体電極3bおよびゲート絶縁膜4を間にはさ
んでゲート5を有する。また、半導体層の他方の面に第3の導体電極2を有する。
領域6bが設けられ、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。第
3の導体電極2は第1のドーピング領域6aと接するように形成する。第1のドーピング
領域6aの代わりに第2のドーピング領域6bと接するように形成してもよい。
の一方の面に第1の導体電極3aと第2の導体電極3bおよび第3の導体電極2を有する
。また、半導体層の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する。
領域6bが設けられ、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。第
3の導体電極2は第1のドーピング領域6aおよび第1の導体電極3aと接するように形
成する。代わりに、第2のドーピング領域6bおよび第2の導体電極3bと接するように
形成してもよい。
の一方の面に第1の導体電極3aと第2の導体電極3bおよびゲート絶縁膜4を間にはさ
んでゲート5を有する。また、半導体層の他方の面に第3の導体電極2aと第4の導体電
極2bを有する。
領域6bが設けられ、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。第
3の導体電極2aは第1のドーピング領域6aと接するように形成され、第4の導体電極
2bは第2のドーピング領域6bと接するように形成される。
の一方の面に第1の導体電極3aと第2の導体電極3bおよび第3の導体電極2aと第4
の導体電極2bを有する。また、半導体層の他方の面にゲート絶縁膜4を間にはさんでゲ
ート5を有する。
領域6bが設けられ、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。第
3の導体電極2aは第1のドーピング領域6aと第1の導体電極3aに接するように形成
され、第4の導体電極2bは第2のドーピング領域6bと第2の導体電極3bに接するよ
うに形成される。
の効果を説明する。図1(A)には、本発明の1例であるFETの断面を示す。すなわち
、半導体層1と、その一方の面に接して設けられた第1の導体電極3aおよび第2の導体
電極3bと、半導体層の他方の面に設けられたゲート絶縁膜4を間に挟んで設けられたゲ
ート5とを有するFETにおいて、第1の導体電極3aおよび第2の導体電極3bの中間
に、半導体層1を横切るように設けられた第3の導体電極2を有する。
)では、ゲート5、第1の導体電極3a、第2の導体電極3b、第3の導体電極2とも同
じ電位に保たれているものとする。ゲート5、第1の導体電極3a、第2の導体電極3b
、半導体層1とゲート絶縁膜4の条件は、簡単のため、ここでは、図7での説明と同じも
のとする。また、第3の導体電極2の仕事関数は、ゲート5に用いられている材料の仕事
関数と同じものとする。
層1に電子が注入されるため、第1の導体電極3a、第2の導体電極3bの近傍に極めて
電子濃度の高い領域が形成され、周辺に向かうにしたがって、電子濃度が低くなる。また
、ゲート5と半導体層1との間の作用で、ゲート絶縁膜4の近傍の電子が排除され、その
部分の電子濃度が薄くなる。
低い領域となる。これは、第3の導体電極2と半導体層1との間で、ショットキーバリヤ
型接合が形成されるためである。その結果、図7(B)とは異なり、電子濃度の比較的高
い領域が、FETの中央部で分断される。このため、図7で示したようなFETに比べて
、格段にオフ電流を低減できる。
aや第2の導体電極3bが半導体層1に電子が注入する力より大きい場合に顕著である。
このような力の大小は、仕事関数や電子親和力によって決定される。具体的には、第3の
導体電極2の仕事関数が、第1の導体電極3aや第2の導体電極3bの仕事関数より0.
3電子ボルト以上大きいとよい。
和力と0.3電子ボルトの和(すなわち、電子親和力+0.3電子ボルト)よりも小さい
こと、あるいは、第1および第2の導体電極と半導体層はオーミック接合であることが好
ましい。
和(すなわち、電子親和力+0.6電子ボルト)よりも大きいこと、あるいは、第3の導
体電極2と半導体層1はショットキーバリヤ型接合であることが好ましい。また、ゲート
の仕事関数は、半導体層の電子親和力よりも大きいことが好ましい。
め、電子は半導体層1から第3の導体電極2に比較的簡単に移動できるが、その逆は難し
い。その場合、電子が第3の導体電極2に蓄積され、第3の導体電極2が電子を排除する
作用がより一層、強まってしまい、FETの動作が不安定となる。
電極3bのいずれか一方と配線等を介して接するように構成するか、第1の導体電極3a
もしくは第2の導体電極3bのいずれか一方と同じ電位となるように設定すればよい。
、電子濃度の分布の形状は、図1(C)と基本的に同じとなる。
、第1の導体電極3aや第2の導体電極3bが半導体層1に電子を注入する力と等しいも
のとする。その場合、図7の説明でおこなったように、それぞれの力の大小は、それぞれ
の距離に依存する。
の点においても、第1の導体電極3aや第2の導体電極3bのいずれよりも、第3の導体
電極2に近い。そのため、第3の導体電極2の影響力が、第1の導体電極3aや第2の導
体電極3bのいずれよりも大きく、結果として、電子を排除する力が、電子を注入する力
にまさる。したがって、もともとの電子濃度よりも低い電子濃度となる。
合がよい。上記は、半導体層1を厚くした場合についての考察であったが、同様にゲート
絶縁膜4を厚くしても、同じく本発明によって効果が確認できる。その場合は、FETの
ゲートの耐圧を高めることができる。
の近傍の半導体層1に電子濃度の高い領域ができ、第1の導体電極3aや第2の導体電極
3bの近傍の電子濃度の高い領域(すなわち抵抗の低い領域)とつながって、オン状態と
なる。
らに高くなり、また、ゲート絶縁膜4から離れた部分にも電子濃度の高い領域ができ、こ
れらが第1の導体電極3aや第2の導体電極3bの近傍の電子濃度の高い領域とつながっ
て、さらにFETの抵抗が低下し、より多くの電流が流れる。しかし、半導体層1が薄い
と、ゲート5の電位を高めても、流れる電流はある段階で飽和してしまう。
離れた領域にも電子濃度の高い領域ができるので、より多くの電流を得ることができる。
従来のFETでは半導体層を厚くすると、先に説明したような理由で、オフ電流が大きく
なったが、本発明では、半導体層を厚くしても、十分に低いオフ電流を得ることができる
。
するキャリア濃度を1012/cm3以下とすることが好ましい。特に、半導体層を厚く
する場合には、このことに注意すべきである。なお、本明細書ではドナー(あるいはアク
セプタ)の濃度とは、ドナー(あるいはアクセプタ)となりうる元素や化学基等の濃度に
、そのイオン化率を乗じたものを言う。例えば、あるドナー元素が2%含まれていても、
そのイオン化率が0.005%であれば、ドナー濃度は1ppm(=0.02×0.00
005)である。
も、電子を排除する力が、電子を注入する力にまさる、と述べたが、第3の導体電極2か
ら離れるに従って、第3の導体電極2と上記の点との距離と、第1の導体電極3aや第2
の導体電極3bと上記の点との距離との差は小さくなる。
わち、ドナーあるいはアクセプタに由来する電子濃度)に近づく。そのような場合におい
ては、オフ電流を決定するのは、半導体層1の本来の電子濃度であるため、その値がある
程度小さくないと、オフ電流の低下も限られる。
方が好ましい。酸素欠損や水素はドナーとなるためである。また、水素を含有すると、F
ETの動作を不安定にする。水素濃度は1018/cm3以下とすることが好ましい。
配を有するFETにおいても適応できる。特に、PN接合によって絶縁できないFETに
おいては本発明によってソースドレイン間の分離ができる。
て導体から半導体に電子が供給されたり、半導体から導体に電子が吸収されたりする。同
じことが高濃度のドナーを有する領域と、低濃度のドナーを有する領域との境界で起こる
。
度が1×1012/cm3であるとする。その場合、第1の領域の電子はバンド図では伝
導帯の下端近辺に存在するのに対し、第2の領域の電子はバンドギャップの中央付近に存
在する。すなわち、第1の領域の電子は、第2の領域の電子よりもポテンシャルが高い。
子は第2の領域に流入する。第1の領域の電子濃度が1×1020/cm3というような
比較的、高濃度であれば、電子の供給は、導体と第2の領域が接した場合と同様と考えら
れ、第2の領域の相当、深い部分にまで電子が流入する。
の高さの比率、すなわち、第2の領域の電子濃度と第1の領域の電子濃度の比率に依存し
、第2の領域の電子濃度が低ければ、より深い部分にまで第1の領域から電子が注入され
る。いうまでもなく、このように注入された電子は、オフ電流を増加させる。
方が、第2の領域のより深い部分まで電子が注入される。これは、後者の方がバンドギャ
ップが大きいため、第1の領域の電子と第2の領域の電子のポテンシャルの差が大きいた
めである。
な第3の導体電極によって、ショットキーバリヤ型接合を形成し、半導体層中に図1(C
)に示されるような電子濃度の極めて低い領域を形成すればよい。
ており、かつ第1の導体電極3aに印加される電位が、第2の導体電極3bに印加される
電位よりも高くなった場合には、上記のようなショットキーバリヤ型接合の領域は縮小し
、第2の導体電極3bより半導体層1に電子が流入する。
位より高くなるように回路を設計するか、図2(D)、図3(C)あるいは図3(D)に
示すように、第3の導体電極に加えて、第4の導体電極を設けて、これを第2の導体電極
3bと同じ電位となるようにすればよい。
ば、DRAM(ダイナミック・ランダム・アクセス・メモリ)等のメモリセルのトランジ
スタや、アクティブマトリクス表示装置のスイッチングトランジスタにおいて有効である
。
の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面では、化学
的反応により半導体と導体の化合物が生成されたり、あるいは電荷や異種元素がトラップ
されたりして複雑な物性が観察されることも多い。
、ある程度の厚みのある第2の導体層が積層している場合は、第1の導体層の仕事関数の
影響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から5nm
離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計しても
よい。
白金やパラジウム等の貴金属を用いるとよい。また、半導体層が酸化物であれば、第3の
導体電極の材料として、酸化物導電体を用いてもよい。
体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度は、1
cm2/Vs以上であるのに対し、他方の移動度が0.01cm2/Vs以下であるとか
、他方がキャリアとして存在しないとか、あるいは、他方の有効質量が自由電子の100
倍以上であるとか、という場合において好ましい結果が得られる。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同
様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
本実施の形態では、図1(A)に示すFETの作製方法について図4(A)乃至図4(F
)を用いて説明する。まず、図4(A)に示すように、基板101上に、第3の導体電極
102を形成する。基板101としては、様々なものが用いられるが、その後の処理に耐
えられる物性を有していることが必要である。また、その表面は絶縁性であることが好ま
しい。すなわち、基板101は絶縁体単独、あるいは絶縁体や導体や半導体の表面に絶縁
層を形成したもの等であることが好ましい。
を用いることができる。導体を用いる場合には、アルミニウム、銅、ステンレス鋼、銀等
を用いることができる。半導体を用いる場合には、珪素、ゲルマニウム、炭化珪素、窒化
ガリウム等を用いることができる。本実施の形態では、基板101としてバリウム硼珪酸
ガラスを用いる。
属を用いることができる。あるいは窒化インジウムのように電子親和力が5電子ボルト以
上の化合物を用いてもよい。第3の導体電極102はそのような材料単独で構成してもよ
いし、多層構造とし、後に設けられる半導体層に接する部分を、上記の材料で構成しても
よい。本実施の形態では、厚さ100nmの白金膜をスパッタリング法で形成し、これを
エッチングして、第3の導体電極102を形成する。
および第2の導体電極となるものである。そのため、その目的に適した材料を用いて構成
する。例えば、チタン、モリブテン、窒化チタン、窒化モリブテン等である。導体膜10
3はそのような材料単独で構成してもよいし、多層構造とし、後に設けられる半導体層に
接する部分を、上記の材料で構成してもよい。
にパターニングされるため、第3の導体電極102を構成する材料とエッチングレートが
異なるものであることが好ましい。本実施の形態では、厚さ100nmのチタン膜を形成
した後、その表面を窒化して、窒化チタンを形成し、これを導体膜103とする。
bを形成する。さらに、スパッタリング法により、第1の絶縁膜104を形成する(図4
(C)参照)。第1の絶縁膜104の材料としては、酸化珪素、酸化アルミニウム、窒化
アルミニウム等を用いることができる。本実施の形態では、第1の絶縁膜104として、
スパッタリング法により形成した厚さ100nmの酸化珪素を用いる。
を平坦化する。このエッチングは、図4(D)に示すように、第1の導体電極103a、
第2の導体電極103b、第3の導体電極102が露出するまでおこなう。その結果、第
1の導体電極103aと第3の導体電極102の間、および、第2の導体電極103bと
第3の導体電極102の間に絶縁物104a、104bそれぞれが埋め込まれた形状とな
る。
半導体層105を得る。酸化物半導体としては、上記以外にも各種のものが用いられる。
本実施の形態では、インジウムと亜鉛が等しく含まれる酸化物ターゲットを用いたスパッ
タリング法によって、厚さ200nmのインジウム亜鉛酸化物膜を形成し、これを半導体
層105に用いる。
第2の絶縁膜106はゲート絶縁膜として用いられる。第2の絶縁膜106の材料として
は、酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、
酸化イットリウム等を用いることができる。本実施の形態では、第2の絶縁膜106とし
て、スパッタリング法により形成した厚さ100nmの酸化アルミニウムを用いる。
くは双方で、適切な熱処理をおこなうとよい。これは、半導体層105中の水素濃度や酸
素欠損を低減させるためであり、可能であれば、半導体層105形成直後におこなうとよ
い。
体電極102と重なり、かつ、第1の導体電極103a、第2の導体電極103bの一部
と重なるように形成されることが好ましい。
ることができる。ゲート107はそのような材料単独で構成してもよいし、多層構造とし
、第2の絶縁膜106に接する部分を、上記の材料で構成してもよい。本実施の形態では
、厚さ100nmの白金膜と厚さ100nmのアルミニウム膜をスパッタリング法で形成
し、これをエッチングして、ゲート107を形成する。このようにして、FETが形成さ
れる。
本実施の形態では、図2(D)に示すFETの作製方法について図5(A)乃至図5(G
)を用いて説明する。まず、図5(A)に示すように、基板101上に、第3の導体電極
102aと第4の導体電極102bを形成する。本実施の形態では、基板101としてバ
リウム硼珪酸ガラスを用いる。また、第3の導体電極102aと第4の導体電極102b
の材料としては、スパッタリング法で形成した厚さ100nmの白金を用いる。これをエ
ッチングして、第3の導体電極102aと第4の導体電極102bを形成する。
0nmのチタン膜を形成した後、その表面を窒化して、窒化チタンを形成し、これを導体
膜103とする。
化する。このエッチングは、図5(C)に示すように、第3の導体電極102a、第4の
導体電極102bが露出するまでおこなう。その結果、導体膜103cが、第3の導体電
極102aと第4の導体電極102bの間に埋め込まれた形状となる。
02a、第4の導体電極102bの間に隙間を形成する。さらに、図5(E)に示すよう
にスパッタリング法により、第1の絶縁膜104を形成する。本実施の形態では、第1の
絶縁膜104として、スパッタリング法により形成した厚さ100nmの酸化珪素を用い
る。
を平坦化する。このエッチングは、図5(F)に示すように、第1の導体電極103a、
第2の導体電極103b、第3の導体電極102a、第4の導体電極102bが露出する
までおこなう。この結果、絶縁物104aが、第3の導体電極102aと第4の導体電極
102bの間に埋め込まれた形状となる。
タリング法によって、厚さ200nmのインジウム亜鉛ガリウム酸化物膜を形成し、これ
をパターニングして、半導体層105を形成する。さらに、スパッタリング法により形成
した厚さ100nmの酸化アルミニウムにより、第2の絶縁膜106を形成する。
し、これをエッチングして、ゲート107を形成する。ゲート107は、図5(G)に示
すように、第3の導体電極102a、第4の導体電極102bと重なり、かつ、第1の導
体電極103a、第2の導体電極103bの一部と重なるように形成されることが好まし
い。このようにして、FETが形成される。
本実施の形態では、図2(A)に示すFETの作製方法について図6(A)乃至図6(E
)を用いて説明する。まず、基板101上に、第3の導体電極102を形成する。本実施
の形態では、基板101としてバリウム硼珪酸ガラスを用いる。また、第3の導体電極1
02は、厚さ100nmの白金膜をスパッタリング法で形成し、これをエッチングして形
成する。
1の絶縁膜104として、スパッタリング法により形成した厚さ100nmの酸化珪素を
用いる。
を平坦化する。このエッチングは、図6(B)に示すように、第3の導体電極102が露
出するまでおこなう。この結果、第3の導体電極102が絶縁物104aと絶縁物104
bの間に埋め込まれた形状となる。
亜鉛=2:2:1の比率で含まれる酸化物ターゲットを用いたスパッタリング法によって
、厚さ200nmのインジウム亜鉛ガリウム酸化物膜を形成する。さらに、スパッタリン
グ法により形成した厚さ100nmの酸化アルミニウムにより、第2の絶縁膜106を形
成する。
形成し、これをエッチングして、ゲート107を形成する。図6(C)に示すように、ゲ
ート107は、第3の導体電極102と重なるように形成されることが好ましい。
を還元させる作用のあるイオン、例えば、リンイオン、硼素イオン、チタンイオン等をイ
オン注入法で導入する。
おり、かつ、イオン半径も大きく、イオンがFETの中を移動しないため、FETの特性
の安定性信頼性の面でメリットがある。かくして、図6(D)に示すように第1のドーピ
ング領域108aと第2のドーピング領域108bを形成する。
する。第3の絶縁膜109は、その表面を化学的機械的研磨法等で平坦化される。そして
、第3の絶縁膜109および第2の絶縁膜106に、第1のドーピング領域108aと第
2のドーピング領域108bに達するコンタクトホールを形成し、第1の導体電極103
aと第2の導体電極103bを形成する。
の窒化チタン膜と厚さ150nmのチタン膜を、スパッタリング法で連続的に形成して、
これをパターニングして形成する。このようにして、図6(E)に示されるFETが形成
される。
上記実施の形態1乃至3で示した半導体装置は、さまざまな電子機器に用いることができ
る。例えば、液晶ディスプレー、EL(Electro Luminescence)デ
ィスプレー、FE(Field Emission)ディスプレー等の表示装置の駆動回
路、イメージセンサの駆動回路、半導体メモリ等である。また、それらを用いた各種電子
機器、例えば、テレビジョン、パーソナルコンピュータ、携帯電話他の通信機器、電子手
帳、携帯音楽プレーヤ等である。
1a 領域
1b 領域
1c 領域
1d 領域
1e 領域
2 第3の導体電極
2a 第3の導体電極
2b 第4の導体電極
3a 第1の導体電極
3b 第2の導体電極
4 ゲート絶縁膜
5 ゲート
6a 第1のドーピング領域
6b 第2のドーピング領域
11 半導体層
13a ソース電極
13b ドレイン電極
14 ゲート絶縁膜
15 ゲート
101 基板
102 第3の導体電極
102a 第3の導体電極
102b 第4の導体電極
103 導体膜
103a 第1の導体電極
103b 第2の導体電極
103c 導体膜
104 第1の絶縁膜
104a 絶縁物
104b 絶縁物
105 半導体層
106 第2の絶縁膜
107 ゲート
108a 第1のドーピング領域
108b 第2のドーピング領域
109 第3の絶縁膜
Claims (3)
- 第1の表面と、前記第1の表面と反対側の第2の表面とを有する半導体層と、
前記半導体層の前記第1の表面に接するソース電極と、
前記半導体層の前記第1の表面に接するドレイン電極と、
前記ソース電極と前記ドレイン電極との間において、前記半導体層の前記第1の表面に接する第1の導体電極と、
前記半導体層の前記第2の表面上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲートと、を有し、
前記半導体層は、第1のドーピング領域と第2のドーピング領域とを有し、
前記第1のドーピング領域は、前記ソース電極と接し、
前記第2のドーピング領域は、前記ドレイン電極と接し、
前記半導体層は、チャネル幅方向において、第1の端部と、前記第1の端部と対向する第2の端部を有し、
前記第1の導体電極は、前記第1の表面において、前記半導体層の前記第1の端部から前記第2の端部にわたって位置し、
前記半導体層は酸化物半導体を有する電界効果トランジスタ。 - 第1の表面と、前記第1の表面と反対側の第2の表面とを有する半導体層と、
前記半導体層の前記第1の表面に接するソース電極と、
前記半導体層の前記第1の表面に接するドレイン電極と、
前記ソース電極と前記ドレイン電極との間において、前記半導体層の前記第1の表面に接する第1の導体電極と、
前記半導体層の前記第2の表面上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲートと、を有し、
前記半導体層は、第1のドーピング領域と第2のドーピング領域とを有し、
前記第1のドーピング領域は、前記ソース電極と接し、
前記第2のドーピング領域は、前記ドレイン電極と接し、
前記第1のドーピング領域と前記第2のドーピング領域とは、前記ゲートとは重ならず、
前記半導体層は、チャネル幅方向において、第1の端部と、前記第1の端部と対向する第2の端部を有し、
前記第1の導体電極は、前記第1の表面において、前記半導体層の前記第1の端部から前記第2の端部にわたって位置し、
前記半導体層は酸化物半導体を有する電界効果トランジスタ。 - 請求項1又は請求項2において、
前記酸化物半導体は、インジウムを含む電界効果トランジスタ。
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