JPH11284198A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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- JPH11284198A JPH11284198A JP10064298A JP10064298A JPH11284198A JP H11284198 A JPH11284198 A JP H11284198A JP 10064298 A JP10064298 A JP 10064298A JP 10064298 A JP10064298 A JP 10064298A JP H11284198 A JPH11284198 A JP H11284198A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 量産性の高い作製方法で結晶性の高い半導体
薄膜を利用した半導体装置を提供する。 【解決手段】 アモルファスシリコン膜からなる活性層
１０６、１０７を結晶化させるに際して、結晶化を促進
させる触媒元素としてゲルマニウムを利用する。マスク
絶縁膜１０８に設けられた開孔部１０９を介して活性層
１０６、１０７とゲルマニウム膜１１０とが接した状態
で加熱処理を行うと、横方向への結晶成長によりポリシ
リコン膜からなる活性層１１１、１１２が得られる。
薄膜を利用した半導体装置を提供する。 【解決手段】 アモルファスシリコン膜からなる活性層
１０６、１０７を結晶化させるに際して、結晶化を促進
させる触媒元素としてゲルマニウムを利用する。マスク
絶縁膜１０８に設けられた開孔部１０９を介して活性層
１０６、１０７とゲルマニウム膜１１０とが接した状態
で加熱処理を行うと、横方向への結晶成長によりポリシ
リコン膜からなる活性層１１１、１１２が得られる。
Description
【０００１】
【発明が属する技術分野】本願発明は半導体薄膜を用い
て形成されたボトムゲイト型の薄膜トランジスタ（以
下、ＴＦＴと略記する）でなる回路を有する半導体装置
に関する。特に逆スタガ型ＴＦＴを用いた半導体装置に
関する。
て形成されたボトムゲイト型の薄膜トランジスタ（以
下、ＴＦＴと略記する）でなる回路を有する半導体装置
に関する。特に逆スタガ型ＴＦＴを用いた半導体装置に
関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用して機能しうる装置を指し、ＴＦ
Ｔなどの単体素子に限らず、半導体回路や電気光学装置
並びにそれらを部品として搭載した電子機器をも含むも
のとする。
は、半導体特性を利用して機能しうる装置を指し、ＴＦ
Ｔなどの単体素子に限らず、半導体回路や電気光学装置
並びにそれらを部品として搭載した電子機器をも含むも
のとする。
【０００３】
【従来の技術】近年、結晶性を有する半導体薄膜を用い
て基板上にＴＦＴを形成し、そのＴＦＴでもって回路を
構成した半導体装置が注目されている。半導体薄膜とし
ては、多結晶シリコン（ポリシリコンとも呼ばれる）が
最も一般的であるが、Six Ge1-x （０<X<1）で示される
化合物半導体を利用する研究もなされている。
て基板上にＴＦＴを形成し、そのＴＦＴでもって回路を
構成した半導体装置が注目されている。半導体薄膜とし
ては、多結晶シリコン（ポリシリコンとも呼ばれる）が
最も一般的であるが、Six Ge1-x （０<X<1）で示される
化合物半導体を利用する研究もなされている。
【０００４】ポリシリコン膜を用いたＴＦＴは既に実用
化の段階まできているが、膜質及び量産性の改善にはま
だまだ開発の余地があり、さらなる技術開発が必要であ
る。その様な中で、本出願人はポリシリコンの膜質の向
上と量産性の向上とを同時に解決する手段として、特開
平７−１３０６５２号公報に記載された技術を開示して
いる。
化の段階まできているが、膜質及び量産性の改善にはま
だまだ開発の余地があり、さらなる技術開発が必要であ
る。その様な中で、本出願人はポリシリコンの膜質の向
上と量産性の向上とを同時に解決する手段として、特開
平７−１３０６５２号公報に記載された技術を開示して
いる。
【０００５】同公報に記載された技術は、非晶質半導体
膜（代表的にはアモルファスシリコン）に対してシリコ
ンの結晶化を促進させる触媒元素を添加して、その作用
を利用して結晶化させる技術である。その結果、結晶化
に必要な温度及び時間が低減され、スループットが飛躍
的に向上した。さらに、得られたポリシリコンは非常に
高い結晶性を有し、ＴＦＴの電気特性も大幅に向上する
ことが確認された。
膜（代表的にはアモルファスシリコン）に対してシリコ
ンの結晶化を促進させる触媒元素を添加して、その作用
を利用して結晶化させる技術である。その結果、結晶化
に必要な温度及び時間が低減され、スループットが飛躍
的に向上した。さらに、得られたポリシリコンは非常に
高い結晶性を有し、ＴＦＴの電気特性も大幅に向上する
ことが確認された。
【０００６】しかしながら、上記触媒元素として最も有
効なニッケル（Ｎｉ）は金属元素であるため、ポリシリ
コン中に残存しているとＴＦＴ特性に悪影響を与えるこ
とが懸念された。そのため、本出願人は結晶化まで完了
したら余分なニッケルを除去することが必要と考え、触
媒元素のゲッタリングを行う技術を開発した（特開平９
−３１２２６０号公報）。
効なニッケル（Ｎｉ）は金属元素であるため、ポリシリ
コン中に残存しているとＴＦＴ特性に悪影響を与えるこ
とが懸念された。そのため、本出願人は結晶化まで完了
したら余分なニッケルを除去することが必要と考え、触
媒元素のゲッタリングを行う技術を開発した（特開平９
−３１２２６０号公報）。
【０００７】これらの公報に記載された技術は、どちら
も結晶化を促進する触媒元素としてニッケル等の金属元
素を用いることを主としており、ポリシリコンが得られ
た後は触媒元素そのものが不必要な存在であった。
も結晶化を促進する触媒元素としてニッケル等の金属元
素を用いることを主としており、ポリシリコンが得られ
た後は触媒元素そのものが不必要な存在であった。
【０００８】
【発明が解決しようとする課題】本願発明は上記問題点
を鑑みてなされたものであり、量産性の高い作製方法で
結晶性の高い半導体薄膜を形成する技術を提供すること
を課題とする。そして、その様な半導体薄膜を用いたＴ
ＦＴで回路を構成することで、半導体装置の製造歩留り
や製造コストを低減することを課題とする。
を鑑みてなされたものであり、量産性の高い作製方法で
結晶性の高い半導体薄膜を形成する技術を提供すること
を課題とする。そして、その様な半導体薄膜を用いたＴ
ＦＴで回路を構成することで、半導体装置の製造歩留り
や製造コストを低減することを課題とする。
【０００９】
【課題を解決するための手段】本願発明では、シリコン
の結晶化を促進させる触媒元素として半導体であるゲル
マニウム（Ｇｅ）を用いることでゲッタリングの不要な
プロセスを提供する。ゲルマニウムはシリコンと非常に
近い性質をもつため、シリコン中において非常に整合性
の良い状態で存在する。即ち、触媒元素として利用した
後で特に除去しなくてもＴＦＴ特性に悪影響を与えるこ
とがないという利点を有する。
の結晶化を促進させる触媒元素として半導体であるゲル
マニウム（Ｇｅ）を用いることでゲッタリングの不要な
プロセスを提供する。ゲルマニウムはシリコンと非常に
近い性質をもつため、シリコン中において非常に整合性
の良い状態で存在する。即ち、触媒元素として利用した
後で特に除去しなくてもＴＦＴ特性に悪影響を与えるこ
とがないという利点を有する。
【００１０】基本的にはアモルファスシリコン膜に対し
てゲルマニウムを添加し、ゲルマニウムの触媒作用を利
用してアモルファスシリコンを結晶化させる技術であ
る。これにより結晶化の低温化、処理時間の低減及び工
程の短縮を同時に実現するものである。
てゲルマニウムを添加し、ゲルマニウムの触媒作用を利
用してアモルファスシリコンを結晶化させる技術であ
る。これにより結晶化の低温化、処理時間の低減及び工
程の短縮を同時に実現するものである。
【００１１】また、ゲルマニウムはシリコン中において
非常に整合性よく存在するため、他の触媒元素を用いた
場合に較べて非常に結晶性が高い。ゲルマニウムはその
含有量に応じてシリコンのバンドギャップを連続的に変
化させるため、ポリシリコンよりもバンドギャップの狭
い活性層を形成することができる。この様な活性層をＴ
ＦＴに利用することによりポリシリコンの活性層を用い
たＴＦＴよりも高いモビリティ（電界効果移動度）を実
現しうる。
非常に整合性よく存在するため、他の触媒元素を用いた
場合に較べて非常に結晶性が高い。ゲルマニウムはその
含有量に応じてシリコンのバンドギャップを連続的に変
化させるため、ポリシリコンよりもバンドギャップの狭
い活性層を形成することができる。この様な活性層をＴ
ＦＴに利用することによりポリシリコンの活性層を用い
たＴＦＴよりも高いモビリティ（電界効果移動度）を実
現しうる。
【００１２】
【発明の実施の形態】上記構成からなる本願発明につい
て、以下に示す実施例でもってさらに詳細な説明を行う
こととする。
て、以下に示す実施例でもってさらに詳細な説明を行う
こととする。
【００１３】
【実施例】〔実施例１〕本願発明を用いたＴＦＴの作製
工程について図１、２を用いて説明する。なお、ここで
は回路の基本構成として同一基板上においてＮＴＦＴ
（Ｎチャネル型ＴＦＴ）とＰＴＦＴ（Ｐチャネル型ＴＦ
Ｔ）とを相補的に組み合わせたＣＭＯＳ回路を作製する
場合を例示する。
工程について図１、２を用いて説明する。なお、ここで
は回路の基本構成として同一基板上においてＮＴＦＴ
（Ｎチャネル型ＴＦＴ）とＰＴＦＴ（Ｐチャネル型ＴＦ
Ｔ）とを相補的に組み合わせたＣＭＯＳ回路を作製する
場合を例示する。
【００１４】まず、ガラス基板１０１上に酸化シリコン
膜でなる下地膜１０２を設け、その上にゲイト電極１０
３、１０４を形成する。なお、図示されないがゲイト電
極に接続するゲイト配線も同時に形成される。
膜でなる下地膜１０２を設け、その上にゲイト電極１０
３、１０４を形成する。なお、図示されないがゲイト電
極に接続するゲイト配線も同時に形成される。
【００１５】本実施例ではゲイト電極１０３、１０４と
なる導電膜として窒化タンタル／タンタル／窒化タンタ
ルの３層構造を採用する。また、その膜厚は 200〜400
nmの厚さで制御する。そして、その上にはＳｉＯx Ｎy
で示される酸化窒化シリコン膜でなるゲイト絶縁膜１０
５を 150nmの厚さに形成する。
なる導電膜として窒化タンタル／タンタル／窒化タンタ
ルの３層構造を採用する。また、その膜厚は 200〜400
nmの厚さで制御する。そして、その上にはＳｉＯx Ｎy
で示される酸化窒化シリコン膜でなるゲイト絶縁膜１０
５を 150nmの厚さに形成する。
【００１６】次に、非晶質半導体膜であるアモルファス
シリコン膜を30nmの厚さに成膜し、パターニングして活
性層１０６、１０７を形成する。アモルファスシリコン
膜以外にもSix Ge1-x (0<X<1) で示されるシリコン・ゲ
ルマニウム化合物などの化合物半導体を用いることもで
きる。（図１（Ａ））
シリコン膜を30nmの厚さに成膜し、パターニングして活
性層１０６、１０７を形成する。アモルファスシリコン
膜以外にもSix Ge1-x (0<X<1) で示されるシリコン・ゲ
ルマニウム化合物などの化合物半導体を用いることもで
きる。（図１（Ａ））
【００１７】次に、活性層１０６、１０７上に酸化シリ
コン膜でなるマスク絶縁膜１０８を形成し、パターニン
グにより開孔部１０９を形成する。この開孔部１０９
は、後にソース領域やドレイン領域となる活性層が露出
する様に形成される。
コン膜でなるマスク絶縁膜１０８を形成し、パターニン
グにより開孔部１０９を形成する。この開孔部１０９
は、後にソース領域やドレイン領域となる活性層が露出
する様に形成される。
【００１８】そして、開孔部１０９が形成されたら、ス
パッタ法によりゲルマニウム膜１１７を形成して活性層
１０６、１０７とゲルマニウム膜１１７とを接触させ
る。成膜にはゲルマニウムターゲットを用い、到達圧力
4×10-4Pa以下、スパッタガスはアルゴン（Ａｒ）、成
膜温度は室温、成膜圧力は 0.4Pa、成膜時のＤＣ電流は
0.4Ａとする。
パッタ法によりゲルマニウム膜１１７を形成して活性層
１０６、１０７とゲルマニウム膜１１７とを接触させ
る。成膜にはゲルマニウムターゲットを用い、到達圧力
4×10-4Pa以下、スパッタガスはアルゴン（Ａｒ）、成
膜温度は室温、成膜圧力は 0.4Pa、成膜時のＤＣ電流は
0.4Ａとする。
【００１９】また、ゲルマニウム膜１１０の成膜は減圧
熱ＣＶＤ法やプラズマＣＶＤ法で行うことも可能であ
る。ゲルマン（GeH4）は非常に分解しやすいガスである
ので、450 ℃程度の低温で容易に分解してゲルマニウム
膜を形成することができる。
熱ＣＶＤ法やプラズマＣＶＤ法で行うことも可能であ
る。ゲルマン（GeH4）は非常に分解しやすいガスである
ので、450 ℃程度の低温で容易に分解してゲルマニウム
膜を形成することができる。
【００２０】こうして図１（Ｂ）の状態が得られる。次
に、 600℃で１２時間の加熱処理を行い、アモルファス
シリコン膜を結晶化させ、結晶半導体膜であるポリシリ
コン膜へと変化させる。この時、結晶化はまずアモルフ
ァスシリコン膜とゲルマニウム膜とが接触した領域（開
孔部）で始まり、次第に矢印に示す方向に横方向の結晶
成長が進行する。（図１（Ｃ））
に、 600℃で１２時間の加熱処理を行い、アモルファス
シリコン膜を結晶化させ、結晶半導体膜であるポリシリ
コン膜へと変化させる。この時、結晶化はまずアモルフ
ァスシリコン膜とゲルマニウム膜とが接触した領域（開
孔部）で始まり、次第に矢印に示す方向に横方向の結晶
成長が進行する。（図１（Ｃ））
【００２１】なお、 600℃を超えるとアモルファスシリ
コン中における自然核発生が増加してしまい、横方向に
進行する結晶成長を阻害してしまうため好ましくない。
また、この結晶化工程はファーネスアニール、ランプア
ニール、レーザーアニールのいずれの手段を用いても良
い。本実施例では形成された膜の均質性を重視してファ
ーネスアニールを用いる。
コン中における自然核発生が増加してしまい、横方向に
進行する結晶成長を阻害してしまうため好ましくない。
また、この結晶化工程はファーネスアニール、ランプア
ニール、レーザーアニールのいずれの手段を用いても良
い。本実施例では形成された膜の均質性を重視してファ
ーネスアニールを用いる。
【００２２】また、熱処理の雰囲気は不活性雰囲気又は
水素雰囲気とすることが望ましい。酸素が存在するとゲ
ルマニウム膜が容易に酸化され、不活性な酸化ゲルマニ
ウム膜に変化してしまう。こうなると触媒作用が損なわ
れて結晶化不良が起こる場合があるの注意が必要であ
る。
水素雰囲気とすることが望ましい。酸素が存在するとゲ
ルマニウム膜が容易に酸化され、不活性な酸化ゲルマニ
ウム膜に変化してしまう。こうなると触媒作用が損なわ
れて結晶化不良が起こる場合があるの注意が必要であ
る。
【００２３】また、本実施例の様にゲルマニウムを触媒
元素として横方向に結晶成長させる場合、その成長距離
が極めて短い点に注意が必要である。図１（Ｃ）の場合
は丁度ソース領域とドレイン領域となる部分から結晶成
長が始まり、チャネル形成領域となる部分の概略中央で
成長がぶつかり合う。
元素として横方向に結晶成長させる場合、その成長距離
が極めて短い点に注意が必要である。図１（Ｃ）の場合
は丁度ソース領域とドレイン領域となる部分から結晶成
長が始まり、チャネル形成領域となる部分の概略中央で
成長がぶつかり合う。
【００２４】従って、少なくともチャネル形成領域の全
域を結晶化させるには、ソース−ドレイン間を結ぶ方向
におけるチャネル形成領域の幅（チャネル長）の少なく
とも１／２の距離を成長しなくてはならない。また、結
晶成長がチャネル形成領域の概略中央でぶつかり合うた
め、その部分には粒界（図示せず）が形成される。
域を結晶化させるには、ソース−ドレイン間を結ぶ方向
におけるチャネル形成領域の幅（チャネル長）の少なく
とも１／２の距離を成長しなくてはならない。また、結
晶成長がチャネル形成領域の概略中央でぶつかり合うた
め、その部分には粒界（図示せず）が形成される。
【００２５】本実施例の方式で結晶成長させる場合、熱
処理の温度や処理時間によって横方向への成長距離も変
化するが、スループットや装置性能を考えると１μｍ程
度成長させるのが限界と思われる。そういった意味で、
本願発明を適用するデバイスサイズはチャネル長が２μ
ｍ以下、好ましくは１μｍ以下（勿論、ゼロは含まな
い）であることが好ましいと言える。
処理の温度や処理時間によって横方向への成長距離も変
化するが、スループットや装置性能を考えると１μｍ程
度成長させるのが限界と思われる。そういった意味で、
本願発明を適用するデバイスサイズはチャネル長が２μ
ｍ以下、好ましくは１μｍ以下（勿論、ゼロは含まな
い）であることが好ましいと言える。
【００２６】こうしてポリシリコン膜でなる活性層１１
１、１１２が得られる。活性層１１１、１１２は、開孔
部１０９でゲルマニウム膜１１０と接した部分の主表面
に近づくほど高い濃度でゲルマニウムを含む。
１、１１２が得られる。活性層１１１、１１２は、開孔
部１０９でゲルマニウム膜１１０と接した部分の主表面
に近づくほど高い濃度でゲルマニウムを含む。
【００２７】典型的には主表面近傍（下地とは反対側の
ポリシリコン表面から約10nm以内の領域）のみにゲルマ
ニウムを含む場合が多い。主表面近傍におけるゲルマニ
ウムの濃度はＳＩＭＳ（質量二次イオン分析）によると
1×1014〜 1×1022atoms/cm3 の濃度となることが確認
された。しかし、最終的にはこの部分はソース領域又は
ドレイン領域とのなるので問題はない。
ポリシリコン表面から約10nm以内の領域）のみにゲルマ
ニウムを含む場合が多い。主表面近傍におけるゲルマニ
ウムの濃度はＳＩＭＳ（質量二次イオン分析）によると
1×1014〜 1×1022atoms/cm3 の濃度となることが確認
された。しかし、最終的にはこの部分はソース領域又は
ドレイン領域とのなるので問題はない。
【００２８】なお、ゲルマニウムの濃度が 1×1020〜 1
×1022atoms/cm3 となるとシリコンとゲルマニウムのア
ロイ化が起こり、Six Ge1-x （０＜Ｘ＜１）で示される
シリコンゲルマニウム層になると考えられる。従って、
本実施例の工程では後にソース領域又はドレイン領域と
なる部分の主表面近傍にシリコンゲルマニウム層が形成
されている場合もありうる。
×1022atoms/cm3 となるとシリコンとゲルマニウムのア
ロイ化が起こり、Six Ge1-x （０＜Ｘ＜１）で示される
シリコンゲルマニウム層になると考えられる。従って、
本実施例の工程では後にソース領域又はドレイン領域と
なる部分の主表面近傍にシリコンゲルマニウム層が形成
されている場合もありうる。
【００２９】こうして活性層１１１、１１２が得られた
ら、ゲルマニウム膜１１０を硫酸過水溶液（H2SO4 ：H2
O2＝１：１）で除去した後、マスク絶縁膜１０８を除去
する。その後、活性層１１１、１１２に対してエキシマ
レーザー光を照射してさらに結晶性の改善を図ることも
できる。
ら、ゲルマニウム膜１１０を硫酸過水溶液（H2SO4 ：H2
O2＝１：１）で除去した後、マスク絶縁膜１０８を除去
する。その後、活性層１１１、１１２に対してエキシマ
レーザー光を照射してさらに結晶性の改善を図ることも
できる。
【００３０】次に、120 nm厚の酸化シリコン膜を成膜
し、パターニングしてスペーサ絶縁層１１３、１１４を
形成する。スペーサ絶縁層１１３、１１４を形成した
ら、次にｎ型を付与する不純物元素（本実施例ではリ
ン）を添加して、ｎ型不純物領域１１５を形成する。
（図１（Ｄ））
し、パターニングしてスペーサ絶縁層１１３、１１４を
形成する。スペーサ絶縁層１１３、１１４を形成した
ら、次にｎ型を付与する不純物元素（本実施例ではリ
ン）を添加して、ｎ型不純物領域１１５を形成する。
（図１（Ｄ））
【００３１】本実施例ではプラズマドーピング法を用い
てフォスフィン（ＰＨ3 ）をドーピングガスとして使用
する。加速電圧は１０keV とし、５×１０14atoms/cm2
のドーズ量で添加すれば良い。なお、ドーピング条件は
本実施例に限定する必要はなく、必要に応じて変更すれ
ば良い。
てフォスフィン（ＰＨ3 ）をドーピングガスとして使用
する。加速電圧は１０keV とし、５×１０14atoms/cm2
のドーズ量で添加すれば良い。なお、ドーピング条件は
本実施例に限定する必要はなく、必要に応じて変更すれ
ば良い。
【００３２】こうして図１（Ｄ）の状態が得られたら、
レジストマスク１１６を選択的に設けて、２度目のｎ型
不純物の添加工程を行う。レジストマスク１１６はＮＴ
ＦＴとなる領域では後にチャネル形成領域が形成される
領域の上方に形成し、ＰＴＦＴとなる領域はｎ型不純物
が添加されない様に形成する。（図２（Ａ））
レジストマスク１１６を選択的に設けて、２度目のｎ型
不純物の添加工程を行う。レジストマスク１１６はＮＴ
ＦＴとなる領域では後にチャネル形成領域が形成される
領域の上方に形成し、ＰＴＦＴとなる領域はｎ型不純物
が添加されない様に形成する。（図２（Ａ））
【００３３】ここでは加速電圧を９０keV と先程より高
めに設定し、ドーズ量は３×１０13atoms/cm2 とする。
この加速電圧ではスペーサ絶縁層１１３、１１４がマス
クとして機能しないため、スペーサ絶縁層の端部（レジ
ストマスク１１６で隠れない領域）の下のシリコン膜中
にも不純物イオンが添加される。
めに設定し、ドーズ量は３×１０13atoms/cm2 とする。
この加速電圧ではスペーサ絶縁層１１３、１１４がマス
クとして機能しないため、スペーサ絶縁層の端部（レジ
ストマスク１１６で隠れない領域）の下のシリコン膜中
にも不純物イオンが添加される。
【００３４】この工程によりＮＴＦＴのソース領域１１
７、ドレイン領域１１８、一対のＬＤＤ領域（低濃度不
純物領域）１１９、チャネル形成領域１２０が画定す
る。なお、２度目のドーピング工程はそのままＬＤＤ領
域の形成工程でもあるので、ＬＤＤ領域として最適なド
ーピング量を実施者が適宜決定する必要がある。
７、ドレイン領域１１８、一対のＬＤＤ領域（低濃度不
純物領域）１１９、チャネル形成領域１２０が画定す
る。なお、２度目のドーピング工程はそのままＬＤＤ領
域の形成工程でもあるので、ＬＤＤ領域として最適なド
ーピング量を実施者が適宜決定する必要がある。
【００３５】次に、レジストマスク１１６を除去した
後、ＮＴＦＴとなる領域をレジストマスク１２１で完全
に隠し、Ｐ型を付与する不純物元素（本実施例ではボロ
ン）を添加する。ここではジボラン（Ｂ2 Ｈ6 ）をドー
ピングガスとして用い、加速電圧は１０keV 、ドーズ量
は 1.3×１０15atoms/cm2 とする。（図２（Ｂ））
後、ＮＴＦＴとなる領域をレジストマスク１２１で完全
に隠し、Ｐ型を付与する不純物元素（本実施例ではボロ
ン）を添加する。ここではジボラン（Ｂ2 Ｈ6 ）をドー
ピングガスとして用い、加速電圧は１０keV 、ドーズ量
は 1.3×１０15atoms/cm2 とする。（図２（Ｂ））
【００３６】この工程ではスペーサー絶縁層１１４が完
全にマスクとして機能するため、その下には全く不純物
が添加されず、スペーサ絶縁層１１４がそのままソース
領域１２２、ドレイン領域１２３、チャネル形成領域１
２４を画定させる。なお、図１（Ｄ）の工程でＰＴＦＴ
となる領域にもリンが添加されているが、この工程によ
りｐ型に反転する。
全にマスクとして機能するため、その下には全く不純物
が添加されず、スペーサ絶縁層１１４がそのままソース
領域１２２、ドレイン領域１２３、チャネル形成領域１
２４を画定させる。なお、図１（Ｄ）の工程でＰＴＦＴ
となる領域にもリンが添加されているが、この工程によ
りｐ型に反転する。
【００３７】こうしてソース領域、ドレイン領域及びＬ
ＤＤ領域を形成する不純物イオンの添加工程が終了した
ら、レジストマスク１２１を除去し、不純物の活性化工
程を行う。本実施例ではエキシマレーザー光を照射する
ことで活性化を行うが、ファーネスアニールやランプア
ニールを用いても良い。勿論、それらを併用することも
できる。（図２（Ｃ））
ＤＤ領域を形成する不純物イオンの添加工程が終了した
ら、レジストマスク１２１を除去し、不純物の活性化工
程を行う。本実施例ではエキシマレーザー光を照射する
ことで活性化を行うが、ファーネスアニールやランプア
ニールを用いても良い。勿論、それらを併用することも
できる。（図２（Ｃ））
【００３８】なお、不純物の活性化工程の前にスペーサ
絶縁層１１３、１１４を除去してしまっても構わない。
除去することでレーザー光照射による活性化の効率が大
幅に向上する。しかしながら、スペーサ絶縁層を除去す
るとチャネル形成領域が露出してしまうためできるだけ
残した方が好ましい。
絶縁層１１３、１１４を除去してしまっても構わない。
除去することでレーザー光照射による活性化の効率が大
幅に向上する。しかしながら、スペーサ絶縁層を除去す
るとチャネル形成領域が露出してしまうためできるだけ
残した方が好ましい。
【００３９】次に、酸化シリコン膜でなる層間絶縁膜１
２５を形成し、コンタクトホールを形成して、導電膜で
なるソース配線１２６、１２７、ドレイン配線１２８を
形成する。この時、ゲイト電極に接続したゲイト配線と
ソース配線（又はドレイン配線）との電気的な接続をと
るためのコンタクトホール（図示せず）も同時に形成し
ておく必要がある。
２５を形成し、コンタクトホールを形成して、導電膜で
なるソース配線１２６、１２７、ドレイン配線１２８を
形成する。この時、ゲイト電極に接続したゲイト配線と
ソース配線（又はドレイン配線）との電気的な接続をと
るためのコンタクトホール（図示せず）も同時に形成し
ておく必要がある。
【００４０】そして最後に、全体に対して水素雰囲気
中、350 ℃２時間程度の加熱処理を行い、膜中（特にチ
ャネル形成領域中）の不対結合手を水素終端する。以上
の工程によって図２（Ｄ）に示す様な構造のＣＭＯＳ回
路が完成する。
中、350 ℃２時間程度の加熱処理を行い、膜中（特にチ
ャネル形成領域中）の不対結合手を水素終端する。以上
の工程によって図２（Ｄ）に示す様な構造のＣＭＯＳ回
路が完成する。
【００４１】本実施例の工程で作製されたＴＦＴの特徴
としては、ソース領域又はドレイン領域では主表面に近
づくほど高い濃度でゲルマニウムが存在する。これは主
表面でゲルマニウムと接触して結晶化が行われたからで
ある。なお、典型的には主表面近傍のみにゲルマニウム
が存在する場合が多い。その場合のゲルマニウム濃度は
1×1014〜 1×1022atoms/cm3 程度である。
としては、ソース領域又はドレイン領域では主表面に近
づくほど高い濃度でゲルマニウムが存在する。これは主
表面でゲルマニウムと接触して結晶化が行われたからで
ある。なお、典型的には主表面近傍のみにゲルマニウム
が存在する場合が多い。その場合のゲルマニウム濃度は
1×1014〜 1×1022atoms/cm3 程度である。
【００４２】一方で、チャネル形成領域には殆どゲルマ
ニウムは存在しないと考えてよい。結晶化の際にはソー
ス領域又はドレイン領域となる部分から結晶成長が進行
するが、ゲルマニウムの拡散は起こらない。その後工程
においてもゲルマニウムが拡散するほどの熱処理工程は
ない。従って、ソース領域又はドレイン領域にはチャネ
ル形成領域よりも高い濃度でゲルマニウムが存在する点
も本実施例で作製されたＴＦＴの特徴となる。
ニウムは存在しないと考えてよい。結晶化の際にはソー
ス領域又はドレイン領域となる部分から結晶成長が進行
するが、ゲルマニウムの拡散は起こらない。その後工程
においてもゲルマニウムが拡散するほどの熱処理工程は
ない。従って、ソース領域又はドレイン領域にはチャネ
ル形成領域よりも高い濃度でゲルマニウムが存在する点
も本実施例で作製されたＴＦＴの特徴となる。
【００４３】本願発明では、以上の様な工程で作製され
た逆スタガ型ＴＦＴでもって回路を構成する。なお、本
実施例の作製工程は本願発明を実施するための一例に過
ぎず、これに限定されるべきものではない。
た逆スタガ型ＴＦＴでもって回路を構成する。なお、本
実施例の作製工程は本願発明を実施するための一例に過
ぎず、これに限定されるべきものではない。
【００４４】また、本実施例では行っていないがＮＴＦ
ＴとＰＴＦＴに対してチャネルドープを行い、しきい値
電圧を制御するなどの工夫は実施者が適宜行えば良い。
ＴとＰＴＦＴに対してチャネルドープを行い、しきい値
電圧を制御するなどの工夫は実施者が適宜行えば良い。
【００４５】本実施例の工程に従って作製された逆スタ
ガ型ＴＦＴは、代表的な電気特性であるモビリティ（電
界効果移動度）がＮＴＦＴで 100〜200cm2/Vs 、ＰＴＦ
Ｔで80〜150cm2/Vs であり、Ｓ値（サブスレッショルド
係数）がＮＴＦＴ、ＰＴＦＴともに 0.2〜0.4 V/decade
である。この値は従来の技術で作製されたＴＦＴに較べ
て何ら遜色ないか、若しくはそれ以上の値を示してい
る。
ガ型ＴＦＴは、代表的な電気特性であるモビリティ（電
界効果移動度）がＮＴＦＴで 100〜200cm2/Vs 、ＰＴＦ
Ｔで80〜150cm2/Vs であり、Ｓ値（サブスレッショルド
係数）がＮＴＦＴ、ＰＴＦＴともに 0.2〜0.4 V/decade
である。この値は従来の技術で作製されたＴＦＴに較べ
て何ら遜色ないか、若しくはそれ以上の値を示してい
る。
【００４６】その上、本願発明ではアモルファスシリコ
ンの結晶化に利用した触媒元素（ゲルマニウム）を除去
する必要がないため、従来の技術（触媒元素として金属
元素を用いた技術）に較べて大幅に工程数を簡略化する
ことができる。
ンの結晶化に利用した触媒元素（ゲルマニウム）を除去
する必要がないため、従来の技術（触媒元素として金属
元素を用いた技術）に較べて大幅に工程数を簡略化する
ことができる。
【００４７】なお、本願発明の重要な構成はアモルファ
スシリコン膜をゲルマニウムを触媒として利用して結晶
化させる点にあり、この構成はＴＦＴの構造に限定され
るものではない。従って、本願発明をプレーナ型ＴＦＴ
や順スタガ型ＴＦＴ等のトップゲイト型ＴＦＴに適用す
ることも可能である。
スシリコン膜をゲルマニウムを触媒として利用して結晶
化させる点にあり、この構成はＴＦＴの構造に限定され
るものではない。従って、本願発明をプレーナ型ＴＦＴ
や順スタガ型ＴＦＴ等のトップゲイト型ＴＦＴに適用す
ることも可能である。
【００４８】〔実施例２〕本実施例では、実施例１とは
異なる工程で作製された逆スタガ型ＴＦＴの例について
図３を用いて説明する。
異なる工程で作製された逆スタガ型ＴＦＴの例について
図３を用いて説明する。
【００４９】まず、実施例１の工程に従って図１（Ｃ）
の工程までを終了させる。なお、本実施例では図１
（Ｃ）の工程でポリシリコン膜からなる活性層１１１、
１１２を得た後でゲルマニウム膜１１０及びマスク絶縁
膜１０８を除去してエキシマレーザー光の照射による熱
処理を行っている。
の工程までを終了させる。なお、本実施例では図１
（Ｃ）の工程でポリシリコン膜からなる活性層１１１、
１１２を得た後でゲルマニウム膜１１０及びマスク絶縁
膜１０８を除去してエキシマレーザー光の照射による熱
処理を行っている。
【００５０】次に、レーザー光照射によって結晶性が改
善された活性層２０１、２０２の上に、酸化シリコン膜
でなるスペーサ絶縁層２０３、２０４を形成する。この
スペーサ絶縁層の幅が後にチャネル形成領域の幅を決定
する。（図３（Ａ））
善された活性層２０１、２０２の上に、酸化シリコン膜
でなるスペーサ絶縁層２０３、２０４を形成する。この
スペーサ絶縁層の幅が後にチャネル形成領域の幅を決定
する。（図３（Ａ））
【００５１】次に、プラズマＣＶＤ法又は減圧熱ＣＶＤ
法を用いてアモルファスシリコン膜２０５を100 nmの厚
さに形成し、さらにその上に微結晶シリコン膜２０６を
50nmの厚さに形成する。（図３（Ｂ））
法を用いてアモルファスシリコン膜２０５を100 nmの厚
さに形成し、さらにその上に微結晶シリコン膜２０６を
50nmの厚さに形成する。（図３（Ｂ））
【００５２】アモルファスシリコン膜２０５の成膜条件
は、成膜ガスとして100sccm のＳｉＨ4 と 300sccmのＨ
2 とを混合したガスを用い、成膜圧力は0.75torr、印加
電力は20Ｗとする。また、微結晶シリコン膜２０６の成
膜条件は、成膜ガスとして５sccmのＳｉＨ4 と 500sccm
のＨ2 とを混合したガスを用い、成膜圧力は0.75torr、
印加電力は 300Ｗとする。
は、成膜ガスとして100sccm のＳｉＨ4 と 300sccmのＨ
2 とを混合したガスを用い、成膜圧力は0.75torr、印加
電力は20Ｗとする。また、微結晶シリコン膜２０６の成
膜条件は、成膜ガスとして５sccmのＳｉＨ4 と 500sccm
のＨ2 とを混合したガスを用い、成膜圧力は0.75torr、
印加電力は 300Ｗとする。
【００５３】次に、アモルファスシリコン膜２０５及び
微結晶シリコン膜２０６に対してｎ型を付与する不純物
元素（本実施例ではリン）の添加を行い、ｎ型のアモル
ファスシリコン膜２０７、ｎ型の微結晶シリコン膜２０
８を得る。（図３（Ｃ））
微結晶シリコン膜２０６に対してｎ型を付与する不純物
元素（本実施例ではリン）の添加を行い、ｎ型のアモル
ファスシリコン膜２０７、ｎ型の微結晶シリコン膜２０
８を得る。（図３（Ｃ））
【００５４】この時、リンの添加条件は加速電圧を１０
keV とし、ドーズ量を５×１０14atoms/cm2 とする。な
お、アモルファスシリコン膜２０７と微結晶シリコン膜
２０８との積層構造でなるｎ型半導体層は、活性層から
キャリアを取り出すための電極として機能するため、そ
れに見合った導電性を有していれば良い。従って、本実
施例の作製工程で採用した数値に限定する必要はない。
keV とし、ドーズ量を５×１０14atoms/cm2 とする。な
お、アモルファスシリコン膜２０７と微結晶シリコン膜
２０８との積層構造でなるｎ型半導体層は、活性層から
キャリアを取り出すための電極として機能するため、そ
れに見合った導電性を有していれば良い。従って、本実
施例の作製工程で採用した数値に限定する必要はない。
【００５５】また、最上層に微結晶シリコン膜を設ける
のは、後に形成される導電膜からなる配線層とのオーミ
ック接触を取りやすくするためである。アモルファスシ
リコン膜と導電膜とでは良好なオーミック接触をとるこ
とが難しいが、微結晶シリコンと導電膜となら問題ない
レベルのオーミック接触が得られる。
のは、後に形成される導電膜からなる配線層とのオーミ
ック接触を取りやすくするためである。アモルファスシ
リコン膜と導電膜とでは良好なオーミック接触をとるこ
とが難しいが、微結晶シリコンと導電膜となら問題ない
レベルのオーミック接触が得られる。
【００５６】次に、ＮＴＦＴとなる領域をレジストマス
ク２０９で隠し、ｐ型を付与する不純物元素（本実施例
ではボロン）を添加する。この工程によりＰＴＦＴとな
る領域では先程形成されたｎ型半導体層が反転し、ｐ型
のアモルファスシリコン膜２１０とｐ型の微結晶シリコ
ン膜２１１とからなるｐ型半導体層が形成される。（図
３（Ｄ））
ク２０９で隠し、ｐ型を付与する不純物元素（本実施例
ではボロン）を添加する。この工程によりＰＴＦＴとな
る領域では先程形成されたｎ型半導体層が反転し、ｐ型
のアモルファスシリコン膜２１０とｐ型の微結晶シリコ
ン膜２１１とからなるｐ型半導体層が形成される。（図
３（Ｄ））
【００５７】この時、ボロンの添加条件は加速電圧を１
０keV とし、ドーズ量を 1.3×１０15atoms/cm2 とす
る。この場合も先程と同様に、活性層からキャリアを取
り出すのに十分な導電性を持たせることができれば良
い。
０keV とし、ドーズ量を 1.3×１０15atoms/cm2 とす
る。この場合も先程と同様に、活性層からキャリアを取
り出すのに十分な導電性を持たせることができれば良
い。
【００５８】不純物元素の添加工程が終了したら、レジ
ストマスク２０９を除去して水素雰囲気中で 350℃１時
間のファーネスアニール処理を行い、水素化工程を行
う。本実施例ではこの水素化工程が先程添加した不純物
の活性化工程を兼ねている。
ストマスク２０９を除去して水素雰囲気中で 350℃１時
間のファーネスアニール処理を行い、水素化工程を行
う。本実施例ではこの水素化工程が先程添加した不純物
の活性化工程を兼ねている。
【００５９】なお、本実施例では不純物を添加すること
によりｎ型半導体層とｐ型半導体層とを形成している
が、半導体層を成膜する際に成膜ガスにｎ型又はＰ型を
付与する不純物を添加しておくことも可能である。
によりｎ型半導体層とｐ型半導体層とを形成している
が、半導体層を成膜する際に成膜ガスにｎ型又はＰ型を
付与する不純物を添加しておくことも可能である。
【００６０】次に、ゲイト電極に接続したゲイト配線上
の一部（後に形成される配線と電気的に接続させる部
分）に開孔部を有するレジストマスク（図示せず）を設
け、ドライエッチングにより微結晶シリコン膜、アモル
ファスシリコン膜及びゲイト絶縁膜を順次エッチングし
てコンタクトホール（図示せず）を形成する。ドライエ
ッチングは公知の技術範囲で行えば良い。
の一部（後に形成される配線と電気的に接続させる部
分）に開孔部を有するレジストマスク（図示せず）を設
け、ドライエッチングにより微結晶シリコン膜、アモル
ファスシリコン膜及びゲイト絶縁膜を順次エッチングし
てコンタクトホール（図示せず）を形成する。ドライエ
ッチングは公知の技術範囲で行えば良い。
【００６１】そして、図示しないレジストマスクを除去
して、ｎ型半導体層及びｐ型半導体層の上にアルミニウ
ムを主成分とする材料からなる導電膜を成膜し、パター
ニングしてソース配線２１２、２１３及びドレイン配線
２１４を形成する。なお、この時、先程のコンタクトホ
ールを介してゲイト配線とソース配線（ドレイン配線）
とが電気的に接続される。
して、ｎ型半導体層及びｐ型半導体層の上にアルミニウ
ムを主成分とする材料からなる導電膜を成膜し、パター
ニングしてソース配線２１２、２１３及びドレイン配線
２１４を形成する。なお、この時、先程のコンタクトホ
ールを介してゲイト配線とソース配線（ドレイン配線）
とが電気的に接続される。
【００６２】さらに、これらの配線をマスクとしてｎ型
半導体層及びｐ型半導体層のエッチングを行う。このエ
ッチングは先程のコンタクトホールの形成時と同一条件
で構わない。ただし、配線をエッチングしない条件で半
導体層をエッチングできる様に条件を設定することが必
要である。
半導体層及びｐ型半導体層のエッチングを行う。このエ
ッチングは先程のコンタクトホールの形成時と同一条件
で構わない。ただし、配線をエッチングしない条件で半
導体層をエッチングできる様に条件を設定することが必
要である。
【００６３】半導体層のエッチングはスペーサ絶縁層２
０３、２０４で止まり、ソース配線とドレイン配線とが
電気的に完全に分離される。ここまで終了したら、水素
雰囲気中で水素化を行い、図３（Ｅ）に示す構造のＣＭ
ＯＳ回路が完成する。
０３、２０４で止まり、ソース配線とドレイン配線とが
電気的に完全に分離される。ここまで終了したら、水素
雰囲気中で水素化を行い、図３（Ｅ）に示す構造のＣＭ
ＯＳ回路が完成する。
【００６４】本実施例の構造は実施例１よりも１枚少な
いマスク数（７枚）で逆スタガ型ＴＦＴを作製すること
ができる。これにより歩留りの向上と製造コストの低減
を図ることができる。勿論、実施例１の工程で作製され
たＴＦＴと較べて、本実施例のＴＦＴの電気特性は何ら
遜色のないものである。
いマスク数（７枚）で逆スタガ型ＴＦＴを作製すること
ができる。これにより歩留りの向上と製造コストの低減
を図ることができる。勿論、実施例１の工程で作製され
たＴＦＴと較べて、本実施例のＴＦＴの電気特性は何ら
遜色のないものである。
【００６５】〔実施例３〕本実施例では、実施例１にお
いてゲルマニウム膜を成膜する代わりに溶液塗布法（ス
ピンコート法）によりゲルマニウムを含む層を形成する
場合について説明する。
いてゲルマニウム膜を成膜する代わりに溶液塗布法（ス
ピンコート法）によりゲルマニウムを含む層を形成する
場合について説明する。
【００６６】本実施例では開孔部を設けたマスク絶縁膜
上にゲルマニウムを含む溶液を塗布し、開孔部の底部に
露出したアモルファスシリコン膜にゲルマニウムが保持
された状態とする。溶液としては酸化ゲルマニウム（ G
eOX 、代表的には GeO2 ）、塩化ゲルマニウム（ GeC
l4）、臭化ゲルマニウム（ GeBr4）、硫化ゲルマニウム
（ GeS2 ）、酢酸ゲルマニウム（Ge(CH3CO2)）の水溶液
が挙げられる。
上にゲルマニウムを含む溶液を塗布し、開孔部の底部に
露出したアモルファスシリコン膜にゲルマニウムが保持
された状態とする。溶液としては酸化ゲルマニウム（ G
eOX 、代表的には GeO2 ）、塩化ゲルマニウム（ GeC
l4）、臭化ゲルマニウム（ GeBr4）、硫化ゲルマニウム
（ GeS2 ）、酢酸ゲルマニウム（Ge(CH3CO2)）の水溶液
が挙げられる。
【００６７】また、場合によっては溶媒としてエタノー
ル、イソプロピルアルコール等のアルコール系溶媒を用
いても良い。
ル、イソプロピルアルコール等のアルコール系溶媒を用
いても良い。
【００６８】これらの溶液を 100〜1000ppm の濃度で作
製し、塗布及びスピン乾燥することでアモルファスシリ
コン膜上にゲルマニウムを含む層が形成される。なお、
アモルファスシリコン膜は疎水性を示すため、スピンコ
ートの前に薄い酸化シリコン膜を形成して濡れ性を高め
ておくことが好ましい。
製し、塗布及びスピン乾燥することでアモルファスシリ
コン膜上にゲルマニウムを含む層が形成される。なお、
アモルファスシリコン膜は疎水性を示すため、スピンコ
ートの前に薄い酸化シリコン膜を形成して濡れ性を高め
ておくことが好ましい。
【００６９】そして、スピンコートが終了したら、その
状態で結晶化のための加熱処理を行い、ポリシリコン膜
を得る。このポリシリコン膜の表面には高濃度にゲルマ
ニウムが存在するので、フッ酸等のエッチャントで洗浄
しておくと良い。
状態で結晶化のための加熱処理を行い、ポリシリコン膜
を得る。このポリシリコン膜の表面には高濃度にゲルマ
ニウムが存在するので、フッ酸等のエッチャントで洗浄
しておくと良い。
【００７０】本実施例の構成を実施例１や実施例２に適
用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様
なＴＦＴを作製することができる。
用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様
なＴＦＴを作製することができる。
【００７１】〔実施例４〕アモルファスシリコン膜に対
してゲルマニウムを添加するに際して、イオンプランテ
ーション法、プラズマドーピング法またはレーザードー
ピング法を利用することも可能である。
してゲルマニウムを添加するに際して、イオンプランテ
ーション法、プラズマドーピング法またはレーザードー
ピング法を利用することも可能である。
【００７２】励起ガスとしてはゲルマン（GeH4）を用い
れば良く、アモルファスシリコン膜中へは 1×1014〜 5
×1019atoms/cm3 （代表的には 1×1016〜 1×1018atom
s/cm3 ）の濃度でゲルマニウムが添加される様に調節す
ることが好ましい。
れば良く、アモルファスシリコン膜中へは 1×1014〜 5
×1019atoms/cm3 （代表的には 1×1016〜 1×1018atom
s/cm3 ）の濃度でゲルマニウムが添加される様に調節す
ることが好ましい。
【００７３】アモルファスシリコン膜中に添加するゲル
マニウムは 1×1014atoms/cm3 以上（好ましくは 1×10
16atoms/cm3 以上）でないと触媒として結晶化の助長効
果を有効に利用することができない。また、添加量が多
すぎるとゲルマニウム膜の物性に近くなり、ＴＦＴ特性
が低下する。そのため、 5×1019atoms/cm3 以下、好ま
しくは 1×1018atoms/cm3 以下ぐらいに抑えておくこと
が望ましい。
マニウムは 1×1014atoms/cm3 以上（好ましくは 1×10
16atoms/cm3 以上）でないと触媒として結晶化の助長効
果を有効に利用することができない。また、添加量が多
すぎるとゲルマニウム膜の物性に近くなり、ＴＦＴ特性
が低下する。そのため、 5×1019atoms/cm3 以下、好ま
しくは 1×1018atoms/cm3 以下ぐらいに抑えておくこと
が望ましい。
【００７４】こうして膜中にゲルマニウムが添加された
アモルファスシリコン膜は 450〜650 ℃の加熱処理によ
り容易に結晶化する。本実施例で得られたポリシリコン
膜はシリコン原子とゲルマニウム原子が置換された結合
を多く含み、いわゆるシリコンゲルマニウム（SiX Ge
1-X で表される）になると思われる。
アモルファスシリコン膜は 450〜650 ℃の加熱処理によ
り容易に結晶化する。本実施例で得られたポリシリコン
膜はシリコン原子とゲルマニウム原子が置換された結合
を多く含み、いわゆるシリコンゲルマニウム（SiX Ge
1-X で表される）になると思われる。
【００７５】この様なシリコンゲルマニウム膜はシリコ
ン膜よりも狭いバンドギャップを有するため、キャリア
（電子または正孔）の移動度が向上することが知られて
いる。ただし、ゲルマニウムの含有量によっては大きく
ＴＦＴ特性が変化する場合もあるので注意が必要であ
る。
ン膜よりも狭いバンドギャップを有するため、キャリア
（電子または正孔）の移動度が向上することが知られて
いる。ただし、ゲルマニウムの含有量によっては大きく
ＴＦＴ特性が変化する場合もあるので注意が必要であ
る。
【００７６】本実施例の構成を実施例１や実施例２に適
用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様
なＴＦＴを作製することができる。
用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様
なＴＦＴを作製することができる。
【００７７】〔実施例５〕本実施例では活性層の両端か
ら結晶成長させた実施例１と異なり、活性層の片側の端
部（ソース領域又はドレイン領域となる部分）から結晶
成長させる場合について図４を用いて説明する。
ら結晶成長させた実施例１と異なり、活性層の片側の端
部（ソース領域又はドレイン領域となる部分）から結晶
成長させる場合について図４を用いて説明する。
【００７８】まず、実施例１の工程に従ってマスク絶縁
膜４０１の形成までを終了したら、パターニングにより
開孔部４０２を形成する。この開孔部４０２は、後にソ
ース領域となる部分のみに選択的に設け、活性層の片側
端部のみが露出する様に形成される。そして、その上に
ゲルマニウム膜４０３をプラズマＣＶＤ法により形成す
る。（図４（Ａ））
膜４０１の形成までを終了したら、パターニングにより
開孔部４０２を形成する。この開孔部４０２は、後にソ
ース領域となる部分のみに選択的に設け、活性層の片側
端部のみが露出する様に形成される。そして、その上に
ゲルマニウム膜４０３をプラズマＣＶＤ法により形成す
る。（図４（Ａ））
【００７９】次に、この状態で 600℃８時間の加熱処理
を行い、アモルファスシリコン膜をポリシリコン膜に結
晶化させる。この時、結晶成長は矢印の方向に進行し、
ポリシリコン膜からなる活性層４０３、４０４が形成さ
れる。（図４（Ｂ））
を行い、アモルファスシリコン膜をポリシリコン膜に結
晶化させる。この時、結晶成長は矢印の方向に進行し、
ポリシリコン膜からなる活性層４０３、４０４が形成さ
れる。（図４（Ｂ））
【００８０】なお、実施例１で述べた様に、横方向への
成長距離は１μｍ程度が限界であるので本実施例ではチ
ャネル長が少なくとも１μｍ以下、好ましくは 0.5μｍ
以下（勿論、ゼロは含まない）であることが望ましい。
成長距離は１μｍ程度が限界であるので本実施例ではチ
ャネル長が少なくとも１μｍ以下、好ましくは 0.5μｍ
以下（勿論、ゼロは含まない）であることが望ましい。
【００８１】こうして図４（Ｂ）の状態が得られたら、
実施例１と同様の工程を経てＴＦＴを完成させれば良
い。勿論、実施例２の様な構造とすることもできるし、
実施例３、４の構成を適用することも可能である。
実施例１と同様の工程を経てＴＦＴを完成させれば良
い。勿論、実施例２の様な構造とすることもできるし、
実施例３、４の構成を適用することも可能である。
【００８２】〔実施例６〕ゲルマニウムを触媒元素とし
て用いた結晶化工程を行う場合、結晶化時の処理雰囲気
に存在する酸素量に注意する必要がある。実施例１でも
説明した様にゲルマニウムは容易に酸化されて不活性な
酸化ゲルマニウムになってしまうので、酸素を極力排除
することが必要である。
て用いた結晶化工程を行う場合、結晶化時の処理雰囲気
に存在する酸素量に注意する必要がある。実施例１でも
説明した様にゲルマニウムは容易に酸化されて不活性な
酸化ゲルマニウムになってしまうので、酸素を極力排除
することが必要である。
【００８３】そのため、アモルファスシリコン膜の表
面を清浄化する、ゲルマニウム膜を成膜する、加熱
処理により結晶化する、という工程を大気開放しないで
連続的に行うことが望ましい。
面を清浄化する、ゲルマニウム膜を成膜する、加熱
処理により結晶化する、という工程を大気開放しないで
連続的に行うことが望ましい。
【００８４】本実施例ではこの様な工程をマルチチャン
バー（クラスターツール）方式の処理装置を用いて行
う。ここで本実施例で用いる処理装置を図８に示す。な
お、図８（Ａ）は上面図であり、図８（Ｂ）は破線Ｘ−
Ｘ’での断面構成図を示す。
バー（クラスターツール）方式の処理装置を用いて行
う。ここで本実施例で用いる処理装置を図８に示す。な
お、図８（Ａ）は上面図であり、図８（Ｂ）は破線Ｘ−
Ｘ’での断面構成図を示す。
【００８５】１１は装置全体をとなる共通室、１２、１
３はロードロック室、１４、１５はスパッタ室、１６は
エッチング室であり、１７は加熱室であり、各室１２〜
１７はゲート弁を介して共通室１１に連結されており、
室１１〜１７ごとに気密性を保持できるようになってい
る。
３はロードロック室、１４、１５はスパッタ室、１６は
エッチング室であり、１７は加熱室であり、各室１２〜
１７はゲート弁を介して共通室１１に連結されており、
室１１〜１７ごとに気密性を保持できるようになってい
る。
【００８６】また各室１１〜１７ごとに減圧状態にする
ための排気系（図示せず）と、雰囲気制御用のガスやス
パッタガスを供給するためのガス供給系（図示せず）と
が設けられている。スパッタ室１４、１５、エッチング
室１６の排気系には到達真空度１０-6Ｐａを実現するた
めにクライオポンプを備えている。
ための排気系（図示せず）と、雰囲気制御用のガスやス
パッタガスを供給するためのガス供給系（図示せず）と
が設けられている。スパッタ室１４、１５、エッチング
室１６の排気系には到達真空度１０-6Ｐａを実現するた
めにクライオポンプを備えている。
【００８７】共通室１１には処理基板１０を室１２〜１
７へ移動するためのロボットアーム３１が設けられてい
る。ロボットアーム３１の基板保持部分は矢印で示すよ
うに３次元的に移動自在とされている。また、ロボット
アーム３１は処理基板１０の素子形成面が下向きに搬送
されるフェイスダウン方式となっており、素子形成面に
パーティクル等のゴミが付着するのを防いでいる。
７へ移動するためのロボットアーム３１が設けられてい
る。ロボットアーム３１の基板保持部分は矢印で示すよ
うに３次元的に移動自在とされている。また、ロボット
アーム３１は処理基板１０の素子形成面が下向きに搬送
されるフェイスダウン方式となっており、素子形成面に
パーティクル等のゴミが付着するのを防いでいる。
【００８８】ロードロック室１２、１３は処理基板１０
を装置外部に搬入・搬出するための室である。処理基板
１０は基板搬送カセット３２、３３に収納されて、装置
に搬入・搬出される。
を装置外部に搬入・搬出するための室である。処理基板
１０は基板搬送カセット３２、３３に収納されて、装置
に搬入・搬出される。
【００８９】スパッタ室１４、１５はほぼ同じ構造を有
しており、図８（Ｂ）を用いてスパッタ室１４の構成を
説明する。本実施例ではスパッタ室１４又は１５でゲル
マニウム膜が成膜される。
しており、図８（Ｂ）を用いてスパッタ室１４の構成を
説明する。本実施例ではスパッタ室１４又は１５でゲル
マニウム膜が成膜される。
【００９０】スパッタ室１４には、ターゲット支持台４
１、ターゲット４２、シャッター４３、フェイスダウン
方式の基板ホルダー４４が設けられている。基板ホルダ
ー４４は処理基板１０の端部数ミリを支持するように設
計されており、基板１０の汚染をできるだけ小さくして
いる。
１、ターゲット４２、シャッター４３、フェイスダウン
方式の基板ホルダー４４が設けられている。基板ホルダ
ー４４は処理基板１０の端部数ミリを支持するように設
計されており、基板１０の汚染をできるだけ小さくして
いる。
【００９１】また、ターゲット４１を介してターゲット
には図示しないＤＣ電源からＤＣ電流が供給される。ス
パッタ室１４、１５で成膜する材料によって、ガス供給
系等の仕様が決められる。
には図示しないＤＣ電源からＤＣ電流が供給される。ス
パッタ室１４、１５で成膜する材料によって、ガス供給
系等の仕様が決められる。
【００９２】また、本実施例においては、エッチング室
１６はスパッタ室１４、１５とほぼ同様な構成である
が、ＤＣ電源の代わりにＲＦ電源が接続されており、基
板１０にＲＦ電力を供給して負のセルフバイアス電圧が
印加される様になっている。
１６はスパッタ室１４、１５とほぼ同様な構成である
が、ＤＣ電源の代わりにＲＦ電源が接続されており、基
板１０にＲＦ電力を供給して負のセルフバイアス電圧が
印加される様になっている。
【００９３】本実施例ではエッチング室１６でアモルフ
ァスシリコン膜の表面を希ガス（アルゴン、ヘリウムな
ど）で軽くスパッタする（表面層をエッチングすること
になる）ことで表面クリーニングを行い、アモルファス
シリコン膜の表面を清浄化している。
ァスシリコン膜の表面を希ガス（アルゴン、ヘリウムな
ど）で軽くスパッタする（表面層をエッチングすること
になる）ことで表面クリーニングを行い、アモルファス
シリコン膜の表面を清浄化している。
【００９４】加熱室１７は結晶化工程用の室であり、ス
ループットの点から加熱手段としてＲＴＡ処理を可能な
構成とした。フェイスダウン方式の基板ホルダー５１
と、基板１０を両面から加熱するために、赤外光を発す
る加熱ランプ５２、５３とが設けられている。加熱ラン
プ５３が基板主表面を加熱するメインランプとなる。
ループットの点から加熱手段としてＲＴＡ処理を可能な
構成とした。フェイスダウン方式の基板ホルダー５１
と、基板１０を両面から加熱するために、赤外光を発す
る加熱ランプ５２、５３とが設けられている。加熱ラン
プ５３が基板主表面を加熱するメインランプとなる。
【００９５】本実施例の、図８に示す処理装置の使用方
法を以下に説明する。被処理基板（アモルファスシリコ
ン膜上にマスク絶縁膜を形成した基板）１０をロードロ
ック室１２からスパッタ装置内に搬送する。ロードロッ
ク室１２を減圧状態にした後に窒素雰囲気とする。共通
室１１、スパッタ室１４、１５、エッチング室１６も減
圧状態にされ、到達圧力１０-6Ｐａとされている。
法を以下に説明する。被処理基板（アモルファスシリコ
ン膜上にマスク絶縁膜を形成した基板）１０をロードロ
ック室１２からスパッタ装置内に搬送する。ロードロッ
ク室１２を減圧状態にした後に窒素雰囲気とする。共通
室１１、スパッタ室１４、１５、エッチング室１６も減
圧状態にされ、到達圧力１０-6Ｐａとされている。
【００９６】ゲート弁２２を開放し、ロボットアーム３
１によって基板１０をエッチング室１６に移動する。な
お、雰囲気の混合を避けるため、２つのゲート弁２２、
２７は同時に開放しないように制御される。以下も同様
である。エッチング室１６の基板ホルダーに基板を固定
し、基板にＲＦ電力を印加しながらアルゴンガスによっ
てスパッタ処理を行う。スパッタ処理によってアモルフ
ァスシリコン膜表面の不純物や自然酸化膜が除去され
る。
１によって基板１０をエッチング室１６に移動する。な
お、雰囲気の混合を避けるため、２つのゲート弁２２、
２７は同時に開放しないように制御される。以下も同様
である。エッチング室１６の基板ホルダーに基板を固定
し、基板にＲＦ電力を印加しながらアルゴンガスによっ
てスパッタ処理を行う。スパッタ処理によってアモルフ
ァスシリコン膜表面の不純物や自然酸化膜が除去され
る。
【００９７】次に、基板１０をスパッタ室１４に移動し
てゲルマニウム膜を成膜する。そして加熱室１７に基板
を移動する。加熱室１７は窒素雰囲気とし、加熱ランプ
５２、５３によって基板を加熱して、アモルファスシリ
コン膜を結晶化させる。結晶化工程が終了したら、基板
をロードロック室１３のカセット３３内に移動し、スパ
ッタ装置から搬出する。
てゲルマニウム膜を成膜する。そして加熱室１７に基板
を移動する。加熱室１７は窒素雰囲気とし、加熱ランプ
５２、５３によって基板を加熱して、アモルファスシリ
コン膜を結晶化させる。結晶化工程が終了したら、基板
をロードロック室１３のカセット３３内に移動し、スパ
ッタ装置から搬出する。
【００９８】また、結晶化工程の前に、ゲルマニウム膜
の酸化をできるだけ抑制するために、スパッタ室１４で
ゲルマニウム膜を成膜した後、スパッタ室１５でゲルマ
ニウム表面に窒化シリコン膜、酸化窒化シリコン膜等の
絶縁膜を成膜して、ゲルマニウム表面を覆ってしまうこ
とも有効である。
の酸化をできるだけ抑制するために、スパッタ室１４で
ゲルマニウム膜を成膜した後、スパッタ室１５でゲルマ
ニウム表面に窒化シリコン膜、酸化窒化シリコン膜等の
絶縁膜を成膜して、ゲルマニウム表面を覆ってしまうこ
とも有効である。
【００９９】ゲルマニウム膜の表面を絶縁膜で覆うこと
で処理雰囲気に直接触れさせないで結晶化工程を行う、
という構成は本実施例の様にマルチチャンバー方式の処
理装置で用いるだけでなく、結晶化工程を外部の電熱炉
で行う必要がある場合において特に有効な技術である。
勿論、この構成を実施例１〜５に示した構成と組み合わ
せることは容易である。
で処理雰囲気に直接触れさせないで結晶化工程を行う、
という構成は本実施例の様にマルチチャンバー方式の処
理装置で用いるだけでなく、結晶化工程を外部の電熱炉
で行う必要がある場合において特に有効な技術である。
勿論、この構成を実施例１〜５に示した構成と組み合わ
せることは容易である。
【０１００】〔実施例７〕本実施例では、本願発明を用
いてガラス基板上に複数のＴＦＴを作製し、ドライバー
回路と画素マトリクス回路とを一体形成したアクティブ
マトリクス型液晶表示装置を作製した場合の例について
図５に示す。
いてガラス基板上に複数のＴＦＴを作製し、ドライバー
回路と画素マトリクス回路とを一体形成したアクティブ
マトリクス型液晶表示装置を作製した場合の例について
図５に示す。
【０１０１】本実施例の構造は、実施例１の工程に多少
の追加工程を加えるだけで実現することができる。ま
ず、実施例１の工程に従って図２（Ｄ）の状態を得る。
この時、画素マトリクス回路となる領域にはマトリクス
状に配列されたＮＴＦＴを作製しておく。
の追加工程を加えるだけで実現することができる。ま
ず、実施例１の工程に従って図２（Ｄ）の状態を得る。
この時、画素マトリクス回路となる領域にはマトリクス
状に配列されたＮＴＦＴを作製しておく。
【０１０２】その上に第１の平坦化膜５０１として１μ
ｍ厚のポリイミド膜を形成する。ポリイミド以外にもア
クリルなどの他の有機樹脂材料を用いても良い。次に、
チタンなどの導電膜でなるブラックマスク５０２を形成
する。
ｍ厚のポリイミド膜を形成する。ポリイミド以外にもア
クリルなどの他の有機樹脂材料を用いても良い。次に、
チタンなどの導電膜でなるブラックマスク５０２を形成
する。
【０１０３】そして、さらに第２の平坦化膜５０３とし
てポリイミド膜を 500nmの厚さに形成する。第２の平坦
化膜５０３を形成したら、コンタクトホールを開けて透
明導電膜（代表的にはＩＴＯ膜）でなる画素電極５０４
を形成する。
てポリイミド膜を 500nmの厚さに形成する。第２の平坦
化膜５０３を形成したら、コンタクトホールを開けて透
明導電膜（代表的にはＩＴＯ膜）でなる画素電極５０４
を形成する。
【０１０４】この時、ブラックマスク５０２と画素電極
５０４との間では、第２の平坦化膜５０３を誘電体とす
る補助容量５０５が形成される。
５０４との間では、第２の平坦化膜５０３を誘電体とす
る補助容量５０５が形成される。
【０１０５】以上の様な工程を経て、図５に示す様な構
造が完成する。実際のアクティブマトリクス型液晶表示
装置は、画素電極を形成した後に配向膜を成膜し、対向
電極との間に液晶を挟持して完成する。これらセル組み
工程は公知の手段を用いて行えば良いので説明は省略す
る。
造が完成する。実際のアクティブマトリクス型液晶表示
装置は、画素電極を形成した後に配向膜を成膜し、対向
電極との間に液晶を挟持して完成する。これらセル組み
工程は公知の手段を用いて行えば良いので説明は省略す
る。
【０１０６】こうして形成されたアクティブマトリクス
型液晶表示装置の外観を模式的に図６に示す。図６にお
いて、６０１は絶縁表面を有する基板、６０２は画素マ
トリクス回路、６０３はソースドライバー回路、６０４
はゲイトドライバー回路、６０５は対向電極、６０６は
ＦＰＣ（フレキシブルプリントサーキット）、６０７、
６０８は外付けされたＩＣチップである。
型液晶表示装置の外観を模式的に図６に示す。図６にお
いて、６０１は絶縁表面を有する基板、６０２は画素マ
トリクス回路、６０３はソースドライバー回路、６０４
はゲイトドライバー回路、６０５は対向電極、６０６は
ＦＰＣ（フレキシブルプリントサーキット）、６０７、
６０８は外付けされたＩＣチップである。
【０１０７】この時、例えばソースドライバー回路６０
３やゲイトドライバー回路６０４は６００で示される様
なＣＭＯＳ回路で構成される。
３やゲイトドライバー回路６０４は６００で示される様
なＣＭＯＳ回路で構成される。
【０１０８】また、本実施例でにおいて画素電極を反射
性の高い材料とすれば容易に反射型液晶表示装置を作製
することができる。
性の高い材料とすれば容易に反射型液晶表示装置を作製
することができる。
【０１０９】以上の様に、本願発明を利用して作製され
たＴＦＴを用いて様々な回路を形成することで、基板上
に回路を有する電気光学装置を実現することができる。
なお、本実施例では液晶表示装置を例に挙げているが、
ＥＬ（エレクトロルミネッセンス）表示装置やイメージ
センサなどを作製することも可能である。
たＴＦＴを用いて様々な回路を形成することで、基板上
に回路を有する電気光学装置を実現することができる。
なお、本実施例では液晶表示装置を例に挙げているが、
ＥＬ（エレクトロルミネッセンス）表示装置やイメージ
センサなどを作製することも可能である。
【０１１０】〔実施例８〕実施例１に示した様な電気光
学装置は、様々な電子機器のディスプレイとして利用さ
れる。 その様な電子機器としては、ビデオカメラ、ス
チルカメラ、プロジェクター、プロジェクションＴＶ、
ヘッドマウントディスプレイ、カーナビゲーション、パ
ーソナルコンピュータ、携帯情報端末（モバイルコンピ
ュータ、携帯電話等）などが挙げられる。それらの一例
を図７に示す。
学装置は、様々な電子機器のディスプレイとして利用さ
れる。 その様な電子機器としては、ビデオカメラ、ス
チルカメラ、プロジェクター、プロジェクションＴＶ、
ヘッドマウントディスプレイ、カーナビゲーション、パ
ーソナルコンピュータ、携帯情報端末（モバイルコンピ
ュータ、携帯電話等）などが挙げられる。それらの一例
を図７に示す。
【０１１１】図７（Ａ）は携帯電話であり、本体２００
１、音声出力部２００２、音声入力部２００３、表示装
置２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明を表示装置２００４等に適用す
ることができる。
１、音声出力部２００２、音声入力部２００３、表示装
置２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明を表示装置２００４等に適用す
ることができる。
【０１１２】図７（Ｂ）はビデオカメラであり、本体２
１０１、表示装置２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明を表示装置２１０２に適用す
ることができる。
１０１、表示装置２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明を表示装置２１０２に適用す
ることができる。
【０１１３】図７（Ｃ）はモバイルコンピュータ（モー
ビルコンピュータ）であり、本体２２０１、カメラ部２
２０２、受像部２２０３、操作スイッチ２２０４、表示
装置２２０５で構成される。本願発明は表示装置２２０
５等に適用できる。
ビルコンピュータ）であり、本体２２０１、カメラ部２
２０２、受像部２２０３、操作スイッチ２２０４、表示
装置２２０５で構成される。本願発明は表示装置２２０
５等に適用できる。
【０１１４】図７（Ｄ）はヘッドマウントディスプレイ
であり、本体２３０１、表示装置２３０２、バンド部２
３０３で構成される。本発明は表示装置２３０２に適用
することができる。
であり、本体２３０１、表示装置２３０２、バンド部２
３０３で構成される。本発明は表示装置２３０２に適用
することができる。
【０１１５】図７（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【０１１６】図７（Ｆ）はフロント型プロジェクターで
あり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
あり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【０１１７】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。特に、携帯性を重視した電子機器には非常に効果
的であると言える。
広く、あらゆる分野の電子機器に適用することが可能で
ある。特に、携帯性を重視した電子機器には非常に効果
的であると言える。
【０１１８】
【発明の効果】本願発明を利用することで、量産性の高
い作製工程で、結晶性の高い半導体薄膜を作製すること
が可能となる。そして、その様な半導体薄膜を活性層と
する高性能なＴＦＴを用いた回路を有する半導体装置を
実現することができる。
い作製工程で、結晶性の高い半導体薄膜を作製すること
が可能となる。そして、その様な半導体薄膜を活性層と
する高性能なＴＦＴを用いた回路を有する半導体装置を
実現することができる。
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 薄膜トランジスタの作製工程を示す図。
【図４】 薄膜トランジスタの作製工程を示す図。
【図５】 アクティブマトリクス型液晶表示装置の構
成を示す図。
成を示す図。
【図６】 アクティブマトリクス型液晶表示装置の構
成を示す図。
成を示す図。
【図７】 電子機器の構成を示す図。
【図８】 マルチチャンバー方式の処理装置の構成を
示す図。
示す図。
Claims (9)
- 【請求項１】絶縁表面を有する基板上に形成された複数
のＴＦＴでなる回路を含む半導体装置であって、 前記複数のＴＦＴのソース領域、ドレイン領域及びチャ
ネル形成領域は結晶半導体膜からなり、 前記ソース領域又はドレイン領域の主表面に近づくほど
高い濃度でゲルマニウムが存在することを特徴とする半
導体装置。 - 【請求項２】請求項１において、前記ゲルマニウムは前
記ソース領域又はドレイン領域の主表面近傍のみに存在
することを特徴とする半導体装置。 - 【請求項３】絶縁表面を有する基板上に形成された複数
のＴＦＴでなる回路を含む半導体装置であって、 前記複数のＴＦＴのソース領域、ドレイン領域及びチャ
ネル形成領域は結晶半導体膜からなり、 前記ソース領域又はドレイン領域の主表面近傍には前記
チャネル形成領域よりも高い濃度でゲルマニウムが存在
することを特徴とする半導体装置。 - 【請求項４】請求項２又は請求項３において、前記ソー
ス領域又はドレイン領域の主表面近傍に存在するゲルマ
ニウムの濃度は 1×1014〜 1×1022atoms/cm3 であるこ
とを特徴とする半導体装置。 - 【請求項５】請求項１乃至請求項４において、前記ＴＦ
Ｔはボトムゲイト型ＴＦＴであることを特徴とする半導
体装置。 - 【請求項６】絶縁表面を有する基板上に形成された複数
のボトムゲイト型ＴＦＴでなる回路を含む半導体装置の
作製方法であって、 非晶質半導体膜からなる活性層を形成する工程と、 前記活性層の一部と接触する様にゲルマニウム膜を形成
する工程と、 加熱処理により前記活性層を前記ゲルマニウム膜に接触
させた部分から結晶成長させる工程と、 を含むことを特徴とする半導体装置の作製方法。 - 【請求項７】絶縁表面を有する基板上に形成された複数
のボトムゲイト型ＴＦＴでなる回路を含む半導体装置の
作製方法であって、 非晶質半導体膜からなる活性層を形成する工程と、 前記活性層上にマスク絶縁膜を形成する工程と、 前記マスク絶縁膜に開孔部を設け、前記活性層の一部を
露出させる工程と、 ゲルマニウム膜を形成して前記活性層の一部と接触させ
る工程と、 加熱処理により前記活性層を前記ゲルマニウム膜に接触
させた部分から結晶成長させる工程と、 を含むことを特徴とする半導体装置の作製方法。 - 【請求項８】請求項６又は請求項７において、前記ゲル
マニウム膜はスパッタ法、プラズマＣＶＤ法又は減圧熱
ＣＶＤ法により形成されることを特徴とする半導体装置
の作製方法。 - 【請求項９】請求項６又は請求項７において、前記加熱
処理は 450〜650 ℃の温度範囲で行われることを特徴と
する半導体装置の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10064298A JP4115584B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の作製方法 |
| US09/275,423 US6482684B1 (en) | 1998-03-27 | 1999-03-24 | Method of manufacturing a TFT with Ge seeded amorphous Si layer |
| US10/242,733 US6737673B2 (en) | 1998-03-27 | 2002-09-13 | Transistor having source/drain with graded germanium concentration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10064298A JP4115584B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284198A true JPH11284198A (ja) | 1999-10-15 |
| JP4115584B2 JP4115584B2 (ja) | 2008-07-09 |
Family
ID=14279489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10064298A Expired - Fee Related JP4115584B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4115584B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690068B2 (en) | 2000-06-12 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors and semiconductor device |
| US6703265B2 (en) | 2000-08-02 | 2004-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6787807B2 (en) | 2000-06-19 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6828587B2 (en) | 2000-06-19 | 2004-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2005227625A (ja) * | 2004-02-13 | 2005-08-25 | Semiconductor Energy Lab Co Ltd | 表示装置及び表示装置の作製方法 |
| US7709840B2 (en) | 2004-10-06 | 2010-05-04 | Samsung Mobile Display Co., Ltd. | Bottom gate thin film transistor, flat panel display having the same and method of fabricating the same |
-
1998
- 1998-03-27 JP JP10064298A patent/JP4115584B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690068B2 (en) | 2000-06-12 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors and semiconductor device |
| KR100820248B1 (ko) * | 2000-06-12 | 2008-04-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막트랜지스터 및 반도체장치 |
| US7307282B2 (en) | 2000-06-12 | 2007-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors and semiconductor device |
| US6787807B2 (en) | 2000-06-19 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6828587B2 (en) | 2000-06-19 | 2004-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6956235B2 (en) | 2000-06-19 | 2005-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7034337B2 (en) | 2000-08-02 | 2006-04-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6703265B2 (en) | 2000-08-02 | 2004-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7368335B2 (en) | 2000-08-02 | 2008-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2005227625A (ja) * | 2004-02-13 | 2005-08-25 | Semiconductor Energy Lab Co Ltd | 表示装置及び表示装置の作製方法 |
| JP4583776B2 (ja) * | 2004-02-13 | 2010-11-17 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| US7709840B2 (en) | 2004-10-06 | 2010-05-04 | Samsung Mobile Display Co., Ltd. | Bottom gate thin film transistor, flat panel display having the same and method of fabricating the same |
| US7923736B2 (en) | 2004-10-06 | 2011-04-12 | Samsung Mobile Display Co., Ltd. | Flat panel display |
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| Publication number | Publication date |
|---|---|
| JP4115584B2 (ja) | 2008-07-09 |
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