JP4115584B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本願発明は半導体薄膜を用いて形成されたボトムゲイト型の薄膜トランジスタ（以下、ＴＦＴと略記する）でなる回路を有する半導体装置に関する。特に逆スタガ型ＴＦＴを用いた半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用して機能しうる装置を指し、ＴＦＴなどの単体素子に限らず、半導体回路や電気光学装置並びにそれらを部品として搭載した電子機器をも含むものとする。
【０００３】
【従来の技術】
近年、結晶性を有する半導体薄膜を用いて基板上にＴＦＴを形成し、そのＴＦＴでもって回路を構成した半導体装置が注目されている。半導体薄膜としては、多結晶シリコン（ポリシリコンとも呼ばれる）が最も一般的であるが、Six Ge1-x （０<X<1）で示される化合物半導体を利用する研究もなされている。
【０００４】
ポリシリコン膜を用いたＴＦＴは既に実用化の段階まできているが、膜質及び量産性の改善にはまだまだ開発の余地があり、さらなる技術開発が必要である。その様な中で、本出願人はポリシリコンの膜質の向上と量産性の向上とを同時に解決する手段として、特開平７−１３０６５２号公報に記載された技術を開示している。
【０００５】
同公報に記載された技術は、非晶質半導体膜（代表的にはアモルファスシリコン）に対してシリコンの結晶化を促進させる触媒元素を添加して、その作用を利用して結晶化させる技術である。その結果、結晶化に必要な温度及び時間が低減され、スループットが飛躍的に向上した。さらに、得られたポリシリコンは非常に高い結晶性を有し、ＴＦＴの電気特性も大幅に向上することが確認された。
【０００６】
しかしながら、上記触媒元素として最も有効なニッケル（Ｎｉ）は金属元素であるため、ポリシリコン中に残存しているとＴＦＴ特性に悪影響を与えることが懸念された。そのため、本出願人は結晶化まで完了したら余分なニッケルを除去することが必要と考え、触媒元素のゲッタリングを行う技術を開発した（特開平９−３１２２６０号公報）。
【０００７】
これらの公報に記載された技術は、どちらも結晶化を促進する触媒元素としてニッケル等の金属元素を用いることを主としており、ポリシリコンが得られた後は触媒元素そのものが不必要な存在であった。
【０００８】
【発明が解決しようとする課題】
本願発明は上記問題点を鑑みてなされたものであり、量産性の高い作製方法で結晶性の高い半導体薄膜を形成する技術を提供することを課題とする。そして、その様な半導体薄膜を用いたＴＦＴで回路を構成することで、半導体装置の製造歩留りや製造コストを低減することを課題とする。
【０００９】
【課題を解決するための手段】
本願発明では、シリコンの結晶化を促進させる触媒元素として半導体であるゲルマニウム（Ｇｅ）を用いることでゲッタリングの不要なプロセスを提供する。ゲルマニウムはシリコンと非常に近い性質をもつため、シリコン中において非常に整合性の良い状態で存在する。即ち、触媒元素として利用した後で特に除去しなくてもＴＦＴ特性に悪影響を与えることがないという利点を有する。
【００１０】
基本的にはアモルファスシリコン膜に対してゲルマニウムを添加し、ゲルマニウムの触媒作用を利用してアモルファスシリコンを結晶化させる技術である。これにより結晶化の低温化、処理時間の低減及び工程の短縮を同時に実現するものである。
【００１１】
また、ゲルマニウムはシリコン中において非常に整合性よく存在するため、他の触媒元素を用いた場合に較べて非常に結晶性が高い。ゲルマニウムはその含有量に応じてシリコンのバンドギャップを連続的に変化させるため、ポリシリコンよりもバンドギャップの狭い活性層を形成することができる。この様な活性層をＴＦＴに利用することによりポリシリコンの活性層を用いたＴＦＴよりも高いモビリティ（電界効果移動度）を実現しうる。
【００１２】
【発明の実施の形態】
上記構成からなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００１３】
【実施例】
〔実施例１〕
本願発明を用いたＴＦＴの作製工程について図１、２を用いて説明する。なお、ここでは回路の基本構成として同一基板上においてＮＴＦＴ（Ｎチャネル型ＴＦＴ）とＰＴＦＴ（Ｐチャネル型ＴＦＴ）とを相補的に組み合わせたＣＭＯＳ回路を作製する場合を例示する。
【００１４】
まず、ガラス基板１０１上に酸化シリコン膜でなる下地膜１０２を設け、その上にゲイト電極１０３、１０４を形成する。なお、図示されないがゲイト電極に接続するゲイト配線も同時に形成される。
【００１５】
本実施例ではゲイト電極１０３、１０４となる導電膜として窒化タンタル／タンタル／窒化タンタルの３層構造を採用する。また、その膜厚は 200〜400 nmの厚さで制御する。そして、その上にはＳｉＯx Ｎy で示される酸化窒化シリコン膜でなるゲイト絶縁膜１０５を 150nmの厚さに形成する。
【００１６】
次に、非晶質半導体膜であるアモルファスシリコン膜を30nmの厚さに成膜し、パターニングして活性層１０６、１０７を形成する。アモルファスシリコン膜以外にもSix Ge1-x (0<X<1) で示されるシリコン・ゲルマニウム化合物などの化合物半導体を用いることもできる。（図１（Ａ））
【００１７】
次に、活性層１０６、１０７上に酸化シリコン膜でなるマスク絶縁膜１０８を形成し、パターニングにより開孔部１０９を形成する。この開孔部１０９は、後にソース領域やドレイン領域となる活性層が露出する様に形成される。
【００１８】
そして、開孔部１０９が形成されたら、スパッタ法によりゲルマニウム膜１１７を形成して活性層１０６、１０７とゲルマニウム膜１１７とを接触させる。成膜にはゲルマニウムターゲットを用い、到達圧力 4×10-4Pa以下、スパッタガスはアルゴン（Ａｒ）、成膜温度は室温、成膜圧力は 0.4Pa、成膜時のＤＣ電流は
0.4Ａとする。
【００１９】
また、ゲルマニウム膜１１０の成膜は減圧熱ＣＶＤ法やプラズマＣＶＤ法で行うことも可能である。ゲルマン（GeH4）は非常に分解しやすいガスであるので、450 ℃程度の低温で容易に分解してゲルマニウム膜を形成することができる。
【００２０】
こうして図１（Ｂ）の状態が得られる。次に、 600℃で１２時間の加熱処理を行い、アモルファスシリコン膜を結晶化させ、結晶半導体膜であるポリシリコン膜へと変化させる。この時、結晶化はまずアモルファスシリコン膜とゲルマニウム膜とが接触した領域（開孔部）で始まり、次第に矢印に示す方向に横方向の結晶成長が進行する。（図１（Ｃ））
【００２１】
なお、 600℃を超えるとアモルファスシリコン中における自然核発生が増加してしまい、横方向に進行する結晶成長を阻害してしまうため好ましくない。また、この結晶化工程はファーネスアニール、ランプアニール、レーザーアニールのいずれの手段を用いても良い。本実施例では形成された膜の均質性を重視してファーネスアニールを用いる。
【００２２】
また、熱処理の雰囲気は不活性雰囲気又は水素雰囲気とすることが望ましい。酸素が存在するとゲルマニウム膜が容易に酸化され、不活性な酸化ゲルマニウム膜に変化してしまう。こうなると触媒作用が損なわれて結晶化不良が起こる場合があるの注意が必要である。
【００２３】
また、本実施例の様にゲルマニウムを触媒元素として横方向に結晶成長させる場合、その成長距離が極めて短い点に注意が必要である。図１（Ｃ）の場合は丁度ソース領域とドレイン領域となる部分から結晶成長が始まり、チャネル形成領域となる部分の概略中央で成長がぶつかり合う。
【００２４】
従って、少なくともチャネル形成領域の全域を結晶化させるには、ソース−ドレイン間を結ぶ方向におけるチャネル形成領域の幅（チャネル長）の少なくとも１／２の距離を成長しなくてはならない。また、結晶成長がチャネル形成領域の概略中央でぶつかり合うため、その部分には粒界（図示せず）が形成される。
【００２５】
本実施例の方式で結晶成長させる場合、熱処理の温度や処理時間によって横方向への成長距離も変化するが、スループットや装置性能を考えると１μｍ程度成長させるのが限界と思われる。そういった意味で、本願発明を適用するデバイスサイズはチャネル長が２μｍ以下、好ましくは１μｍ以下（勿論、ゼロは含まない）であることが好ましいと言える。
【００２６】
こうしてポリシリコン膜でなる活性層１１１、１１２が得られる。活性層１１１、１１２は、開孔部１０９でゲルマニウム膜１１０と接した部分の主表面に近づくほど高い濃度でゲルマニウムを含む。
【００２７】
典型的には主表面近傍（下地とは反対側のポリシリコン表面から約10nm以内の領域）のみにゲルマニウムを含む場合が多い。主表面近傍におけるゲルマニウムの濃度はＳＩＭＳ（質量二次イオン分析）によると 1×1014〜 1×1022atoms/cm3 の濃度となることが確認された。しかし、最終的にはこの部分はソース領域又はドレイン領域とのなるので問題はない。
【００２８】
なお、ゲルマニウムの濃度が 1×1020〜 1×1022atoms/cm3 となるとシリコンとゲルマニウムのアロイ化が起こり、Six Ge1-x （０＜Ｘ＜１）で示されるシリコンゲルマニウム層になると考えられる。従って、本実施例の工程では後にソース領域又はドレイン領域となる部分の主表面近傍にシリコンゲルマニウム層が形成されている場合もありうる。
【００２９】
こうして活性層１１１、１１２が得られたら、ゲルマニウム膜１１０を硫酸過水溶液（H2SO4 ：H2O2＝１：１）で除去した後、マスク絶縁膜１０８を除去する。その後、活性層１１１、１１２に対してエキシマレーザー光を照射してさらに結晶性の改善を図ることもできる。
【００３０】
次に、120 nm厚の酸化シリコン膜を成膜し、パターニングしてスペーサ絶縁層１１３、１１４を形成する。スペーサ絶縁層１１３、１１４を形成したら、次にｎ型を付与する不純物元素（本実施例ではリン）を添加して、ｎ型不純物領域１１５を形成する。（図１（Ｄ））
【００３１】
本実施例ではプラズマドーピング法を用いてフォスフィン（ＰＨ3 ）をドーピングガスとして使用する。加速電圧は１０keV とし、５×１０14atoms/cm2 のドーズ量で添加すれば良い。なお、ドーピング条件は本実施例に限定する必要はなく、必要に応じて変更すれば良い。
【００３２】
こうして図１（Ｄ）の状態が得られたら、レジストマスク１１６を選択的に設けて、２度目のｎ型不純物の添加工程を行う。レジストマスク１１６はＮＴＦＴとなる領域では後にチャネル形成領域が形成される領域の上方に形成し、ＰＴＦＴとなる領域はｎ型不純物が添加されない様に形成する。（図２（Ａ））
【００３３】
ここでは加速電圧を９０keV と先程より高めに設定し、ドーズ量は３×１０13atoms/cm2 とする。この加速電圧ではスペーサ絶縁層１１３、１１４がマスクとして機能しないため、スペーサ絶縁層の端部（レジストマスク１１６で隠れない領域）の下のシリコン膜中にも不純物イオンが添加される。
【００３４】
この工程によりＮＴＦＴのソース領域１１７、ドレイン領域１１８、一対のＬＤＤ領域（低濃度不純物領域）１１９、チャネル形成領域１２０が画定する。なお、２度目のドーピング工程はそのままＬＤＤ領域の形成工程でもあるので、ＬＤＤ領域として最適なドーピング量を実施者が適宜決定する必要がある。
【００３５】
次に、レジストマスク１１６を除去した後、ＮＴＦＴとなる領域をレジストマスク１２１で完全に隠し、Ｐ型を付与する不純物元素（本実施例ではボロン）を添加する。ここではジボラン（Ｂ2 Ｈ6 ）をドーピングガスとして用い、加速電圧は１０keV 、ドーズ量は 1.3×１０15atoms/cm2 とする。（図２（Ｂ））
【００３６】
この工程ではスペーサー絶縁層１１４が完全にマスクとして機能するため、その下には全く不純物が添加されず、スペーサ絶縁層１１４がそのままソース領域１２２、ドレイン領域１２３、チャネル形成領域１２４を画定させる。なお、図１（Ｄ）の工程でＰＴＦＴとなる領域にもリンが添加されているが、この工程によりｐ型に反転する。
【００３７】
こうしてソース領域、ドレイン領域及びＬＤＤ領域を形成する不純物イオンの添加工程が終了したら、レジストマスク１２１を除去し、不純物の活性化工程を行う。本実施例ではエキシマレーザー光を照射することで活性化を行うが、ファーネスアニールやランプアニールを用いても良い。勿論、それらを併用することもできる。（図２（Ｃ））
【００３８】
なお、不純物の活性化工程の前にスペーサ絶縁層１１３、１１４を除去してしまっても構わない。除去することでレーザー光照射による活性化の効率が大幅に向上する。しかしながら、スペーサ絶縁層を除去するとチャネル形成領域が露出してしまうためできるだけ残した方が好ましい。
【００３９】
次に、酸化シリコン膜でなる層間絶縁膜１２５を形成し、コンタクトホールを形成して、導電膜でなるソース配線１２６、１２７、ドレイン配線１２８を形成する。この時、ゲイト電極に接続したゲイト配線とソース配線（又はドレイン配線）との電気的な接続をとるためのコンタクトホール（図示せず）も同時に形成しておく必要がある。
【００４０】
そして最後に、全体に対して水素雰囲気中、350 ℃２時間程度の加熱処理を行い、膜中（特にチャネル形成領域中）の不対結合手を水素終端する。以上の工程によって図２（Ｄ）に示す様な構造のＣＭＯＳ回路が完成する。
【００４１】
本実施例の工程で作製されたＴＦＴの特徴としては、ソース領域又はドレイン領域では主表面に近づくほど高い濃度でゲルマニウムが存在する。これは主表面でゲルマニウムと接触して結晶化が行われたからである。なお、典型的には主表面近傍のみにゲルマニウムが存在する場合が多い。その場合のゲルマニウム濃度は 1×1014〜 1×1022atoms/cm3 程度である。
【００４２】
一方で、チャネル形成領域には殆どゲルマニウムは存在しないと考えてよい。結晶化の際にはソース領域又はドレイン領域となる部分から結晶成長が進行するが、ゲルマニウムの拡散は起こらない。その後工程においてもゲルマニウムが拡散するほどの熱処理工程はない。従って、ソース領域又はドレイン領域にはチャネル形成領域よりも高い濃度でゲルマニウムが存在する点も本実施例で作製されたＴＦＴの特徴となる。
【００４３】
本願発明では、以上の様な工程で作製された逆スタガ型ＴＦＴでもって回路を構成する。なお、本実施例の作製工程は本願発明を実施するための一例に過ぎず、これに限定されるべきものではない。
【００４４】
また、本実施例では行っていないがＮＴＦＴとＰＴＦＴに対してチャネルドープを行い、しきい値電圧を制御するなどの工夫は実施者が適宜行えば良い。
【００４５】
本実施例の工程に従って作製された逆スタガ型ＴＦＴは、代表的な電気特性であるモビリティ（電界効果移動度）がＮＴＦＴで 100〜200cm2/Vs 、ＰＴＦＴで80〜150cm2/Vs であり、Ｓ値（サブスレッショルド係数）がＮＴＦＴ、ＰＴＦＴともに 0.2〜0.4 V/decadeである。この値は従来の技術で作製されたＴＦＴに較べて何ら遜色ないか、若しくはそれ以上の値を示している。
【００４６】
その上、本願発明ではアモルファスシリコンの結晶化に利用した触媒元素（ゲルマニウム）を除去する必要がないため、従来の技術（触媒元素として金属元素を用いた技術）に較べて大幅に工程数を簡略化することができる。
【００４７】
なお、本願発明の重要な構成はアモルファスシリコン膜をゲルマニウムを触媒として利用して結晶化させる点にあり、この構成はＴＦＴの構造に限定されるものではない。従って、本願発明をプレーナ型ＴＦＴや順スタガ型ＴＦＴ等のトップゲイト型ＴＦＴに適用することも可能である。
【００４８】
〔実施例２〕
本実施例では、実施例１とは異なる工程で作製された逆スタガ型ＴＦＴの例について図３を用いて説明する。
【００４９】
まず、実施例１の工程に従って図１（Ｃ）の工程までを終了させる。なお、本実施例では図１（Ｃ）の工程でポリシリコン膜からなる活性層１１１、１１２を得た後でゲルマニウム膜１１０及びマスク絶縁膜１０８を除去してエキシマレーザー光の照射による熱処理を行っている。
【００５０】
次に、レーザー光照射によって結晶性が改善された活性層２０１、２０２の上に、酸化シリコン膜でなるスペーサ絶縁層２０３、２０４を形成する。このスペーサ絶縁層の幅が後にチャネル形成領域の幅を決定する。（図３（Ａ））
【００５１】
次に、プラズマＣＶＤ法又は減圧熱ＣＶＤ法を用いてアモルファスシリコン膜２０５を100 nmの厚さに形成し、さらにその上に微結晶シリコン膜２０６を50nmの厚さに形成する。（図３（Ｂ））
【００５２】
アモルファスシリコン膜２０５の成膜条件は、成膜ガスとして100sccm のＳｉＨ4 と 300sccmのＨ2 とを混合したガスを用い、成膜圧力は0.75torr、印加電力は20Ｗとする。また、微結晶シリコン膜２０６の成膜条件は、成膜ガスとして５sccmのＳｉＨ4 と 500sccmのＨ2 とを混合したガスを用い、成膜圧力は0.75torr、印加電力は 300Ｗとする。
【００５３】
次に、アモルファスシリコン膜２０５及び微結晶シリコン膜２０６に対してｎ型を付与する不純物元素（本実施例ではリン）の添加を行い、ｎ型のアモルファスシリコン膜２０７、ｎ型の微結晶シリコン膜２０８を得る。（図３（Ｃ））
【００５４】
この時、リンの添加条件は加速電圧を１０keV とし、ドーズ量を５×１０14atoms/cm2 とする。なお、アモルファスシリコン膜２０７と微結晶シリコン膜２０８との積層構造でなるｎ型半導体層は、活性層からキャリアを取り出すための電極として機能するため、それに見合った導電性を有していれば良い。従って、本実施例の作製工程で採用した数値に限定する必要はない。
【００５５】
また、最上層に微結晶シリコン膜を設けるのは、後に形成される導電膜からなる配線層とのオーミック接触を取りやすくするためである。アモルファスシリコン膜と導電膜とでは良好なオーミック接触をとることが難しいが、微結晶シリコンと導電膜となら問題ないレベルのオーミック接触が得られる。
【００５６】
次に、ＮＴＦＴとなる領域をレジストマスク２０９で隠し、ｐ型を付与する不純物元素（本実施例ではボロン）を添加する。この工程によりＰＴＦＴとなる領域では先程形成されたｎ型半導体層が反転し、ｐ型のアモルファスシリコン膜２１０とｐ型の微結晶シリコン膜２１１とからなるｐ型半導体層が形成される。（図３（Ｄ））
【００５７】
この時、ボロンの添加条件は加速電圧を１０keV とし、ドーズ量を 1.3×１０15atoms/cm2 とする。この場合も先程と同様に、活性層からキャリアを取り出すのに十分な導電性を持たせることができれば良い。
【００５８】
不純物元素の添加工程が終了したら、レジストマスク２０９を除去して水素雰囲気中で 350℃１時間のファーネスアニール処理を行い、水素化工程を行う。本実施例ではこの水素化工程が先程添加した不純物の活性化工程を兼ねている。
【００５９】
なお、本実施例では不純物を添加することによりｎ型半導体層とｐ型半導体層とを形成しているが、半導体層を成膜する際に成膜ガスにｎ型又はＰ型を付与する不純物を添加しておくことも可能である。
【００６０】
次に、ゲイト電極に接続したゲイト配線上の一部（後に形成される配線と電気的に接続させる部分）に開孔部を有するレジストマスク（図示せず）を設け、ドライエッチングにより微結晶シリコン膜、アモルファスシリコン膜及びゲイト絶縁膜を順次エッチングしてコンタクトホール（図示せず）を形成する。ドライエッチングは公知の技術範囲で行えば良い。
【００６１】
そして、図示しないレジストマスクを除去して、ｎ型半導体層及びｐ型半導体層の上にアルミニウムを主成分とする材料からなる導電膜を成膜し、パターニングしてソース配線２１２、２１３及びドレイン配線２１４を形成する。なお、この時、先程のコンタクトホールを介してゲイト配線とソース配線（ドレイン配線）とが電気的に接続される。
【００６２】
さらに、これらの配線をマスクとしてｎ型半導体層及びｐ型半導体層のエッチングを行う。このエッチングは先程のコンタクトホールの形成時と同一条件で構わない。ただし、配線をエッチングしない条件で半導体層をエッチングできる様に条件を設定することが必要である。
【００６３】
半導体層のエッチングはスペーサ絶縁層２０３、２０４で止まり、ソース配線とドレイン配線とが電気的に完全に分離される。ここまで終了したら、水素雰囲気中で水素化を行い、図３（Ｅ）に示す構造のＣＭＯＳ回路が完成する。
【００６４】
本実施例の構造は実施例１よりも１枚少ないマスク数（７枚）で逆スタガ型ＴＦＴを作製することができる。これにより歩留りの向上と製造コストの低減を図ることができる。勿論、実施例１の工程で作製されたＴＦＴと較べて、本実施例のＴＦＴの電気特性は何ら遜色のないものである。
【００６５】
〔実施例３〕
本実施例では、実施例１においてゲルマニウム膜を成膜する代わりに溶液塗布法（スピンコート法）によりゲルマニウムを含む層を形成する場合について説明する。
【００６６】
本実施例では開孔部を設けたマスク絶縁膜上にゲルマニウムを含む溶液を塗布し、開孔部の底部に露出したアモルファスシリコン膜にゲルマニウムが保持された状態とする。溶液としては酸化ゲルマニウム（ GeOX 、代表的には GeO2 ）、塩化ゲルマニウム（ GeCl4）、臭化ゲルマニウム（ GeBr4）、硫化ゲルマニウム（ GeS2 ）、酢酸ゲルマニウム（Ge(CH3CO2)）の水溶液が挙げられる。
【００６７】
また、場合によっては溶媒としてエタノール、イソプロピルアルコール等のアルコール系溶媒を用いても良い。
【００６８】
これらの溶液を 100〜1000ppm の濃度で作製し、塗布及びスピン乾燥することでアモルファスシリコン膜上にゲルマニウムを含む層が形成される。なお、アモルファスシリコン膜は疎水性を示すため、スピンコートの前に薄い酸化シリコン膜を形成して濡れ性を高めておくことが好ましい。
【００６９】
そして、スピンコートが終了したら、その状態で結晶化のための加熱処理を行い、ポリシリコン膜を得る。このポリシリコン膜の表面には高濃度にゲルマニウムが存在するので、フッ酸等のエッチャントで洗浄しておくと良い。
【００７０】
本実施例の構成を実施例１や実施例２に適用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様なＴＦＴを作製することができる。
【００７１】
〔実施例４〕
アモルファスシリコン膜に対してゲルマニウムを添加するに際して、イオンプランテーション法、プラズマドーピング法またはレーザードーピング法を利用することも可能である。
【００７２】
励起ガスとしてはゲルマン（GeH4）を用いれば良く、アモルファスシリコン膜中へは 1×1014〜 5×1019atoms/cm3 （代表的には 1×1016〜 1×1018atoms/cm3 ）の濃度でゲルマニウムが添加される様に調節することが好ましい。
【００７３】
アモルファスシリコン膜中に添加するゲルマニウムは 1×1014atoms/cm3 以上（好ましくは 1×1016atoms/cm3 以上）でないと触媒として結晶化の助長効果を有効に利用することができない。また、添加量が多すぎるとゲルマニウム膜の物性に近くなり、ＴＦＴ特性が低下する。そのため、 5×1019atoms/cm3 以下、好ましくは 1×1018atoms/cm3 以下ぐらいに抑えておくことが望ましい。
【００７４】
こうして膜中にゲルマニウムが添加されたアモルファスシリコン膜は 450〜650 ℃の加熱処理により容易に結晶化する。本実施例で得られたポリシリコン膜はシリコン原子とゲルマニウム原子が置換された結合を多く含み、いわゆるシリコンゲルマニウム（SiX Ge1-X で表される）になると思われる。
【００７５】
この様なシリコンゲルマニウム膜はシリコン膜よりも狭いバンドギャップを有するため、キャリア（電子または正孔）の移動度が向上することが知られている。ただし、ゲルマニウムの含有量によっては大きくＴＦＴ特性が変化する場合もあるので注意が必要である。
【００７６】
本実施例の構成を実施例１や実施例２に適用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様なＴＦＴを作製することができる。
【００７７】
〔実施例５〕
本実施例では活性層の両端から結晶成長させた実施例１と異なり、活性層の片側の端部（ソース領域又はドレイン領域となる部分）から結晶成長させる場合について図４を用いて説明する。
【００７８】
まず、実施例１の工程に従ってマスク絶縁膜４０１の形成までを終了したら、パターニングにより開孔部４０２を形成する。この開孔部４０２は、後にソース領域となる部分のみに選択的に設け、活性層の片側端部のみが露出する様に形成される。そして、その上にゲルマニウム膜４０３をプラズマＣＶＤ法により形成する。（図４（Ａ））
【００７９】
次に、この状態で 600℃８時間の加熱処理を行い、アモルファスシリコン膜をポリシリコン膜に結晶化させる。この時、結晶成長は矢印の方向に進行し、ポリシリコン膜からなる活性層４０３、４０４が形成される。（図４（Ｂ））
【００８０】
なお、実施例１で述べた様に、横方向への成長距離は１μｍ程度が限界であるので本実施例ではチャネル長が少なくとも１μｍ以下、好ましくは 0.5μｍ以下（勿論、ゼロは含まない）であることが望ましい。
【００８１】
こうして図４（Ｂ）の状態が得られたら、実施例１と同様の工程を経てＴＦＴを完成させれば良い。勿論、実施例２の様な構造とすることもできるし、実施例３、４の構成を適用することも可能である。
【００８２】
〔実施例６〕
ゲルマニウムを触媒元素として用いた結晶化工程を行う場合、結晶化時の処理雰囲気に存在する酸素量に注意する必要がある。実施例１でも説明した様にゲルマニウムは容易に酸化されて不活性な酸化ゲルマニウムになってしまうので、酸素を極力排除することが必要である。
【００８３】
そのため、▲１▼アモルファスシリコン膜の表面を清浄化する、▲２▼ゲルマニウム膜を成膜する、▲３▼加熱処理により結晶化する、という工程を大気開放しないで連続的に行うことが望ましい。
【００８４】
本実施例ではこの様な工程をマルチチャンバー（クラスターツール）方式の処理装置を用いて行う。ここで本実施例で用いる処理装置を図８に示す。なお、図８（Ａ）は上面図であり、図８（Ｂ）は破線Ｘ−Ｘ’での断面構成図を示す。
【００８５】
１１は装置全体をとなる共通室、１２、１３はロードロック室、１４、１５はスパッタ室、１６はエッチング室であり、１７は加熱室であり、各室１２〜１７はゲート弁を介して共通室１１に連結されており、室１１〜１７ごとに気密性を保持できるようになっている。
【００８６】
また各室１１〜１７ごとに減圧状態にするための排気系（図示せず）と、雰囲気制御用のガスやスパッタガスを供給するためのガス供給系（図示せず）とが設けられている。スパッタ室１４、１５、エッチング室１６の排気系には到達真空度１０-6Ｐａを実現するためにクライオポンプを備えている。
【００８７】
共通室１１には処理基板１０を室１２〜１７へ移動するためのロボットアーム３１が設けられている。ロボットアーム３１の基板保持部分は矢印で示すように３次元的に移動自在とされている。また、ロボットアーム３１は処理基板１０の素子形成面が下向きに搬送されるフェイスダウン方式となっており、素子形成面にパーティクル等のゴミが付着するのを防いでいる。
【００８８】
ロードロック室１２、１３は処理基板１０を装置外部に搬入・搬出するための室である。処理基板１０は基板搬送カセット３２、３３に収納されて、装置に搬入・搬出される。
【００８９】
スパッタ室１４、１５はほぼ同じ構造を有しており、図８（Ｂ）を用いてスパッタ室１４の構成を説明する。本実施例ではスパッタ室１４又は１５でゲルマニウム膜が成膜される。
【００９０】
スパッタ室１４には、ターゲット支持台４１、ターゲット４２、シャッター４３、フェイスダウン方式の基板ホルダー４４が設けられている。基板ホルダー４４は処理基板１０の端部数ミリを支持するように設計されており、基板１０の汚染をできるだけ小さくしている。
【００９１】
また、ターゲット４１を介してターゲットには図示しないＤＣ電源からＤＣ電流が供給される。スパッタ室１４、１５で成膜する材料によって、ガス供給系等の仕様が決められる。
【００９２】
また、本実施例においては、エッチング室１６はスパッタ室１４、１５とほぼ同様な構成であるが、ＤＣ電源の代わりにＲＦ電源が接続されており、基板１０にＲＦ電力を供給して負のセルフバイアス電圧が印加される様になっている。
【００９３】
本実施例ではエッチング室１６でアモルファスシリコン膜の表面を希ガス（アルゴン、ヘリウムなど）で軽くスパッタする（表面層をエッチングすることになる）ことで表面クリーニングを行い、アモルファスシリコン膜の表面を清浄化している。
【００９４】
加熱室１７は結晶化工程用の室であり、スループットの点から加熱手段としてＲＴＡ処理を可能な構成とした。フェイスダウン方式の基板ホルダー５１と、基板１０を両面から加熱するために、赤外光を発する加熱ランプ５２、５３とが設けられている。加熱ランプ５３が基板主表面を加熱するメインランプとなる。
【００９５】
本実施例の、図８に示す処理装置の使用方法を以下に説明する。被処理基板（アモルファスシリコン膜上にマスク絶縁膜を形成した基板）１０をロードロック室１２からスパッタ装置内に搬送する。ロードロック室１２を減圧状態にした後に窒素雰囲気とする。共通室１１、スパッタ室１４、１５、エッチング室１６も減圧状態にされ、到達圧力１０-6Ｐａとされている。
【００９６】
ゲート弁２２を開放し、ロボットアーム３１によって基板１０をエッチング室１６に移動する。なお、雰囲気の混合を避けるため、２つのゲート弁２２、２７は同時に開放しないように制御される。以下も同様である。エッチング室１６の基板ホルダーに基板を固定し、基板にＲＦ電力を印加しながらアルゴンガスによってスパッタ処理を行う。スパッタ処理によってアモルファスシリコン膜表面の不純物や自然酸化膜が除去される。
【００９７】
次に、基板１０をスパッタ室１４に移動してゲルマニウム膜を成膜する。そして加熱室１７に基板を移動する。加熱室１７は窒素雰囲気とし、加熱ランプ５２、５３によって基板を加熱して、アモルファスシリコン膜を結晶化させる。結晶化工程が終了したら、基板をロードロック室１３のカセット３３内に移動し、スパッタ装置から搬出する。
【００９８】
また、結晶化工程の前に、ゲルマニウム膜の酸化をできるだけ抑制するために、スパッタ室１４でゲルマニウム膜を成膜した後、スパッタ室１５でゲルマニウム表面に窒化シリコン膜、酸化窒化シリコン膜等の絶縁膜を成膜して、ゲルマニウム表面を覆ってしまうことも有効である。
【００９９】
ゲルマニウム膜の表面を絶縁膜で覆うことで処理雰囲気に直接触れさせないで結晶化工程を行う、という構成は本実施例の様にマルチチャンバー方式の処理装置で用いるだけでなく、結晶化工程を外部の電熱炉で行う必要がある場合において特に有効な技術である。勿論、この構成を実施例１〜５に示した構成と組み合わせることは容易である。
【０１００】
〔実施例７〕
本実施例では、本願発明を用いてガラス基板上に複数のＴＦＴを作製し、ドライバー回路と画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示装置を作製した場合の例について図５に示す。
【０１０１】
本実施例の構造は、実施例１の工程に多少の追加工程を加えるだけで実現することができる。まず、実施例１の工程に従って図２（Ｄ）の状態を得る。この時、画素マトリクス回路となる領域にはマトリクス状に配列されたＮＴＦＴを作製しておく。
【０１０２】
その上に第１の平坦化膜５０１として１μｍ厚のポリイミド膜を形成する。ポリイミド以外にもアクリルなどの他の有機樹脂材料を用いても良い。次に、チタンなどの導電膜でなるブラックマスク５０２を形成する。
【０１０３】
そして、さらに第２の平坦化膜５０３としてポリイミド膜を 500nmの厚さに形成する。第２の平坦化膜５０３を形成したら、コンタクトホールを開けて透明導電膜（代表的にはＩＴＯ膜）でなる画素電極５０４を形成する。
【０１０４】
この時、ブラックマスク５０２と画素電極５０４との間では、第２の平坦化膜５０３を誘電体とする補助容量５０５が形成される。
【０１０５】
以上の様な工程を経て、図５に示す様な構造が完成する。実際のアクティブマトリクス型液晶表示装置は、画素電極を形成した後に配向膜を成膜し、対向電極との間に液晶を挟持して完成する。これらセル組み工程は公知の手段を用いて行えば良いので説明は省略する。
【０１０６】
こうして形成されたアクティブマトリクス型液晶表示装置の外観を模式的に図６に示す。図６において、６０１は絶縁表面を有する基板、６０２は画素マトリクス回路、６０３はソースドライバー回路、６０４はゲイトドライバー回路、６０５は対向電極、６０６はＦＰＣ（フレキシブルプリントサーキット）、６０７、６０８は外付けされたＩＣチップである。
【０１０７】
この時、例えばソースドライバー回路６０３やゲイトドライバー回路６０４は６００で示される様なＣＭＯＳ回路で構成される。
【０１０８】
また、本実施例でにおいて画素電極を反射性の高い材料とすれば容易に反射型液晶表示装置を作製することができる。
【０１０９】
以上の様に、本願発明を利用して作製されたＴＦＴを用いて様々な回路を形成することで、基板上に回路を有する電気光学装置を実現することができる。なお、本実施例では液晶表示装置を例に挙げているが、ＥＬ（エレクトロルミネッセンス）表示装置やイメージセンサなどを作製することも可能である。
【０１１０】
〔実施例８〕
実施例１に示した様な電気光学装置は、様々な電子機器のディスプレイとして利用される。 その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図７に示す。
【０１１１】
図７（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を表示装置２００４等に適用することができる。
【０１１２】
図７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２に適用することができる。
【０１１３】
図７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５等に適用できる。
【０１１４】
図７（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１１５】
図７（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１１６】
図７（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０１１７】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。特に、携帯性を重視した電子機器には非常に効果的であると言える。
【０１１８】
【発明の効果】
本願発明を利用することで、量産性の高い作製工程で、結晶性の高い半導体薄膜を作製することが可能となる。そして、その様な半導体薄膜を活性層とする高性能なＴＦＴを用いた回路を有する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 薄膜トランジスタの作製工程を示す図。
【図４】 薄膜トランジスタの作製工程を示す図。
【図５】 アクティブマトリクス型液晶表示装置の構成を示す図。
【図６】 アクティブマトリクス型液晶表示装置の構成を示す図。
【図７】 電子機器の構成を示す図。
【図８】 マルチチャンバー方式の処理装置の構成を示す図。
【発明が属する技術分野】
本願発明は半導体薄膜を用いて形成されたボトムゲイト型の薄膜トランジスタ（以下、ＴＦＴと略記する）でなる回路を有する半導体装置に関する。特に逆スタガ型ＴＦＴを用いた半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用して機能しうる装置を指し、ＴＦＴなどの単体素子に限らず、半導体回路や電気光学装置並びにそれらを部品として搭載した電子機器をも含むものとする。
【０００３】
【従来の技術】
近年、結晶性を有する半導体薄膜を用いて基板上にＴＦＴを形成し、そのＴＦＴでもって回路を構成した半導体装置が注目されている。半導体薄膜としては、多結晶シリコン（ポリシリコンとも呼ばれる）が最も一般的であるが、Six Ge1-x （０<X<1）で示される化合物半導体を利用する研究もなされている。
【０００４】
ポリシリコン膜を用いたＴＦＴは既に実用化の段階まできているが、膜質及び量産性の改善にはまだまだ開発の余地があり、さらなる技術開発が必要である。その様な中で、本出願人はポリシリコンの膜質の向上と量産性の向上とを同時に解決する手段として、特開平７−１３０６５２号公報に記載された技術を開示している。
【０００５】
同公報に記載された技術は、非晶質半導体膜（代表的にはアモルファスシリコン）に対してシリコンの結晶化を促進させる触媒元素を添加して、その作用を利用して結晶化させる技術である。その結果、結晶化に必要な温度及び時間が低減され、スループットが飛躍的に向上した。さらに、得られたポリシリコンは非常に高い結晶性を有し、ＴＦＴの電気特性も大幅に向上することが確認された。
【０００６】
しかしながら、上記触媒元素として最も有効なニッケル（Ｎｉ）は金属元素であるため、ポリシリコン中に残存しているとＴＦＴ特性に悪影響を与えることが懸念された。そのため、本出願人は結晶化まで完了したら余分なニッケルを除去することが必要と考え、触媒元素のゲッタリングを行う技術を開発した（特開平９−３１２２６０号公報）。
【０００７】
これらの公報に記載された技術は、どちらも結晶化を促進する触媒元素としてニッケル等の金属元素を用いることを主としており、ポリシリコンが得られた後は触媒元素そのものが不必要な存在であった。
【０００８】
【発明が解決しようとする課題】
本願発明は上記問題点を鑑みてなされたものであり、量産性の高い作製方法で結晶性の高い半導体薄膜を形成する技術を提供することを課題とする。そして、その様な半導体薄膜を用いたＴＦＴで回路を構成することで、半導体装置の製造歩留りや製造コストを低減することを課題とする。
【０００９】
【課題を解決するための手段】
本願発明では、シリコンの結晶化を促進させる触媒元素として半導体であるゲルマニウム（Ｇｅ）を用いることでゲッタリングの不要なプロセスを提供する。ゲルマニウムはシリコンと非常に近い性質をもつため、シリコン中において非常に整合性の良い状態で存在する。即ち、触媒元素として利用した後で特に除去しなくてもＴＦＴ特性に悪影響を与えることがないという利点を有する。
【００１０】
基本的にはアモルファスシリコン膜に対してゲルマニウムを添加し、ゲルマニウムの触媒作用を利用してアモルファスシリコンを結晶化させる技術である。これにより結晶化の低温化、処理時間の低減及び工程の短縮を同時に実現するものである。
【００１１】
また、ゲルマニウムはシリコン中において非常に整合性よく存在するため、他の触媒元素を用いた場合に較べて非常に結晶性が高い。ゲルマニウムはその含有量に応じてシリコンのバンドギャップを連続的に変化させるため、ポリシリコンよりもバンドギャップの狭い活性層を形成することができる。この様な活性層をＴＦＴに利用することによりポリシリコンの活性層を用いたＴＦＴよりも高いモビリティ（電界効果移動度）を実現しうる。
【００１２】
【発明の実施の形態】
上記構成からなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００１３】
【実施例】
〔実施例１〕
本願発明を用いたＴＦＴの作製工程について図１、２を用いて説明する。なお、ここでは回路の基本構成として同一基板上においてＮＴＦＴ（Ｎチャネル型ＴＦＴ）とＰＴＦＴ（Ｐチャネル型ＴＦＴ）とを相補的に組み合わせたＣＭＯＳ回路を作製する場合を例示する。
【００１４】
まず、ガラス基板１０１上に酸化シリコン膜でなる下地膜１０２を設け、その上にゲイト電極１０３、１０４を形成する。なお、図示されないがゲイト電極に接続するゲイト配線も同時に形成される。
【００１５】
本実施例ではゲイト電極１０３、１０４となる導電膜として窒化タンタル／タンタル／窒化タンタルの３層構造を採用する。また、その膜厚は 200〜400 nmの厚さで制御する。そして、その上にはＳｉＯx Ｎy で示される酸化窒化シリコン膜でなるゲイト絶縁膜１０５を 150nmの厚さに形成する。
【００１６】
次に、非晶質半導体膜であるアモルファスシリコン膜を30nmの厚さに成膜し、パターニングして活性層１０６、１０７を形成する。アモルファスシリコン膜以外にもSix Ge1-x (0<X<1) で示されるシリコン・ゲルマニウム化合物などの化合物半導体を用いることもできる。（図１（Ａ））
【００１７】
次に、活性層１０６、１０７上に酸化シリコン膜でなるマスク絶縁膜１０８を形成し、パターニングにより開孔部１０９を形成する。この開孔部１０９は、後にソース領域やドレイン領域となる活性層が露出する様に形成される。
【００１８】
そして、開孔部１０９が形成されたら、スパッタ法によりゲルマニウム膜１１７を形成して活性層１０６、１０７とゲルマニウム膜１１７とを接触させる。成膜にはゲルマニウムターゲットを用い、到達圧力 4×10-4Pa以下、スパッタガスはアルゴン（Ａｒ）、成膜温度は室温、成膜圧力は 0.4Pa、成膜時のＤＣ電流は
0.4Ａとする。
【００１９】
また、ゲルマニウム膜１１０の成膜は減圧熱ＣＶＤ法やプラズマＣＶＤ法で行うことも可能である。ゲルマン（GeH4）は非常に分解しやすいガスであるので、450 ℃程度の低温で容易に分解してゲルマニウム膜を形成することができる。
【００２０】
こうして図１（Ｂ）の状態が得られる。次に、 600℃で１２時間の加熱処理を行い、アモルファスシリコン膜を結晶化させ、結晶半導体膜であるポリシリコン膜へと変化させる。この時、結晶化はまずアモルファスシリコン膜とゲルマニウム膜とが接触した領域（開孔部）で始まり、次第に矢印に示す方向に横方向の結晶成長が進行する。（図１（Ｃ））
【００２１】
なお、 600℃を超えるとアモルファスシリコン中における自然核発生が増加してしまい、横方向に進行する結晶成長を阻害してしまうため好ましくない。また、この結晶化工程はファーネスアニール、ランプアニール、レーザーアニールのいずれの手段を用いても良い。本実施例では形成された膜の均質性を重視してファーネスアニールを用いる。
【００２２】
また、熱処理の雰囲気は不活性雰囲気又は水素雰囲気とすることが望ましい。酸素が存在するとゲルマニウム膜が容易に酸化され、不活性な酸化ゲルマニウム膜に変化してしまう。こうなると触媒作用が損なわれて結晶化不良が起こる場合があるの注意が必要である。
【００２３】
また、本実施例の様にゲルマニウムを触媒元素として横方向に結晶成長させる場合、その成長距離が極めて短い点に注意が必要である。図１（Ｃ）の場合は丁度ソース領域とドレイン領域となる部分から結晶成長が始まり、チャネル形成領域となる部分の概略中央で成長がぶつかり合う。
【００２４】
従って、少なくともチャネル形成領域の全域を結晶化させるには、ソース−ドレイン間を結ぶ方向におけるチャネル形成領域の幅（チャネル長）の少なくとも１／２の距離を成長しなくてはならない。また、結晶成長がチャネル形成領域の概略中央でぶつかり合うため、その部分には粒界（図示せず）が形成される。
【００２５】
本実施例の方式で結晶成長させる場合、熱処理の温度や処理時間によって横方向への成長距離も変化するが、スループットや装置性能を考えると１μｍ程度成長させるのが限界と思われる。そういった意味で、本願発明を適用するデバイスサイズはチャネル長が２μｍ以下、好ましくは１μｍ以下（勿論、ゼロは含まない）であることが好ましいと言える。
【００２６】
こうしてポリシリコン膜でなる活性層１１１、１１２が得られる。活性層１１１、１１２は、開孔部１０９でゲルマニウム膜１１０と接した部分の主表面に近づくほど高い濃度でゲルマニウムを含む。
【００２７】
典型的には主表面近傍（下地とは反対側のポリシリコン表面から約10nm以内の領域）のみにゲルマニウムを含む場合が多い。主表面近傍におけるゲルマニウムの濃度はＳＩＭＳ（質量二次イオン分析）によると 1×1014〜 1×1022atoms/cm3 の濃度となることが確認された。しかし、最終的にはこの部分はソース領域又はドレイン領域とのなるので問題はない。
【００２８】
なお、ゲルマニウムの濃度が 1×1020〜 1×1022atoms/cm3 となるとシリコンとゲルマニウムのアロイ化が起こり、Six Ge1-x （０＜Ｘ＜１）で示されるシリコンゲルマニウム層になると考えられる。従って、本実施例の工程では後にソース領域又はドレイン領域となる部分の主表面近傍にシリコンゲルマニウム層が形成されている場合もありうる。
【００２９】
こうして活性層１１１、１１２が得られたら、ゲルマニウム膜１１０を硫酸過水溶液（H2SO4 ：H2O2＝１：１）で除去した後、マスク絶縁膜１０８を除去する。その後、活性層１１１、１１２に対してエキシマレーザー光を照射してさらに結晶性の改善を図ることもできる。
【００３０】
次に、120 nm厚の酸化シリコン膜を成膜し、パターニングしてスペーサ絶縁層１１３、１１４を形成する。スペーサ絶縁層１１３、１１４を形成したら、次にｎ型を付与する不純物元素（本実施例ではリン）を添加して、ｎ型不純物領域１１５を形成する。（図１（Ｄ））
【００３１】
本実施例ではプラズマドーピング法を用いてフォスフィン（ＰＨ3 ）をドーピングガスとして使用する。加速電圧は１０keV とし、５×１０14atoms/cm2 のドーズ量で添加すれば良い。なお、ドーピング条件は本実施例に限定する必要はなく、必要に応じて変更すれば良い。
【００３２】
こうして図１（Ｄ）の状態が得られたら、レジストマスク１１６を選択的に設けて、２度目のｎ型不純物の添加工程を行う。レジストマスク１１６はＮＴＦＴとなる領域では後にチャネル形成領域が形成される領域の上方に形成し、ＰＴＦＴとなる領域はｎ型不純物が添加されない様に形成する。（図２（Ａ））
【００３３】
ここでは加速電圧を９０keV と先程より高めに設定し、ドーズ量は３×１０13atoms/cm2 とする。この加速電圧ではスペーサ絶縁層１１３、１１４がマスクとして機能しないため、スペーサ絶縁層の端部（レジストマスク１１６で隠れない領域）の下のシリコン膜中にも不純物イオンが添加される。
【００３４】
この工程によりＮＴＦＴのソース領域１１７、ドレイン領域１１８、一対のＬＤＤ領域（低濃度不純物領域）１１９、チャネル形成領域１２０が画定する。なお、２度目のドーピング工程はそのままＬＤＤ領域の形成工程でもあるので、ＬＤＤ領域として最適なドーピング量を実施者が適宜決定する必要がある。
【００３５】
次に、レジストマスク１１６を除去した後、ＮＴＦＴとなる領域をレジストマスク１２１で完全に隠し、Ｐ型を付与する不純物元素（本実施例ではボロン）を添加する。ここではジボラン（Ｂ2 Ｈ6 ）をドーピングガスとして用い、加速電圧は１０keV 、ドーズ量は 1.3×１０15atoms/cm2 とする。（図２（Ｂ））
【００３６】
この工程ではスペーサー絶縁層１１４が完全にマスクとして機能するため、その下には全く不純物が添加されず、スペーサ絶縁層１１４がそのままソース領域１２２、ドレイン領域１２３、チャネル形成領域１２４を画定させる。なお、図１（Ｄ）の工程でＰＴＦＴとなる領域にもリンが添加されているが、この工程によりｐ型に反転する。
【００３７】
こうしてソース領域、ドレイン領域及びＬＤＤ領域を形成する不純物イオンの添加工程が終了したら、レジストマスク１２１を除去し、不純物の活性化工程を行う。本実施例ではエキシマレーザー光を照射することで活性化を行うが、ファーネスアニールやランプアニールを用いても良い。勿論、それらを併用することもできる。（図２（Ｃ））
【００３８】
なお、不純物の活性化工程の前にスペーサ絶縁層１１３、１１４を除去してしまっても構わない。除去することでレーザー光照射による活性化の効率が大幅に向上する。しかしながら、スペーサ絶縁層を除去するとチャネル形成領域が露出してしまうためできるだけ残した方が好ましい。
【００３９】
次に、酸化シリコン膜でなる層間絶縁膜１２５を形成し、コンタクトホールを形成して、導電膜でなるソース配線１２６、１２７、ドレイン配線１２８を形成する。この時、ゲイト電極に接続したゲイト配線とソース配線（又はドレイン配線）との電気的な接続をとるためのコンタクトホール（図示せず）も同時に形成しておく必要がある。
【００４０】
そして最後に、全体に対して水素雰囲気中、350 ℃２時間程度の加熱処理を行い、膜中（特にチャネル形成領域中）の不対結合手を水素終端する。以上の工程によって図２（Ｄ）に示す様な構造のＣＭＯＳ回路が完成する。
【００４１】
本実施例の工程で作製されたＴＦＴの特徴としては、ソース領域又はドレイン領域では主表面に近づくほど高い濃度でゲルマニウムが存在する。これは主表面でゲルマニウムと接触して結晶化が行われたからである。なお、典型的には主表面近傍のみにゲルマニウムが存在する場合が多い。その場合のゲルマニウム濃度は 1×1014〜 1×1022atoms/cm3 程度である。
【００４２】
一方で、チャネル形成領域には殆どゲルマニウムは存在しないと考えてよい。結晶化の際にはソース領域又はドレイン領域となる部分から結晶成長が進行するが、ゲルマニウムの拡散は起こらない。その後工程においてもゲルマニウムが拡散するほどの熱処理工程はない。従って、ソース領域又はドレイン領域にはチャネル形成領域よりも高い濃度でゲルマニウムが存在する点も本実施例で作製されたＴＦＴの特徴となる。
【００４３】
本願発明では、以上の様な工程で作製された逆スタガ型ＴＦＴでもって回路を構成する。なお、本実施例の作製工程は本願発明を実施するための一例に過ぎず、これに限定されるべきものではない。
【００４４】
また、本実施例では行っていないがＮＴＦＴとＰＴＦＴに対してチャネルドープを行い、しきい値電圧を制御するなどの工夫は実施者が適宜行えば良い。
【００４５】
本実施例の工程に従って作製された逆スタガ型ＴＦＴは、代表的な電気特性であるモビリティ（電界効果移動度）がＮＴＦＴで 100〜200cm2/Vs 、ＰＴＦＴで80〜150cm2/Vs であり、Ｓ値（サブスレッショルド係数）がＮＴＦＴ、ＰＴＦＴともに 0.2〜0.4 V/decadeである。この値は従来の技術で作製されたＴＦＴに較べて何ら遜色ないか、若しくはそれ以上の値を示している。
【００４６】
その上、本願発明ではアモルファスシリコンの結晶化に利用した触媒元素（ゲルマニウム）を除去する必要がないため、従来の技術（触媒元素として金属元素を用いた技術）に較べて大幅に工程数を簡略化することができる。
【００４７】
なお、本願発明の重要な構成はアモルファスシリコン膜をゲルマニウムを触媒として利用して結晶化させる点にあり、この構成はＴＦＴの構造に限定されるものではない。従って、本願発明をプレーナ型ＴＦＴや順スタガ型ＴＦＴ等のトップゲイト型ＴＦＴに適用することも可能である。
【００４８】
〔実施例２〕
本実施例では、実施例１とは異なる工程で作製された逆スタガ型ＴＦＴの例について図３を用いて説明する。
【００４９】
まず、実施例１の工程に従って図１（Ｃ）の工程までを終了させる。なお、本実施例では図１（Ｃ）の工程でポリシリコン膜からなる活性層１１１、１１２を得た後でゲルマニウム膜１１０及びマスク絶縁膜１０８を除去してエキシマレーザー光の照射による熱処理を行っている。
【００５０】
次に、レーザー光照射によって結晶性が改善された活性層２０１、２０２の上に、酸化シリコン膜でなるスペーサ絶縁層２０３、２０４を形成する。このスペーサ絶縁層の幅が後にチャネル形成領域の幅を決定する。（図３（Ａ））
【００５１】
次に、プラズマＣＶＤ法又は減圧熱ＣＶＤ法を用いてアモルファスシリコン膜２０５を100 nmの厚さに形成し、さらにその上に微結晶シリコン膜２０６を50nmの厚さに形成する。（図３（Ｂ））
【００５２】
アモルファスシリコン膜２０５の成膜条件は、成膜ガスとして100sccm のＳｉＨ4 と 300sccmのＨ2 とを混合したガスを用い、成膜圧力は0.75torr、印加電力は20Ｗとする。また、微結晶シリコン膜２０６の成膜条件は、成膜ガスとして５sccmのＳｉＨ4 と 500sccmのＨ2 とを混合したガスを用い、成膜圧力は0.75torr、印加電力は 300Ｗとする。
【００５３】
次に、アモルファスシリコン膜２０５及び微結晶シリコン膜２０６に対してｎ型を付与する不純物元素（本実施例ではリン）の添加を行い、ｎ型のアモルファスシリコン膜２０７、ｎ型の微結晶シリコン膜２０８を得る。（図３（Ｃ））
【００５４】
この時、リンの添加条件は加速電圧を１０keV とし、ドーズ量を５×１０14atoms/cm2 とする。なお、アモルファスシリコン膜２０７と微結晶シリコン膜２０８との積層構造でなるｎ型半導体層は、活性層からキャリアを取り出すための電極として機能するため、それに見合った導電性を有していれば良い。従って、本実施例の作製工程で採用した数値に限定する必要はない。
【００５５】
また、最上層に微結晶シリコン膜を設けるのは、後に形成される導電膜からなる配線層とのオーミック接触を取りやすくするためである。アモルファスシリコン膜と導電膜とでは良好なオーミック接触をとることが難しいが、微結晶シリコンと導電膜となら問題ないレベルのオーミック接触が得られる。
【００５６】
次に、ＮＴＦＴとなる領域をレジストマスク２０９で隠し、ｐ型を付与する不純物元素（本実施例ではボロン）を添加する。この工程によりＰＴＦＴとなる領域では先程形成されたｎ型半導体層が反転し、ｐ型のアモルファスシリコン膜２１０とｐ型の微結晶シリコン膜２１１とからなるｐ型半導体層が形成される。（図３（Ｄ））
【００５７】
この時、ボロンの添加条件は加速電圧を１０keV とし、ドーズ量を 1.3×１０15atoms/cm2 とする。この場合も先程と同様に、活性層からキャリアを取り出すのに十分な導電性を持たせることができれば良い。
【００５８】
不純物元素の添加工程が終了したら、レジストマスク２０９を除去して水素雰囲気中で 350℃１時間のファーネスアニール処理を行い、水素化工程を行う。本実施例ではこの水素化工程が先程添加した不純物の活性化工程を兼ねている。
【００５９】
なお、本実施例では不純物を添加することによりｎ型半導体層とｐ型半導体層とを形成しているが、半導体層を成膜する際に成膜ガスにｎ型又はＰ型を付与する不純物を添加しておくことも可能である。
【００６０】
次に、ゲイト電極に接続したゲイト配線上の一部（後に形成される配線と電気的に接続させる部分）に開孔部を有するレジストマスク（図示せず）を設け、ドライエッチングにより微結晶シリコン膜、アモルファスシリコン膜及びゲイト絶縁膜を順次エッチングしてコンタクトホール（図示せず）を形成する。ドライエッチングは公知の技術範囲で行えば良い。
【００６１】
そして、図示しないレジストマスクを除去して、ｎ型半導体層及びｐ型半導体層の上にアルミニウムを主成分とする材料からなる導電膜を成膜し、パターニングしてソース配線２１２、２１３及びドレイン配線２１４を形成する。なお、この時、先程のコンタクトホールを介してゲイト配線とソース配線（ドレイン配線）とが電気的に接続される。
【００６２】
さらに、これらの配線をマスクとしてｎ型半導体層及びｐ型半導体層のエッチングを行う。このエッチングは先程のコンタクトホールの形成時と同一条件で構わない。ただし、配線をエッチングしない条件で半導体層をエッチングできる様に条件を設定することが必要である。
【００６３】
半導体層のエッチングはスペーサ絶縁層２０３、２０４で止まり、ソース配線とドレイン配線とが電気的に完全に分離される。ここまで終了したら、水素雰囲気中で水素化を行い、図３（Ｅ）に示す構造のＣＭＯＳ回路が完成する。
【００６４】
本実施例の構造は実施例１よりも１枚少ないマスク数（７枚）で逆スタガ型ＴＦＴを作製することができる。これにより歩留りの向上と製造コストの低減を図ることができる。勿論、実施例１の工程で作製されたＴＦＴと較べて、本実施例のＴＦＴの電気特性は何ら遜色のないものである。
【００６５】
〔実施例３〕
本実施例では、実施例１においてゲルマニウム膜を成膜する代わりに溶液塗布法（スピンコート法）によりゲルマニウムを含む層を形成する場合について説明する。
【００６６】
本実施例では開孔部を設けたマスク絶縁膜上にゲルマニウムを含む溶液を塗布し、開孔部の底部に露出したアモルファスシリコン膜にゲルマニウムが保持された状態とする。溶液としては酸化ゲルマニウム（ GeOX 、代表的には GeO2 ）、塩化ゲルマニウム（ GeCl4）、臭化ゲルマニウム（ GeBr4）、硫化ゲルマニウム（ GeS2 ）、酢酸ゲルマニウム（Ge(CH3CO2)）の水溶液が挙げられる。
【００６７】
また、場合によっては溶媒としてエタノール、イソプロピルアルコール等のアルコール系溶媒を用いても良い。
【００６８】
これらの溶液を 100〜1000ppm の濃度で作製し、塗布及びスピン乾燥することでアモルファスシリコン膜上にゲルマニウムを含む層が形成される。なお、アモルファスシリコン膜は疎水性を示すため、スピンコートの前に薄い酸化シリコン膜を形成して濡れ性を高めておくことが好ましい。
【００６９】
そして、スピンコートが終了したら、その状態で結晶化のための加熱処理を行い、ポリシリコン膜を得る。このポリシリコン膜の表面には高濃度にゲルマニウムが存在するので、フッ酸等のエッチャントで洗浄しておくと良い。
【００７０】
本実施例の構成を実施例１や実施例２に適用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様なＴＦＴを作製することができる。
【００７１】
〔実施例４〕
アモルファスシリコン膜に対してゲルマニウムを添加するに際して、イオンプランテーション法、プラズマドーピング法またはレーザードーピング法を利用することも可能である。
【００７２】
励起ガスとしてはゲルマン（GeH4）を用いれば良く、アモルファスシリコン膜中へは 1×1014〜 5×1019atoms/cm3 （代表的には 1×1016〜 1×1018atoms/cm3 ）の濃度でゲルマニウムが添加される様に調節することが好ましい。
【００７３】
アモルファスシリコン膜中に添加するゲルマニウムは 1×1014atoms/cm3 以上（好ましくは 1×1016atoms/cm3 以上）でないと触媒として結晶化の助長効果を有効に利用することができない。また、添加量が多すぎるとゲルマニウム膜の物性に近くなり、ＴＦＴ特性が低下する。そのため、 5×1019atoms/cm3 以下、好ましくは 1×1018atoms/cm3 以下ぐらいに抑えておくことが望ましい。
【００７４】
こうして膜中にゲルマニウムが添加されたアモルファスシリコン膜は 450〜650 ℃の加熱処理により容易に結晶化する。本実施例で得られたポリシリコン膜はシリコン原子とゲルマニウム原子が置換された結合を多く含み、いわゆるシリコンゲルマニウム（SiX Ge1-X で表される）になると思われる。
【００７５】
この様なシリコンゲルマニウム膜はシリコン膜よりも狭いバンドギャップを有するため、キャリア（電子または正孔）の移動度が向上することが知られている。ただし、ゲルマニウムの含有量によっては大きくＴＦＴ特性が変化する場合もあるので注意が必要である。
【００７６】
本実施例の構成を実施例１や実施例２に適用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様なＴＦＴを作製することができる。
【００７７】
〔実施例５〕
本実施例では活性層の両端から結晶成長させた実施例１と異なり、活性層の片側の端部（ソース領域又はドレイン領域となる部分）から結晶成長させる場合について図４を用いて説明する。
【００７８】
まず、実施例１の工程に従ってマスク絶縁膜４０１の形成までを終了したら、パターニングにより開孔部４０２を形成する。この開孔部４０２は、後にソース領域となる部分のみに選択的に設け、活性層の片側端部のみが露出する様に形成される。そして、その上にゲルマニウム膜４０３をプラズマＣＶＤ法により形成する。（図４（Ａ））
【００７９】
次に、この状態で 600℃８時間の加熱処理を行い、アモルファスシリコン膜をポリシリコン膜に結晶化させる。この時、結晶成長は矢印の方向に進行し、ポリシリコン膜からなる活性層４０３、４０４が形成される。（図４（Ｂ））
【００８０】
なお、実施例１で述べた様に、横方向への成長距離は１μｍ程度が限界であるので本実施例ではチャネル長が少なくとも１μｍ以下、好ましくは 0.5μｍ以下（勿論、ゼロは含まない）であることが望ましい。
【００８１】
こうして図４（Ｂ）の状態が得られたら、実施例１と同様の工程を経てＴＦＴを完成させれば良い。勿論、実施例２の様な構造とすることもできるし、実施例３、４の構成を適用することも可能である。
【００８２】
〔実施例６〕
ゲルマニウムを触媒元素として用いた結晶化工程を行う場合、結晶化時の処理雰囲気に存在する酸素量に注意する必要がある。実施例１でも説明した様にゲルマニウムは容易に酸化されて不活性な酸化ゲルマニウムになってしまうので、酸素を極力排除することが必要である。
【００８３】
そのため、▲１▼アモルファスシリコン膜の表面を清浄化する、▲２▼ゲルマニウム膜を成膜する、▲３▼加熱処理により結晶化する、という工程を大気開放しないで連続的に行うことが望ましい。
【００８４】
本実施例ではこの様な工程をマルチチャンバー（クラスターツール）方式の処理装置を用いて行う。ここで本実施例で用いる処理装置を図８に示す。なお、図８（Ａ）は上面図であり、図８（Ｂ）は破線Ｘ−Ｘ’での断面構成図を示す。
【００８５】
１１は装置全体をとなる共通室、１２、１３はロードロック室、１４、１５はスパッタ室、１６はエッチング室であり、１７は加熱室であり、各室１２〜１７はゲート弁を介して共通室１１に連結されており、室１１〜１７ごとに気密性を保持できるようになっている。
【００８６】
また各室１１〜１７ごとに減圧状態にするための排気系（図示せず）と、雰囲気制御用のガスやスパッタガスを供給するためのガス供給系（図示せず）とが設けられている。スパッタ室１４、１５、エッチング室１６の排気系には到達真空度１０-6Ｐａを実現するためにクライオポンプを備えている。
【００８７】
共通室１１には処理基板１０を室１２〜１７へ移動するためのロボットアーム３１が設けられている。ロボットアーム３１の基板保持部分は矢印で示すように３次元的に移動自在とされている。また、ロボットアーム３１は処理基板１０の素子形成面が下向きに搬送されるフェイスダウン方式となっており、素子形成面にパーティクル等のゴミが付着するのを防いでいる。
【００８８】
ロードロック室１２、１３は処理基板１０を装置外部に搬入・搬出するための室である。処理基板１０は基板搬送カセット３２、３３に収納されて、装置に搬入・搬出される。
【００８９】
スパッタ室１４、１５はほぼ同じ構造を有しており、図８（Ｂ）を用いてスパッタ室１４の構成を説明する。本実施例ではスパッタ室１４又は１５でゲルマニウム膜が成膜される。
【００９０】
スパッタ室１４には、ターゲット支持台４１、ターゲット４２、シャッター４３、フェイスダウン方式の基板ホルダー４４が設けられている。基板ホルダー４４は処理基板１０の端部数ミリを支持するように設計されており、基板１０の汚染をできるだけ小さくしている。
【００９１】
また、ターゲット４１を介してターゲットには図示しないＤＣ電源からＤＣ電流が供給される。スパッタ室１４、１５で成膜する材料によって、ガス供給系等の仕様が決められる。
【００９２】
また、本実施例においては、エッチング室１６はスパッタ室１４、１５とほぼ同様な構成であるが、ＤＣ電源の代わりにＲＦ電源が接続されており、基板１０にＲＦ電力を供給して負のセルフバイアス電圧が印加される様になっている。
【００９３】
本実施例ではエッチング室１６でアモルファスシリコン膜の表面を希ガス（アルゴン、ヘリウムなど）で軽くスパッタする（表面層をエッチングすることになる）ことで表面クリーニングを行い、アモルファスシリコン膜の表面を清浄化している。
【００９４】
加熱室１７は結晶化工程用の室であり、スループットの点から加熱手段としてＲＴＡ処理を可能な構成とした。フェイスダウン方式の基板ホルダー５１と、基板１０を両面から加熱するために、赤外光を発する加熱ランプ５２、５３とが設けられている。加熱ランプ５３が基板主表面を加熱するメインランプとなる。
【００９５】
本実施例の、図８に示す処理装置の使用方法を以下に説明する。被処理基板（アモルファスシリコン膜上にマスク絶縁膜を形成した基板）１０をロードロック室１２からスパッタ装置内に搬送する。ロードロック室１２を減圧状態にした後に窒素雰囲気とする。共通室１１、スパッタ室１４、１５、エッチング室１６も減圧状態にされ、到達圧力１０-6Ｐａとされている。
【００９６】
ゲート弁２２を開放し、ロボットアーム３１によって基板１０をエッチング室１６に移動する。なお、雰囲気の混合を避けるため、２つのゲート弁２２、２７は同時に開放しないように制御される。以下も同様である。エッチング室１６の基板ホルダーに基板を固定し、基板にＲＦ電力を印加しながらアルゴンガスによってスパッタ処理を行う。スパッタ処理によってアモルファスシリコン膜表面の不純物や自然酸化膜が除去される。
【００９７】
次に、基板１０をスパッタ室１４に移動してゲルマニウム膜を成膜する。そして加熱室１７に基板を移動する。加熱室１７は窒素雰囲気とし、加熱ランプ５２、５３によって基板を加熱して、アモルファスシリコン膜を結晶化させる。結晶化工程が終了したら、基板をロードロック室１３のカセット３３内に移動し、スパッタ装置から搬出する。
【００９８】
また、結晶化工程の前に、ゲルマニウム膜の酸化をできるだけ抑制するために、スパッタ室１４でゲルマニウム膜を成膜した後、スパッタ室１５でゲルマニウム表面に窒化シリコン膜、酸化窒化シリコン膜等の絶縁膜を成膜して、ゲルマニウム表面を覆ってしまうことも有効である。
【００９９】
ゲルマニウム膜の表面を絶縁膜で覆うことで処理雰囲気に直接触れさせないで結晶化工程を行う、という構成は本実施例の様にマルチチャンバー方式の処理装置で用いるだけでなく、結晶化工程を外部の電熱炉で行う必要がある場合において特に有効な技術である。勿論、この構成を実施例１〜５に示した構成と組み合わせることは容易である。
【０１００】
〔実施例７〕
本実施例では、本願発明を用いてガラス基板上に複数のＴＦＴを作製し、ドライバー回路と画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示装置を作製した場合の例について図５に示す。
【０１０１】
本実施例の構造は、実施例１の工程に多少の追加工程を加えるだけで実現することができる。まず、実施例１の工程に従って図２（Ｄ）の状態を得る。この時、画素マトリクス回路となる領域にはマトリクス状に配列されたＮＴＦＴを作製しておく。
【０１０２】
その上に第１の平坦化膜５０１として１μｍ厚のポリイミド膜を形成する。ポリイミド以外にもアクリルなどの他の有機樹脂材料を用いても良い。次に、チタンなどの導電膜でなるブラックマスク５０２を形成する。
【０１０３】
そして、さらに第２の平坦化膜５０３としてポリイミド膜を 500nmの厚さに形成する。第２の平坦化膜５０３を形成したら、コンタクトホールを開けて透明導電膜（代表的にはＩＴＯ膜）でなる画素電極５０４を形成する。
【０１０４】
この時、ブラックマスク５０２と画素電極５０４との間では、第２の平坦化膜５０３を誘電体とする補助容量５０５が形成される。
【０１０５】
以上の様な工程を経て、図５に示す様な構造が完成する。実際のアクティブマトリクス型液晶表示装置は、画素電極を形成した後に配向膜を成膜し、対向電極との間に液晶を挟持して完成する。これらセル組み工程は公知の手段を用いて行えば良いので説明は省略する。
【０１０６】
こうして形成されたアクティブマトリクス型液晶表示装置の外観を模式的に図６に示す。図６において、６０１は絶縁表面を有する基板、６０２は画素マトリクス回路、６０３はソースドライバー回路、６０４はゲイトドライバー回路、６０５は対向電極、６０６はＦＰＣ（フレキシブルプリントサーキット）、６０７、６０８は外付けされたＩＣチップである。
【０１０７】
この時、例えばソースドライバー回路６０３やゲイトドライバー回路６０４は６００で示される様なＣＭＯＳ回路で構成される。
【０１０８】
また、本実施例でにおいて画素電極を反射性の高い材料とすれば容易に反射型液晶表示装置を作製することができる。
【０１０９】
以上の様に、本願発明を利用して作製されたＴＦＴを用いて様々な回路を形成することで、基板上に回路を有する電気光学装置を実現することができる。なお、本実施例では液晶表示装置を例に挙げているが、ＥＬ（エレクトロルミネッセンス）表示装置やイメージセンサなどを作製することも可能である。
【０１１０】
〔実施例８〕
実施例１に示した様な電気光学装置は、様々な電子機器のディスプレイとして利用される。 その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図７に示す。
【０１１１】
図７（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を表示装置２００４等に適用することができる。
【０１１２】
図７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２に適用することができる。
【０１１３】
図７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５等に適用できる。
【０１１４】
図７（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１１５】
図７（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１１６】
図７（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０１１７】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。特に、携帯性を重視した電子機器には非常に効果的であると言える。
【０１１８】
【発明の効果】
本願発明を利用することで、量産性の高い作製工程で、結晶性の高い半導体薄膜を作製することが可能となる。そして、その様な半導体薄膜を活性層とする高性能なＴＦＴを用いた回路を有する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 薄膜トランジスタの作製工程を示す図。
【図４】 薄膜トランジスタの作製工程を示す図。
【図５】 アクティブマトリクス型液晶表示装置の構成を示す図。
【図６】 アクティブマトリクス型液晶表示装置の構成を示す図。
【図７】 電子機器の構成を示す図。
【図８】 マルチチャンバー方式の処理装置の構成を示す図。
Claims (9)
- 基板上に下地膜を形成し、
前記下地膜上にゲイト電極を形成し、
前記ゲイト電極上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上にアモルファスシリコン膜からなる半導体薄膜を形成し、
前記半導体薄膜の表面を希ガスによってスパッタエッチング処理し、
前記半導体薄膜の一部と接触する様にゲルマニウム膜を形成し、
６００℃を超えない加熱処理により前記半導体薄膜を前記ゲルマニウム膜に接触させた部分から結晶成長させ、
前記スパッタエッチング処理から前記半導体薄膜を結晶成長させるまでを大気開放せずに行うことを特徴とする半導体装置の作製方法。 - 基板上に下地膜を形成し、
前記下地膜上にゲイト電極を形成し、
前記ゲイト電極上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上にアモルファスシリコン膜からなる半導体薄膜を形成し、
前記半導体薄膜上にマスク絶縁膜を形成し、
前記マスク絶縁膜に開孔部を設け、前記半導体薄膜の一部を露出させ、
前記半導体薄膜の露出した表面を希ガスによってスパッタエッチング処理し、
前記半導体薄膜の一部と接触する様にゲルマニウム膜を形成し、
６００℃を超えない加熱処理により前記半導体薄膜を前記ゲルマニウム膜に接触させた部分から結晶成長させ、
前記スパッタエッチング処理から前記半導体薄膜を結晶成長させるまでを大気開放せずに行うことを特徴とする半導体装置の作製方法。 - 基板上に下地膜を形成し、
前記下地膜上にゲイト電極を形成し、
前記ゲイト電極上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上にアモルファスシリコン膜からなる半導体薄膜を形成し、
前記半導体薄膜上にマスク絶縁膜を形成し、
前記マスク絶縁膜に開孔部を設け、前記半導体薄膜の一部を露出させ、
前記半導体薄膜の露出した表面を希ガスによってスパッタエッチング処理し、
前記半導体薄膜の一部と接触する様にゲルマニウム膜を形成し、
６００℃を超えない加熱処理により前記半導体薄膜を前記ゲルマニウム膜に接触させた部分から結晶成長させ、
前記ゲルマニウム膜及び前記マスク絶縁膜を除去し、
前記半導体薄膜上に、パターニングされた絶縁層を形成し、
前記半導体薄膜及び前記パターニングされた絶縁層を覆う層間絶縁膜を形成し、
前記層間絶縁膜上に、コンタクトホールを介して前記半導体薄膜と接続するソース配線及びドレイン配線を形成し、
前記スパッタエッチング処理から前記半導体薄膜を結晶成長させるまでを大気開放せずに行うことを特徴とする半導体装置の作製方法。 - 基板上に下地膜を形成し、
前記下地膜上にゲイト電極を形成し、
前記ゲイト電極上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上に第１のアモルファスシリコン膜からなる半導体薄膜を形成し、
前記半導体薄膜上にマスク絶縁膜を形成し、
前記マスク絶縁膜に開孔部を設け、前記半導体薄膜の一部を露出させ、
前記半導体薄膜の露出した表面を希ガスによってスパッタエッチング処理し、
前記半導体薄膜の一部と接触する様にゲルマニウム膜を形成し、
６００℃を超えない加熱処理により前記半導体薄膜を前記ゲルマニウム膜に接触させた部分から結晶成長させ、
前記ゲルマニウム膜及び前記マスク絶縁膜を除去し、
前記半導体薄膜上に、パターニングされた絶縁層を形成し、
前記半導体薄膜及び前記パターニングされた絶縁層上に、第２のアモルファスシリコン膜を形成し、
前記第２のアモルファスシリコン膜上に、微結晶シリコン膜を形成し、
前記微結晶シリコン膜上に導電膜を形成し、当該導電膜をパターニングしてソース配線及びドレイン配線を形成し、
前記ソース配線及び前記ドレイン配線をマスクとして、前記第２のアモルファスシリコン膜及び前記微結晶シリコン膜をエッチングし、
前記スパッタエッチング処理から前記半導体薄膜を結晶成長させるまでを大気開放せずに行うことを特徴とする半導体装置の作製方法。 - 請求項３又は請求項４において、前記パターニングされた絶縁層は、酸化シリコン膜であることを特徴とする半導体装置の作製方法。
- 請求１乃至請求項５のいずれか一において、スパッタ法、プラズマＣＶＤ法又は減圧熱ＣＶＤ法により前記ゲルマニウム膜を形成することを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項６のいずれか一において、前記加熱処理として、ファーネスアニール、ランプアニール、レーザーアニールのいずれか一を用いることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項７のいずれか一において、前記加熱処理を不活性雰囲気又は水素雰囲気中で行うことを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項８のいずれか一において、前記加熱処理を４５０℃〜６００℃の温度範囲で行うことを特徴とする半導体装置の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10064298A JP4115584B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の作製方法 |
| US09/275,423 US6482684B1 (en) | 1998-03-27 | 1999-03-24 | Method of manufacturing a TFT with Ge seeded amorphous Si layer |
| US10/242,733 US6737673B2 (en) | 1998-03-27 | 2002-09-13 | Transistor having source/drain with graded germanium concentration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10064298A JP4115584B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284198A JPH11284198A (ja) | 1999-10-15 |
| JP4115584B2 true JP4115584B2 (ja) | 2008-07-09 |
Family
ID=14279489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10064298A Expired - Fee Related JP4115584B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4115584B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI263336B (en) | 2000-06-12 | 2006-10-01 | Semiconductor Energy Lab | Thin film transistors and semiconductor device |
| JP2002083974A (ja) | 2000-06-19 | 2002-03-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6828587B2 (en) | 2000-06-19 | 2004-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6703265B2 (en) | 2000-08-02 | 2004-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP4583776B2 (ja) * | 2004-02-13 | 2010-11-17 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| KR100659759B1 (ko) | 2004-10-06 | 2006-12-19 | 삼성에스디아이 주식회사 | 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법 |
-
1998
- 1998-03-27 JP JP10064298A patent/JP4115584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11284198A (ja) | 1999-10-15 |
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