JP4115583B2 - 半導体装置の作製方法 - Google Patents

Description

【０００１】
【発明が属する技術分野】
本願発明は半導体薄膜を用いて形成されたボトムゲイト型の薄膜トランジスタ（以下、ＴＦＴと略記する）でなる回路を有する半導体装置に関する。特に逆スタガ型ＴＦＴを用いた半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用して機能しうる装置を指し、ＴＦＴなどの単体素子に限らず、半導体回路や電気光学装置並びにそれらを部品として搭載した電子機器をも含むものとする。
【０００３】
【従来の技術】
近年、結晶性を有する半導体薄膜を用いて基板上にＴＦＴを形成し、そのＴＦＴでもって回路を構成した半導体装置が注目されている。半導体薄膜としては、多結晶シリコン（ポリシリコンとも呼ばれる）が最も一般的であるが、Si_x Ge_1-x （０<X<1）で示される化合物半導体を利用する研究もなされている。
【０００４】
ポリシリコン膜を用いたＴＦＴは既に実用化の段階まできているが、膜質及び量産性の改善にはまだまだ開発の余地があり、さらなる技術開発が必要である。その様な中で、本出願人はポリシリコンの膜質の向上と量産性の向上とを同時に解決する手段として、特開平７−１３０６５２号公報に記載された技術を開示している。
【０００５】
同公報に記載された技術は、非晶質半導体膜（代表的にはアモルファスシリコン）に対してシリコンの結晶化を促進させる触媒元素を添加して、その作用を利用して結晶化させる技術である。その結果、結晶化に必要な温度及び時間が低減され、スループットが飛躍的に向上した。さらに、得られたポリシリコンは非常に高い結晶性を有し、ＴＦＴの電気特性も大幅に向上することが確認された。
【０００６】
しかしながら、上記触媒元素として最も有効なニッケル（Ｎｉ）は金属元素であるため、ポリシリコン中に残存しているとＴＦＴ特性に悪影響を与えることが懸念された。そのため、本出願人は結晶化まで完了したら余分なニッケルを除去することが必要と考え、触媒元素のゲッタリングを行う技術を開発した（特開平９−３１２２６０号公報）。
【０００７】
これらの公報に記載された技術は、どちらも結晶化を促進する触媒元素としてニッケル等の金属元素を用いることを主としており、ポリシリコンが得られた後は触媒元素そのものが不必要な存在であった。
【０００８】
【発明が解決しようとする課題】
本願発明は上記問題点を鑑みてなされたものであり、量産性の高い作製方法で結晶性の高い半導体薄膜を形成する技術を提供することを課題とする。そして、その様な半導体薄膜を用いたＴＦＴで回路を構成することで、半導体装置の製造歩留りや製造コストを低減することを課題とする。
【０００９】
【課題を解決するための手段】
本願発明では、シリコンの結晶化を促進させる触媒元素として半導体であるゲルマニウム（Ｇｅ）を用いることでゲッタリングの不要なプロセスを提供する。ゲルマニウムはシリコンと非常に近い性質をもつため、シリコン中において非常に整合性の良い状態で存在する。即ち、触媒元素として利用した後で特に除去しなくてもＴＦＴ特性に悪影響を与えることがないという利点を有する。
【００１０】
基本的にはアモルファスシリコン膜に対してゲルマニウムを添加し、ゲルマニウムの触媒作用を利用してアモルファスシリコンを結晶化させる技術である。これにより結晶化の低温化、処理時間の低減及び工程の短縮を同時に実現するものである。
【００１１】
また、ゲルマニウムはシリコン中において非常に整合性よく存在するため、他の触媒元素を用いた場合に較べて非常に結晶性が高い。ゲルマニウムはその含有量に応じてシリコンのバンドギャップを連続的に変化させるため、ポリシリコンよりもバンドギャップの狭い活性層を形成することができる。この様な活性層をＴＦＴに利用することによりポリシリコンの活性層を用いたＴＦＴよりも高いモビリティ（電界効果移動度）を実現しうる。
【００１２】
【発明の実施の形態】
上記構成からなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００１３】
【実施例】
〔実施例１〕
本願発明を用いたＴＦＴの作製工程について図１、２を用いて説明する。なお、ここでは回路の基本構成として同一基板上においてＮＴＦＴ（Ｎチャネル型ＴＦＴ）とＰＴＦＴ（Ｐチャネル型ＴＦＴ）とを相補的に組み合わせたＣＭＯＳ回路を作製する場合を例示する。
【００１４】
まず、ガラス基板１０１上に酸化シリコン膜でなる下地膜１０２を設け、その上にゲイト電極１０３、１０４を形成する。なお、図示されないがゲイト電極に接続するゲイト配線も同時に形成される。
【００１５】
本実施例ではゲイト電極１０３、１０４となる導電膜として窒化タンタル／タンタル／窒化タンタルの３層構造を採用する。また、その膜厚は 200〜400 nmの厚さで制御する。そして、その上にはＳｉＯ_x Ｎ_y で示される酸化窒化シリコン膜でなるゲイト絶縁膜１０５を 150nmの厚さに形成する。
【００１６】
次に、非晶質半導体膜であるアモルファスシリコン膜１０６を30nmの厚さに形成する。アモルファスシリコン膜以外にもSi_x Ge_1-x (0<X<1) で示されるシリコン・ゲルマニウム化合物などの化合物半導体を用いることもできる。
【００１７】
次に、アモルファスシリコン膜１０６上にスパッタ法によりゲルマニウム膜１０７を形成する。成膜にはゲルマニウムターゲットを用い、到達圧力 4×10^-4Pa以下、スパッタガスはアルゴン（Ａｒ）、成膜温度は室温、成膜圧力は 0.4Pa、成膜時のＤＣ電流は 0.4Ａとする。
【００１８】
また、ゲルマニウム膜１０７の成膜は減圧熱ＣＶＤ法やプラズマＣＶＤ法で行うことも可能である。ゲルマン（GeH₄）は非常に分解しやすいガスであるので、450 ℃程度の低温で容易に分解してゲルマニウム膜を形成することができる。
【００１９】
こうして図１（Ａ）の状態が得られる。次に、 600℃で８時間の加熱処理を行い、アモルファスシリコン膜１０６を結晶化させ、結晶半導体膜であるポリシリコン膜１０８へと変化させる。なお、 600℃を超えるとアモルファスシリコン中における自然核発生が増加してしまい、ゲルマニウムを核とした結晶と混在して結晶性が乱れるため好ましくない。（図１（Ｂ））
【００２０】
なお、この結晶化工程はファーネスアニール、ランプアニール、レーザーアニールのいずれの手段を用いても良い。本実施例では形成された膜の均質性を重視してファーネスアニールを用いる。
【００２１】
また、熱処理の雰囲気は不活性雰囲気又は水素雰囲気とすることが望ましい。酸素が存在するとゲルマニウム膜が容易に酸化され、不活性な酸化ゲルマニウム膜に変化してしまう。こうなると触媒作用が損なわれて結晶化不良が起こる場合があるの注意が必要である。
【００２２】
こうして得られたポリシリコン膜１０８は 600℃程度の比較的低温で形成されたにも拘わらず優れた結晶性を有している。本実施例の条件で作製されたポリシリコン膜をＴＥＭ（透過型電子顕微鏡）で観察した結果を図８の写真に示す。
【００２３】
図８（Ａ）は膜表面を25000 倍に拡大した写真である。所々に見える黒い模様はコントラストの違いで黒く見えるだけであり、異物があるわけではない。しかしながら、この黒い部分はある一点から放射状に伸びる（図８（Ｂ）参照）という様な特徴的な形をしており、本実施例の工程に従って作製されたポリシリコン膜に特有の模様であるとも考えられる。
【００２４】
この様な外見をもつ本実施例のポリシリコン膜は、主表面近傍に近づくほど高い濃度でゲルマニウムが存在する。典型的にはポリシリコン膜の主表面近傍（下地とは反対側のポリシリコン表面から約10nm以内の領域）のみに存在する場合が多い。その場合、主表面近傍ではＳＩＭＳ（質量二次イオン分析）において 1×10¹⁴〜 1×10²²atoms/cm³ （典型的には 1×10¹⁸〜 1×10¹⁹atoms/cm³ ）の濃度でゲルマニウムが存在することが確認された。
【００２５】
なお、ゲルマニウムの濃度が 1×10²⁰〜 1×10²²atoms/cm³ となるとシリコンとゲルマニウムのアロイ化が起こり、Si_x Ge_1-x （０＜Ｘ＜１）で示されるシリコンゲルマニウム層になると考えられる。本実施例の場合、ポリシリコン膜の主表面近傍のみにゲルマニウムが存在すると考えられるので、主表面近傍だけがシリコンゲルマニウム層になっている場合もありうる。
【００２６】
しかしながら、表面から深さ約10nmよりも深い領域はゲルマニウムの存在しないポリシリコン膜である点に注意が必要である。即ち、ポリシリコン層とシリコンゲルマニウム層との積層構造になるのであって、シリコンゲルマニウム膜を活性層とするだけのＴＦＴとは明らかに相違する。
【００２７】
この様な積層構造では主表面近傍に形成されるチャネル領域はシリコンゲルマニウム層に形成されることになる。従って、キャリアの移動するチャネル領域はシリコンゲルマニウム層なのでキャリア移動度が向上する。また、シリコンゲルマニウム層はリーク電流の増加を招くなどの問題が指摘されているが、この積層構造ではシリコンゲルマニウム層よりも深い領域がポリシリコン層なのでオフ電流やリーク電流を抑えるのに有効である。
【００２８】
勿論、ポリシリコン膜の主表面近傍に存在するゲルマニウムの濃度が 1×10¹⁴〜 1×10²⁰atoms/cm³ であれば、活性層全てがポリシリコン膜となる。この程度のゲルマニウム濃度ではアロイ化が起こらず、シリコンゲルマニウム層を形成するとは考えられないからである。
【００２９】
また、図８に示したポリシリコン膜は概略｛１１１｝配向することがＸＲＤ（Ｘ線回折）分析によって確認された。即ち、図１（Ｂ）に示されるポリシリコン膜１０８の主たる配向面は概略｛１１１｝面である。
【００３０】
さらに、図８に示したポリシリコン膜を電子線回折法を用いて調べた結果、殆ど｛１１１｝配向の単結晶シリコンと変わらない電子線回折パターンが得られた。この事は、図８に示したポリシリコン膜が実質的に単結晶と見なせる結晶構造を有することを意味している。
【００３１】
以上の様に、ポリシリコン膜１０８はゲルマニウムの触媒作用によって結晶化されたことで、実質的に単結晶と見なせる程度の結晶性を有する。
【００３２】
こうしてポリシリコン膜１０８が得られたら、ポリシリコン膜１０８上に残存するゲルマニウム膜を硫酸過水溶液（H₂SO₄ ：H₂O₂＝１：１）で除去した後、ポリシリコン膜１０８に対してエキシマレーザー光を照射してさらに結晶性の改善を図る。（図１（Ｃ））
【００３３】
この工程は図１（Ｂ）の結晶化工程でアモルファス成分が残存した場合に、レーザー光の照射により完全に結晶化することを目的としている。また、同時に結晶粒内の欠陥も瞬間的な熱処理によって低減される。ただし、必要がなければこのレーザー光の照射工程は省略することも可能である。
【００３４】
こうして完全に結晶化されたポリシリコン膜１０９が得られたら、120 nm厚の酸化シリコン膜を成膜し、パターニングしてスペーサ絶縁層１１０、１１１を形成する。スペーサ絶縁層１１０、１１１を形成したら、次にｎ型を付与する不純物元素（本実施例ではリン）を添加して、ｎ型不純物領域１１２を形成する。（図１（Ｄ））
【００３５】
本実施例ではプラズマドーピング法を用いてフォスフィン（ＰＨ₃ ）をドーピングガスとして使用する。加速電圧は１０keV とし、５×１０¹⁴atoms/cm² のドーズ量で添加すれば良い。なお、ドーピング条件は本実施例に限定する必要はなく、必要に応じて変更すれば良い。
【００３６】
こうして図１（Ｄ）の状態が得られたら、レジストマスク１１３を選択的に設けて、２度目のｎ型不純物の添加工程を行う。レジストマスク１１３はＮＴＦＴとなる領域では後にチャネル形成領域が形成される領域の上方に形成し、ＰＴＦＴとなる領域はｎ型不純物が添加されない様に形成する。（図２（Ａ））
【００３７】
ここでは加速電圧を９０keV と先程より高めに設定し、ドーズ量は３×１０¹³atoms/cm² とする。この加速電圧ではスペーサ絶縁層１１０、１１１がマスクとして機能しないため、スペーサ絶縁層の端部（レジストマスク１１３で隠れない領域）の下のシリコン膜中にも不純物イオンが添加される。
【００３８】
この工程によりＮＴＦＴのソース領域１１４、ドレイン領域１１５、一対のＬＤＤ領域（低濃度不純物領域）１１６、チャネル形成領域１１７が画定する。なお、２度目のドーピング工程はそのままＬＤＤ領域の形成工程でもあるので、ＬＤＤ領域として最適なドーピング量を実施者が適宜決定する必要がある。
【００３９】
次に、レジストマスク１１３を除去した後、ＮＴＦＴとなる領域をレジストマスク１１８で完全に隠し、Ｐ型を付与する不純物元素（本実施例ではボロン）を添加する。ここではジボラン（Ｂ₂ Ｈ₆ ）をドーピングガスとして用い、加速電圧は１０keV 、ドーズ量は 1.3×１０¹⁵atoms/cm² とする。（図２（Ｂ））
【００４０】
この工程ではスペーサー絶縁層１１１が完全にマスクとして機能するため、その下には全く不純物が添加されず、スペーサ絶縁層１１１がそのままソース領域１１９、ドレイン領域１２０、チャネル形成領域１２１を画定させる。なお、図１（Ｄ）の工程でＰＴＦＴとなる領域にもリンが添加されているが、この工程によりｐ型に反転する。
【００４１】
こうしてソース領域、ドレイン領域及びＬＤＤ領域を形成する不純物イオンの添加工程が終了したら、レジストマスク１１８を除去し、ポリシリコン膜をパターニングして島状シリコン層（活性層）１２２、１２３を形成する。
【００４２】
その後、不純物の活性化工程を行う。本実施例ではエキシマレーザー光を照射することで活性化を行うが、ファーネスアニールやランプアニールを用いても良い。勿論、それらを併用することもできる。（図２（Ｃ））
【００４３】
なお、不純物の活性化工程の前にスペーサ絶縁層１１０、１１１を除去してしまっても構わない。除去することでレーザー光照射による活性化の効率が大幅に向上する。しかしながら、スペーサ絶縁層を除去するとチャネル形成領域が露出してしまうためできるだけ残した方が好ましい。
【００４４】
次に、酸化シリコン膜でなる層間絶縁膜１２４を形成し、コンタクトホールを形成して、導電膜でなるソース配線１２５、１２６、ドレイン配線１２７を形成する。この時、ゲイト電極に接続したゲイト配線とソース配線（又はドレイン配線）との電気的な接続をとるためのコンタクトホール（図示せず）も同時に形成しておく必要がある。
【００４５】
そして最後に、全体に対して水素雰囲気中、350 ℃２時間程度の加熱処理を行い、膜中（特にチャネル形成領域中）の不対結合手を水素終端する。以上の工程によって図２（Ｄ）に示す様な構造のＣＭＯＳ回路が完成する。
【００４６】
本実施例の工程で作製されたＴＦＴの特徴としては、活性層となるポリシリコン膜では主表面に近づくほど高い濃度でゲルマニウムが存在する。これは主表面でゲルマニウムと接触して結晶化が行われたからである。なお、典型的には主表面近傍のみにゲルマニウムが存在する場合が多い。その場合のゲルマニウム濃度は 1×10¹⁴〜 1×10²²atoms/cm³ 程度である。
【００４７】
また、チャネル形成領域は活性層が形成されてからの後工程で結晶性を乱す様な工程を通らないので、主たる配向面が概略｛１１１｝面であり、実質的に単結晶と見なせるという結晶構造的な特徴を残している。
【００４８】
本願発明では、以上の様な工程で作製された逆スタガ型ＴＦＴでもって回路を構成する。なお、本実施例の作製工程は本願発明を実施するための一例に過ぎず、これに限定されるべきものではない。
【００４９】
また、本実施例では行っていないがＮＴＦＴとＰＴＦＴに対してチャネルドープを行い、しきい値電圧を制御するなどの工夫は実施者が適宜行えば良い。
【００５０】
本実施例の工程に従って作製された逆スタガ型ＴＦＴは、代表的な電気特性であるモビリティ（電界効果移動度）がＮＴＦＴで 100〜200cm²/Vs 、ＰＴＦＴで80〜150cm²/Vs であり、Ｓ値（サブスレッショルド係数）がＮＴＦＴ、ＰＴＦＴともに 0.2〜0.4 V/decadeである。この値は従来の技術で作製されたＴＦＴに較べて何ら遜色ないか、若しくはそれ以上の値を示している。
【００５１】
その上、本願発明ではアモルファスシリコンの結晶化に利用した触媒元素（ゲルマニウム）を除去する必要がないため、従来の技術（触媒元素として金属元素を用いた技術）に較べて大幅に工程数を簡略化することができる。
【００５２】
なお、本願発明の重要な構成はアモルファスシリコン膜をゲルマニウムを触媒として利用して結晶化させる点にあり、この構成はＴＦＴの構造に限定されるものではない。従って、本願発明をプレーナ型ＴＦＴや順スタガ型ＴＦＴ等のトップゲイト型ＴＦＴに適用することも可能である。
【００５３】
〔実施例２〕
本実施例では、実施例１とは異なる工程で作製された逆スタガ型ＴＦＴの例について図３を用いて説明する。
【００５４】
まず、実施例１の工程に従って図１（Ｃ）の工程までを終了させる。次に、ポリシリコン膜をパターニングして活性層２０１、２０２を形成する。活性層２０１、２０２を形成したら、酸化シリコン膜でなるスペーサ絶縁層２０３、２０４を形成する。（図３（Ａ））
【００５５】
次に、プラズマＣＶＤ法又は減圧熱ＣＶＤ法を用いてアモルファスシリコン膜２０５を100 nmの厚さに形成し、さらにその上に微結晶シリコン膜２０６を50nmの厚さに形成する。（図３（Ｂ））
【００５６】
アモルファスシリコン膜２０５の成膜条件は、成膜ガスとして100sccm のＳｉＨ₄ と 300sccmのＨ₂ とを混合したガスを用い、成膜圧力は0.75torr、印加電力は20Ｗとする。また、微結晶シリコン膜２０６の成膜条件は、成膜ガスとして５sccmのＳｉＨ₄ と 500sccmのＨ₂ とを混合したガスを用い、成膜圧力は0.75torr、印加電力は 300Ｗとする。
【００５７】
次に、アモルファスシリコン膜２０５及び微結晶シリコン膜２０６に対してｎ型を付与する不純物元素（本実施例ではリン）の添加を行い、ｎ型のアモルファスシリコン膜２０７、ｎ型の微結晶シリコン膜２０８を得る。（図３（Ｃ））
【００５８】
この時、リンの添加条件は加速電圧を１０keV とし、ドーズ量を５×１０¹⁴atoms/cm² とする。なお、アモルファスシリコン膜２０７と微結晶シリコン膜２０８との積層構造でなるｎ型半導体層は、活性層からキャリアを取り出すための電極として機能するため、それに見合った導電性を有していれば良い。従って、本実施例の作製工程で採用した数値に限定する必要はない。
【００５９】
また、最上層に微結晶シリコン膜を設けるのは、後に形成される導電膜からなる配線層とのオーミック接触を取りやすくするためである。アモルファスシリコン膜と導電膜とでは良好なオーミック接触をとることが難しいが、微結晶シリコンと導電膜となら問題ないレベルのオーミック接触が得られる。
【００６０】
次に、ＮＴＦＴとなる領域をレジストマスク２０９で隠し、ｐ型を付与する不純物元素（本実施例ではボロン）を添加する。この工程によりＰＴＦＴとなる領域では先程形成されたｎ型半導体層が反転し、ｐ型のアモルファスシリコン膜２１０とｐ型の微結晶シリコン膜２１１とからなるｐ型半導体層が形成される。（図３（Ｄ））
【００６１】
この時、ボロンの添加条件は加速電圧を１０keV とし、ドーズ量を 1.3×１０¹⁵atoms/cm² とする。この場合も先程と同様に、活性層からキャリアを取り出すのに十分な導電性を持たせることができれば良い。
【００６２】
不純物元素の添加工程が終了したら、レジストマスク２０９を除去して水素雰囲気中で 350℃１時間のファーネスアニール処理を行い、水素化工程を行う。本実施例ではこの水素化工程が先程添加した不純物の活性化工程を兼ねている。
【００６３】
なお、本実施例では不純物を添加することによりｎ型半導体層とｐ型半導体層とを形成しているが、半導体層を成膜する際に成膜ガスにｎ型又はＰ型を付与する不純物を添加しておくことも可能である。
【００６４】
次に、ゲイト電極に接続したゲイト配線上の一部（後に形成される配線と電気的に接続させる部分）に開孔部を有するレジストマスク（図示せず）を設け、ドライエッチングにより微結晶シリコン膜、アモルファスシリコン膜及びゲイト絶縁膜を順次エッチングしてコンタクトホール（図示せず）を形成する。ドライエッチングは公知の技術範囲で行えば良い。
【００６５】
そして、図示しないレジストマスクを除去して、ｎ型半導体層及びｐ型半導体層の上にアルミニウムを主成分とする材料からなる導電膜を成膜し、パターニングしてソース配線２１２、２１３及びドレイン配線２１４を形成する。なお、この時、先程のコンタクトホールを介してゲイト配線とソース配線（ドレイン配線）とが電気的に接続される。
【００６６】
さらに、これらの配線をマスクとしてｎ型半導体層及びｐ型半導体層のエッチングを行う。このエッチングは先程のコンタクトホールの形成時と同一条件で構わない。ただし、配線をエッチングしない条件で半導体層をエッチングできる様に条件を設定することが必要である。
【００６７】
半導体層のエッチングはスペーサ絶縁層２０３、２０４で止まり、ソース配線とドレイン配線とが電気的に完全に分離される。ここまで終了したら、水素雰囲気中で水素化を行い、図３（Ｅ）に示す構造のＣＭＯＳ回路が完成する。
【００６８】
本実施例の構造は実施例１よりも１枚少ないマスク数（６枚）で逆スタガ型ＴＦＴを作製することができる。これにより歩留りの向上と製造コストの低減を図ることができる。勿論、実施例１の工程で作製されたＴＦＴと較べて、本実施例のＴＦＴの電気特性は何ら遜色のないものである。
【００６９】
〔実施例３〕
本実施例では、アモルファスシリコン膜上に溶液塗布法（スピンコート法）によりゲルマニウムを含む層を形成する場合について説明する。
【００７０】
本実施例ではアモルファスシリコン膜上にゲルマニウムを含む溶液を塗布する。その様な溶液としては酸化ゲルマニウム（ GeO_X 、代表的には GeO₂ ）、塩化ゲルマニウム（ GeCl₄）、臭化ゲルマニウム（ GeBr₄）、硫化ゲルマニウム（ GeS₂ ）、酢酸ゲルマニウム（Ge(CH₃CO₂)）の水溶液が挙げられる。
【００７１】
また、場合によっては溶媒としてエタノール、イソプロピルアルコール等のアルコール系溶媒を用いても良い。
【００７２】
これらの溶液を 100〜1000ppm の濃度で作製し、塗布及びスピン乾燥することでアモルファスシリコン膜上にゲルマニウムを含む層が形成される。なお、アモルファスシリコン膜は疎水性を示すため、スピンコートの前に薄い酸化シリコン膜を形成して濡れ性を高めておくことが好ましい。
【００７３】
そして、スピンコートが終了したら、その状態で結晶化のための加熱処理を行い、ポリシリコン膜を得る。このポリシリコン膜の表面には高濃度にゲルマニウムが存在するので、フッ酸等のエッチャントで洗浄しておくと良い。
【００７４】
本実施例の構成を実施例１や実施例２に適用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様なＴＦＴを作製することができる。
【００７５】
〔実施例４〕
アモルファスシリコン膜に対してゲルマニウムを添加するに際して、イオンプランテーション法、プラズマドーピング法またはレーザードーピング法を利用することも可能である。
【００７６】
励起ガスとしてはゲルマン（GeH₄）を用いれば良く、アモルファスシリコン膜中へは 1×10¹⁴〜 5×10¹⁹atoms/cm³ （代表的には 1×10¹⁶〜 1×10¹⁸atoms/cm³ ）の濃度でゲルマニウムが添加される様に調節することが好ましい。
【００７７】
アモルファスシリコン膜中に添加するゲルマニウムは 1×10¹⁴atoms/cm³ 以上（好ましくは 1×10¹⁶atoms/cm³ 以上）でないと触媒として結晶化の助長効果を有効に利用することができない。また、添加量が多すぎるとゲルマニウム膜の物性に近くなり、ＴＦＴ特性が低下する。そのため、 5×10¹⁹atoms/cm³ 以下、好ましくは 1×10¹⁸atoms/cm³ 以下ぐらいに抑えておくことが望ましい。
【００７８】
こうして膜中にゲルマニウムが添加されたアモルファスシリコン膜は 450〜650 ℃の加熱処理により容易に結晶化する。本実施例で得られたポリシリコン膜はシリコン原子とゲルマニウム原子が置換された結合を多く含み、いわゆるシリコンゲルマニウム（Si_X Ge_1-X で表される）になると思われる。
【００７９】
この様なシリコンゲルマニウム膜はシリコン膜よりも狭いバンドギャップを有するため、キャリア（電子または正孔）の移動度が向上することが知られている。ただし、ゲルマニウムの含有量によっては大きくＴＦＴ特性が変化する場合もあるので注意が必要である。
【００８０】
本実施例の構成を実施例１や実施例２に適用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様なＴＦＴを作製することができる。
【００８１】
〔実施例５〕
本実施例では基板上にアモルファスシリコン膜を形成する際に成膜の段階で膜中に対してゲルマニウムを添加する手段を採用する。
【００８２】
成膜は減圧熱ＣＶＤ法又はプラズマＣＶＤ法で行い、成膜ガスとしてはシラン（SiH₄）又はジシラン（Si₂H₆ ）に対して所定量のゲルマン（GeH₄）を混合したガスを用いる。また、ジシランに対してフッ化ゲルマニウム（GeF₄) を混合したガスを用いることもできる。
【００８３】
この様な手段ではゲルマニウムの添加量をゲルマンガスの流量で調節することが可能であり、アモルファスシリコン膜中に均一に分布させることができる。また、ゲルマニウムを添加するために特別な工程を必要とせず、工程簡略化にも効果的である。
【００８４】
本実施例では、アモルファスシリコン膜中に 1×10¹⁴〜 5×10¹⁹atoms/cm³ （好ましくは 1×10¹⁶〜 1×10¹⁸atoms/cm³ ）の濃度でゲルマニウムが添加される様にゲルマンガスの流量を調節する。なお、このゲルマニウム濃度の上限及び下限に関しては実施例４で説明したので省略する。
【００８５】
こうして膜中にゲルマニウムが添加されたアモルファスシリコン膜は、 500〜600 ℃の加熱処理により容易に結晶化する。また、実施例４と同様に結晶化によって得られたポリシリコン膜はシリコンゲルマニウム膜になると思われる。
【００８６】
本実施例の構成を実施例１や実施例２に適用することで、容易に図２（Ｄ）や図３（Ｅ）に示す様なＴＦＴを作製することができる。
【００８７】
〔実施例６〕
実施例１〜５の構成によってＴＦＴを作製した場合、ポリシリコン膜（活性層）中にゲルマニウムが存在することになる。実際にはゲルマニウムが存在していても問題はないのだが、シリコン格子間に不整合に存在するゲルマニウムをゲッタリングすることは有効である。
【００８８】
本実施例の作製工程について図４を用いて説明する。まず、実施例１の工程に従って図１（Ｃ）に示した工程までを終了させる。次に、ポリシリコン膜１０９上にリンを含む薄膜４０１を形成する。（図４（Ａ））
【００８９】
リンを含む薄膜としては、代表的にはＰＳＧ（リンシリケートガラス）と呼ばれる酸化シリコン中にリンを添加した絶縁膜が挙げられる。また、本実施例ではアモルファスシリコン膜中にリンを添加したｎ型アモルファスシリコン膜を用いることもできる。
【００９０】
リンを含む薄膜４０１を形成したら、 500〜600 ℃（代表的には 550℃）の温度で２〜８時間（代表的には４時間）の加熱処理を行う。（図４（Ｂ））
【００９１】
この工程ではポリシリコン膜１０９中に含まれるゲルマニウム（特にシリコン格子間に侵入して格子不整合を形成している様なゲルマニウム）が、リンによるゲッタリング効果によって矢印で示される様にリンを含む薄膜４０１中へと取り込まれる。
【００９２】
この時、ゲルマニウムの移動距離はポリシリコン膜１０９の膜厚と同程度であるので非常に微々たるものである。そのため、比較的低温で短時間の処理であるにも拘わらず、効果的にゲッタリングすることが可能である。
【００９３】
次に、リンを含む薄膜４０１を除去して、格子間に存在するゲルマニウムが除去されたポリシリコン膜４０２が得られる。後は、実施例１た実施例２と同様の工程でＴＦＴを作製すれば良い。
【００９４】
本実施例の構成を採用することで、格子不整合に起因する歪や転移が低減され、キャリアの移動度が向上する、即ちＴＦＴのモビリティが向上する。
【００９５】
なお、リンを用いたゲッタリング技術として、本出願人による特願平９−０９４６０７号に記載された技術を利用しても良い。
【００９６】
〔実施例７〕
ゲルマニウムを触媒元素として用いた結晶化工程を行う場合、結晶化時の処理雰囲気に存在する酸素量に注意する必要がある。実施例１でも説明した様にゲルマニウムは容易に酸化されて不活性な酸化ゲルマニウムになってしまうので、酸素を極力排除することが必要である。
【００９７】
そのため、▲１▼アモルファスシリコン膜の表面を清浄化する、▲２▼ゲルマニウム膜を成膜する、▲３▼加熱処理により結晶化する、という工程を大気開放しないで連続的に行うことが望ましい。
【００９８】
本実施例ではこの様な工程をマルチチャンバー（クラスターツール）方式の処理装置を用いて行う。ここで本実施例で用いる処理装置を図９に示す。なお、図９（Ａ）は上面図であり、図９（Ｂ）は破線Ｘ−Ｘ’での断面構成図を示す。
【００９９】
１１は装置全体をとなる共通室、１２、１３はロードロック室、１４、１５はスパッタ室、１６はエッチング室であり、１７は加熱室であり、各室１２〜１７はゲート弁を介して共通室１１に連結されており、室１１〜１７ごとに気密性を保持できるようになっている。
【０１００】
また各室１１〜１７ごとに減圧状態にするための排気系（図示せず）と、雰囲気制御用のガスやスパッタガスを供給するためのガス供給系（図示せず）とが設けられている。スパッタ室１４、１５、エッチング室１６の排気系には到達真空度１０^-6Ｐａを実現するためにクライオポンプを備えている。
【０１０１】
共通室１１には処理基板１０を室１２〜１７へ移動するためのロボットアーム３１が設けられている。ロボットアーム３１の基板保持部分は矢印で示すように３次元的に移動自在とされている。また、ロボットアーム３１は処理基板１０の素子形成面が下向きに搬送されるフェイスダウン方式となっており、素子形成面にパーティクル等のゴミが付着するのを防いでいる。
【０１０２】
ロードロック室１２、１３は処理基板１０を装置外部に搬入・搬出するための室である。処理基板１０は基板搬送カセット３２、３３に収納されて、装置に搬入・搬出される。
【０１０３】
スパッタ室１４、１５はほぼ同じ構造を有しており、図９（Ｂ）を用いてスパッタ室１４の構成を説明する。本実施例ではスパッタ室１４又は１５でゲルマニウム膜が成膜される。
【０１０４】
スパッタ室１４には、ターゲット支持台４１、ターゲット４２、シャッター４３、フェイスダウン方式の基板ホルダー４４が設けられている。基板ホルダー４４は処理基板１０の端部数ミリを支持するように設計されており、基板１０の汚染をできるだけ小さくしている。
【０１０５】
また、ターゲット４１を介してターゲットには図示しないＤＣ電源からＤＣ電流が供給される。スパッタ室１４、１５で成膜する材料によって、ガス供給系等の仕様が決められる。
【０１０６】
また、本実施例においては、エッチング室１６はスパッタ室１４、１５とほぼ同様な構成であるが、ＤＣ電源の代わりにＲＦ電源が接続されており、基板１０にＲＦ電力を供給して負のセルフバイアス電圧が印加される様になっている。
【０１０７】
本実施例ではエッチング室１６でアモルファスシリコン膜の表面を希ガス（アルゴン、ヘリウムなど）で軽くスパッタする（表面層をエッチングすることになる）ことで表面クリーニングを行い、アモルファスシリコン膜の表面を清浄化している。
【０１０８】
加熱室１７は結晶化工程用の室であり、スループットの点から加熱手段としてＲＴＡ処理を可能な構成とした。フェイスダウン方式の基板ホルダー５１と、基板１０を両面から加熱するために、赤外光を発する加熱ランプ５２、５３とが設けられている。加熱ランプ５３が基板主表面を加熱するメインランプとなる。
【０１０９】
本実施例の、図９に示す処理装置の使用方法を以下に説明する。被処理基板（アモルファスシリコン膜を成膜した基板）１０をロードロック室１２からスパッタ装置内に搬送する。ロードロック室１２を減圧状態にした後に窒素雰囲気とする。共通室１１、スパッタ室１４、１５、エッチング室１６も減圧状態にされ、到達圧力１０^-6Ｐａとされている。
【０１１０】
ゲート弁２２を開放し、ロボットアーム３１によって基板１０をエッチング室１６に移動する。なお、雰囲気の混合を避けるため、２つのゲート弁２２、２７は同時に開放しないように制御される。以下も同様である。エッチング室１６の基板ホルダーに基板を固定し、基板にＲＦ電力を印加しながらアルゴンガスによってスパッタ処理を行う。スパッタ処理によってアモルファスシリコン膜表面の不純物や自然酸化膜が除去される。
【０１１１】
次に、基板１０をスパッタ室１４に移動してゲルマニウム膜を成膜する。そして加熱室１７に基板を移動する。加熱室１７は窒素雰囲気とし、加熱ランプ５２、５３によって基板を加熱して、アモルファスシリコン膜を結晶化させる。結晶化工程が終了したら、基板をロードロック室１３のカセット３３内に移動し、スパッタ装置から搬出する。
【０１１２】
また、結晶化工程の前に、ゲルマニウム膜の酸化をできるだけ抑制するために、スパッタ室１４でゲルマニウム膜を成膜した後、スパッタ室１５でゲルマニウム表面に窒化シリコン膜、酸化窒化シリコン膜等の絶縁膜を成膜して、ゲルマニウム表面を覆ってしまうことも有効である。
【０１１３】
ゲルマニウム膜の表面を絶縁膜で覆うことで処理雰囲気に直接触れさせないで結晶化工程を行う、という構成は本実施例の様にマルチチャンバー方式の処理装置で用いるだけでなく、結晶化工程を外部の電熱炉で行う必要がある場合において特に有効な技術である。勿論、この構成を実施例１〜６に示した構成と組み合わせることは容易である。
【０１１４】
〔実施例８〕
本実施例では、本願発明を用いてガラス基板上に複数のＴＦＴを作製し、ドライバー回路と画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示装置を作製した場合の例について図５に示す。
【０１１５】
本実施例の構造は、実施例１の工程に多少の追加工程を加えるだけで実現することができる。まず、実施例１の工程に従って図２（Ｄ）の状態を得る。この時、画素マトリクス回路となる領域にはマトリクス状に配列されたＮＴＦＴを作製しておく。
【０１１６】
その上に第１の平坦化膜５０１として１μｍ厚のポリイミド膜を形成する。ポリイミド以外にもアクリルなどの他の有機樹脂材料を用いても良い。次に、チタンなどの導電膜でなるブラックマスク５０２を形成する。
【０１１７】
そして、さらに第２の平坦化膜５０３としてポリイミド膜を 500nmの厚さに形成する。第２の平坦化膜５０３を形成したら、コンタクトホールを開けて透明導電膜（代表的にはＩＴＯ膜）でなる画素電極５０４を形成する。
【０１１８】
この時、ブラックマスク５０２と画素電極５０４との間では、第２の平坦化膜５０３を誘電体とする補助容量５０５が形成される。
【０１１９】
以上の様な工程を経て、図５に示す様な構造が完成する。実際のアクティブマトリクス型液晶表示装置は、画素電極を形成した後に配向膜を成膜し、対向電極との間に液晶を挟持して完成する。これらセル組み工程は公知の手段を用いて行えば良いので説明は省略する。
【０１２０】
こうして形成されたアクティブマトリクス型液晶表示装置の外観を模式的に図６に示す。図６において、６０１は絶縁表面を有する基板、６０２は画素マトリクス回路、６０３はソースドライバー回路、６０４はゲイトドライバー回路、６０５は対向電極、６０６はＦＰＣ（フレキシブルプリントサーキット）、６０７、６０８は外付けされたＩＣチップである。
【０１２１】
この時、例えばソースドライバー回路６０３やゲイトドライバー回路６０４は６００で示される様なＣＭＯＳ回路で構成される。
【０１２２】
また、本実施例でにおいて画素電極を反射性の高い材料とすれば容易に反射型液晶表示装置を作製することができる。
【０１２３】
以上の様に、本願発明を利用して作製されたＴＦＴを用いて様々な回路を形成することで、基板上に回路を有する電気光学装置を実現することができる。なお、本実施例では液晶表示装置を例に挙げているが、ＥＬ（エレクトロルミネッセンス）表示装置やイメージセンサなどを作製することも可能である。
【０１２４】
〔実施例９〕
実施例１に示した様な電気光学装置は、様々な電子機器のディスプレイとして利用される。 その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図７に示す。
【０１２５】
図７（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を表示装置２００４等に適用することができる。
【０１２６】
図７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２に適用することができる。
【０１２７】
図７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５等に適用できる。
【０１２８】
図７（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１２９】
図７（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１３０】
図７（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０１３１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。特に、携帯性を重視した電子機器には非常に効果的であると言える。
【０１３２】
【発明の効果】
本願発明を利用することで、量産性の高い作製工程で、結晶性の高い半導体薄膜を作製することが可能となる。そして、その様な半導体薄膜を活性層とする高性能なＴＦＴを用いた回路を有する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 薄膜トランジスタの作製工程を示す図。
【図４】 薄膜トランジスタの作製工程を示す図。
【図５】 アクティブマトリクス型液晶表示装置の構成を示す図。
【図６】 アクティブマトリクス型液晶表示装置の構成を示す図。
【図７】 電子機器の構成を示す図。
【図８】 本願発明のポリシリコン膜の表面を観察したＴＥＭ写真。
【図９】 マルチチャンバー方式の処理装置の構成を示す図。

Claims (11)

1. 絶縁表面を有する基板上にゲイト電極を形成し、
   前記ゲイト電極上にゲイト絶縁膜を形成し、
   前記ゲイト絶縁膜上にアモルファスシリコン膜を形成し、
   前記アモルファスシリコン膜の表面を希ガスによってスパッタエッチング処理し、
   前記アモルファスシリコン膜上にゲルマニウム膜を形成し、
   ６００℃を超えない加熱処理により前記アモルファスシリコン膜を結晶化し、
   前記スパッタエッチング処理から前記結晶化までを大気開放せずに行うことを特徴とする半導体装置の作製方法。
2. 請求項１において、
   前記結晶化されたシリコン膜の主表面近傍におけるゲルマニウムの濃度は１×１０^１４〜１×１０^２２ａｔｏｍｓ／ｃｍ^３であることを特徴とする半導体装置の作製方法。
3. 絶縁表面を有する基板上に下地膜を形成し、
   前記下地膜上にゲイト電極を形成し、
   前記ゲイト電極上にゲイト絶縁膜を形成し、
   前記ゲイト絶縁膜上にアモルファスシリコン膜を形成し、
   前記アモルファスシリコン膜の表面を希ガスによってスパッタエッチング処理し、
   前記アモルファスシリコン膜上にゲルマニウム膜を形成し、
   ６００℃を超えない加熱処理により前記アモルファスシリコン膜を結晶化してポリシリコン膜を形成し、
   前記ゲルマニウム膜を除去し、
   前記ポリシリコン膜上にパターニングされた絶縁層を形成し、
   前記ポリシリコン膜をパターニングして島状シリコン層を形成し、
   前記島状シリコン層及び前記パターニングされた絶縁層を覆う層間絶縁膜を形成し、
   前記層間絶縁膜上に、コンタクトホールを介して前記島状シリコン層と接続するソース配線及びドレイン配線を形成し、
   前記スパッタエッチング処理から前記結晶化までを大気開放せずに行うことを特徴とする半導体装置の作製方法。
4. 絶縁表面を有する基板上に下地膜を形成し、
   前記下地膜上にゲイト電極を形成し、
   前記ゲイト電極上にゲイト絶縁膜を形成し、
   前記ゲイト絶縁膜上に第１のアモルファスシリコン膜を形成し、
   前記第１のアモルファスシリコン膜の表面を希ガスによってスパッタエッチング処理し、
   前記第１のアモルファスシリコン膜上にゲルマニウム膜を形成し、
   ６００℃を超えない加熱処理により前記第１のアモルファスシリコン膜を結晶化してポリシリコン膜を形成し、
   前記ゲルマニウム膜を除去し、
   前記ポリシリコン膜をパターニングして島状シリコン層を形成し、
   前記島状シリコン層上にパターニングされた絶縁層を形成し、
   前記島状シリコン層及び前記パターニングされた絶縁層上に第２のアモルファスシリコン膜を形成し、
   前記第２のアモルファスシリコン膜上に微結晶シリコン膜を形成し、
   前記微結晶シリコン膜上に導電膜を形成し、前記導電膜をパターニングしてソース配線及びドレイン配線を形成し、
   前記ソース配線及び前記ドレイン配線をマスクとして、前記第２のアモルファスシリコン膜及び前記微結晶シリコン膜をエッチングし、
   前記スパッタエッチング処理から前記結晶化までを大気開放せずに行うことを特徴とする半導体装置の作製方法。
5. 請求項４において、
   アルミニウムを主成分とする材料を用いて前記導電膜を形成することを特徴とする半導体装置の作製方法。
6. 請求項３乃至請求項５のいずれか一において、
   前記ポリシリコン膜の主表面近傍におけるゲルマニウムの濃度は１×１０^１４〜１×１０^２２ａｔｏｍｓ／ｃｍ^３であることを特徴とする半導体装置の作製方法。
7. 請求項３乃至請求項６のいずれか一において、
   酸化シリコン膜を用いて前記パターニングされた絶縁層を形成することを特徴とする半導体装置の作製方法。
8. 請求項１乃至請求項７のいずれか一において、
   スパッタ法、プラズマＣＶＤ法または減圧熱ＣＶＤ法により前記ゲルマニウム膜を形成することを特徴とする半導体装置の作製方法。
9. 請求項１乃至請求項８のいずれか一において、
   前記加熱処理を４５０〜６００℃の温度範囲で行うことを特徴とする半導体装置の作製方法。
10. 請求項１乃至請求項９のいずれか一において、
    前記加熱処理を不活性雰囲気又は水素雰囲気中で行うことを特徴とする半導体装置の作製方法。
11. 請求項１乃至請求項１０のいずれか一において、
    前記加熱処理として、ファーネスアニール、ランプアニール、レーザーアニールのいずれか一を用いることを特徴とする半導体装置の作製方法。

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