JP4472061B2 - 半導体装置の作製方法 - Google Patents
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Description
【発明が属する技術分野】
本発明は、絶縁ゲート型トランジスタ等の半導体素子からなる半導体回路を備えた半導体装置の構造およびその作製方法に関する。特に、レジストを用いて形成されたLDD構造を有する半導体素子からなる半導体回路を備えた半導体装置の構造およびその作製方法に関する。本発明の半導体装置は、薄膜トランジスタ(TFT)やMOSトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。加えて、本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含むものである。
【0002】
【従来の技術】
絶縁性を有する基板上に形成された薄膜トランジスタ(TFT)により画素マトリクス回路および駆動回路を構成したアクティブマトリクス型液晶ディスプレイが注目を浴びている。液晶ディスプレイは0.5〜20インチ程度のものまで表示ディスプレイとして利用されている。
【0003】
現在、高精細な表示が可能な液晶ディスプレイを実現するために、ポリシリコンで代表される結晶性半導体膜を活性層とするTFTが注目されている。しかしながら、結晶性半導体膜を活性層とするTFTは、非晶質半導体膜を活性層とするTFTと比較して動作速度や駆動能力が高い一方、個々のTFT特性のバラツキが大きいという問題があった。
【0004】
このTFT特性のバラツキが生じる原因の一つとして活性層とゲート絶縁膜の界面が挙げられる。この界面が汚染されていると、TFT特性に悪影響を与える。そのため、活性層と該活性層に接する絶縁膜との界面を清浄化することが重要である。
【0005】
【発明が解決しようとする課題】
現在、TFTには高移動度が求められており、TFTの活性層としては、非晶質半導体膜よりも移動度の高い結晶性半導体膜を用いることが有力視されている。従来のTFTの作製方法を以下に概略、簡単に説明する。
【0006】
まず、絶縁基板上にゲート配線を形成し、その上にゲート絶縁膜とアモルファスシリコン膜を積層し、このアモルファスシリコン膜を加熱、またはレーザー光の照射等の結晶化処理を施してポリシリコン膜とする。次いで、このポリシリコン膜を所望の形状にパターニングして活性層を形成する。次いで、P型またはN型の導電性を付与する不純物をポリシリコン膜に選択的に導入してソース領域、ドレイン領域となる不純物領域を形成する。続いて、層間絶縁膜を堆積し、ソース領域、ドレイン領域上を露出させるコンタクトホールを形成した後、金属膜を形成し、これをパターニングして、ソース領域、ドレイン領域と接触する金属配線を形成する。こうして、TFTの作製工程を完了する。
【0007】
このように従来では、非晶質半導体膜の成膜後、幾つかの工程(例えば、結晶化工程、パターニング工程)を施した後、絶縁膜を成膜しているため、非晶質半導体膜が大気にさらされていた。
【0008】
特にクリーンルーム内の大気は、主に、清浄化のため一般的に使用されているHEPAフィルターからのボロン(ホウ素)を含んでおり、大気に活性層をさらすと活性層中に不定量混入する。従来では、大気に活性層を大気にさらして作製しており、SIMS分析を行った場合、TFTの活性層の界面(主表面側または裏面側)にボロンの濃度ピーク(図15中の点線Bで示した)を有し、その最高値は1×1018atoms /cm3 以上であった。このようにボロンが活性層中に混入してしまうと、活性層中の不純物濃度の制御が困難となり、TFTのしきい値のばらつく原因となる。また、他のフィルターを用いた場合は高コストとなってしまうため適していない。
【0009】
このように、従来では半導体膜の成膜後、半導体膜の表面が大気にさらされて、活性層となる半導体膜が大気中の不純物(ボロン、酸素、水分、ナトリウム等)により汚染されてしまっていた。また、ゲ─ト絶縁膜の成膜後、大気にさらされて汚染したゲート絶縁膜上に活性層となる半導体膜を成膜することにより半導体膜が大気中の不純物(ボロン、酸素、水分、ナトリウム等)により汚染されてしまっていた。こうして汚染した半導体膜を用いて半導体素子、例えばTFTを作製すると、活性層、特にチャネル形成領域とゲート絶縁膜との界面特性が低下し、TFTの電気的特性のバラツキや低下を引き起こす原因となっていた。また、結晶化工程においても不純物(ボロン、酸素、水分、ナトリウム等)は半導体膜の結晶化を阻害していた。
【0010】
本発明は、活性層、特にチャネル形成領域を構成する領域と絶縁膜との界面を良好なものとすることにより、TFTの特性を向上させるとともに均一な特性を有する半導体素子からなる半導体回路を備えた半導体装置およびその作製方法を提供するものである。
【0011】
また、従来よりLDD領域を備えた薄膜トランジスタの構造が知られている。LDD領域を備えた薄膜トランジスタの例としては、特公平3−38755号公報および特開平7−226515号公報に記載されている。LDD領域は、チャネル形成領域とドレイン領域との間に形成される電界の強度を緩和し、トランジスタのOFF電流の低減、劣化の防止の役割を果たしている。しかしながら、従来技術を用いたLDD構造の作製方法は複雑であり、多くの工程を必要としていた。
【0012】
加えて、本発明は、再現性が高くトランジスタ特性の安定性を向上し生産性の高いLDD構造を備えた半導体素子からなる半導体回路を備えた半導体装置およびその作製方法を提供するものである。
【0013】
【課題を解決するための手段】
上記目的を解決するため、本発明は、ゲート配線が形成された基板上にゲート絶縁膜と、半導体膜とを大気をふれさせずに形成し、次いで保護膜を介して赤外光または紫外光(レーザー光)の照射による結晶化を行った後、保護膜を介して不純物のドーピングを行い、ソース領域及びドレイン領域を形成することを一つの特徴としている。この不純物のドーピングは、半導体膜を覆う絶縁膜(保護膜)を介して行う。また、ゲート配線が形成された基板上にゲート絶縁膜と、半導体膜と、保護膜とを大気をふれさせずに連続形成することが好ましい。また、保護膜は、半導体膜にレーザー光の照射により形成してもよい。
【0014】
また、本願発明は、ボトムゲート構造(代表的には逆スタガ構造)のTFTを形成するにあたって、同一チャンバー、または、マルチチャンバー装置(例えば図13、図14で示す)を用いて活性層のうち、少なくともチャネル形成領域を大気にふれさせない構成とする。この様な構成により活性層界面の汚染を防ぎ、安定且つ良好な電気特性を実現する。
【0015】
本明細書で開示する発明の第1の構成は、
基板上にゲート配線と、
前記ゲート配線に接するゲート絶縁膜と、
前記ゲート絶縁膜上に接する活性層と、
前記活性層上に接する保護膜とを有し、
前記保護膜は、前記活性層を構成するソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域の間に形成されたチャネル形成領域の少なくとも一部を覆うことを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【0016】
上記構成において、前記活性層の端面と前記保護膜の端面は、一致していることを特徴としている。
【0017】
また、上記構成において、前記活性層と前記保護膜は、同一パターン形状を有していることを特徴としている。
【0018】
また、上記構成において、前記活性層は、半導体膜に赤外光または紫外光を照射することにより形成する工程を少なくとも経て形成された結晶性半導体膜であることを特徴としている。
【0019】
また、上記構成において、前記活性層は、前記保護膜を介して赤外光または紫外光を照射することにより半導体膜を結晶化する工程を少なくとも経て形成された結晶性半導体膜であることを特徴としている。
【0020】
また、前記ゲート絶縁膜、前記半導体膜、及び前記保護膜は、順次大気にふれることなく積層形成する工程を少なくとも経て形成されたことを特徴としている。
【0021】
また、前記積層形成する工程において、前記ゲート絶縁膜、前記半導体膜、及び保護膜は、互いに異なるチャンバーを用いて形成されたことを特徴としている。
【0022】
また、前記積層形成する工程において、前記ゲート絶縁膜及び前記保護膜は、第1のチャンバーを用いて形成され、
前記半導体膜は、第2のチャンバーを用いて形成されたことを特徴としている。
【0023】
上記各構成において、前記ゲート絶縁膜と前記チャネル形成領域との界面、または前記保護膜と前記チャネル形成領域との界面におけるボロンの濃度が3×1017atoms /cm3 以下であることを特徴としている。
【0024】
また、上記各構成において、前記ゲート絶縁膜と前記チャネル形成領域との界面付近、または前記保護膜と前記チャネル形成領域との界面における酸素の濃度が2×1019atoms /cm3 以下であることを特徴としている。
【0025】
また、上記各構成において、前記ゲート絶縁膜と前記チャネル形成領域との界面、または前記保護膜と前記チャネル形成領域との界面における炭素または窒素の濃度が5×1018atoms /cm3 以下であることを特徴としている。
【0026】
また、上記各構成において、前記ゲート配線は、単層構造または積層構造であり、アルミニウム、タンタル、モリブデン、チタン、クロム、シリコンから選ばれた一種の元素、または複数種の元素の化合物を主成分とする材料からなることを特徴としている。
【0027】
また、上記各構成において、前記保護膜の膜厚は、5〜50nmであることを特徴としている。
【0028】
なお、本明細書において「半導体膜」とは、代表的には非晶質を有する半導体膜であり、例えば非晶質半導体膜(非晶質珪素膜等)、微結晶を有する非晶質半導体膜、微結晶半導体膜を指し、これら半導体膜は、Si膜、Ge膜、化合物半導体膜〔例えば、SiX Ge 1-X(0<X<1)で示される非晶質シリコンゲルマニウム膜等〕)からなる膜である。この半導体膜は公知の技術、例えば減圧CVD法、熱CVD法、PCVD法等を用いて成膜できる。
【0029】
なお、本明細書において「結晶性半導体膜」とは、単結晶半導体膜、結晶粒界を含む半導体膜(多結晶半導体膜及び微結晶半導体膜を含む)を指し、全域に渡って非晶質状態である半導体(非晶質半導体膜)との区別を明確にしている。勿論、本明細書において「半導体膜」と記載されていれば、結晶性半導体膜以外に非晶質半導体膜も含まれることは言うまでもない。
【0030】
また、本明細書において「半導体素子」とは、スイッチング素子やメモリ素子、例えば薄膜トランジスタ(TFT)や薄膜ダイオード(TFD)等を指している。
【0031】
また、本発明は、保護膜上にマスク(レジストマスク等)を形成することによって、LDD領域を形成し、その後パターニングすることを一つの特徴としている。
【0032】
また、本発明の半導体装置を作製する第1の作製方法の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜とを順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記結晶性半導体膜及び前記絶縁膜をパターニングして、保護膜と、前記保護膜と端面が一致する活性層とを形成する第3工程と、
前記活性層のチャネル形成領域となるべき領域をマスクで覆い、前記保護膜を介してN型またはP型の導電型を付与する不純物元素の添加を行う第4工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【0033】
また、本発明の半導体装置を作製する第2の作製方法の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜とを順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記結晶性半導体膜のチャネル形成領域となる領域をマスクで覆い、前記絶縁膜を介してN型またはP型の導電型を付与する不純物元素の添加を行う第3工程と、
前記絶縁膜をパターニングして保護膜を形成する第4工程と、
前記結晶性半導体膜をパターニングして、前記保護膜と端面が一致する活性層を形成する第5工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【0034】
また、本発明の半導体装置を作製する第3の作製方法の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜とを順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記結晶性半導体膜及び前記絶縁膜をパターニングして、保護膜と、前記保護膜と端面が一致する活性層とを形成する第3工程と、
前記活性層のチャネル形成領域となる領域を第1のマスクで覆い、前記保護膜を介してN型またはP型の導電型を付与する不純物元素の添加を行う第4工程と、第2のマスクを用いて前記活性層のソース領域またはドレイン領域となる領域にN型またはP型の導電型を付与する不純物元素の添加を行う第5工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【0035】
また、本発明の半導体装置を作製する第4の作製方法の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜とを順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記結晶性半導体膜及び前記絶縁膜をパターニングして、保護膜と、前記保護膜と端面が一致する活性層とを形成する第3工程と、
前記活性層のチャネル形成領域となる領域を第1のマスクで覆い、前記保護膜を介してN型またはP型の導電型を付与する不純物元素の添加を行う第4工程と、第2のマスクを用いて前記活性層のソース領域またはドレイン領域となる領域にN型またはP型の導電型を付与する不純物元素の添加を行う第5工程と、
前記第1のマスクと前記第2のマスクとを同時に除去する第6工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【0036】
また、本発明の半導体装置を作製する第5の作製方法の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜とを順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記結晶性半導体膜のチャネル形成領域となる領域を第1のマスクで覆い、前記絶縁膜を介してN型またはP型の導電型を付与する不純物元素の添加を行う第3工程と、
第2のマスクを用いて前記結晶性半導体膜のソース領域またはドレイン領域となる領域にN型またはP型の導電型を付与する不純物元素の添加を行う第4工程と、
前記絶縁膜をパターニングして保護膜を形成する第5工程と、
前記結晶性半導体膜をパターニングして前記保護膜と端面が一致する活性層を形成する第6工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【0037】
また、本発明の半導体装置を作製する第6の作製方法の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜とを順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記結晶性半導体膜のチャネル形成領域となる領域を第1のマスクで覆い、前記絶縁膜を介してN型またはP型の導電型を付与する不純物元素の添加を行う第3工程と、
第2のマスクを用いて前記結晶性半導体膜のソース領域またはドレイン領域となる領域にN型またはP型の導電型を付与する不純物元素の添加を行う第4工程と、
前記第1のマスクと前記第2のマスクとを同時に除去する第5工程と、
前記絶縁膜をパターニングして、保護膜を形成する第6工程と、
前記結晶性半導体膜をパターニングして、前記保護膜と端面が一致する活性層を形成する第7工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【0038】
また、上記第3乃至第6の作製方法の構成において、前記第1のマスクは、前記基板の裏面から光を照射して形成されたレジストマスクであることを特徴としている。
【0039】
また、上記各作製方法の構成において、前記ゲート絶縁膜、前記半導体膜、及び前記保護膜は、互いに異なるチャンバーを用いて形成することを特徴としている。
【0040】
また、上記各作製方法の構成において、前記ゲート絶縁膜及び前記保護膜は、第1のチャンバーを用いて形成し、前記半導体膜は、第2のチャンバーを用いて形成することを特徴としている。
【0041】
また、上記各作製方法の構成において、前記ゲート絶縁膜として窒化シリコン膜をいずれかの層に含む積層膜を形成する工程を有することを特徴としている。
【0042】
また、上記各作製方法の構成において、前記ゲート絶縁膜としてBCB(ベンゾシクロブテン)をいずれかの層に含む積層膜を形成する工程を有することを特徴としている。
【0043】
【発明の実施の形態】
本願発明の実施形態について以下に示す実施例でもって詳細な説明を行うこととする。
【0044】
【実施例】
以下に本発明の実施例を説明するが、特にこれらの実施例に限定されないことは勿論である。
【0045】
〔実施例1〕 本実施例では本願発明を用いて逆スタガ型TFTを作製する場合の例について説明する。なお、本実施例ではNチャネル型TFTとPチャネル型TFTで構成されたCMOS回路を用いて説明を行う。
【0046】
本発明の半導体装置およびその作製方法の実施形態を示す簡略断面図である図1〜図4を用いて簡略に説明する。
【0047】
まず、基板100を用意する。基板100としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板、セラミック基板、ステンレス基板、金属(タンタル、タングステン、モリブデン等)基板、半導体基板、プラスチック基板(ポリエチレンテレフタレート基板)等を用いることができる。本実施例においては基板100としてガラス基板(コーニング1737;歪点667℃)を用いた。
【0048】
次に、基板100上に下地膜101を形成する。下地膜101としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜(SiOX Ny )、または、これらの積層膜等を用いることができる。下地膜101としては、200〜500nmの膜厚範囲で用いることができる。本実施例では、下地膜101として窒化珪素膜を300nmの膜厚で成膜し、ガラス基板からの汚染物質の拡散を防止した。なお、下地膜を設けなくとも本発明を実施することは可能であるが、TFT特性を良好なものとするためには、下地膜を設けることが好ましい。
【0049】
次いで、単層構造または積層構造を有するゲート配線102を形成する。(図1(A))ゲート配線102としては、導電性材料または半導体材料、例えば、アルミニウム(Al)、タンタル(Ta)、ニオブ(Nb)、ハフニウム(Hf)、ジルコニウム(Zr)、チタン(Ti)、クロム(Cr)、シリコン(Si)、シリサイド等を主成分とする層を少なくとも一層有する構造とする。ゲート配線102としては、10〜1000nm(好ましくは30〜300nm)の膜厚範囲で用いることができる。本実施例では、ゲート配線102として、簡略化のため図示しないが窒化タンタル膜でタンタル膜を挟んだ積層構造とした。タンタルはシリコンと仕事関数が近いため、TFTのしきい値のシフトが少なく好ましい材料の一つである。なお、ゲート配線を保護するために陽極酸化膜または酸化膜を形成する工程を加えてもよい。また、作製工程中、基板やゲート配線から不純物がゲート絶縁膜へ拡散するのを防ぐためにゲート配線及び基板を覆う絶縁膜を形成する工程を加えてもよい。
【0050】
次に、ゲート絶縁膜103、半導体膜104、絶縁膜105を順次大気開放しないで積層形成する。この時、形成手段としてはプラズマCVD法、スパッタ法等のいずれの手段を用いてもよいが、大気にさらさないようにすることで、いずれの層の界面にも大気からの汚染物質が付着しないようにすることが重要である。本実施例では、ゲート絶縁膜の形成専用のチャンバーと、半導体膜の形成専用のチャンバーと、絶縁膜の形成専用のチャンバーとを備えたマルチチャンバー(図13に示す装置)を用いて、高真空を保ったまま、各チャンバーを移動させることにより積層形成させる。
【0051】
図13に本実施例で示す装置(連続成膜システム)の上面から見た概要を示す。図13において、12〜16が気密性を有するチャンバーである。各チャンバーには、真空排気ポンプ、不活性ガス導入系が配置されている。
【0052】
12、13で示されるチャンバーは、試料(処理基板)10をシステムに搬入するためのロードロック室である。14は、ゲート絶縁膜(酸化窒化珪素膜)103を成膜するための第1のチャンバーである。15は、半導体膜(非晶質珪素膜)104を成膜するための第2のチャンバーである。16は、絶縁膜(酸化窒化珪素膜)105を成膜するための第3のチャンバーである。また、11は、各チャンバーに対して共通に配置された試料の共通室である。
【0053】
以下に動作の一例を示す。
【0054】
最初、全てのチャンバーは、一度高真空状態に真空引きされた後、更に不活性ガス、ここでは窒素によりパージされている状態(常圧)とする。また、全てのゲートバルブを閉鎖した状態とする。
【0055】
まず、処理基板は多数枚が収納されたカセット34ごとロードロック室13に搬入される。カセットの搬入後、図示しないロードロック室の扉を閉鎖する。この状態において、ゲート弁23を開け、カセットから処理基板10を1枚取り出し、ロボットアーム31によって共通室11に取り出す。この際、共通室において基板の位置合わせが行われる。
【0056】
ここでゲート弁23を閉鎖し、ついでゲート弁24を開ける。そして第1のチャンバー14へ処理基板10を移送する。第1のチャンバー内では150℃〜300℃の温度で成膜処理を行い、ゲート絶縁膜103を得る。なお、ゲート絶縁膜103としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜(SiOX Ny )、またはこれらの積層膜等を100〜400nm(代表的には150〜250nm)の膜厚範囲で使用することができる。本実施例では単層の絶縁膜をゲート絶縁膜として採用しているが、二層または三層以上の積層構造としてもよい。
【0057】
ゲート絶縁膜成膜終了後、処理基板10はロボットアーム31によって共通室に引き出され、第2のチャンバー15に移送される。第2のチャンバー内では第1のチャンバーと同様に150℃〜300℃の温度で成膜処理を行ない、半導体膜104を得る。また、半導体膜104としては、非晶質珪素膜、微結晶を有する非晶質半導体膜、微結晶半導体膜、非晶質ゲルマニウム膜、SiX Ge 1-X(0<X<1)で示される非晶質シリコンゲルマニウム膜、またはこれらの積層膜を20〜70nm(代表的には40〜50nm)の膜厚範囲で用いることができる。
【0058】
なお、半導体膜104の形成温度を350℃〜500℃(代表的には、450℃)として、半導体膜の膜中における水素濃度を低減させる熱処理を省略する構成としてもよい。
【0059】
また、形成温度を80℃〜300℃、好ましくは、140〜200℃とし、水素で希釈したシランガス(SiH4 :H2 =1:10〜100)を反応ガスとし、ガス圧を0.1〜10Torr、放電電力を10〜300mW/cm2 とすることで形成される微結晶半導体膜は、膜中における水素濃度が低いため、半導体膜として用いれば、水素濃度を低減させる熱処理を省略することができる。
【0060】
半導体膜成膜終了後、処理基板10はロボットアーム31によって共通室に引き出され、第3のチャンバー16に移送される。第3のチャンバー内では第1のチャンバーと同様に150℃〜300℃の温度で成膜処理が行われ、絶縁膜105を得る。絶縁膜105としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜(SiOX Ny で示される)、またはこれらの積層膜を5〜50nm(代表的には10〜20nm)の膜厚範囲で用いることができる。この絶縁膜105は、大気に含まれる不純物による汚染から半導体膜104の表面を保護するために設けられている。また、絶縁膜105は、レジストとの密着性に優れているため、後にレジストマスクを形成する上で好ましい。
【0061】
このようにして三層が連続成膜された被処理基板はロボットアームによって、ロードロック室12に移送され、カセット33に収納される。
【0062】
このように本実施例では、図13に示す装置を用いて絶縁膜成膜時に生じる汚染(主に酸素による結晶化の阻害)を防ぐために互いに異なるチャンバーで積層形成した。なお、図13に示した装置は一例にすぎないことは言うまでもない。
【0063】
本実施例では、ゲート絶縁膜103として膜厚125nmの窒化酸化珪素膜、半導体膜104として膜厚50nmの非晶質珪素膜、絶縁膜105として15nmの窒化酸化珪素膜を積層形成した。(図1(B))勿論、それぞれの膜厚は本実施例に限定されることはなく、実施者が適宜決定すればよい。また、同一チャンバーで反応ガスを入れ換えることにより積層形成する構成としてもよい。
【0064】
こうして図1(B)の状態が得られたら、半導体膜104に対して赤外光または紫外光の照射による結晶化(以下、レーザー結晶化と呼ぶ)を行う。結晶化技術として紫外光を用いる場合はエキシマレーザー光または紫外光ランプから発生する強光を用いればよく、赤外光を用いる場合は赤外線レーザー光または赤外線ランプから発生する強光を用いればよい。本実施例ではエキシマレーザー光を線状にビーム形成して照射した。なお、照射条件としては、パルス周波数が150Hz、オーバーラップ率は80〜98%、本実施例では96%、レーザーエネルギー密度は100〜500mJ/cm2、好ましくは150〜200mJ/cm2であり本実施例では175mJ/cm2とした。なお、レーザー結晶化の条件(レーザー光の波長、オーバーラップ率、照射強度、パルス幅、繰り返し周波数、照射時間等)は、絶縁膜105の膜厚、半導体膜104の膜厚、基板温度等を考慮して実施者が適宜決定すればよい。また、レーザー結晶化の条件によっては、半導体膜が溶融状態を経過して結晶化する場合や、半導体膜が溶融せずに固相状態、もしくは固相と液相の中間状態で結晶化する場合がある。また、レーザー光を一定速度で連続的に移動させ、オーバーラップ率の±10%の範囲で、レーザー光が照射される何処の領域でも一定とした。
【0065】
この工程により半導体膜104は結晶化され、結晶性半導体膜(結晶を含む半導体膜)106に変化する。(図1(C))本実施例において結晶性半導体膜とは多結晶珪素膜である。この工程において、レーザー光の照射は絶縁膜105の上から行われるので半導体膜中に大気からの汚染物質が混入するおそれがない。即ち、半導体膜の界面の洗浄性を保ったまま、半導体膜の結晶化を行うことができる。
【0066】
なお、図1(C)の工程後、しきい値制御をするために不純物の添加を行ない、チャネル形成領域となる領域に保護膜を介して不純物を添加する工程を加えてもよい。
【0067】
次に裏面からの露光によって、ゲート配線の上方の絶縁膜105に接して第1のマスク(第1のレジストマスク)109を形成した。マスクの材料としては、ポジ型またはネガ型の光感光性有機材料(例えばレジスト材料)、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜(SiOX Ny で示される)を用いることができる。裏面からの露光によるレジストマスクの形成はフォトマスクを必要としないため、製造マスク数を低減することができる。実際には、第1のレジストマスクの幅が光の回り込みによって、わずかにゲート配線の幅より小さくなることがあるが、簡略化するため図示しない。
【0068】
なお、本明細書では、基板面に垂直な面で基板100を切断した場合、基板から遠ざかる方向を上方とし、基板に近づく方向を下方としている。
【0069】
次に、この第1のマスク109を用い、絶縁膜105を介して第1の不純物の添加を行い、低濃度不純物領域(n- 型領域)110を形成した。(図1(D))本実施例では、N型の導電性を付与する不純物としてリン元素を用い、110で示されるn- 型領域のリン濃度が、SIMS分析で1×1015〜1×1017atoms /cm3 になるように調節した。
【0070】
次いで、Nチャネル型TFTの第1のマスクを覆って形成した第2のマスク(第2のレジストマスク)112を用い、保護膜108を介して第2の不純物の添加を行い、高濃度不純物領域(n+ 型領域)201を形成した。(図2(A))本実施例では、201で示されるn+ 型領域のリン濃度が、SIMS分析で1×1020〜8×1021atoms /cm3 になるように調節した。
【0071】
上記第1及び第2の不純物の添加工程によりLDD構造が形成される。第2のマスク112の形状により、n- 型領域とn+ 型領域の境界が決定される。なお、Nチャネル型TFTにおいて、n+ 型領域201はソース領域またはドレイン領域となり、n- 型領域は低濃度不純物領域114となる。
【0072】
次にNチャネル型TFTを第3のマスク(第3のレジストマスク)115で覆い、保護膜108を介して第3の不純物の添加を行い、高濃度不純物領域(P型領域)202を形成した。(図2(B))本実施例では、P型の導電性を付与する不純物としてボロン元素を用い、ボロンのドーズ量は、P型領域のボロンイオンの濃度がn+ 型領域に添加されるリンイオンの濃度の1.3〜2倍程度になるようにする。
【0073】
Pチャネル型TFTにおいて、P型領域202はソース領域、またはドレイン領域となる。また、リンイオン、ボロンイオンが注入されなかった領域が後にキャリアの移動経路となる真性または実質的に真性なチャネル形成領域111となる。
【0074】
なお、本明細書中で真性とは、シリコンのフェルミレベルを変化させうる不純物を一切含まない領域を指し、実質的に真性な領域とは、電子と正孔が完全に釣り合って導電型を相殺させた領域、即ち、しきい値制御が可能な濃度範囲(SIMS分析で1×1015〜1×1017atoms /cm3 )でN型またはP型を付与する不純物を含む領域、または意図的に逆の導電型不純物を添加することにより導電型を相殺させた領域を示す。
【0075】
上記第1〜3の不純物の添加は、イオン注入法、プラズマドーピング法、レーザードーピング法等の公知の手段を用いればよい。ただし、保護膜108を通り抜けて不純物イオンが活性層の所定の領域に所望の量添加されるようにドーピング条件、ドーズ量、加速電圧等を調節する。
【0076】
また、上記第1〜第3の不純物の添加工程においては絶縁膜105の上から不純物の注入が行われるので、活性層中に大気からの汚染物質、特にボロンが混入するおそれがない。従って、活性層中の不純物の濃度を制御できるため、しきい値のバラツキを抑えることができる。
【0077】
また、上記第1〜第3のレジストマスクのパターンを実施者が適宜設定することにより所望の幅を有するn- 型領域、n+ 型領域、P型領域、及びチャネル形成領域を得ることが比較的容易にできる。また、第1〜第3のマスク形成順序及びドーピング順序を変更し、n- 型領域、n+ 型領域、P型領域を形成する順序を実施者が適宜設定することも可能である。
【0078】
こうして、ソース領域またはドレイン領域となる高濃度不純物領域201及び202、低濃度不純物領域114を形成した後、第1〜第3のレジストマスクを同時または複数回に分けて除去した。同一材料であるため同時に除去しやすく、製造時間の短縮を図ることができる。(図2(C))このレジスト除去工程において、絶縁膜105がエッチングストッパーとなる。また、このレジスト除去工程においても絶縁膜(保護膜)が形成されているため結晶性半導体膜、特にチャネル形成領域111に汚染物質が混入しない。
【0079】
次に、ソース領域およびドレイン領域における不純物の活性化効果、またはドーピング工程で損傷した活性層の結晶構造の回復効果を得るための公知の技術、例えば熱アニールまたはレーザーアニールを行う。
【0080】
次に、同一マスクを用いて、結晶性珪素膜及び絶縁膜105にパターニングを施し、活性層(n- 型領域114、n+ 型領域113、P型領域116、及びチャネル形成領域111からなる)、保護膜108を形成した。(図2(D))このように可能な限り、結晶性珪素膜を絶縁膜105で覆ったままの状態を維持して大気の汚染から保護した。加えて、活性層107の側面を保護するための絶縁膜の形成を行ってもよい。また、同一マスクを用いてゲート絶縁膜を選択的に除去してもよい。また、不純物領域の添加工程前に、パターニングをする構成としてもよい。
【0081】
最後に、層間絶縁膜117を成膜し、ソース領域、ドレイン領域上を露出させるコンタクトホールを形成した後、金属膜を形成し、これをパターニングして、ソース領域、ドレイン領域と接触する金属配線118〜120を形成する。(図2(E))こうして、本発明の実施の形態におけるNチャネル型TFTとPチャネル型TFTで構成されたCMOS回路の作製を完了する。
【0082】
図13に示した装置を用いることにより、ゲート絶縁膜と前記チャネル形成領域との界面、または前記保護膜と前記チャネル形成領域との界面における酸素の濃度を2×1019atoms /cm3 以下、炭素、窒素の濃度を5×1018atoms /cm3 以下とすることができた。
【0083】
上記作製工程を用いた半導体素子からなる半導体回路を備えた半導体装置について、図3を用いてその構造の一例を説明する。なお、本発明にかかる半導体装置は、同一基板上に周辺駆動回路部と画素マトリクス回路部とを備えている。本実施例では図示を容易にするため、同一基板上に周辺駆動回路部の一部を構成するCMOS回路と、画素マトリクス回路部の一部を構成する画素TFT(Nチャネル型TFT)とが示されている。
【0084】
また、図4(A)及び図4(B)は図3の上面図に相当する図であり、図4(A)及び図4(B)において、一点鎖線A−A’で切断した部分が、図3の画素マトリクス回路の断面構造に相当し、一点鎖線B−B’で切断した部分が、図3のCMOS回路の断面構造に相当する。また、図3及び図4に使われている符号は図1または図2と同一である。
【0085】
図3において、いずれのTFT(薄膜トランジスタ)も基板100上に設けられた下地膜101に形成される。CMOS回路のPチャネル型TFTの場合には、下地膜上にゲート配線102が形成され、その上にゲート絶縁膜103が設けられている。ゲート絶縁膜上には、活性層としてP型領域116(ソース領域又はドレイン領域)とチャネル形成領域111とが形成される。なお、活性層は同形状を有する保護膜108で保護される。保護膜108の上を覆う第1の層間絶縁膜117にコンタクトホールが形成され、P型領域116に配線118、119が接続され、さらにその上に第2の層間絶縁膜123が形成され、配線118に引き出し配線124が接続されて、その上を覆って第3の層間絶縁膜127が形成される。
【0086】
一方、Nチャネル型のTFTは、活性層としてn+ 型領域113(ソース領域又はドレイン領域)と、チャネル形成領域111と、前記n+ 型領域とチャネル形成領域の間にn- 型領域114が形成される。n+ 型領域113には配線119、120が形成され、さらに配線120には引き出し配線125が接続される。活性層以外の部分は、上記Pチャネル型TFTと概略同一構造である。
【0087】
画素マトリクス回路に形成されたNチャネル型TFTについては、第1の層間絶縁膜117を形成する部分まで、CMOS回路のNチャネル型TFTと同一構造である。そして、n+ 型領域129には配線121、122が接続され、その上に第2の層間絶縁膜123と、ブラックマスク126とが形成される。このブラックマスクは画素TFTを覆い、且つ配線122と補助容量を形成している。さらに、その上に第3の層間絶縁膜127が形成され、ITO、SnO2 等の透明導電膜からなる画素電極128が接続される。本実施例では一例として透過型のLCDを作製したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加/削除を適宜行えば反射型のLCDを作製することが可能である。
【0088】
なお、本実施例では、画素マトリクス回路の画素TFTのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【0089】
〔実施例2〕 本実施例は、実施例1とは異なる方法により結晶性珪素膜を得る例である。本実施例では、珪素の結晶化を助長する触媒元素を利用して、レーザービーム形状を長方形または正方形に成形し、一度の照射で数cm2 〜数百cm2 の領域に均一なレーザー結晶化処理により結晶性珪素膜を得る方法に関する。基本的な構成は実施例1とほぼ同様であるので、相違点のみに着目して説明する。
【0090】
本実施例では、図1(C)の工程においてエキシマレーザー光を面状に加工して照射する。レーザー光を面状に加工する場合は数十cm2 程度(好ましくは10cm2 以上)の面積を一括照射できる様にレーザー光を加工する必要がある。そして照射面全体を所望のレーザーエネルギー密度でアニールするためには、トータルエネルギーが5J以上、好ましくは10J以上の出力のレーザー装置を用いる。
【0091】
その場合、エネルギー密度は100〜800mJ/cm2とし、出力パルス幅は100nsec以上、好ましくは200nsec〜1msecとすることが好ましい。200nsec〜1msecというパルス幅を実現するにはレーザー装置を複数台連結し、各レーザー装置の同期をずらすことで複数パルスの混合した状態を作れば良い。
【0092】
本実施例の様な面状のビーム形状を有するレーザー光を照射することにより大面積に均一なレーザー照射を行うことが可能である。即ち、活性層の結晶性(結晶粒径や欠陥密度等を含む)が均質なものとなり、TFT間の電気特性のばらつきを低減することができる。
【0093】
なお、本実施例は実施例1との組み合わせが容易であり、その組み合わせ方は自由である。
【0094】
〔実施例3〕 本実施例では実施例1と異なる構造のTFTを作製した場合の例について図5を用いて説明する。また、図5の上面図は符号は異なるものの図4とほぼ同一である。
【0095】
本実施例では基板500としてガラス基板、下地膜501として酸化窒化シリコン(SiOxNyで示される)、ゲート配線502としてタンタル膜を形成する。
【0096】
次に、第1絶縁膜503としてBCB(ベンゾシクロブテン)膜を100nm〜1μm (好ましくは500〜800nm)の厚さで形成する。この工程ではゲート配線502による段差を完全に平坦化する程度の膜厚が必要である。BCB膜の平坦化効果は大きいので、さほど膜厚を厚くしなくても十分な平坦化が可能である。
【0097】
第1絶縁膜503を形成したら、次に第2絶縁膜(窒化酸化シリコン膜)504、半導体膜(微結晶シリコン膜)、保護膜509となる絶縁膜(窒化酸化シリコン膜)を順次大気開放しないで積層形成する。微結晶シリコン膜は、形成温度を80℃〜300℃、好ましくは、140〜200℃とし、水素で希釈したシランガス(SiH4 :H2 =1:10〜100)を反応ガスとし、ガス圧を0.1〜10Torr、放電電力を10〜300mW/cm2 とすることで形成される。微結晶シリコン膜は、膜中における水素濃度が低いため、半導体膜として用いれば、水素濃度を低減させる熱処理を省略することができる。本実施例では、第2の絶縁膜の形成専用のチャンバーと、半導体膜の形成専用のチャンバーと、保護膜の形成専用のチャンバーとを用意し、高真空を保ったまま、各チャンバーを移動することにより連続的に成膜した。こうして連続成膜された絶縁膜及び半導体膜は平坦面上に形成されるため全て平坦である。
【0098】
次に、保護膜の上からエキシマレーザー光を照射することによって、半導体膜が結晶を含む半導体膜(多結晶シリコン膜)に変化する。このレーザー結晶化工程の条件は実施例1と同様で良い。この時、半導体膜が平坦であるので結晶粒径の均一な多結晶シリコン膜が得られる。また、レーザー光の照射に代えて強光の照射、例えばRTA、RTPを用いてもよい。
【0099】
以上の様に、第1絶縁膜503として平坦化に有利なBCB膜を用いることで平坦面を有する半導体膜を得ることができる。そのため、半導体膜の全域に渡って均一な結晶性を確保することができる。
【0100】
以降の工程は実施例1に従えば図5で得られる半導体装置が完成する。
【0101】
図5においては、いずれのTFT(薄膜トランジスタ)も基板500上に設けられた下地膜501に形成される。CMOS回路のPチャネル型TFTの場合には、下地膜上にゲート配線502が形成され、その上にBCBからなる第1絶縁膜503、第2絶縁膜504が設けられている。第2絶縁膜上には、活性層としてP型領域508(ソース領域又はドレイン領域)とチャネル形成領域505とが形成される。なお、活性層は同形状を有する保護膜509で保護される。保護膜509の上を覆う第1の層間絶縁膜510にコンタクトホールが形成され、P型領域508に配線511、512が接続され、さらにその上に第2の層間絶縁膜516が形成され、配線511に引き出し配線517が接続されて、その上を覆って第3の層間絶縁膜520が形成される。
【0102】
一方、Nチャネル型のTFTは、活性層としてn+ 型領域507(ソース領域又はドレイン領域)と、チャネル形成領域505と、前記n+ 型領域とチャネル形成領域の間にn- 型領域506が形成される。n+ 型領域507には配線512、513が形成され、さらに配線513には引き出し配線518が接続される。活性層以外の部分は、上記Pチャネル型TFTと概略同一構造である。
【0103】
画素マトリクス回路に形成されたNチャネル型TFTについては、第1の層間絶縁膜510を形成する部分まで、CMOS回路のNチャネル型TFTと同一構造である。そして、n+ 型領域507には配線514、515が接続され、その上に第2の層間絶縁膜516と、ブラックマスク519とが形成される。このブラックマスクは画素TFTを覆い、且つ配線515と補助容量を形成している。さらに、その上に第3の層間絶縁膜520が形成され、ITO等の透明導電膜からなる画素電極521が接続される。
【0104】
本実施例を実施して作製されたTFTは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例1、実施例2と組み合わせることは可能である。
【0105】
〔実施例4〕 本実施例では実施例1と異なる構造のTFTを作製した場合の例について図6を用いて説明する。なお、CMOS回路における構成は実施例1とほぼ同一であるので、相違点のみに着目して説明する。また、図6に使われている符号は図1または図2と同一である。また、図6の上面図は図4に相当する。
【0106】
本実施例は、基板100としてガラス基板、下地膜101として酸化窒化珪素膜(SiOxNyで示される)、ゲート配線102を形成する工程までは、実施例1と同一である。
【0107】
次いで、本実施例では、画素マトリクス回路において、選択的に第1絶縁膜132を形成する。
【0108】
その後、実施例1と同様に第2絶縁膜(実施例1ではゲート絶縁膜に相当する)103、半導体膜104、絶縁膜105を順次大気開放しないで積層形成する。本実施例では、同一チャンバー内で高真空を保ったまま、第2絶縁膜103として膜厚10〜100nmの窒化酸化珪素膜、半導体膜104として膜厚50nmの非晶質珪素膜、絶縁膜105として15nmの窒化酸化珪素膜を積層形成した。勿論、それぞれの膜厚は本実施例に限定されることはなく、実施者が適宜決定すればよい。本実施例では、画素マトリクス回路において、ゲート絶縁膜(第1絶縁膜132及び第2絶縁膜103)の総膜厚が100〜300nmになるように形成した。
【0109】
また、本実施例のように同一チャンバー内で連続成膜を行う場合には、半導体膜を成膜する前に被膜形成面条を活性水素または水素化合物によって汚染物、特に酸素を減少させる。半導体膜中に含まれる酸素は結晶化を阻害する。ここでは、NH3 、H2 、Ar、He等の反応ガスを用いたプラズマ処理により生じる活性水素または水素化合物によって、チャンバー内壁および電極に付着すしている酸素をOH基にして脱ガスを行い、前記半導体膜の成膜工程での酸素の混入を防いだ。さらに同一チャンバー内で高真空を保ったまま各膜の成膜温度を同一(±50℃)、同一圧力(±20%)とすることが好ましい。
【0110】
以降の工程は実施例1に従えば図6で得られる半導体装置が完成する。
【0111】
図6においては、CMOS回路における構成は実施例1の図3とほぼ同一であるので省略する。画素マトリクス回路に形成されたNチャネル型TFTについては、ゲート絶縁膜が二層構造(第1絶縁膜132と第2絶縁膜103)となっている部分以外は、実施例1の図3とほぼ同一である。このように選択的にゲート絶縁膜の膜厚を厚くすることで、高耐圧が要求される回路(画素マトリクス回路、バッファ回路等)においての信頼性を向上させた。
【0112】
本実施例を実施して作製されたTFTは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例1乃至3のいずれか一と組み合わせることは可能である。
【0113】
〔実施例5〕 本実施例では実施例1と異なる構造のTFTを作製した場合の例について図7を用いて説明する。なお、CMOS回路における構成の相違点はゲート絶縁膜が二層構造である点のみで、実施例1とほぼ同一である。また、図7に使われている符号は図1または図2と同一である。また、図7の上面図は図4に相当する。
【0114】
本実施例は、基板100としてガラス基板、下地膜101として酸化窒化珪素膜(SiOxNyで示される)、ゲート配線102を形成する工程までは、実施例1と同一である。
【0115】
次いで、本実施例では、窒化珪素膜からなる第1絶縁膜133を全面に形成した後、画素マトリクス回路において、選択的に第2絶縁膜134を形成する。
【0116】
その後、実施例1と同様に第3絶縁膜(実施例1ではゲート絶縁膜に相当する)103、半導体膜、絶縁膜を順次大気開放しないで積層形成する。本実施例では、図13に示した装置を用いて、第3絶縁膜103として膜厚10〜100nmの窒化酸化珪素膜、半導体膜として膜厚50nmの非晶質珪素膜、絶縁膜として15nmの窒化酸化珪素膜を積層形成した。勿論、それぞれの膜厚は本実施例に限定されることはなく、実施者が適宜決定すればよい。本実施例では、画素マトリクス回路において、ゲート絶縁膜(第1絶縁膜133、第2絶縁膜134及び第3絶縁膜103)の総膜厚が100〜300nmになるように形成した。
【0117】
以降の工程は実施例1に従えば図7で得られる半導体装置が完成する。
【0118】
図7においては、ゲート絶縁膜が二層構造(第1絶縁膜133と第3絶縁膜103)となっている部分以外、CMOS回路における構成は実施例1の図3とほぼ同一であるので省略する。画素マトリクス回路に形成されたNチャネル型TFTについては、ゲート絶縁膜が三層構造(第1絶縁膜133と第2絶縁膜134と第3絶縁膜103)となっている部分以外は、実施例1の図3とほぼ同一である。このように選択的にゲート絶縁膜の膜厚を厚くすることで、高耐圧が要求される回路(画素マトリクス回路、バッファ回路等)においての信頼性を向上させた。
【0119】
本実施例を実施して作製されたTFTは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例1乃至3のいずれか一と組み合わせることは可能である。
【0120】
〔実施例6〕 本実施例では実施例1と異なるLDD構造のTFTを作製した場合の例について図8、図9を用いて説明する。なお、本実施例は、実施例1とは図1(C)の工程までは同一であり、図1(C)に相当する図を図8(A)に示した。また、図8、図9に使われている符号は図1または図3と同一である。また、図9の上面図は符号は異なるものの図4とほぼ同一である。
【0121】
本実施例は、図8(C)に示すように、ゲート配線の上方に低濃度不純物領域(n- 領域)614を形成することを特徴の一つとしている。
【0122】
本実施例は、図8(A)の状態までの工程は、実施例1と同じであるため、省略する。
【0123】
次に、実施例1と同様に、裏面からの露光によりゲート配線と形状がほぼ同一な第1のレジストマスク608を形成した後、不純物を添加して高濃度不純物領域(n+ 領域)610を形成する。(図8(B))
【0124】
次いで、第1のレジストマスク608を加工または除去後、ゲート配線よりも幅の小さい第2のレジストマスク612を形成した後、不純物を添加して低濃度不純物領域(n- 領域)614を形成する。本実施例では、通常のパターニング方法を用いてゲート配線よりも幅の小さい第2のレジストマスク612を形成した。このようにして、LDD構造を形成する。この時、高濃度不純物領域610にさらにリンが添加されて609で示される領域が形成される。同様に第2のマスクにもリン元素が添加される。(図8(C))
【0125】
第1のレジストマスク608又は第2のレジストマスク612を形成する方法としては、通常のパターニング方法による形成方法または、裏面からの光を故意にゲート配線の上方に回り込ませて露光する方法を用いることができる。
【0126】
次いで、Nチャネル型TFTを第3のレジストマスク615で覆い、絶縁膜105を介して第3の不純物の添加を行い、高濃度不純物領域(P型領域)617を形成した。(図8(D))本実施例では、P型の導電性を付与する不純物としてボロン元素を用い、ボロンのドーズ量は、P型領域617のボロンイオンの濃度がn+ 型領域に添加されるリンイオンの濃度の1.3〜2倍程度になるようにする。
【0127】
また、実施例1と同様に上記第1〜第3の不純物の添加工程においては絶縁膜105の上から不純物の注入が行われるので、活性層中に大気からの汚染物質、特にボロンが混入するおそれがない。従って、活性層中の不純物の濃度を制御できるため、しきい値のバラツキを抑えることができる。
【0128】
また、上記第1〜第3のレジストマスクのパターンを実施者が適宜設定することにより所望の幅を有するn- 型領域、n+ 型領域、P型領域、及びチャネル形成領域を得ることが比較的容易にできる。
【0129】
なお、裏面からの露光によるレジストマスクの形成方法を用いて第1のレジストマスク608及び第2のレジストマスク612を形成した場合は、セルフアラインでLDD構造が製造でき、製造マスク数を低減することができるため好ましい。
【0130】
こうして、低濃度不純物領域614がゲート配線102の上方にオーバーラップしているLDD構造を得た後、第1〜第3のレジストマスクを除去し、所望の形状にパターニングした。616で示した領域はP型領域、613で示した領域がn+ 型領域である。(図8(E))
【0131】
以降の工程は実施例1に従えば図9で得られる半導体装置が完成する。
【0132】
図9においては、低濃度不純物領域をゲート配線の上方にオーバーラップさせて形成した活性層の部分以外、実施例1の図3とほぼ同一であるので省略する。
【0133】
本実施例を実施して作製されたTFTは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例1乃至5のいずれか一と組み合わせることは可能である。
【0134】
また、本実施例においては、レジストマスク608を形成した後、高濃度不純物領域の形成を行い、その後レジストマスク612を形成し、低濃度不純物領域の形成を行う例を示したが、各不純物領域の形成順序は特に限定されない。例えば、レジストマスク612を形成した後、低濃度不純物領域の形成を行い、その後レジストマスク608を形成し、高濃度不純物領域の形成を行う工程としてもよい。また、結晶化直後にP型領域の形成の工程を行っても良い。
【0135】
また、本実施例においては、不純物領域の形成後に活性層のパターニングを行う例を示したが、特に限定されず、例えば、結晶化工程直後に半導体膜のパターニングを行う工程としてもよい。
【0136】
〔実施例7〕 図10で示すように、本実施例では、実施例1とは異なる方法により保護膜を形成した例を示す。
【0137】
図10(A)に示した工程は、実施例1の図1(A)に相当している。本実施例と実施例1の異なる点は、図10(B)に示すようにゲート絶縁膜103および半導体膜104を連続成膜した後、大気、酸素、または酸化性雰囲気下でのレーザー結晶化工程において、結晶性半導体膜を形成すると同時に表面に酸化膜を形成する点である。図10(B)の工程において、前記半導体膜を成膜する前に被膜形成面上を、活性水素または水素化合物によって汚染物を減少させる構成としてもよい。
【0138】
図10(C)で示したように大気、酸素、または酸化性雰囲気中で下記レーザー条件により形成された酸化膜105を保護膜として用いる。レーザー照射条件は、パルス周波数が150Hz、オーバーラップ率は80〜98%、本実施例では96%、レーザーエネルギー密度は100〜500mJ/cm2 、好ましくは280〜380mJ/cm2 であり、本実施例では350mJ/cm2 とした。なお、レーザー結晶化の条件(レーザー光の波長、オーバーラップ率、照射強度、パルス幅、繰り返し周波数、照射時間等)は、半導体膜104の膜厚、基板温度を考慮して実施者が適宜決定すればよい。また、結晶性珪素膜と比較して、この酸化膜はレジストとの密着性に優れているため好ましい。
【0139】
以降の工程は実施例1に従えば半導体装置が完成する。また、本実施例を実施例1乃至6のいずれか一と組み合わせることは可能である。
【0140】
〔実施例8〕 本実施例では、実施例1と異なる装置(図14)を用いて半導体装置を作製した例である。
【0141】
本実施例では、ゲート絶縁膜及び絶縁膜の形成専用の第1のチャンバー44と、半導体膜の形成専用の第2のチャンバー45とを備えた装置(図14に示す装置)を用いて、高真空を保ったまま、各チャンバーを移動させることにより積層形成させる。
【0142】
本実施例は、基板100としてガラス基板、下地膜101として酸化窒化珪素膜(SiOxNyで示される)、ゲート配線102を形成する工程までは、実施例1と同一である。次いで、図14で示す装置を用いて、三層(ゲート絶縁膜/半導体膜/絶縁膜)を積層形成する。
【0143】
まず、第1のチャンバー44で窒化酸化シリコン膜からなるゲート絶縁膜を成膜した後、第2のチャンバー45で半導体膜を成膜する。そして、再び第1のチャンバー44でゲート絶縁膜より薄い窒化酸化シリコン膜からなる絶縁膜(保護膜)を形成した。なお、本実施例においては前記半導体膜を成膜する前に被膜形成面上を、活性水素または水素化合物によって汚染物を減少させた。以降の工程は実施例1に従えば半導体装置が完成する。このように図14で示した装置を用いることで、図13で示した装置と比較してチャンバーが少なく、装置設備コストが低価格ですむため、生産性を向上させることができた。
【0144】
また、本実施例を実施例1乃至7と自由に組み合わせることは可能である。
【0145】
〔実施例9〕 本実施例では、実施例1とは異なるマスクを用いて半導体装置を作製した例である。基本的な構成は実施例1とほぼ同様であるので、相違点のみに着目して説明する。
【0146】
実施例1では、リン元素を添加する際、同じマスクを用いたためPチャネル型TFTのソース領域およびドレイン領域にも添加する構成としたが、本実施例では、リン元素の添加工程と、ボロン元素の添加工程を別々のマスクを用いて行った。即ち、本実施例では、リン元素を添加する際、Pチャネル型TFTをマスクで覆う構成とした。このため、実施例1のようにn+ 領域に添加されるリンイオンの濃度の1.3〜2倍程度になるようなボロンのドーズ量を添加する必要はなく、制御性よくPチャネル型TFTを作製することができた。
【0147】
また、本実施例は実施例1乃至8のいずれとも自由に組み合わせることが可能である。
【0148】
〔実施例10〕 本実施例では、本願発明によって作製された液晶表示装置の例を図11に示す。画素TFT(画素スイッチング素子)の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【0149】
図11において800は絶縁表面を有する基板(酸化シリコン膜を設けたガラス基板)、801は画素マトリクス回路、802は走査線駆動回路、803は信号線駆動回路、830は対向基板、810はFPC(フレキシブルプリントサーキット)、820はロジック回路である。ロジック回路820としては、D/Aコンバータ、γ補正回路、信号分割回路などの従来ICで代用していた様な処理を行う回路を形成することができる。勿論、基板上にICチップを設けて、ICチップ上で信号処理を行うことも可能である。
【0150】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればEL(エレクトロルミネッセンス)表示装置やEC(エレクトロクロミックス)表示装置に本願発明を適用することも可能であることは言うまでもない。
【0151】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置(半導体装置)に対して適用することが可能である。
【0152】
なお、本実施例に示した半導体装置を作製するにあたって、実施例1〜実施例9のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【0153】
〔実施例11〕 本願発明は従来のIC技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたRISCプロセッサ、ASICプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路(D/Aコンバータ、γ補正回路、信号分割回路等)に代表される信号処理回路や携帯機器(携帯電話、PHS、モバイルコンピュータ)用の高周波回路に適用しても良い。
【0154】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両(自動車や電車等)の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【0155】
なお、本実施例に示した半導体装置を作製するにあたって、実施例1〜実施例9のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【0156】
〔実施例12〕
本願発明を実施して形成されたCMOS回路や画素マトリクス回路は様々な電気光学装置(アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブマトリクス型ECディスプレイ)に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器全てに本願発明を実施できる。
【0157】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図12に示す。
【0158】
図12(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示装置2003、キーボード2004で構成される。本願発明を画像入力部2002、表示装置2003やその他の信号制御回路に適用することができる。
【0159】
図12(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される。本願発明を表示装置2102、音声入力部2103やその他の信号制御回路に適用することができる。
【0160】
図12(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示装置2205で構成される。本願発明は表示装置2205やその他の信号制御回路に適用できる。
【0161】
図12(D)はゴーグル型ディスプレイであり、本体2301、表示装置2302、アーム部2303で構成される。本発明は表示装置2302やその他の信号制御回路に適用することができる。
【0162】
図12(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示装置2402、スピーカ部2403、記録媒体2404、操作スイッチ2405で構成される。なお、この装置は記録媒体としてDVD(Digital Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置2402やその他の信号制御回路に適用することができる。
【0163】
図12(F)はデジタルカメラであり、本体2501、表示装置2502、接眼部2503、操作スイッチ2504、受像部(図示しない)で構成される。本願発明を表示装置2502やその他の信号制御回路に適用することができる。
【0164】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1〜9のどのような組み合わせからなる構成を用いても実現することができる。
【0165】
〔実施例13〕
本願発明を実施して形成されたCMOS回路や画素マトリクス回路は様々な電気光学装置(アクティブマトリクス型液晶ディスプレイ等)に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器全てに本願発明を実施できる。
【0166】
その様な電子機器としては、プロジェクター(リア型またはフロント型)が挙げられる。それらの一例を図16に示す。
【0167】
図16(A)はフロント型プロジェクターであり、表示装置2601、スクリーン2602で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【0168】
図16(B)はリア型プロジェクターであり、本体2701、表示装置2702、ミラー2703、スクリーン2704で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【0169】
なお、図16(C)は、図16(A)及び図16(B)中における表示装置2601、2702の構造の一例を示した図である。表示装置2601、2702は、光源光学系2801、ミラー2802、2804〜2806、ダイクロイックミラー2803、プリズム2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。投射光学系2810は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図16(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。
【0170】
また、図16(D)は、図16(C)中における光源光学系2801の構造の一例を示した図である。本実施例では、光源光学系2801は、リフレクター2811、光源2812、2813、2814、偏光変換素子2815、集光レンズ2816で構成される。なお、図16(D)に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。
【0171】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1〜10のどのような組み合わせからなる構成を用いても実現することができる。
【0172】
【発明の効果】
図13または図14で示す装置を用いて本願発明を実施することで、TFTの活性層の界面(主表面側及び裏面側)が大気に触れる事なく工程が終了するため、極めて清浄な界面を実現することができる。
【0173】
この様な構成により、特にTFTの電気特性を左右する活性層とゲート絶縁膜との界面を清浄なものとすることができるので、ばらつきが少なく、且つ、良好な電気特性を示すTFTが実現される。
【0174】
また、大気に含まれる汚染物、特にボロンの混入を保護膜で防ぎ、この保護膜を介して導電性を付与する不純物を添加するため、正確なしきい値制御を実現することができる。従来では、SIMS分析を行った場合、TFTの活性層(チャネル形成領域)の界面(主表面側または裏面側)にボロンの濃度ピーク(図15中の点線Bで示した)を有し、そのピーク値は1×1018atoms /cm3 以上であったが、本発明を利用して作製したTFTの活性層(チャネル形成領域)の界面(主表面側または裏面側)にはボロンの濃度ピークはなく、ほぼ均一な濃度プロファイル(図15中の点線A)を示し、ボロンの濃度の最高値は3×1017atoms /cm3 以下、好ましくは1×1017atoms /cm3 以下にすることが実現できる。また、活性層(チャネル形成領域)中の酸素の濃度は2×1019atoms /cm3 以下、炭素の濃度は5×1018atoms /cm3 以下、窒素の濃度は5×1018atoms /cm3 以下とすることが実現できる。また、活性層(チャネル形成領域)中のナトリウムの濃度は3×1016atoms /cm3 以下とすることが実現できる。
【0175】
この時、TFTの代表的なパラメータであるしきい値電圧はNチャネル型TFTで−0.5〜2V、Pチャネル型TFTで0.5〜−2Vを実現できる。また、サブスレッショルド係数(S値)は0.1〜0.3V/decadeを実現できる。
【0176】
また、上記実施例に示したように、再現性が高くTFTの安定性を向上し、生産性の高いLDD構造を備えたTFTを得ることができる。本発明は、裏面からの光の照射を用いたレジストマスクを用いることで、短時間でのTFTの製造を可能とした。
【図面の簡単な説明】
【図1】 TFTの作製工程を示す図(実施例1)。
【図2】 TFTの作製工程を示す図(実施例1)。
【図3】 半導体装置の構造の一例を示す断面図(実施例1)。
【図4】 画素マトリクス回路及びCMOS回路の上面図(実施例1)。
【図5】 半導体装置の構造の一例を示す断面図(実施例3)。
【図6】 半導体装置の構造の一例を示す断面図(実施例4)。
【図7】 半導体装置の構造の一例を示す断面図(実施例5)。
【図8】 TFTの作製工程を示す図(実施例6)。
【図9】 半導体装置の構造の一例を示す断面図(実施例6)。
【図10】 TFTの作製工程を示す図(実施例7)。
【図11】 半導体装置(液晶表示装置)の構成を示す図(実施例10)。
【図12】 半導体装置(電子機器)の例を示す図(実施例12)。
【図13】 成膜装置の一例を示す図(実施例1)。
【図14】 成膜装置の一例を示す図(実施例8)。
【図15】 SIMS分析によるB濃度プロファイルを示す図(従来例と本発明との比較例)。
【図16】 半導体装置(電子機器)の例を示す図(実施例13)。
【符号の説明】
100 基板
101 下地膜
102 ゲート配線
103 ゲート絶縁膜
104 半導体膜
105 絶縁膜
106 結晶性半導体膜
107 活性層
108 保護膜
109 第1のマスク
110、114 n- 領域(低濃度不純物領域)
111 チャネル形成領域
112 第2のマスク
113 n+ 領域(高濃度不純物領域)
115 第3のマスク
116 P型領域(高濃度不純物領域)
117 第1の層間絶縁膜
118〜120 配線
Claims (14)
- ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜を順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記絶縁膜及び前記結晶性半導体膜をパターニングして、保護膜及び前記保護膜と端面が一致する活性層を形成する第3工程と、
前記活性層のチャネル形成領域となる領域をマスクで覆い、前記保護膜を介してN型またはP型の導電型を付与する不純物元素の添加を行う第4工程と、
を有する半導体装置の作製方法。 - ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜を順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記結晶性半導体膜のチャネル形成領域となる領域をマスクで覆い、前記絶縁膜を介してN型またはP型の導電型を付与する不純物元素の添加を行う第3工程と、
前記絶縁膜をパターニングして保護膜を形成する第4工程と、
前記結晶性半導体膜をパターニングして、前記保護膜と端面が一致する活性層を形成する第5工程と、
を有する半導体装置の作製方法。 - ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜を順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記絶縁膜及び前記結晶性半導体膜をパターニングして、保護膜及び前記保護膜と端面が一致する活性層を形成する第3工程と、
前記活性層のチャネル形成領域となる領域を第1のマスクで覆い、前記保護膜を介してN型またはP型の導電型を付与する不純物元素を低濃度に添加する第4工程と、
前記第1のマスクを覆って形成した第2のマスクを用いて前記活性層のソース領域またはドレイン領域となる領域にN型またはP型の導電型を付与する不純物元素を高濃度に添加する第5工程と、
を有する半導体装置の作製方法。 - ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜を順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記絶縁膜及び前記結晶性半導体膜をパターニングして、保護膜及び前記保護膜と端面が一致する活性層を形成する第3工程と、
前記活性層のチャネル形成領域および低濃度不純物領域となる領域を第1のマスクで覆い、前記保護膜を介してN型またはP型の導電型を付与する不純物元素を高濃度に添加する第4工程と、
前記ゲート配線よりも幅の小さい第2のマスクを用いて前記活性層の低濃度不純物領域となる領域にN型またはP型の導電型を付与する不純物元素を低濃度に添加する第5工程と、
を有する、LDD構造を有する半導体装置の作製方法。 - ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜を順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記結晶性半導体膜のチャネル形成領域となる領域を第1のマスクで覆い、前記絶縁膜を介してN型またはP型の導電型を付与する不純物元素を低濃度に添加する第3工程と、
前記第1のマスクを覆って形成した第2のマスクを用いて前記結晶性半導体膜のソース領域またはドレイン領域となる領域にN型またはP型の導電型を付与する不純物元素を高濃度に添加する第4工程と、
前記絶縁膜をパターニングして保護膜を形成する第5工程と、
前記結晶性半導体膜をパターニングして前記保護膜と端面が一致する活性層を形成する第6工程と、
を有する半導体装置の作製方法。 - ゲート配線が形成された基板上にゲート絶縁膜、半導体膜、絶縁膜を順次大気にふれることなく積層形成する第1工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記半導体膜を結晶化して結晶性半導体膜を得る第2工程と、
前記結晶性半導体膜のチャネル形成領域および低濃度不純物領域となる領域を第1のマスクで覆い、前記絶縁膜を介してN型またはP型の導電型を付与する不純物元素を高濃度に添加する第3工程と、
前記ゲート配線よりも幅の小さい第2のマスクを用いて前記結晶性半導体膜の低濃度不純物領域となる領域にN型またはP型の導電型を付与する不純物元素を低濃度に添加する第4工程と、
前記絶縁膜をパターニングして保護膜を形成する第5工程と、
前記結晶性半導体膜をパターニングして前記保護膜と端面が一致する活性層を形成する第6工程と、
を有する、LDD構造を有する半導体装置の作製方法。 - 請求項3乃至請求項6のいずれか一において、前記第1のマスクは、前記基板の裏面から光を照射して形成されたレジストマスクであることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項7のいずれか一において、前記赤外光は、赤外線レーザー光または赤外線ランプから発生する強光であることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項7のいずれか一において、前記紫外光は、エキシマレーザー光または紫外光ランプから発生する強光であることを特徴とする半導体装置の作製方法。
- 請求項9において、前記エキシマレーザー光は面状のビーム形状を有することを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項10のいずれか一において、前記ゲート絶縁膜、前記半導体膜、及び前記保護膜は、互いに異なるチャンバーを用いて形成することを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項11のいずれか一において、前記ゲート絶縁膜及び前記保護膜は、第1のチャンバーを用いて形成し、前記半導体膜は、第2のチャンバーを用いて形成することを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項12のいずれか一において、前記ゲート絶縁膜として窒化シリコン膜をいずれかの層に含む積層膜を形成することを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項13のいずれか一において、前記ゲート絶縁膜としてBCB(ベンゾシクロブテン)をいずれかの層に含む積層膜を形成することを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23238799A JP4472061B2 (ja) | 1998-08-21 | 1999-08-19 | 半導体装置の作製方法 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-236022 | 1998-08-21 | ||
JP23602298 | 1998-08-21 | ||
JP10-247644 | 1998-09-01 | ||
JP24764498 | 1998-09-01 | ||
JP23238799A JP4472061B2 (ja) | 1998-08-21 | 1999-08-19 | 半導体装置の作製方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2000150903A JP2000150903A (ja) | 2000-05-30 |
JP2000150903A5 JP2000150903A5 (ja) | 2006-09-21 |
JP4472061B2 true JP4472061B2 (ja) | 2010-06-02 |
Family
ID=27331867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23238799A Expired - Fee Related JP4472061B2 (ja) | 1998-08-21 | 1999-08-19 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4472061B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4769997B2 (ja) * | 2000-04-06 | 2011-09-07 | ソニー株式会社 | 薄膜トランジスタ及びその製造方法、液晶表示装置、液晶表示装置の製造方法、有機el装置、有機el装置の製造方法 |
JP5371377B2 (ja) * | 2008-10-30 | 2013-12-18 | 株式会社ジャパンディスプレイ | 表示装置 |
KR102215941B1 (ko) | 2009-07-31 | 2021-02-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
JP5766022B2 (ja) * | 2011-05-13 | 2015-08-19 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1999
- 1999-08-19 JP JP23238799A patent/JP4472061B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000150903A (ja) | 2000-05-30 |
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Date | Code | Title | Description |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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