JP2000133590A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の電解効果移動度を向上する。 【解決手段】 下地膜１１０上に、ＰＥＣＶＤ法でシリ
コン膜１５０を成膜し、更に、窒化シリコン膜でなる絶
縁膜１７０を成膜する。ＣＶＤシリコン膜１５０は、非
晶質成分と結晶成分とが混在した半導体薄膜であり、結
晶粒と結晶粒の間に非晶質部分が存在している結晶構造
を有し、その結晶粒は基板面を底面とする柱状構造を呈
している。絶縁膜１７０が表面に存在した状態でＣＶＤ
シリコン膜１５０をエキシマレーザによりアニールして
結晶性シリコン膜１５１を形成する。絶縁膜１７０と共
に、シリコン膜１５１を島状にパターニングし活性層２
００、３００、３１０を形成する。島状の絶縁膜２２
１、３２１、３２２で活性層２００、３００、３１０表
面を覆った状態を保つことで、活性層表面がボロンで汚
染されたり、自然酸化膜が形成されることを防止でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁ゲート型トラ
ンジスタ等の半導体素子からなる半導体回路を備えた半
導体装置の構造およびその作製方法に関するものであ
る。特に、絶縁表面上に結晶性半導体膜を形成する技術
に関する。

【０００２】本発明の半導体装置は、薄膜トランジスタ
（ＴＦＴ）やＭＯＳトランジスタ等の半導体素子単体だ
けでなく、これら半導体素子で構成された半導体回路を
有する半導体装置に関するものであり、アクティブマト
リクス型表示装置やイメージセンサ、更にアクティブマ
トリクス型表示装置やイメージセンサを搭載した電子機
器をその範疇に含むものとする。

【０００３】

【従来の技術】パーソナルコンピュータやＨＤＴＶ用の
モニターとして、薄膜トランジスタ（ＴＦＴ）をスイッ
チング素子に用いたアクティブマトリクス型液晶パネル
が開発されている。多結晶シリコン膜で活性層を形成し
たＴＦＴを用いることで高精細な表示が可能となり、画
素マトリクス回路だけでなくドライバ回路を同一基板に
作製することが可能になった。

【０００４】多結晶シリコン膜を形成するには、ＰＥＣ
ＶＤ(Plasma Enhanced Chemical Vapor Deposition)法
でシリコン膜を堆積しながら多結晶化する方法、非晶質
シリコン膜を成膜した後結晶化させることによって形成
する方法が知られている。堆積しながら多結晶化するに
は成膜温度に６００℃が必要であるが、非晶質シリコン
膜は３００℃程度の成膜温度で大面積に成膜が可能なた
め、一般的に、後者の方法で形成された多結晶シリコン
膜がＴＦＴの活性層に用いられている。

【０００５】非晶質シリコン膜の結晶化方法には、エキ
シマレーザやＡｒレーザ等のレーザ光を照射する方法、
電気炉において６００〜１０００℃で加熱する方法が採
用されている。特に、基板にコーニング１７３７ガラス
基板のような低耐熱性の基板を用い、プロセス温度が６
００℃以下の結晶化工程を経た多結晶シリコンは低温ポ
リシリコンあるいは低温多結晶シリコンと呼ばれてい
る。

【０００６】また、従来のトップゲート型ＴＦＴの製造
工程では、非晶質シリコン膜を成膜し、幾つかの工程
（例えば、結晶化工程、パターニング工程）を経た後に
ゲート絶縁膜を形成している。そのため、ゲート絶縁膜
の形成以前では、活性層となる多結晶シリコン膜表面は
大気雰囲気にさらされているので、活性層表面が不純物
（酸素、水分、ボロン、ナトリウム等）により汚染され
たり、酸化されてしまっていた。この状態で、ゲート絶
縁膜を形成すると、活性層、特にチャネル形成領域とゲ
ート絶縁膜との界面特性が低下し、ＴＦＴの電気特性の
低下させる原因、例えばしきい値のばらつきを引き起こ
す原因となっていた。本出願人はＴＦＴのしきい値をば
らつかせる原因の１つとして、ボロンが不定量活性層に
混入していることを突き止めた。

【０００７】クリーンルーム内の大気はＨＥＰＡフィル
タによって清浄されている。ＨＥＰＡフィルタは網目状
のガラスでなるが、網目状構造を作りやすくするために
ボロンが多量に含まれている。そのため、ＨＥＰＡフィ
ルタから排出されるボロンによって、クリーンルーム内
は当然汚染されてしまう。

【０００８】

【発明が解決しようとする課題】従来の低温多結晶シリ
コン膜を用いたＴＦＴの電界効果移動度は、Ｎチャネル
型の場合でも高々１００ｃｍ² ／Ｖｓ程度である。これ
は多結晶シリコンでは結晶粒界がキャリア（電子又はホ
ール）の移動の大きな障害となっているためであり、結
晶粒界ではシリコン原子の結合が切れて多くの不対結合
手が存在し、この不対結合手が捕獲準位となっているた
めである。

【０００９】また、ＨＥＰＡフィルタから排出されるボ
ロンにより、クリーンルームの雰囲気が汚染されている
ので、シリコン膜を大気雰囲気にさらしてしまうと、そ
の表面はボロンに汚染されてしまう。ＳＩＭＳ分析によ
ると、トップゲート型ＴＦＴにおいて、ボロンの濃度分
布は活性層とゲート絶縁膜と界面に最大のピークが存在
し、その値は１×１０¹⁷atoms/cm³以上であった。この
ようなボロンによる活性層とゲート絶縁膜界面の汚染は
ＴＦＴのしきい値をばらつかせる大きな原因となってい
る。

【００１０】クリーンルームのボロンによる汚染を回避
するには、ボロンを含有しないフィルタを用いればよい
が、このようなフィルタはＨＥＰＡフィルタに比べ非常
に高価である。

【００１１】本発明の目的は、従来の多結晶シリコンの
欠点を解消し、半導体薄膜を活性層に用いた半導体素子
の電気特性を向上し、さらに大気中の不純物（ボロン、
ナトリウム、酸素、窒素、炭素など）による活性層表面
の汚染を防止し、信頼性の高い半導体素子を製造するた
めの技術を提供することにある。

【００１２】

【課題を解決するための手段】上記の課題を解決するた
め、本発明は、ＰＥＣＶＤ法により、非晶質成分と結晶
成分が混在した半導体膜を形成し、アニールする。アニ
ールされた半導体薄膜を半導体素子の活性層に用いる。

【００１３】非晶質成分と結晶成分が混在した半導体膜
を結晶化させることで、結晶粒界での不対結合手が少な
くなるため、半導体素子の電気特性を向上させることが
できる。

【００１４】なお、本明細書において「半導体膜」と
は、シリコン（Ｓｉ）膜、ゲルマニウム（Ｇｅ）膜、シ
リコン−ゲルマニウム化合物（Ｓｉ_x Ｇｅ_1-x （０＜Ｘ
＜１）で示される）をいう。

【００１５】更に、本発明の目的は、非晶質成分と結晶
成分が混在した半導体膜を成膜した後、その表面に密接
して絶縁膜を成膜する。この絶縁膜により、活性層表面
を大気中のボロン、ナトリウム、酸素、炭素、窒素など
により半導体膜が汚染されたり、酸化されることを防止
することにある。更に、活性層裏面（下地側表面）が不
純物によって汚染されることを防止することにある。

【００１６】

【発明の実施の形態】 以下、図１を参照して、本発明
の実施形態を説明する。

【００１７】基板１００を用意する。基板１００にはガ
ラス基板、石英基板、セラミック基板等の絶縁性基板、
単結晶シリコン基板、更にステンレス基板、Ｃｕ基板、
Ｔａ、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属材料又はこ
れら合金系（例えば、窒素系合金）でなる導電性基板を
用いることができる。

【００１８】基板１００表面には絶縁表面を有する下地
膜１１０を形成する。ガラスや石英基板のように絶縁表
面を有する基板１００を用いた場合には、下地膜１１０
は形成しなくとも良いが、下地膜１１０には半導体素子
内に基板から不純物が拡散するのを防ぐ機能や、基板１
００上に形成される半導体膜や金属膜の密着性を高める
機能を有する。

【００１９】下地膜１１０には、ＣＶＤ法やスパッタ法
などで成膜した酸化シリコン膜や、窒化シリコン膜、窒
化酸化シリコン膜等の無機絶縁膜が使用できる。

【００２０】例えば、シリコン基板を使用した場合に
は、熱酸化によってその表面を酸化して下地膜を形成す
ることができる。また、石英基板等の耐熱性基板を用い
た場合には、非晶質シリコン膜を成膜し熱酸化して、酸
化シリコン膜を形成することができる。

【００２１】更に、下地膜１１０として、タングステ
ン、クロム、タンタル等の高融点金属の被膜や、窒化ア
ルミニウム膜等の高い伝導度を有する被膜を下層に、上
記の無機絶縁膜を上層に積層した積層膜を用いてもよ
い。この場合には、半導体装置で発生した熱が下地膜１
１０の下層の被膜から放射されるため、半導体回路の動
作が安定できる。

【００２２】下地膜１１０上に、ＰＥＣＶＤ法で半導体
膜１５０を成膜する。ここでは、アニール処理の出発膜
となる半導体膜１５０をＣＶＤ半導体膜１５０と呼ぶこ
とにする。更に、ＣＶＤ半導体膜１５０表面に接して絶
縁膜１７０を成膜する。（図１（Ａ））

【００２３】ＣＶＤ半導体膜１５０は、非晶質成分と結
晶成分とが混在した半導体薄膜であり、結晶粒と結晶粒
の間に非晶質部分が存在している結晶構造となってい
る。

【００２４】このような結晶構造を有する半導体膜１５
０を成膜するには、例えば、シリコン膜を成膜する場合
には、原料ガスにＨ₂ で希釈したＳｉＨ₄ （モノシラ
ン）又はＳｉ₂ Ｈ₆ （ジシラン）を用い、ガス流量比を
ＳｉＨ₄ ：Ｈ₂ ＝１：３０〜１００（又はＳｉ₂ Ｈ₆ ：
Ｈ₂ ＝１：３０〜１００）、圧力５〜２７０Ｐａ、ＲＦ
電力密度１０〜２５０ｍＷ／ｃｍ² 、基板温度８０〜３
５０℃とすればよい。なお、ＳｉＨ₄ 又はＳｉ₂ Ｈ₆ を
Ｈｅ（ヘリウム）で希釈することもできる。

【００２５】ＣＶＤシリコン膜１５０は、非晶質成分と
結晶成分が混在した結晶構造を有し、結晶粒と結晶粒の
間に非晶質成分が存在している。また、結晶粒は基板面
を底面とする柱状構造を呈しているのが観察された。

【００２６】また、半導体膜１５０としてゲルマニウム
膜を成膜する場合には、原料ガスにＨ₂ （又はＨｅ₂ ）
で希釈したＧｅＨ₄ （モノゲルマン）を用いればよい、
またシリコン−ゲルマニウム化合物膜を成膜する場合に
は、ＳｉＨ₄ （又はＳｉ₂ Ｈ ₆ ）とＧｅＨ₄ の混合ガス
をＨ₂ （又はＨｅ₂ ）で希釈したガスを用いればよい。

【００２７】絶縁膜１７０は半導体膜１５０表面が酸
素、水分、ボロン、ナトリウム等により汚染されたり、
酸化されたりすることを防止するための膜である。絶縁
膜１７０は酸化シリコン、窒化シリコン、窒化酸化シリ
コンでなる単層膜又はこれらの多層膜で形成される。

【００２８】半導体膜１５０表面の汚染、酸化を防止す
るために、半導体膜１５０を成膜した後は、その表面を
大気にさらさないようにして、絶縁膜１７０を成膜する
のが望ましい。

【００２９】この場合には、図８に示すマルチタスク型
のＰＥＣＶＤ装置を利用すると実施が容易である。例え
ば、１つのＣＶＤ室４０４で半導体膜１５０を成膜し、
ロボットアーム４１０により基板を他のＣＶＤ室４０５
に移動して、絶縁膜１７０を成膜すればよい。

【００３０】また、反応室が１つしかないＰＥＣＶＤ装
置でも、ＣＶＤシリコン膜１５０を成膜した後、基板を
反応室から出さずに反応ガスを変えて絶縁膜１７０を成
膜すればよい。

【００３１】また、下地膜１１０表面を大気雰囲気にさ
らした後、ＣＶＤシリコン膜１５０を成膜する場合に
は、反応室内でＣＶＤシリコン膜１５０の成膜前に、下
地膜１１０表面を水素プラズマにさらして表面の不純物
を除去することが望ましい。

【００３２】絶縁膜１７０を成膜した後、ＣＶＤ半導体
膜１５０をアニール処理（結晶化処理）する。アニール
により、半導体膜中の非晶質成分が結晶化されると共
に、結晶粒も成長し、結晶性を有する半導体膜１５１が
形成される。（図２（Ｂ））

【００３３】本発明のＰＥＣＶＤ法より堆積した膜を出
発膜にして結晶化させた半導体膜１５１は、従来の多結
晶半導体膜とは異なり、結晶粒界での原子の結合がスム
ーズであり、不対結合手が少ない。これは、出発膜にお
いて、非晶質部分が結晶粒と結晶粒間の応力の緩衝部分
となり、結晶成分（結晶粒）と非晶質部分との接合部分
には不対結合手が少なく、このような出発膜をアニール
することで、粒界に不対結合手の少ない半導体膜を得る
ことができる。

【００３４】本発明のアニール処理には、電気炉内で加
熱処理する熱アニールと、光を照射する光アニールと大
別される。光アニールは基板にかかる熱的ストレスが熱
アニールよりも少なく、短時間で処理することができる
という長所を有する。特に、短波長ほどガラス基板に吸
収されないため、熱的なストレスが小さい。

【００３５】光アニールには、レーザアニールとランプ
アニールに大別できる。レーザアニールには、励起ガス
としてＸｅＣｌ、ＡｒＦ、ＫｒＦ等を用いたエキシマレ
ーザのようなパルス発振型のレーザや、Ａｒレーザやル
ビーレーザ等の連続発振型のレーザが用いられる。他方
ランプアニールには、赤外ランプや水銀ランプ等の赤外
光や紫外光を発するランプ光源を用いられる。また光ア
ニールでは、照射する光を線状、長方形状または正方形
状に整形して照射することで、スループットが向上され
る。

【００３６】なお、光アニールの条件（光の波長、ビー
ムの形状、オーバーラップ率、照射強度、照射時間等）
は、半導体膜の膜厚、基板温度等を考慮して実施者が適
宜決定すればよい。また、光アニールの条件によって
は、半導体膜が溶融状態を経過して結晶化する場合や、
半導体膜が溶融せずに固相状態、もしくは固相と液相の
中間状態で結晶化する場合がある。

【００３７】また、結晶化を助長する触媒元素（ニッケ
ル）を添加する熱結晶化については、特開平7-130652号
公報、特開平9-312260号公報等に詳細に記載されてい
る。結晶化を助長する金属元素としてはシリコン対する
拡散が侵入型である元素が用いられ、Ｆｅ、Ｃｏ、Ｎ
ｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ
から選ばれた一種または複数種類の元素が用いられる。
更に非晶質シリコン膜中の拡散が置換型拡散であるＧ
ｅ、Ｐｂを用いることもできる。

【００３８】ただし、触媒元素を用いた場合には、半導
体膜中に触媒元素が高濃度に残存するため、結晶化処理
後に半導体膜中の触媒元素の濃度を低減する工程、いわ
ゆるばゲッタリング処理を施すことが好ましい。

【００３９】本発明では、表面に絶縁膜１７０が接した
状態で半導体１５０をアニールしているため、アニール
の雰囲気が大気雰囲気であっても、汚染物質、主に酸
素、窒素、炭素、ボロンが半導体膜１５０に混入するの
が防止でき、結晶化が基板ごとにばらつくことが防止さ
れる。

【００４０】同じフォトレジストマスクを用いて、アニ
ールされた半導体膜１５１と絶縁膜１７０をパターニン
グして所望の形状の活性層２１０、３００、３１０、及
びこれら活性層表面に密接した絶縁膜２２１、３２２、
３２１を形成する。

【００４１】本実施形態により、活性層２１０、３０
０、３１０と絶縁膜２２１、３２２、３２１との界面近
傍の酸素、炭素、窒素の濃度はＳＩＭＳによる分析で５
×１０ ¹⁸atoms/cm³ 以下にすることができ、ボロンのそ
れぞれ濃度はＳＩＭＳによる分析で１×１０¹⁷atoms/cm
³ 以下にすることができる。

【００４２】活性層２１０、３００、３１０を利用し
て、薄膜トランジスタ（ＴＦＴ）やダイオード、メモリ
素子などの半導体素子を形成することができる。これら
半導体素子で回路（例えば、マトリクス回路）を形成
し、アクティブマトリクス型表示装置やイメージセンサ
等の半導体装置を製造することができる。

【００４３】更に、パターニング工程以降の工程でも、
絶縁膜２２１、３２２、３２１をこれら活性層表面に密
接した状態を維持することで、活性層２１０、３００、
３１０表面が不純物で汚染されることを防ぐことができ
る。

【００４４】本発明のアニールされた半導体膜１５１を
活性層に用いたＴＦＴの電界効果移動度は、Ｎチャネル
型では、典型的には１００〜５００ｃｍ² ／Ｖｓを実現
でき、Ｐチャネル型では２０〜３００ｃｍ² ／Ｖｓ、典
型的には５０〜３００ｃｍ²／Ｖｓを実現できる。

【００４５】

【実施例】以下、図１〜図１１を用いて、本発明の実施
例を説明する。

【００４６】［実施例１］ 図１〜図７を用いて、本実
施例を説明する。本実施例は本発明をアクティブマトリ
クス型の液晶パネルに応用した例である。

【００４７】図７は、本実施例のアクティブマトリクス
型液晶パネルの概略図である。図７に示すようにアクテ
ィブマトリクス基板と対向基板とが対向し、これらの基
板間に液晶が挟まれている。アクティブマトリクス基板
はガラス基板１００上に形成された画素マトリクス回路
１０１、走査線駆動回路１０２、信号線駆動回路１０３
を有する。

【００４８】走査線駆動回路１０２、信号線駆動回路１
０３はそれぞれ走査線２３０、信号線２４０によって画
素マトリクス回路１０１に接続されている。これら駆動
回路１０２、１０３はＣＭＯＳ回路で主に構成されてい
る。

【００４９】画素マトリクス回路１０１の行ごとに走査
線２３０が形成され、列ごとに信号線２４０が形成され
ている。走査線２３０、信号線２４０の交差部近傍に
は、画素ＴＦＴ２００が形成されている。画素ＴＦＴ２
００のゲート電極は走査線２３０に接続され、ソースは
信号線２４０に接続されている。更に、ドレインには画
素電極２６０、保持容量２７０が接続されている。

【００５０】対向基板１３０はガラス基板全面にＩＴＯ
膜等の透明導電膜が形成されている。透明導電膜は画素
マトリクス回路１０１の画素電極２６０に対する対向電
極であり、画素電極、対向電極間に形成された電界によ
って液晶材料が駆動される。対向基板１３０には必要で
あれば配向膜や、カラーフィルタが形成されている。

【００５１】アクティブマトリクス基板側のガラス基板
にはＦＰＣ１３１を取り付ける面を利用してＩＣチップ
１３２、１３３が取り付けられている。これらのＩＣチ
ップ１３２、１３３はビデオ信号の処理回路、タイミン
グパルス発生回路、γ補正回路、メモリ回路、演算回路
などの回路をシリコン基板上に形成して構成される。

【００５２】図６（Ａ）は画素マトリクス回路１０１の
上面図であり、ほぼ１画素の上面図である。図６（Ｂ）
は駆動回路１０２、１０３を構成するＣＭＯＳ回路の上
面図である。

【００５３】図５はアクティブマトリクス基板の断面図
であり、画素マトリクス回路１０１、ＣＭＯＳ回路の断
面図である。画素マトリクス回路１０１の断面図は図６
（Ａ）の鎖線Ｘ−Ｘ'に沿った断面に対応し、ＣＭＯＳ
回路の断面図は図６（Ｂ）の鎖線Ｙ−Ｙ'に沿った断面
に対応する。

【００５４】基板１００全面に下地膜１１０が形成され
ている。画素マトリクス回路１０１の画素ＴＦＴ２００
は絶縁膜２２０と２２１でなるゲート絶縁膜を介して、
下地膜１００上に形成された活性層２１０、ゲート電極
２３０Ｅを有する。絶縁膜２２１のパターンは活性層２
１０と同じであり、走査線２３０と画素ＴＦＴ２００の
ゲート電極２３０Ｅは一体的に形成されている。

【００５５】活性層２１０には、２つのチャネル形成領
域２１１、２１２と、チャネル形成領域２１１、２１２
を挟む１対のＮ⁺ 型領域（高濃度不純物領域）２１３と
２１４、２１４と２１５と、チャネル形成領域２１１、
２１２の両側に接する１対のＮ^- 型の低濃度不純物領域
２１６と２１７、２１８と２１９が形成されている。低
濃度不純物領域２１６〜２１９のＮ型の不純物（リン、
ヒ素）の濃度は高濃度不純物領域２１３〜２１５よりも
低い。Ｎ⁺ 型領域２１３、２１５がそれぞれソース領
域、ドレイン領域に対応する。

【００５６】ＣＭＯＳ回路は絶縁膜２２０と３２１、３
２２でなるゲート絶縁膜を介して形成された活性層３０
０、３１０と、第１層目の配線であるゲート配線３３０
を有する。Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴの
ゲート配線３３０は一体的に形成され、絶縁膜３２１、
３２２はそれぞれ活性層３００、３１０と同じパターン
を有する。

【００５７】Ｎチャネル型ＴＦＴの活性層３００には、
１つのチャネル形成領域３０１と、一対のＮ⁺ 型のソー
ス／ドレイン領域（高濃度不純物領域）３０２、３０３
が形成され、チャネル形成領域３０１とソース／ドレイ
ン領域３０２、３０３との間には、これらの領域に接し
てＮ^- 型の低濃度不純物領域３０４、３０５が形成され
ている。低濃度不純物領域３０４、３０５はＮ型の不純
物（リン又はヒ素）の濃度が高濃度不純物領域３０２、
３０３よりも低い。

【００５８】Ｐチャネル型ＴＦＴの活性層３１０には、
１つのチャネル形成領域３１１と、一対のＰ⁺ 型のソー
ス／ドレイン領域（高濃度不純物領域）３１２、３１３
が形成され、チャネル形成領域３１１とソース／ドレイ
ン領域３１２、３１３との間には、これらの領域に接し
てＮ^- 型の低濃度不純物領域３１４、３１５が形成され
ている。低濃度不純物領域３１４、３１５はＰ型の不純
物（ボロン）濃度が高濃度不純物領域３１２、３１３よ
りも低い。

【００５９】走査線２３０及びゲート配線３３０は同じ
工程で作製され、Ａｌを主成分とする材料で形成され、
これらの表面は配線の陽極酸化物であるアルミナ膜２３
１、３３１で覆われている。

【００６０】活性層２１０、３００、３１０を覆って、
層間絶縁膜１１１が形成されている。層間絶縁膜１１１
上には第２層目の配線・電極として、信号線２４０、ド
レイン電極２４１、ソース配線３４１、３４２、ドレイ
ン電極３４３が形成されている。ドレイン電極３４３は
他のＣＭＯＳ回路のゲート配線３３５に接続されてい
る。

【００６１】第２層目の配線・電極を覆って、第１の平
坦化膜１１２が形成されている。第１の平坦化膜１１２
上には、第３層目の配線として、ブラックマスク２５
０、ソース配線３５１、３５２が形成されている。ブラ
ックマスク２５０は図６（Ａ）に示すように、画素マト
リクス回路１０１で一体的であり、その電位は所定の値
に固定されている。

【００６２】第３層目の配線を覆って、第２の平坦化膜
１１３が形成されている。第２の平坦化膜１１３上には
ドレイン電極２３１に接続して画素電極２６０が形成さ
れている。ブラックマスク２５０、画素電極２６０を対
向する電極に、第２の平坦化膜１１３を誘電体として、
保持容量２７０が形成される。

【００６３】以下、図１〜図４を用いて、図５〜図７に
示したアクティブマトリクス基板の作製工程を説明す
る。図１〜図４の各断面図は図５の断面図に対応し、右
側に画素マトリクス回路の断面図を示し、左側にＣＭＯ
Ｓ回路の断面図を示す。

【００６４】ガラス基板１００を用意する。ここでは、
コーニングス社製１７３７基板（歪点６６７℃）を用い
る。基板１００表面に下地膜１１０として、ＰＥＣＶＤ
法でＴＥＯＳとＯ₂ を原料に酸化シリコン膜を厚さ２０
０ｎｍ成膜する。次下地膜１１０を形成した後、２００
〜７００℃で熱処理する。もちろん、この熱処理温度の
上限は基板の歪点以下とする。ここでは、６４０℃、４
時間加熱する。

【００６５】下地膜１１０上にＰＥＣＶＤ法によりＣＶ
Ｄシリコン膜１５０を成膜する。ＣＶＤシリコン膜１５
０表面を大気雰囲気にさらさないようにして、酸化シリ
コンでなる絶縁膜１７０を成膜する。

【００６６】ＣＶＤシリコン膜１５０の成膜条件は、Ｓ
ｉＨ₄ 流量を２ｓｃｃｍ、Ｈ₂ 流量を２００ｓｃｃｍと
し、成膜時の圧力１３３Ｐａに保ち、ＲＦ（１３．５６
ＭＨｚ）電力密度１２０ｍＷ／ｃｍ² 、基板温度３００
℃とした。成膜されたＣＶＤシリコン膜１５０は、非晶
質成分と結晶成分とが混在した半導体薄膜であり、結晶
粒と結晶粒の間に非晶質部分が存在している結晶構造と
なっている。（図１（Ａ））

【００６７】図８は、ＣＶＤシリコン膜を成膜するため
のＣＶＤ装置の概略の構成図である。図８（Ａ）は上面
図であり、図８（Ｂ）は鎖線Ａ−Ａ'による断面図であ
る。

【００６８】図８において、４００は処理基板、４０１
は共通室である。ゲート弁３１１〜３１６により気密性
を保持して、ロードロック室４０２、４０３、ＣＶＤ室
４０４〜４０６、加熱室４０７がそれぞれ共通室４０１
に連結されている。また、各室４０１〜４０７には、減
圧状態にするための排気系や、雰囲気を制御用のガスや
反応ガスを供給するためのガス供給系が接続されてい
る。

【００６９】共通室４０１には処理基板４００を移動す
るためのロボットアーム４１０が設けられている。ロボ
ットアーム３１０は矢印で示すように３次元的に移動自
在とされている。

【００７０】ロードロック室４０２、４０３は処理基板
４００を装置外部に搬入・搬出するためのカセットが配
置されている。

【００７１】各ＣＶＤ室４０４〜４０６はほぼ同じ構成
を有する。接地電位に接続された上部電極４４１と、Ｒ
Ｆ電源４４３に接続された上部電極３４２を有する平行
平板型のＰＥＣＶＤ装置とする。もちろんＰＥＣＶＤ装
置の型は平行平板型に限定されるものではなく、ＥＣＲ
型や容量結合型等、他の構成でもよい。

【００７２】加熱室４０７には、処理基板４００を設置
するための基板ホルダー４５１、処理基板４００を加熱
するための加熱ランプ４５２、４５３が設けられてい
る。

【００７３】本実施例では、下地膜の成膜及び加熱処
理、ＣＶＤシリコン膜１５０の成膜、絶縁膜１７０の成
膜を図８に示すＣＶＤ装置を用いる。

【００７４】まず、ガラス基板１００をＣＶＤ室４０４
へ移動し、ＴＥＯＳとＯ₂ を反応ガスに用い、基板温度
４００℃にして、酸化シリコンでなる下地膜１１０を成
膜する。次に、ロボットアーム４１０により基板１００
を加熱室４０７に移動し、上述した条件で加熱処理す
る。次に、ロボットアーム４１０により基板をＣＶＤ室
４０５に移動して、上述した条件でＣＶＤシリコン膜１
５０を成膜する。次にロボットアーム４１０により基板
をＣＶＤ室４０６に移動して、ＳｉＨ₄ とＯ₂を反応ガ
スに用い、基板温度４００℃で厚さ２０ｎｍの酸化シリ
コンでなる絶縁膜１７０を成膜する。成膜済みの基板１
００をロードロック室４０１又は４０２へ移動して、装
置から搬出する。

【００７５】本実施例では下地膜１１０、ＣＶＤシリコ
ン膜１５０、絶縁膜１７０の表面を大気にさらすことな
く、各膜を成膜したため、下地膜１１０とＣＶＤシリコ
ン膜１５０の界面、及びＣＶＤシリコン膜１５０と絶縁
膜１７０の界面が汚染されたり、酸化されたりすること
が防げる。

【００７６】次に、絶縁膜１７０が表面に接した状態で
ＣＶＤシリコン膜１５０をアニールして、レーザアニー
ルシリコン膜（結晶性シリコン膜）１５１を形成する。
本実施例では、ＣＶＤシリコン膜１５０をレーザアニー
ルする。レーザ光源としてＸｅＣｌエキシマレーザを用
いた。また、光学系によりレーザ光を線状に整形し、パ
ルス周波数を３０Ｈｚ、オーバーラップ率を９６％、レ
ーザエネルギー密度を３５９ｍＪ／ｃｍ² とする。（図
１（Ｂ））

【００７７】レーザ光を照射することにより、ＣＶＤシ
リコン膜１５０の非晶質成分が結晶化されると同時に、
結晶粒が成長し、結晶性が向上されたレーザアニールシ
リコン膜（結晶性シリコン膜）１５１が形成される本実
施例では、シリコン膜１５０表面に絶縁膜１７０が接し
た状態でレーザアニールしているため、シリコン膜１５
１表面にレーザアニールにより自然酸化膜が形成される
ことが防止できる。

【００７８】同じフォトレジストマスクを用いて、絶縁
膜１７０とレーザアニールシリコン膜１５１をパターニ
ングする。所望の形状（図６参照）を有する絶縁膜２２
１、３２１、３２２、活性層２１０、３００、３１０を
形成する。（図１（Ｃ））

【００７９】なお、結晶化工程後、しきい値制御をする
ために、チャネル形成領域となる領域に不純物を添加す
る工程を加えてもよい。

【００８０】絶縁膜２２１、３２１、３２２を覆って基
板１００全面に絶縁膜２２０を形成する。絶縁膜２２０
として厚さ１５０ｎｍの酸化シリコン膜をＰＥＣＶＤ法
で成膜する。なお、絶縁膜２２０として酸化シリコンの
単層膜の他、シリコンの酸化物、窒化物、窒化酸化物や
ポリイミドやアクリル、ＢＣＢ（ベンゾシクロブテン）
などの樹脂の単層膜又は積層膜を成膜すればよい。絶縁
膜２２１、３２１、３２２と絶縁膜２２０の積層膜が各
ＴＦＴのゲート絶縁膜を形成する。

【００８１】絶縁膜２２０上に、第１層目の配線となる
導電膜を形成する。本実施例では導電膜としてアルミニ
ウム膜を４００ｎｍの膜厚で成膜する。フォトレジスト
マスク１５４、１５５を用いて、アルミニウム膜をパタ
ーニングし、配線の原型となるアルミニウムパターン１
５６、１５７を形成する。（図２（Ａ））

【００８２】配線を構成する導電膜としては、導電性材
料または半導体材料、例えば、アルミニウム（Ａｌ）、
タンタル（Ｔａ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、ハフ
ニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔ
ｉ）、クロム（Ｃｒ）、シリコン（Ｓｉ）、シリサイド
等を主成分とする層からなる単層構造または積層構造を
用いることができる。

【００８３】導電膜を形成する前に、レーザアニールシ
リコン膜に更に光アニール又は熱アニールを施して、結
晶粒内の欠陥を減少させるようにしても良い。もちろ
ん、シリコン膜１５１を島状にパターニングした後にア
ニールを施すこともできる。

【００８４】アルミニウムパターン１５６、１５７を陽
極酸化する。電解溶液に蓚酸（温度３０℃）を用い、到
達圧力８Ｖ、電流１５ｍＶ／枚とする。この陽極酸化工
程では、フォトレジスト１５６、１５７が存在するた
め、パターン１５６、１５７側面のみが陽極酸化され
て、アルミナ膜１５８、１５９が形成される。アルミナ
膜１５８、１５９はポーラス状の結晶構造を有し、フッ
酸に容易にエッチングされる。（図２（Ｂ））

【００８５】フォトレジストマスク１５６、１５７を除
去した後、再び陽極酸化処理を行う。電解溶液に酒石酸
（温度１０℃）を用い、到達圧力８０Ｖ、電流１５ｍＶ
／枚とする。この陽極酸化では、アルミナ膜１５８、１
５９内にも電解溶液が浸透するため、アルミニウムパタ
ーン１５６、１５７表面が陽極酸化されて、アルミナ膜
２３１、３３１が形成される。アルミナ膜２３１、３３
１は緻密な結晶構造を有するバリア型の膜であり、フッ
酸に耐エッチング特性を有する。２回の陽極酸化工程で
残存したアルミニウムパターン１５６、１５７がそれぞ
れ、走査線２３０、ゲート配線３３０となる。（図２
（Ｃ））

【００８６】プラズマドーピング法によりＮ型の導電性
を付与する不純物を活性層２００、３００、３１０に添
加する。本実施例ではリンを添加する。リンの代わりに
ヒ素（Ａｓ）でも良い。アルミナ１５６、１５７、２３
１、３３１がマスクとして機能して、Ｎ型１７２〜１７
７が自己整合的に形成される。（図３（Ａ））

【００８７】アルミナ膜１５６、１５７をフッ酸により
除去する。（図３（Ｂ））

【００８８】再び、プラズマドーピング法によりリンを
活性層２１０、３００に添加する。走査線２３０、ゲー
ト配線３３０、アルミナ膜２２１、３３１がマスクとし
て機能し、活性層２１０にチャネル形成領域２１１、Ｎ
⁺ 型の高濃度不純物領域２１２、２１３、２１４、Ｎ^-
型の低濃度不純物領域２１５〜２１９が自己整合的に形
成される。同時に、活性層３００に、真性なチャネル形
成領域３０１、Ｎ⁺ 型のソース領域３０２、Ｎ^- 型のド
レイン領域３０３、低濃度不純物領域３０４、３０５が
自己整合的に形成される。更に、活性層３１０にもＮ⁺
型の高濃度不純物領域１８２、１８３、Ｎ^- 型の低濃度
不純物領域１８４、１８５が自己整合的に形成される。
（図３（Ｃ））

【００８９】各Ｎ⁺ 型の高濃度不純物領域は２度のドー
ピング工程でリンが添加された領域であり、各Ｎ^- 型の
低濃度不純物領域はその上部に絶縁膜２２０を介してア
ルミナ膜１５６、１５７が存在していた領域である。

【００９０】次に、Ｎチャネル型ＴＦＴの活性層２０
０、３１０を覆うフォトレジストマスク１６１を形成し
た後、活性層３１０にＰ型の不純物をプラズマドーピン
グ法で添加する。ここではボロンを添加する。ゲート配
線３３０、アルミナ膜３３１がマスクとして機能し、活
性層３１０に真性なチャネル形成領域３１１、Ｐ⁺ 型の
ソース領域３１２、Ｐ⁺ 型のドレイン領域３１３が自己
整合的に形成される。（図４（Ａ））

【００９１】リン（ヒ素）、ボロンの添加はプラズマド
ーピング法、イオン注入法、レーザドーピング法、拡散
法等の公知の手段を用いればよい。

【００９２】なお、本明細書中で真性なシリコン（半導
体）とは、シリコンのフェルミレベルを変化させ得るリ
ン、ヒ素、ボロン（ソース／ドレイン領域に添加された
不純物）を一切含まないシリコン（半導体）である。ま
たは、しきい値制御をするためにリン、ヒ素、ボロンを
意図的に添加したシリコン（半導体）であり、この場合
のシリコン（半導体）中のリン、ヒ素、ボロンの濃度は
それぞれ１×１０¹⁵〜１×１０¹⁷atoms／ｃｍ³ の範囲
にある。

【００９３】フォトレジストマスク１６１を除去した
後、活性層に添加した不純物（ボロン、リン）を活性化
するため、レーザ光を活性層２１０、３００、３１０に
照射し、更に熱処理を行う。レーザ照射条件はパルス周
波数５０Ｈｚ、レーザエネルギー密度１７９ｍＪ／ｃｍ
² とする。熱処理条件は窒素雰囲気、温度４５０℃、処
理時間２時間とする。

【００９４】層間絶縁膜１１１として、ＰＥＣＶＤ法で
厚さ２０ｎｍの窒化シリコン膜、厚さ９００ｎｍの酸化
シリコン膜を積層して成膜する。層間絶縁膜１１１にソ
ース領域、ドレイン領域を露出させるコンタクトホール
を形成する。層間絶縁膜１１１上にチタン（１５０ｎ
ｍ）／アルミニウム（５００ｎｍ）／チタン（１００ｎ
ｍ）の積層膜をスパッタ法で成膜し、パターニングし
て、信号線２４０、ドレイン電極２４１、ソース配線３
４１、３４２、ドレイン電極３４３を形成する。水素化
処理（水素雰囲気、３５０℃、２時間）を行ない、ＣＭ
ＯＳ回路及び画素ＴＦＴ２００が完成する。（図４
（Ｂ））

【００９５】基板全面に第１の平坦化膜１１２を形成す
る。第１の平坦化膜１１２として窒化シリコンとアクリ
ル膜の積層膜を形成する。まず、ＰＥＣＶＤ法で厚さ２
０ｎｍの窒化シリコン膜を成膜し、スピンコート法でア
クリル膜を膜厚１μｍの厚さに成膜する。

【００９６】第１の平坦化膜１１２にソース配線３４
１、３４２、ドレイン電極３４３に達するコンタクトホ
ールを形成する。スパッタ法でチタン膜を厚さ３００ｎ
ｍに成膜しパターニングして、ブラックマスク２５０、
ソース配線３５１、３５２を形成する。

【００９７】第２の平坦化膜１１３として、スピンコー
ト法でアクリル膜を１μｍの厚さに形成する。平坦化膜
１１２、１１３にドレイン電極２４１に達するコンタク
トホールを形成する。可視光に対して透明な導電膜とし
てＩＴＯ膜を１００ｎｍの厚さにスパッタ法で成膜し、
パターニングして画素電極２６０を形成する。画素電極
２６０がブラックマスク２６０と重なっている部分で
は、第２の平坦化膜１１３を誘電体とし、ブラックマス
ク２５０と画素電極２６０を電極とする保持容量２７０
が形成される。以上の工程によりアクティブマトリクス
基板が作製される。（図５）

【００９８】ここでは透過型の液晶パネルを作製した
が、画素電極をアルミニウムのような可視光に対して高
い反射率（可視光の全スペクトル域での反射率が８０％
以上）の材料で形成することで、反射型の液晶パネルを
作製することができる。

【００９９】本実施例では、画素ＴＦＴ２００はダブル
ゲート構造としたが、シングルゲート構造、またはトリ
プルゲート構造等のマルチゲート構造にも適用できる。

【０１００】本実施例ではアクティブマトリクス型液晶
パネルについて説明したが、アクティブマトリクス型の
表示装置であればＥＬ（エレクトロルミネッセンス）表
示装置やＥＣ（エレクトロクロミックス）表示装置に本
発明を適用できることは言うまでもない。

【０１０１】また、画素電極に変えて光電変換層を設け
ることにより、ＣＭＯＳ型のイメージセンサを作製でき
ることは容易である。

【０１０２】［実施例２］ 本実施例は、実施例１とは
異なる方法により結晶性半導体膜を形成する例であり、
結晶化を助長する触媒元素を半導体膜全面または選択的
に保持させる工程を加える。基本的な構成は実施例１と
同様であるので、図１を参照して相違点のみを説明す
る。

【０１０３】ＰＥＣＶＤ法によりＣＶＤシリコン膜１５
０を形成する工程までは実施例１と同様である。

【０１０４】本実施例では、ＣＶＤシリコン膜１５０の
表面にシリコンの結晶化を助長する触媒元素を導入す
る。シリコンの結晶化を助長する触媒元素としては、Ｎ
ｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた
一種または複数種類の元素が用いられる。本実施例では
Ｎｉを用いる。Ｎｉは上記の触媒元素の中でシリコン膜
中の拡散速度が早く、最も良好な結晶性を有するシリコ
ン膜を形成することができる。

【０１０５】また、上記触媒元素を導入する箇所は特に
限定されないが、シリコン膜１５０の全面、またはマス
クを形成することにより選択的に導入する。また、触媒
元素を非晶質シリコン膜の裏面、または表裏両面に導入
する工程としてもよい。

【０１０６】触媒元素をシリコン膜１５０に導入した
後、絶縁膜１７０を形成し、絶縁膜を介してレーザ光の
照射により結晶化を行ない結晶性シリコン膜を形成す
る。また、レーザ光の照射に代えて加熱する工程として
もよい。また、結晶化後に膜中の触媒元素を低減させる
ゲッタリングを行う工程を加えてもよい。

【０１０７】また、シリコン膜に触媒元素を導入する方
法としては、非晶質シリコン膜の表面に触媒元素を含有
する気体や液体を接触させ得る方法、またはシリコン膜
１５０の膜中に添加させ得る方法等が挙げられ、触媒元
素とシリコンが反応してシリコンと触媒元素の化合物が
形成される方法であれば良い。例えば、スパッタ法、Ｃ
ＶＤ法、プラズマ処理法、吸着法、イオン注入法、また
は触媒元素を含有した溶液を塗布する方法を使用するこ
とができる。

【０１０８】溶液を塗布する方法は簡便であり、触媒元
素の濃度調整が容易であるという利点がある。本実施例
では、塗布方法を用い、１〜１００ｐｐｍ（重量換算）
の範囲のニッケルを含んだ溶液を塗布する。ただし、非
晶質シリコン膜の膜厚を考慮に入れて適宜添加量を調節
する必要がある。このようにして得られた非晶質シリコ
ン膜における膜中のニッケル濃度は１×１０¹⁹〜１×１
０²¹atoms/cm³となる。

【０１０９】以上のようにして触媒元素をシリコン膜１
５０に導入した後、レーザアニールしてレーザアニール
シリコン膜１５１を形成する。また、レーザアニールに
代わって、５５０℃以上の温度で加熱する熱アニールで
もよい。また、触媒元素は活性層の半導体特性を損なう
ものであるので、アニール後に膜中の触媒元素を低減さ
せるゲッタリングを行う工程を加えるのが好ましい。

【０１１０】以降の工程は、実施例１の製造工程に従え
ば、アクティブマトリクス基板が作製できる。

【０１１１】［実施例３］ 実施例１ではトップゲート
型ＴＦＴを例にとって説明したが、本発明の構成はボト
ムゲート型ＴＦＴ（代表的には逆スタガ型ＴＦＴ）に適
用することもできる。本実施例では、図９を用いて、逆
スタガ型ＴＦＴの作製工程を説明する。

【０１１２】ガラス基板５００上に、スパッタ法によ
り、厚さ２５０ｎｍのタンタル膜を厚さ５０ｎｍの窒化
タンタルで挟んだ積層膜を形成し、パターニングしてゲ
ート配線５０１を形成する。陽極酸化工程を行ない、ゲ
ート配線５０１の表面に陽極酸化膜５０２を形成する。
陽極酸化膜５０２に代えて、スパッタ法などにより金属
酸化物を形成しても良い。ゲート配線５０１を覆ってゲ
ート絶縁膜５０３を形成する。本実施例では、ＰＥＣＶ
Ｄ法により、厚さ１００ｎｍの窒化酸化シリコン膜と、
厚さ２５０ｎｍの窒化シリコン膜を連続成膜する。更
に、ゲート絶縁膜５０３の成膜工程と連続して、ＰＥＣ
ＶＤ法で非晶質成分と結晶成分が混在するＣＶＤシリコ
ン膜５０５、及び窒化シリコンでなる絶縁膜５０５を成
膜する。（図９（Ａ））

【０１１３】ＣＶＤシリコン膜５０５の成膜条件はＳｉ
Ｈ₄ 流量２ｓｃｃｍ、Ｈ₂ 流量２００ｓｃｃｍとし、成
膜時の圧力１３３Ｐａに保ち、ＲＦ（１３．５６ＭＨ
ｚ）電力密度１２０ｍＷ／ｃｍ² 、基板温度３００℃と
する。成膜されたＣＶＤシリコン膜１５０は、非晶質成
分と結晶成分とが混在した半導体薄膜であり、結晶粒と
結晶粒の間に非晶質部分が存在している結晶構造となっ
ている。また、ゲート絶縁膜５０３の窒化酸化シリコン
の成膜にはＳｉＨ₄ 、Ｎ₂Ｏを反応ガスに用い、ゲート
絶縁膜５０３と絶縁膜５０５の窒化シリコンの成膜には
ＳｉＨ₄ 、ＮＨ₃を反応ガスに用いる。

【０１１４】表面に絶縁膜５０５が接した状態で、ＣＶ
Ｄシリコン膜５０４をレーザアニールする。光学系によ
りレーザ光を線状に整形してＣＶＤシリコン膜５０５に
照射し、結晶性が向上されたレーザアニールシリコン膜
（結晶性シリコン膜）５０６を形成する。レーザ照射条
件は、光源にＸｅＣｌエキシマレーザを用い、パルス周
波数を３０Ｈｚ、オーバーラップ率を９６％、レーザエ
ネルギー密度を３５９ｍＪ／ｃｍ² とする。レーザアニ
ールにより、ＣＶＤシリコン膜５０５の非晶質部分が結
晶化されると同時に結晶粒が成長して、結晶性が向上さ
れたレーザアニールシリコン膜５０６が形成される。
（図９（Ｂ））

【０１１５】基板全面に酸化シリコン膜を厚さ１２０ｎ
ｍに成膜し、フォトレジストマスク５０７を形成する。
フッ酸により酸化シリコン膜をパターニングして、スペ
ーサ５０８を形成する。絶縁膜５０５を酸化シリコンと
エッチング選択比のある窒化シリコンで形成して、スペ
ーサ５０８の形成と共に、絶縁膜５０５が除去されてシ
リコン膜５０６の表面が露出されないようにする。（図
９（Ｃ））

【０１１６】フォトレジストマスク５０７を除去した
後、スペーサ５０８をドーピングマスクにしてシリコン
膜５０６にＮ型又はＰ型の不純物を添加する。ここでは
リンを添加する。シリコン膜５０６には自己整合的にＮ
型領域５０９が形成される。（図９（Ｄ））

【０１１７】チャネル形成領域となる領域をフォトレジ
ストマスク５１１で覆う。スペーサ５０８とフォトレジ
ストマスク５１１をマスクにして、プラズマドーピング
法によりリンを添加する。シリコン膜５０６には、真性
な領域５２１、Ｎ⁺ 型の高濃度不純物領域５２２、Ｎ^-
型の低濃度不純物領域５２３が自己整合的に形成され
る。（図１０（Ａ））

【０１１８】シリコン膜５０６及び絶縁膜５０５をＴＦ
Ｔごとに島状に分断し、活性層５３０、絶縁膜５４０を
形成する。活性層５３０には真性なチャネル形成領域５
３１、Ｎ⁺ 型のソース領域５３２、Ｎ⁺ 型のドレイン領
域５３３、Ｎ⁺ 型の高濃度不純物領域５３４、５３５が
形成されている。（図１０（Ｂ））

【０１１９】層間絶縁膜５５０としてＰＥＣＶＤ法で厚
さ０．９μｍの酸化シリコン膜を形成する。層間絶縁膜
５５０にコンタクトホールを形成し、スパッタ法でチタ
ン膜を厚さ３００ｎｍ成膜しパターニングして、ソース
配線５５２、ドレイン配線５５３を形成する。（図１０
（Ｃ））

【０１２０】本実施例では、絶縁膜５０５を成膜するこ
とにより、ＣＶＤシリコン膜５０４を成膜以降、活性層
５３０表面を１度も大気にさらさないので、活性層５３
０表面がボロン、ナトリウム、酸素などの不純物で汚染
されたり、自然酸化膜が形成されることが防止できる。
更に、基板を大気にさらすことなく、ゲート絶縁膜５０
３とＣＶＤシリコン膜５０４を成膜したため、活性層５
３０とゲート絶縁膜５０４の界面を清浄に保つことがで
き、ＴＦＴの信頼性を従来よりも向上できる。

【０１２１】なお、本実施例では逆スタガ型ＴＦＴの作
製工程を説明したが、他の構造のボトムゲート型ＴＦＴ
とすることもできる。また、本実施例のＴＦＴでＣＭＯ
Ｓ回路や、画素マトリクス回路を構成することは、実施
例１の作製工程を参考にすることで容易であり、説明は
省略する。

【０１２２】［実施例４］ 本発明は従来のＩＣ技術全
般に適用することが可能である。即ち、現在市場に流通
している全ての半導体回路に適用できる。例えば、ワン
チップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣ
プロセッサ等のマイクロプロセッサに適用できる。更
に、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正
回路、信号分割回路等）に代表される信号処理回路や携
帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用
の高周波回路に適用できる。

【０１２３】また、マイクロプロセッサ等の半導体回路
は様々な電子機器に搭載され、中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両（自動車や電車等）の制御用コン
ピュータなども挙げられる。本発明はその様な半導体装
置に対しても適用可能である。

【０１２４】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例４のどの構成を採用
しても良いし、各実施例を自由に組み合わせることが可
能である。

【０１２５】［実施例５］ 実施例１で示したアクティ
ブマトリクス型表示装置は、様々な電子機器のディスプ
レイとして利用されている。その様な電子機器として
は、ビデオカメラ、デジタルカメラ、プロジェクター、
プロジェクションＴＶ、ゴーグルディスプレイ、カーナ
ビゲーションシステム、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話、電子書籍
等）などが挙げられる。それらの一例を図１１に示す。

【０１２６】図１１（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本発明を音声出力部２００２、音声入
力部２００３、表示装置２００４やその他の信号制御回
路に適用することができる。

【０１２７】図１１（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明を表示装置２１０２、音声入
力部２１０３やその他の信号制御回路に適用することが
できる。

【０１２８】図１１（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本発明は表示装置２２０
５やその他の信号制御回路に適用できる。

【０１２９】図１１（Ｄ）はゴーグルディスプレイであ
り、本体２３０１、表示装置２３０２、アーム部２３０
３で構成される。本発明は表示装置２３０２やその他の
信号制御回路に適用することができる。

【０１３０】図１１（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３やその他の信号制御回路に適用す
ることができる。

【０１３１】図１１（Ｆ）は携帯書籍（電子書籍）であ
り、本体２５０１、表示装置２５０２、２５０３、記憶
媒体２５０４、操作スイッチ２５０５、アンテナ２５０
６で構成される。本発明は表示装置２５０２、２５０３
やその他の信号制御回路に適用することができる。

【０１３２】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。

【０１３３】

【発明の効果】本発明によれば、従来の低温ポリシリコ
ンと同様に、６００℃以下のプロセス温度で結晶粒界の
不対結合手が少ない結晶性を有する半導体膜を形成する
ことが可能である。また形成された結晶性を有する半導
体膜を用いることで高移動、高信頼性の半導体素子を製
造できる。

【０１３４】また、本発明では、アニールされる半導体
膜をＰＥＣＶＤ法で成膜するため、従来のＴＦＴの製造
ラインを適用でき、余分な設備投資が不要である。

【図面の簡単な説明】

【図１】 実施例１のアクティブマトリクス基板の作製
工程を示す断面図

【図２】 図１に続く作製工程を示す断面図

【図３】 図２に続く作製工程を示す断面図

【図４】 図３に続く作製工程を示す断面図

【図５】 実施例１のアクティブマトリクス基板の断面
図

【図６】 実施例１の画素マトリクス回路、ＣＭＯＳ回
路の上面図

【図７】 実施例１のアクティブマトリクス型液晶表示
装置の概略図

【図８】マルチタスク型のＰＥＣＶＤ装置の上面と断面
の概略図

【図９】 実施例３の逆スタガ型ＴＦＴの作製工程を示
す断面図

【図１０】 図９に続く作製工程を示す断面図

【図１１】 実施例５に示す電子機器の概略図

【符号の説明】

１００ 基板 １１０ 下地膜 １５０ ＰＥＣＶＤ法により成膜したシリコ
ン膜 １５１ レーザアニールシリコン膜 １７０ 絶縁膜（酸化シリコン）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA01 JA24 JA25 JA26 KA04 KA05 KA10 MA05 MA07 MA15 MA27 MA29 MA30 MA37 NA25 PA01 PA08 5F052 AA02 BB07 CA02 DA02 DB03 EA02 EA11 EA15 FA06 FA24 JA04 5F110 AA30 BB02 CC02 CC08 DD02 DD07 DD13 EE03 EE34 FF02 FF30 GG02 GG13 GG45 GG58 HJ18 HJ23 HL03 HL04 HL12 HL23 PP03 PP05 PP22

Claims (8)

【特許請求の範囲】
1. 【請求項１】 絶縁表面に形成され、半導体薄膜でなる
   活性層を有する半導体素子を含む半導体回路を備え、 前記半導体薄膜は非晶質成分と結晶成分が混在する半導
   体薄膜をその表面に絶縁膜が接した状態で結晶化した膜
   で形成されていることを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導回路はマトリクス
   回路であり、前記半導体装置はアクティブマトリクス型
   表示装置又はイメージセンサである。
3. 【請求項３】 請求項１に記載の半導体回路はマイクロ
   プロセッサ、信号処理回路又は高周波回路であることを
   特徴とする半導体装置。
4. 【請求項４】 請求項１に記載の半導回路はマトリクス
   回路であり、前記半導体装置はアクティブマトリクス型
   表示装置を備えた電子機器である。
5. 【請求項５】 請求項４に記載の電子機器は、ビデオカ
   メラ、デジタルカメラ、プロジェクター、ゴーグルディ
   スプレイ、カーナビゲーションシステム、パーソナルコ
   ンピュータ又は携帯情報端末である。
6. 【請求項６】 絶縁表面上に形成された半導体素子から
   なる半導体回路を備えた半導体装置の製造方法であっ
   て、 絶縁表面上に非晶質成分と結晶成分が混在した半導体膜
   を形成する工程と、 前記半導体膜表面に接して絶縁膜を形成する工程と、を
   有することを特徴とする半導体装置の製造方法。
7. 【請求項７】 絶縁表面上に形成された半導体素子から
   なる半導体回路を備えた半導体装置の製造方法であっ
   て、 第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の表面に接して非晶質成分と結晶成分
   が混在した半導体膜を形成する工程と、 前記半導体膜表面に接して第２の絶縁膜を形成する工程
   と、 前記第２の絶縁膜が接した状態で半導体膜をアニールす
   る工程と、 前記第２の絶縁膜に接して第３の絶縁膜を形成する工程
   と、を有することを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項６又は請求項７に記載された非晶
   質成分と結晶成分が混在した半導体膜は、ＰＥＣＶＤ法
   で成膜することを特徴とする半導体装置の製造方法。