KR100736400B1 - 반도체장치 및 그의 제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

결정립의 위치 및 크기가 제어된 결정성 반도체막을 제조하고, 그 결정성 반도체막을 TFT의 채널 형성 영역에 이용하여 고속 동작 가능한 TFT를 실현하는 것을 목적으로 한다. 투광성과 절연성을 가지는 열전도층(2)을 기판(1)의 주 표면에 밀접하게 제공하고, 그 열전도층상의 선택된 영역에 섬 형상 또는 스트라이프 형상의 제1 절연층(3)을 형성한다. 그 위에 제2 절연층(4)과 반도체막(5)을 적층시킨다. 먼저, 반도체막(5)이 비정질 반도체막으로 형성된 다음, 레이저 어닐에 의한 결정화된다. 제1 절연층(3)은 열전도층(2)에의 열 흐름 속도를 제어하는 기능을 가지며, 기판(1)상의 온도 분포 차이를 이용하여 제1 절연층(3)상에 단결정 반도체막을 형성한다.

Description

반도체장치 및 그의 제조방법{Semiconductor Device and Method for Its Fabrication}
도 1은 본 발명의 구성을 설명하는 도면.
도 2(A)∼도 2(E)는 본 발명에 따른 결정성 반도체막의 제작공정을 나타내는 단면도.
도 3은 본 발명에 따른 결정성 반도체막의 단면도.
도 4(A)∼도 4(F)는 본 발명에 따른 결정성 반도체막의 제작공정을 나타내는 단면도.
도 5(A)∼도 5(E)는 TFT 제작공정을 나타내는 단면도.
도 6(A)∼도 6(E)는 TFT 제작공정을 나타내는 단면도.
도 7(A)∼도 7(C)는 TFT 제작공정을 나타내는 단면도.
도 8(A)∼도 8(D)는 하지층의 구성을 설명하는 단면도.
도 9(A)∼도 9(D)는 화소 TFT와 구동회로 TFT의 제작공정을 나타내는 단면도.
도 10(A)∼도 10(D)는 화소 TFT와 구동회로 TFT의 제작공정을 나타내는 단면도.
도 11(A)∼도 11(D)는 화소 TFT와 구동회로 TFT의 제작공정을 나타내는 단면도.
도 12(A)∼도 12(C)는 화소 TFT와 구동회로 TFT의 제작공정을 나타내는 단면도.
도 13은 화소 TFT와 구동회로 TFT의 단면도.
도 14(A)∼도 14(C)는 구동회로 TFT의 제작공정을 나타내는 상면도.
도 15(A)∼도 15(C)는 화소 TFT의 제작공정을 나타내는 상면도.
도 16(A)∼도 16(C)는 구동회로 TFT의 제작공정을 나타내는 단면도.
도 17(A)∼도 17(C)는 화소 TFT의 제작공정을 나타내는 단면도.
도 18은 액정 표시장치의 I/O 단자, 배선 및 회로 배치를 설명하는 상면도.
도 19는 액정 표시장치의 구조를 나타내는 단면도.
도 20은 액정 표시장치의 구조를 나타내는 사시도.
도 21은 화소부의 화소를 나타내는 상면도.
도 22는 레이저 어닐 장치의 구성을 나타내는 도면.
도 23은 레이저 어닐 장치의 반응실의 구성을 나타내는 도면.
도 24(A) 및 도 24(B)는 액티브 매트릭스형 EL 표시장치의 구성을 나타내는 도면.
도 25(A)∼도 25(F)는 반도체장치의 예를 나타내는 도면.
도 26(A)∼도 26(D)는 투영형 액정 표시장치의 구성을 나타내는 도면.
도 27(A)∼도 27(F)는 TFT의 제작공정을 나타내는 단면도.
도 28(A)∼도 28(F)는 TFT의 제작공정을 나타내는 단면도.
본 발명은 절연 표면을 가진 기판상에 형성된 결정 구조를 가지는 반도체막 및 그의 제조방법과, 그 반도체막을 활성층으로 사용한 반도체장치 및 그의 제조방법에 관한 것이다. 특히, 본 발명은 결정성 반도체막으로 활성층을 형성한 박막트랜지스터에 관한 것이다. 본 명세서에서, "반도체장치"란 반도체 특성을 이용하여 기능하는 장치 전체를 가리키고, 이것은 박막트랜지스터를 사용하여 형성된 액티브 매트릭스형 액정 표시장치로 대표되는 전기광학 장치 뿐만 아니라 그러한 전기광학 장치를 부품으로서 탑재한 전자 장치를 포함한다.
유리와 같은 투명성의 절연 기판상에 비정질 반도체막을 형성하고 레이저 어닐이나 열 어닐 등에 의해 결정화하여 얻어진 결정성 반도체막을 활성층으로 하는 박막트랜지스터(이하, TFT라 칭함)가 개발되어 왔다. 이러한 TFT의 제작에 주로 사용되는 기판은 바륨 붕규산 유리 또는 알루미노붕규산 유리와 같은 유리 기판이다. 그러한 유리 기판은 석영 기판보다 내열성이 나쁘지만, 시판 가격이 저렴하므로, 대면적 기판을 용이하게 제작할 수 있는 이점(利點)을 가지고 있다.
레이저 어닐은 유리 기판의 온도를 크게 증가시키지 않고, 비정질 반도체막에만 높은 에너지를 부여하여 결정화시킬 수 있는 결정화 기술로서 알려져 있다. 특히, 단파장 광 출력이 얻어지는 엑시머 레이저가 그 용도에 가장 적합한 것으로 고려된다. 엑시머 레이저를 사용한 레이저 어닐은 레이저 빔을 피(被)조사면에서 스폿 형상 또는 선 형상으로 하도록 광학계로 가공하고, 그 가공된 레이저광으로 피조사면을 주사(走査)함으로써(피조사면을 대하여 상대적으로 레이저광 조사 위치를 이동시킴으로써) 행해진다. 예를 들어, 선형 레이저광을 사용한 엑시머 레이저 어닐법은 길이방향과 그 길이방향에 수직인 방향만으로 주사함으로써 피조사면 전체를 레이저 어닐할 수 있고, 그의 뛰어난 생산성 때문에, TFT를 사용하는 액정 표시장치의 제작 기술로서 주류가 되고 있다.
레이저 어닐법은 다양한 반도체 재료의 결정화에 적용될 수 있다. 그러나, TFT 특성면에서 고려하면, 결정성 규소막을 활성층에 사용하는 것이, 높은 이동도를 실현할 수 있기 때문에 적합한 것으로 고려되고 있다. 이 기술은 1장의 유리 기판상에 화소부를 형성하는 화소 TFT와 그 화소부 주변에 설치되는 구동회로 TFT를 형성한 모놀리식형 액정 표시장치를 달성하는데 사용되었다.
그러나, 레이저 어닐법에 의해 제조된 결정성 규소막은 다수의 결정립의 집합이고, 결정립의 위치와 크기가 불규칙(랜덤)하므로, 원하는 위치에 의도적으로 결정립을 형성하는 것이 가능하지 않았다. 따라서, 결정성이 가장 중요시되는 TFT의 채널 형성 영역을 형성하기 위해 단일의 결정립을 사용하는 것은 거의 불가능하였다. 결정립들 사이의 계면(결정입계)에는, 비정질 구조 또는 결정 결함 등에 기인하는 재결정화 중심, 트랩 중심 또는 결정입계에서의 포텐셜 준위의 영향으로, 캐리어의 전류 수송 특성이 감소되었다. 이 때문에, 현재까지 얻어진 결정성 규소막을 활성층으로 사용한 TFT는 단결정 규소 기판상에 제조된 MOS 트랜지스터와 동등한 특성을 나타내지 못하였다.
이러한 문제를 해결하는 방법으로서, 결정립을 크게 하는 것과 함께 그 결정립의 위치를 제어하여 채널 형성 영역으로부터 결정입계를 없애는 것이 효과적인 수단으로서 고려되었다. 예를 들어, "Location Control of Large Grain Following Excimer-Laser Melting of Si Thin-Films", R. Ishihara and A. Burtsev, Japanese Journal of Applied Physics vol. 37, No.3B, pp.1071-1075, 1998에는, 규소막의 온도 분포를 3차원적으로 제어하여 결정의 위치 제어 및 대입경화를 실현하는 방법이 개시되어 있다. 이 방법에 의하면, 유리 기판상에 고융점 금속을 성막하고, 그 위에 부분적으로 막 두께가 상이한 산화규소막을 형성하고, 그 표면에 비정질 규소막을 형성한 웨이퍼의 양면에 엑시머 레이저광을 조사함으로써, 결정립 크기를 수 ㎛로 증가시킬 수 있다는 것이 보고되어 있다.
상기 Ishihara등의 방법은, 비정질 규소막의 하지(下地) 재료의 열 특성을 국소적으로 변화시켜 기판에의 열 흐름을 제어하여 온도 구배를 나타내도록 하는 것을 특징으로 한다. 그러나, 이것은 유리 기판상에 고융점 금속층/산화규소층/반도체막의 3층 구조를 형성하는 것을 필요로 한다. 이 반도체막을 활성층으로 하는 탑 게이트형 TFT를 형성하는 것은 구조적으로는 가능하나, 반도체막과 고융점 금속층 사이에 기생 용량이 형성되어, 전력 소비가 증가하고, 따라서, TFT의 고속 동작을 실현하는 것이 곤란하게 된다.
한편, 고융점 금속층이 게이트 전극으로도 기능하면, 보텀 게이트형 또는 역스태거형 TFT에 대해서는 효과적으로 적용될 수 있다. 그러나, 상기한 3층 구조에서, 반도체막의 두께를 제거하여도, 고융점 금속층과 산화규소층의 막 두께는 결정화 공정에 적합한 막 두께 및 TFT 소자로서의 특성에 대해 적합한 막 두께와 반드시 일치하지 않으므로, 결정화 공정에서의 최적 설계 및 소자 구조의 최적 설계를 동시에 만족시키는 것은 불가능하다.
또한, 투광성이 없는 고융점 금속층이 유리 기판의 전면(全面)에 형성되면, 투과형 액정 표시장치를 제작하는 것은 불가능하다. 고융점 금속층은 높은 열전도율의 점에서는 유용하나, 고융점 금속 재료로서 대표적으로 사용되는 크롬(Cr)막 또는 티탄(Ti)막은 내부 응력이 높으므로, 유리 기판과의 밀착성에 문제가 생길 가능성이 높다. 내부 응력의 영향은 상층에 형성되는 반도체막에도 미치고, 형성된 결정성 반도체막에 왜곡(distortion)을 일으키는 힘으로서 작용할 우려가 있다.
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본 발명은 상기 문제점을 해결하기 위한 기술로서, 결정립의 위치 및 크기를 제어한 결정성 반도체막을 제조하고, 그 결정성 반도체막을 TFT의 채널 형성 영역에 사용함으로써 고속 동작이 가능한 TFT를 실현하는 것이다. 또한, 본 발명은 그러한 TFT를 투과형 액정 표시장치나 이미지 센서와 같은 다양한 반도체장치에 적용할 수 있는 기술을 제공하는 것을 목적으로 한다.
상기한 문제점을 해결하기 위한 수단을 도 1을 참조하여 설명한다. 기판(1)의 주 표면에 밀접하여 투광성과 절연성을 가지는 열전도층(2)을 제공하고, 그 열전도층상의 선택된 영역에 섬 형상 또는 스트라이프(stripe) 형상의 제1 절연층(3)을 형성한다. 그 위에 제2 절연층(4) 및 반도체막(5)을 적층시킨다. 먼저, 반도체막(5)이 비정질 구조를 갖는 반도체막(비정질 반도체막)으로 형성되고, 제1 절연층(3)과 제2 절연층(4)은 열전도층(2)에의 열 흐름 속도를 제어하는 기능을 제공한다. 제2 절연층(4)은 생략될 수도 있다. 어떻든, 비정질 규소막(5)은 기판상의 제1 절연층(3)이 형성된 영역과 그 이외의 영역에도 연속적으로 형성된다.
비정질 구조를 가지도록 형성된 반도체막(5)은 결정화 공정에 의해 결정성 반도체막으로 된다. 결정화 공정은 레이저 어닐법으로 실시되는 것이 가장 바람직하다. 특히, 파장 400 nm 이하의 레이저광을 출력하는 엑시머 레이저를 광원으로 사용하는 것이 반도체막을 우선적으로 가열할 수 있기 때문에 바람직하다. 사용되는 엑시머 레이저는 펄스 발진형 또는 연속 발광형일 수 있다. 반도체막(5)에 조사되는 광은 광학계에 따라 선형 빔, 스폿(spot)형 빔, 시트(sheet)형 빔 등일 수 있고, 그 형상에 한정되는 것은 아니다. 구체적인 레이저 어닐 조건은 실시자에 따라 적절히 결정될 수 있으나, 본 발명에서의 결정화 공정은, 아래에 설명되는 바와 같이, 용융 상태로부터 고상(固相) 상태로의 전이 반응을 사용하여 행해지는 것이 일반적이다.
레이저 어닐에서, 조사하는 레이저광(또는 레이저 빔)의 조건은, 반도체막을 가열 용융시키고 결정핵 발생 밀도와 그 결정핵으로부터의 결정성장을 제어하기 위해 최적화된다. 도 1에서, 점선으로 구별한 영역 A는 열전도층(2)상에 제1 절연층(3)이 형성된 영역이다. 영역 B는 제1 절연층(3)이 형성되지 않은 주변 영역을 나타낸다. 엑시머 레이저의 펄스 폭은 수 nsec∼수 십 nsec, 예를 들어, 30 nsec이므로, 펄스 발진 주파수를 30 Hz로 하여 조사하면, 반도체막이 펄스 레이저광에 의해 순간적으로 가열되고, 그 가열 시간보다 약간 더 긴 시간 냉각되는 것으로 된다. 레이저광의 조사에 의해 반도체막이 용융되지만, 영역 A에서는 제1 절연층(3)이 형성되어 있는 양 만큼 체적이 증가하기 때문에, 온도 상승이 영역 B에 비하여 낮게 된다. 한편, 레이저광 조사의 종료 직후에 열전도층(2)을 통해 열이 확산하기 때문에, 영역 B는 보다 빠르게 냉각되기 시작하고, 고상 상태로 변화하는데 대하여, 영역 A는 상대적으로 완만하게 냉각된다.
결정핵은 용융 상태로부터 고상 상태로의 냉각 과정에서 생성 및 형성되는 것으로 추정되지만, 그 핵 발생 밀도는 용융 상태 온도 및 냉각 속도와 상관관계가 있고, 경험적 지견(知見)에 의하면, 고온으로부터의 급속 냉각은 핵 발생 밀도를 높게 하는 경향이 있다. 따라서, 용융 상태로부터 급속 냉각되는 영역 B에서는 결정핵 발생 밀도가 영역 A보다 더 높게 되고, 결정핵이 불규칙(랜덤)하게 발생함으로써 다수의 결정립이 형성되고, 결정립의 크기가 영역 A에서 생성된 결정립보다 상대적으로 작게 된다. 한편, 영역 A에서는 레이저광 조사 조건과 제1 절연층(3) 및 제2 절연층(4)을 최적화함으로써, 용융 상태 온도 및 냉각 속도를 제어하여, 결정핵의 발생수를 1개로 하고 대형 결정으로 성장시키는 것이 가능하다.
이러한 결정화를 가능하게 하는 레이저에는, YAG 레이저, HYO4 레이저 또는 YLF 레이저로 대표되는 고상(固相) 레이저도 포함된다. 이러한 고상 레이저는 제2 고조파(532 nm), 제3 고조파(354.7 nm) 및 제4 고조파(266 nm)를 갖는 레이저 다이오드 여기 레이저가 바람직하다. 조사 조건으로는, 펄스 발진 주파수가 1∼10 kHz이고, 레이저 에너지 밀도가 300∼600 mJ/cm2(대표적으로는 350∼500 mJ/cm2)일 수 있다. 또한, 예를 들어, 100∼1000 ㎛, 또는 400 ㎛의 폭을 갖는 선으로 집속된 레이저 빔이 기판 전면에 조사된다. 선형 레이저광의 겹침(오버랩)비율은 80∼98%이다.
결정화 공정은 레이저 어닐법만을 반드시 사용할 필요는 없고, 열 어닐법과 레이저 어닐법을 조합하여 사용할 수도 있다. 예를 들어, 최초 열 어닐에 의해 비정질 반도체막을 결정화시킨 후에, 추가로 레이저광을 조사하여 결정성 반도체막을 형성할 수 있다. 사용되는 열 어닐법은 촉매원소를 사용하는 결정화 방법일 수 있다.
이 결정화 공정에서, 기판의 주 표면에 밀접하여 형성되는 열전도층(2)과 제1 절연층(3) 및 제2 절연층(4)에 사용되는 재료와 그의 막 두께는 열전도의 과도적 현상을 제어하는 목적을 위해 주의깊게 선택되어야 한다. 열전도층은 상온에서의 열전도율이 10 Wm-1K-1 이상인 재료로 되어야 한다. 그러한 재료로서는, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화 붕소 중에서 선택된 1종 또는 다수 종류를 성분으로 하는 화합물이 사용될 수 있다. 또는, Si, N, O, M(M은 Al 또는 희토류 원소에서 선택된 적어도 1종)을 함유하는 화합물이 사용될 수도 있다.
한편, 제1 절연층(3)과 제2 절연층(4)은 상온에서의 열전도율이 10 Wm-1K-1 미만인 재료를 사용한다. 그러한 열전도율을 가지고 또한 유리 기판상에 형성되는 TFT를 위한 하지층으로서 적합한 재료로서는, 산화질화규소막이 적합하다. 물론, 질화규소막 또는 산화규소막도 사용될 수 있다. 그러나, 제1 절연막(3) 또는 제2 절연막(4)을 형성하는데 가장 바람직한 재료는 플라즈마 CVD법에 의해 SiH4 및 N2O로 형성되는 산화질화규소막이고, 그의 조성은 55∼70 원자%의 산소 농도와 1∼20 원자%의 질소 농도르 가질 수 있다.
제1 절연층(3)은 유리 기판상에서 TFT의 활성층(채널 형성 영역, 소스 영역, 드레인 영역, LDD 영역이 형성된 반도체막)의 위치에 맞추어 섬 형상 또는 스트라이프 형상으로 분할된 패턴으로 형성된다. 그의 크기는, 예를 들어, TFT의 크기에 맞추어 0.35 ×0.35 ㎛2(채널 길이 ×채널 폭)의 서브마이크론(submicron) 크기이거나, 또는 8 ×8 ㎛2 또는 8 ×200 ㎛2 또는 12 ×400 ㎛2일 수 있다. 적어도 TFT의 채널 형성 영역의 위치 및 크기에 맞추어 제1 절연층(3)을 형성함으로써, 그 위에 형성되는 결정성 반도체막의 하나의 결정립으로 채널 형성 영역을 형성하는 것이 가능하게 된다. 즉, 실질럭으로 단결정막으로 채널 형성 영역을 형성한 것과 동일한 구조가 얻어진다. 이때, 제1 절연층의 엣지(edge)에서의 측벽의 각도는 기판의 주 표면에 대하여 10°∼ 40°인 것이 바람직하다.
이러한 현상을 이용함으로써, 결정성 반도체막상에 존재하는 큰 크기의 결정립을 달성하는 것이 가능하다. 또한, 결정립의 위치가 TFT의 활성층을 형성하는 위치와 맞추어질 수도 있다.
[실시형태 1]
본 실시형태를 도 2(A)∼도 2(E)를 참조하여 설명한다. 도 2(A)에서, 기판(501)에는, 바륨 붕규산 유리 또는 알루미노 붕규산 유리와 같은 무(無)알칼리 유리 기판이 사용된다. 예를 들어, 코닝사의 #7059 유리 기판 또는 #1737 유리 기판이 바람직하게 사용될 수 있다. 그러한 유리 기판은 유리 변형점보다도 10∼20℃ 정도 낮은 온도로 미리 가열처리하여 두면, 후의 공정에서의 기판의 수축에 의한 변형을 방지할 수 있다.
TFT가 형성될 기판(501)의 표면에, 투광성과 절연성을 가지고 열전도성이 우수한 열전도층(502)을 형성한다. 이 열전도층(502)의 두께는 50∼500 nm이고, 열전도율은 10 Wm-1K-1 이상이어야 한다. 이에 적합한 재료로는, 가시광에서 투광성을 가지고 열전도율이 20 Wm-1K-1인 산화 알루미늄(Al2O3)을 들 수 있다. 산화 알루미늄은 화학량론적 비율에 한정되는 것은 아니고, 열전도율 및 내부 응력과 같은 특성을 제어하기 위해 다른 원소가 첨가될 수도 있다. 예를 들어, 산화 알루미늄에 질소를 첨가한 산화질화 알루미늄(AlNxO1-x: 0.02 ≤x ≤0.5)을 사용하여도 좋고, 질화 알루미늄(AlNx)을 사용할 수도 있다. 또한, 규소(Si), 산소(O), 질소(N) 및 M(M은 알루미늄(Al) 또는 희토류 원소 중에서 선택된 적어도 1종)을 함유하는 화합물도 사용될 수 있다. 예를 들어, AlSiON 및 LaSiON이 바람직하게 사용될 수도 있다. 추가로, 질화 붕소 등도 사용에 적합하다.
상기 산화물, 질화물 또는 다른 화합물은 스퍼터링법에 의해 형성될 수 있다. 이것은 소망의 조성을 갖는 타겟을 사용하고 아르곤(Ar) 또는 질소와 같은 불활성 가스를 사용한 스퍼터링법에 의해 형성될 수 있다. 또한, 열전도율이 1000 Wm-1K-1에 이르는 박막 다이아몬드 층 또는 DLC(Diamond-Like Carbon) 층을 형성할 수도 있다.
그 위에 제1 절연층(503)을 형성한다. 제1 절연층에 사용되는 재료는 10 Wm-1K-1 미만의 열전도율을 가진다. 이 재료로서는 산화규소막과 질화규소막 중에서 선택될 수 있으나, 산화질화규소막으로 형성하는 것이 바람직하다. 산화질화규소막은 원료 가스로서 SiH4 및 N2O를 사용한 플라즈마 CVD법에 의해 형성된다. 그 원료 가스에 O2가 첨가될 수도 있다. 성막 조건은 제한되지 않으나, 제1 절연막으로서의 산화질화규소막이 50∼500 nm의 두께와, 55∼70 원자%의 산소 농도와 1∼20 원자%의 질소 농도를 가지도록 한다. 이러한 조성은 산화질화규소막의 내부 응력을 감소시키는 동시에 고정 전하 밀도를 감소시킨다.
도 2(B)에 도시된 바와 같이, 제1 절연막(503)을 섬 형상 또는 스트라이프 형상으로 에칭한다. 이 에칭은 불화수소(HF) 또는 불화수소 암모늄(NH4HF2)을 함유한 용액에서 행해진다. 섬 형상으로 형성된 제1 절연막(504, 505)의 크기는 적절히 결정된다. 그 크기는 용도에 의존하지만, 예를 들어, TFT의 크기에 맞추어 0.35 ×0.35 ㎛2(채널 길이 × 채널 폭)의 서브마이크론(submicron) 크기일 수 있고, 8 ×8 ㎛2, 8 ×200 ㎛2 또는 12 ×400 ㎛2 일 수 있다. 적어도 TFT의 채널 형성 영역의 위치 및 크기를 맞추어 제1 절연층(504, 505)을 형성함으로써, 그 위에 형성되는 결정성 반도체막의 단일 결정립으로 채널 형성 영역을 형성하는 것이 가능하게 된다. 제1 절연층(504, 505)의 엣지에서의 측벽의 각도가 기판(501)의 주 표면에 대하여 10°∼ 40°가 되도록 테이퍼진 형상으로 에칭함으로써, 그 위에 적층되는 막의 스텝 커버리지가 확보된다. 이렇게 하여 형성된 열전도층(502)과 제1 절연막(503, 504)을 본 명세서에서는 하지층이라 부른다.
그 다음, 비정질 구조를 갖는 반도체막(506)을 플라즈마 CVD법 또는 스퍼터링법과 같은 공지의 방법에 의해 25∼80 nm(바람직하게는 30∼60 nm)의 두께로 형성한다. 본 실시예에서는, 비정질 규소막을 플라즈마 CVD법에 의해 55 nm의 두께로 형성하였다. 비정질 구조를 갖는 반도체막은 비정질 반도체막 또는 미(微)결정 반도체막일 수 있고, 비정질 규소-게르마늄막과 같은 비정질 구조를 갖는 화합물 반도체막도 사용될 수 있다.
그 다음, 비정질 반도체막(506)을 레이저 어닐법에 의해 결정화한다. 사용되는 결정화 방법으로는, 그 외에, 급속 열 어닐법(RTA법)이 사용될 수도 있다. RTA법에 사용되는 광원은 적외선 램프, 할로겐 램프, 금속 할라이드 램프, 크세논 램프 등이다. 결정화 공정에서, 비정질 반도체막에 함유된 수소를 먼저 방출하고, 그 다음, 400∼500℃에서 약 1시간 열처리를 행하여 수소 함량을 5 원자% 이하로 낮추는 것이 바람직하다.
레이저 어닐법에 의해 결정화를 행하는 경우, 광원은 펄스 발진형 또는 연속 발광형 엑시머 레이저 또는 아르곤 레이저, 또는 YAG 레이저와 같은 고체 레이저이다. 도 22는 그러한 레이저 어닐 장치의 구성을 나타낸다. 레이저광 발생장치(2101)에는 엑시머 레이저 또는 아르곤 레이저가 사용된다. 레이저광 발생장치(2101)로부터 방출된 레이저 빔은 빔 확장기(2102, 2103)에 의해 일 방향으로 확장되고, 거울(2104)에 의해 반사된 레이저 빔은 실린드리컬(cylindrical) 렌즈(원주 렌즈) 어레이(2105)로 분할되고, 실린드리컬 렌즈(2106, 2107)에 의해 100∼1000 ㎛의 선폭을 갖는 선형 빔으로 전환되고, 샘플측에 조사 영역(2110)을 형성하도록 조사된다. 기판(2108)은 X 방향, Y 방향 및 θ방향으로 동작 가능한 스테이지(2109)상에 보유된다. 또한, 조사 영역(2110)에 대하여 스테이지(2109)를 이동시킴으로써, 기판(2108)의 전면(全面)에 걸쳐 레이저 어닐을 행하는 것이 가능하다. 이때, 기판(2108)은 대기 분위기 내에 유지될 수 있고, 또는 도 23에 도시된 것과 같은 반응실을 마련하여 감압 하에 또는 불활성 가스 분위기 내에 보유하여 결정화를 행하여도 좋다.
도 23은 도 22를 참조하여 설명된 레이저 어닐 장치에 기판을 보유하는 방법에 관한 예를 나타낸다. 스테이지(2109)상에 보유된 기판(2108)이 반응실(2206)내에 셋트된다. 이 반응실의 내부는 진공계 또는 가스계(도시되지 않음)에 의해 감압 상태로 되거나 또는 불활성 가스 분위기로 될 수 있고, 스테이지(2109)는 가이드 레일(2207)을 따라 반응실 내에서 이동될 수 있다. 레이저광이 기판(2108) 위에 설치된 석영 창(도시되지 않음)을 통해 들어간다. 이 구성으로, 스테이지(2109)에 제공된 가열 수단(도시되지 않음)으로 기판(2108)을 300∼500℃로 가열하는 것이 가능하다. 도 23에서는, 이 반응실(2206)에 운반실(2201), 중간실(2202) 및 반입/반출실(2203)이 연결되고, 칸막이 밸브(2208, 2209)에 의해 분리되어 있다. 반입/반출실(2203)에는, 다수의 기판을 보유할 수 있는 카세트(2204)가 배치되고, 기판은 운반실(2201)내에 제공된 운반 로봇(2205)에 의해 운반된다. 기판(2108')은 운반되고 있는 기판이다. 이러한 구조에 의하면, 레이저 어닐을 감압 하에 또는 불활성 가스 분위기에서 연속하여 처리할 수 있다.
레이저 어닐 조건은 실시자에 의해 적절히 선택되지만, 예를 들어, 엑시머 레이저의 펄스 발진 주파수를 30 Hz, 레이저 에너지 밀도를 100∼500 mJ/cm2(바람직하게는 300∼400 mJ/cm2)으로 한다. 그리고, 100∼1000 ㎛, 예를 들어, 400 ㎛의 선폭을 가진 선형 빔을 기판의 전면에 걸쳐 조사한다. 이 선폭은 섬 형상으로 형성된 제1 절연막보다 크기 때문에, 1개 펄스의 선형 빔의 조사로 제1 절연막 상의 비정질 규소층이 결정화될 수 있다. 또한, 선형 빔을 주사하면서 다수 회의 조사를 행할 수도 있다. 이때의 선형 빔의 겹침(오버랩)률은 50∼98%일 수 있다. 레이저 빔의 형상이 평면형이더라도, 동일 처리가 행해질 수 있다.
엑시머 레이저의 펄스 발진 주파수가 30 Hz인 경우, 펄스 폭은 수 nsec∼수 십 nsec, 예를 들어, 30 nsec이므로, 비정질 규소막에 펄스 선형 레이저 빔을 조사하면 순간적으로 가열되고, 그 가열 시간보다 약간 더 긴 시간 냉각되게 된다. 이때, 도 2(D)에 도시된 바와 같이, 제1 절연막이 형성된 영역을 영역 A라 하고, 그 외의 다른 영역을 영역 B라 하면, 영역 A는 제1 절연층의 형성 양만큼 체적이 증가하므로, 레이저 빔 조사에 기인한 온도 상승이 영역 B에서보다 낮게 된다. 한편, 레이저 빔 조사의 종료 직후 열전도층(502)을 통해 열이 확산하기 때문에, 영역 B가 급격히 냉각된다.
레이저광 발생장치(2101)로서 연속 발광형 엑시머 레이저가 사용되는 경우, 동일한 광학게가 사용된다. 예를 들어, 1000 W의 출력을 갖는 연속 발광형 엑시머 레이저가 사용되면, 광학계에 의해 400 ㎛ ×125 mm의 선형 빔이 형성되어 0.1∼10 m/sec의 주사 속도로 기판 전면을 주사할 수 있다.
레이저 어닐법에서는, 조사 레이저 빔의 조건을 최적화함으로써, 결정핵 발생 밀도 및 결정핵으로부터의 결정 성장을 제어한다. 영역 A에서는 가열 및 냉각 중의 온도 변화가 비교적 완만하기 때문에, 영역 A의 반도체막(508)의 중심으로부터 결정립의 성장이 일어나, 제1 절연층(504, 505)의 거의 전면에 걸쳐 단결정이 성장할 수 있다. 한편, 영역 B는 급격히 냉각되기 때문에, 영역 B의 반도체막(507)에서는 작은 결정립만이 성장하여, 다수의 결정립의 집합을 가지는 구조가 제공된다. 그리하여, 결정립 위치가 제어된 결정성 반도체막을 형성하는 것이 가능하다.
다음에, 형성된 결정성 반도체막의 영역 A 상에 포토레지스트 패턴을 형성하고, 건식 에칭에 의해 영역 B의 결정성 규소막을 선택적으로 제거하여, 섬 형상 반도체층(509, 510)을 형성한다. 건식 에칭에는 CF4와 O2의 혼합 가스가 사용될 수 있다. 이렇게 하여 형성된 섬 형상 반도체층(509, 510)은 1016∼1018 /cm3의 잔류 결합 준위를 가지기 때문에, 수소화 공정으로서, 수소 분위기, 또는 1∼3%의 수소를 함유한 질소 분위기, 또는 플라즈마 가열에 의해 형성된 수소를 함유한 분위기에서 300∼450℃의 온도로 가열처리를 행할 수 있다. 이 수소화 공정에 의해, 섬 형상 반도체층(509, 510)에 약 0.01∼0.1 원자%의 수소가 첨가된다. 그리하여, 섬 형상 반도체층(509, 510)이 단일의 결정립으로 형성되고, 단결정과 실질적으로 동등하게 되어, 이 부분에 TFT와 같은 소자를 형성하면, 단결정 규소 기판상에 형성된 MOS 트랜지스터에 필적하는 특성이 얻어질 수 있다.
[실시형태 2]
본 실시형태를 도 3을 이용하여 설명한다. 먼저, 실시향태 1과 마찬가지로, 기판(501)상에 열전도층(502)을 형성하고, 그 위에 제1 절연층(504, 505)을 형성한다. 그 다음, 열전도층 및 제1 절연층상에 제2 절연층(511)을 형성한다. 제2 절연층은 제1 절연층과 같이, 산화질화규소막으로 형성될 수 있다. 실시형태 1과 동일한 과정으로 제2 절연층(511)상에 섬 형상 반도체층(509, 510)을 형성할 수 있다.
제2 절연층(511)의 막 두께를 변경하여, 반도체막으로부터 기판으로 열이 확산하는 속도를 제어할 수 있다. 또한, 열전도층으로서 사용되는 재료의 종류와 성막 조건에 좌우되지만, 질화 알루미늄 및 유사한 화합물은 비교적 큰 내부 응력을 가지기 때문에, 그의 영향이 반도체막과의 계면에 왜곡(distortion)을 발생시키고, 이것은 결정화에 악영향을 미칠 수 있다. 그러나, 도 3에 도시된 바와 같이, 내부 응력이 낮은 산화질화규소막이 형성되면, 그러한 악영향을 완화시킬 수 있다. 이 경우, 제2 절연층의 두께는 5∼100 nm일 수 있다.
[실시형태 3]
TFT의 활성층으로서 기능하는 결정성 반도체막의 형성방법은 레이저 어닐법에만 한정되지 않고, 레이저 어닐법과 열 어닐법의 조합이 사용될 수도 있다. 예를 들어, 도 2(C)에 도시된 상태의 비정질 구조를 가진 반도체막(506)(비정질 규소막)이 형성된 기판을 노 어닐러(annealer)를 사용하여 약 600∼700℃로 약 4∼12시간 가열처리하여 결정화한 다음, 실시형태 1에서 설명된 레이저 어닐법으로 처리하여도, 동일한 효과가 얻어질 수 있다. 또한, 일본 공개특허공고 평7-130652호 공보에 개시된 촉매원소를 사용한 결정화 방법에도 열 어닐에 의한 결정화가 적용될 수도 있다.
도 4(A)에 도시된 바와 같이, 실시형태 1과 마찬가지로 유리 기판(501)상에 열전도층(502)을 형성하고, 그 위에 제1 절연층(504, 505)을 형성한다. 또한, 실시형태 2와 마찬가지로 제2 절연층(511)이 형성되거나, 또는 이 층이 생략될 수도 있다. 그 다음, 비정질 반도체막(506)을 플라즈마 CVD법 또는 스퍼터링법에 의해 25∼80 nm의 두께로 형성한다. 예를 들어, 비정질 규소막을 55 nm의 두께로 형성한다. 그리고, 중량 환산으로 10 ppm의 촉매원소를 함유한 수용액을 스핀 코팅법에 의해 도포하여, 촉매원소 함유 층(512)을 형성한다. 촉매원소는 니켈(Ni), 게르마늄(Ge), 철(Fe), 팔라듐(Pd), 주석(Sn), 납(Pb), 코발트(Co), 백금(Pt), 구리(Cu), 금(Au) 등일 수 있다. 촉매원소 함유 층(512)은 스핀 코팅법 대신에 스퍼터링법 또는 기상 증착법에 의해 촉매원소 층으로서 1∼5 nm의 두께로 형성될 수도 있다.
제1 절연층(504, 505)을 선택적으로 형성함으로써, 비정질 반도체막(506)의 표면에 요철부를 형성할 수 있다. 촉매원소를 함유한 수용액을 스핀 코팅법에 의해 도포하여 촉매원소 함유 층(512)을 형성하는 경우, 촉매원소 함유 층(512)의 두께는 균일하지 않고, 제1 절연층이 형성되지 않은 오목부의 영역이 상대적으로 두껍게 된다. 이 결과, 후의 열 어닐 공정에서 반도체막 내로 높은 농도의 촉매원소가 확산하게 된다.
도 4(B)에 도시된 결정화 공정에서는, 먼저, 400∼500℃에서 1시간 정도의 가열처리를 행하여, 비정질 규소막의 수소 함량을 5 원자% 이하로 감소시킨다. 그 다음, 노 어닐러를 사용하여, 질소 분위기에서 550∼600℃로 1∼8시간 열 어닐을 행한다. 이상의 공정에 의해 결정성 규소막이 얻어질 수 있다. 그러나, 여기까지의 공정에서 열 어닐에 의해 형성된 결정성 반도체막(513)은 투과형 전자 현미경으로 미시적으로 관찰하면 다수의 결정립으로 이루어지고, 그 결정립의 크기 및 위치는 균일하지 않고 랜덤하다. 또한, 라만 분광법과 광학 현미경으로 거시적으로 관찰하면, 비정질 영역이 국소적으로 잔존하는 것이 관찰된다.
이러한 결정성 반도체막(513)의 결정립을 소정의 위치에 형성할 수 있도록 제어하고 또한 큰 크기의 결정을 얻기 위해, 이 단계에서 레이저 어닐을 행하는 것이 효과적이다. 레이저 어닐에서는, 결정성 반도체막(513)을 일단 용융 상태로 하고 나서 재결정화시키기 때문에, 상기 목적이 달성될 수 있다. 예를 들어, XeCl 엑시머 레이저(파장: 308 nm)를 사용하여 광학계로 선형 빔을 형성하고, 5∼50 Hz의 발진 주파수, 100∼500 mJ/cm2의 에너지 밀도, 80∼98%의 선형 빔 겹침 비율로 조사를 행한다. 이때, 도 4(C)에 도시된 바와 같이, 제1 절연층(504, 505)이 형성된 영역 A와 그 주변의 영역 B에서는, 레이저 빔 조사에 의해 가열되는 최고 온도와 조사 후의 냉각 속도에 차이가 있어, 영역 A에서는 큰 결정립이 용이하게 성장하는 한편, 영역 B에서는 급격한 냉각에 의해 작은 결정립만이 성장할 수 있다. 그리하여, 큰 결정립의 위치를 제어한 결정성 반도체막을 형성하는 것이 가능하다.
이렇게 하여, 제1 절연층상에 형성 및 제조된 결정성 반도체막(514)은 그 영역에서 대략 단일의 결정립을 형성할 수 있다. 결정성 반도체막(515)의 나머지는 상대적으로 작고 크기가 랜덤한 결정립으로 형성된 영역이다. 그러나, 이 상태에서, 결정성 반도체막(514, 515)의 표면에 잔존하는 촉매원소의 농도는 3 ×1010∼2 ×1011 원자/cm2이다.
여기서, 일본 공개특허공고 평10-247735호 공보에 개시된 바와 같은 게터링 공정을 행할 수 있다. 이 게터링 공정에 의해, 결정성 규소막 내의 촉매원소의 농도를 1 ×1017 원자/cm3 이하로, 바람직하게는 1 ×1016 원자/cm3로 감소시킬 수 있다. 먼저, 도 4(D)에 도시된 바와 같이, 결정성 반도체막(514, 515)의 표면에 마스크 절연막 커버(516)를 150 nm의 두께로 형성하고, 패터닝에 의해 개구부(517)를 형성하여 결정성 규소막을 노출시킨다. 그리고, 인 첨가 공정을 행하여 결정성 규소막에 인 함유 영역(518)을 제공한다. 이 상태에서, 도 4(E)에 도시된 바와 같이, 질소 분위기에서 500∼800℃(바람직하게는 500∼550℃)로 5∼24시간, 예를 들어, 525℃로 12시간의 가열처리를 행하면, 인 함유 영역(518)이 게터링 사이트(site)로 작용하여, 결정성 규소막(514, 515)에 잔존하는 촉매원소를 인 함유 영역(518)으로 편석시킬 수 있다. 그리고, 마스크 절연막 커버(516)와 인 함유 영역(518)을 제거하고, 도 4(F)에 도시된 바와 같이 섬 형상 반도체층(519, 520)을 형성함으로써, 결정화 공정에서 사용된 촉매원소의 농도가 1 ×1017 원자/cm3로 감소된 결정성 규소막을 얻는 것이 가능하다.
그리하여, 촉매원소를 첨가하여 열 어닐법에 의해 형성된 결정성 규소막에 대하여 본 발명의 레이저 어닐법에 의한 결정화 공정을 행하면, 실시형태 1에서 나타낸 레이저 어닐법만의 결정화 공정과 비교하여, 보다 큰 결정립을 가지는 결정성 반도체막을 얻는 것이 가능하다. 그러나, 형성된 섬 형상 반도체층(519, 520)에는 1016∼1018 /cm3의 결함 준위가 남아 있기 때문에, 수소 분위기, 또는 1∼3%의 수소를 함유한 질소 분위기, 또는 플라즈마 가열에 의해 형성된 수소를 함유한 분위기에서 300∼450℃의 온도로 가열처리하여 수소화 공정을 행함으로써, 결함 밀도를 1016 /cm3 이하로 감소시킬 수 있다. 이 수소화 공정에 의해, 섬 형상 반도체층(519, 520)에 약 0.01∼0.1 원자%의 수소가 첨가된다.
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[실시예 1]
본 실시예에서는, n채널형 TFT와 p채널형 TFT로 된 CMOS 회로의 제작공정을 도 5(A)∼도 5(E) 및 도 6(A)∼도 6(E)를 참조하여 설명한다.
도 5(A)에서, 사용되는 기판(101)은 바륨 붕규산 유리 또는 알루미노 붕규산 유리이고, 그의 대표적 예는 #7059 유리 및 #1737 유리이다. 유리의 왜곡점보다 약 10∼20℃ 낮은 온도로 미리 가열처리를 하여 두면, 후의 공정에서 기판의 수축에 의한 변형을 감소시킬 수 있다. 그리고, TFT가 형성되는 기판(101)의 표면에, 투광성 및 절연성을 가지는 열전도층(102)을 적어도 1층 형성한다. 여기서는, 이 열전도층이 산화질화 알루미늄(AlNxO1-x: 0.02 ≤x ≤0.5)으로 50∼500 nm의 두께로 형성된다. 또한, 그 외에, Si, N, O 또는 M(여기서 M은 Al, Y, La, Gd, Dy, Nd, Sm 및 Er 중에서 선택된 적어도 하나의 원소이다), 예를 들어, AlSiON 또는 LaSiON으로 형성할 수도 있다. 이 열전도층은 스퍼터링법에 의해 형성될 수 있다. 소망의 조성의 타겟을 사용하여, 아르곤(Ar) 또는 질소와 같은 불활성 기체를 사용한 스퍼터링법에 의해 형성할 수 있다. 또한, 열전도율이 1000 Wm-1K-1에 이르는 박막 다이아몬드 층 또는 DLC(Diamond-Like Carbon) 층이 형성될 수도 있다.
그 위에 플라즈마 CVD법에 의해 SiH4 및 N2O로 된 산화질화규소막을 50∼500 nm의 두께로 형성하고, 불화수소(HF) 및 불화수소 암모니아(NH4HF2)를 함유한 용액에서 부분적으로 에칭하여 섬 형상의 제1 절연막(103, 104)을 형성한다. 이 제1 절연막의 산소 농도는 55∼70 원자%이고, 질소 농도는 1∼20 원자%이다. 이러한 조성으로 함으로써, 막 중의 고정 전하 밀도를 감소시키는 동시에, 치밀한 막을 형성할 수 있다.
섬 형상으로 형성된 제1 절연막(103, 104)의 크기는 후의 공정에서 활성층으로서 형성되는 섬 형상 반도체층의 크기와 같거나 그 보다 약간 더 크게 한다. 또는, TFT의 채널 형성 영역의 크기와 같거나 그 보다 약간 더 크게 할 수 있다. 섬 형상 반도체층의 크기는 요구되는 TFT 특성에 따라 적절히 정해지는데, 예를 들어, 20 ㎛ × 8 ㎛(채널 길이 ×채널 폭)이거나, 또는 28 ㎛ × 30 ㎛ 또는 45 ㎛ × 63 ㎛일 수 있다. 따라서, 제1 절연막(103, 104)의 바깥쪽 치수는 각각의 섬 형상 반도체층의 크기에 맞추어, 동일한 크기 또는 대략 1∼20% 더 크게 한다. 제1 절연층(103, 104)의 엣지에서의 측벽의 각도가 유리 기판의 주 표면에 대해 10°∼40°가 되도록 테이퍼(taper) 에칭을 행하여, 그 위에 적층되는 막에 대한 단차(step) 또는 베레지(barege)를 확보한다.
또한, SiH4 및 N2O로 형성된 산화질화규소막으로 된 제2 절연막(105)을 플라즈마 CVD법에 의해 형성한다. 이 산화질화규소막의 조성은 산소 함량을 55∼65 원자%로, 질소 함량을 1∼20 원자%로 하여, 내부 응력이 감소시켜, 그 위에 형성되는 반도체층에 직접 스트레스가 미치지 않게 한다. 제2 절연층은 10∼200 nm(바람직하게는 20∼100 nm)의 두께로 형성된다. 제2 절연층은 실시형태 1에 나타낸 바와 같이 생략될 수도 있다.
그 다음, 비정질 구조를 갖는 반도체층을 플라즈마 CVD법 또는 스퍼터링법과 같은 공지의 방법에 의해 25∼80 nm(바람직하게는 30∼60 nm)의 두께로 형성한다. 예를 들어, 비정질 규소막을 플라즈마 CVD법에 의해 55 nm의 두께로 형성한다. 비정질 구조를 갖는 반도체막은 비정질 반도체막 또는 미(微)결정 반도체막일 수 있고, 비정질 규소-게르마늄 막과 같은 비정질 구조를 갖는 화합물 반도체막도 사용될 수 있다. 또한, 제2 절연층과 비정질 반도체층이 하지층으로 연속적으로 형성될 수 있다.
그리고, 실시형태 1∼3에서 설명된 방법들 중 하나에 의해 결정성 반도체막(여기서는, 결정성 규소막)을 형성하고, 에칭 처리를 행하여 섬 형상 반도체층(107, 108a)을 형성한다. 이 에칭 처리는 CF4와 O2의 혼합 가스를 사용하여 건식 에칭에 의해 행해진다. 섬 형상 반도체층(107, 108a) 각각은 단일의 결정립으로 이루어지고, 에칭에 의해 패턴 형성한 층은 실질적으로 단결정인 것으로 간주되었다. 그 다음, 플라즈마 CVD법, 감압 CVD법 또는 스퍼터링법에 의해 산화규소막으로 마스크층(109)을 50∼100 nm의 두께로 형성한다. 예를 들어, 플라즈마 CVD법의 경우, 테트라에틸 오르소실리케이트(TEOS: Tetraethyl Orthosilicate)와 O2를 혼합하고, 반응압력을 40 Pa로, 기판 온도를 300∼400℃로 하고, 0.5∼0.8 W/cm2의 고주파(13.56 MHz) 전류 밀도로 방전시키고, 100∼150 nm, 대표적으로는 130 nm의 두께로 성막한다.
도 7(A)는 도 5(A)의 상면도이다. 도 7(A)에서는, 마스크층과 제1 및 제2 절연막이 생략되었다. 섬 형상 패턴으로 형성된 제1 절연층(103, 104)에 각각 겹치도록 섬 형상 반도체층(107, 108a)이 제공된다. 도 7(A)에서, A-A'선에 따른 단면이 도 5(A)에 도시된 단면 구조에 대응한다.
그리고, 도 5(B)에 도시된 바와 같이, 포토레지스트 마스크(110)가 제공되고, n채널형 TFT가 형성될 섬 형상 반도체층(108a)의 스레시홀드 전압을 제어하기 위해, p형 불순물 원소를 대략 1 ×1016∼5 ×1017 원자/cm3의 농도로 첨가한다. 반도체에 대하여 p형을 부여하는 불순물 원소로서는, 붕소(B), 알루미늄(Al) 및 게르마늄(Ge)과 같은 주기율표 13족 원소가 알려져 있다. 여기서는, 이온 도핑법에 의해 디보란(B2H6)을 사용하여 붕소(B)를 첨가하였다. 붕소(B) 첨가는 반드시 필요한 것은 아니고, 생략될 수도 있으나, n채널형 TFT의 스레시홀드 전압을 소정의 범위내로 제한하기 위해, 붕소(B)를 함유하는 반도체층(108b)이 형성될 수 있다.
n채널형 TFT의 LDD 영역을 형성하기 위해, 섬 형상 반도체층(108b)에 n형 불순물 원소를 선택적으로 첨가한다. 반도체에 대하여 n형을 부여하는 불순물 원소로서는, 인(P), 비소(As) 및 안티몬(Sb)과 같은 주기율표 15족 원소가 알려져 있다. 포토레지스트 마스크(111)를 형성하고, 본 실시예에서는, 인(P)을 첨가하기 위해 포스핀(PH3)을 사용한 이온 도핑이 적용되었다. 형성되는 불순물 영역(112)에서의 인(P) 농도는 2 ×1016∼5 ×1019 원자/cm3의 범위 내이다(도 5(C)). 본 명세서에서, 불순물 영역(112)에 포함된 n형 불순물 영역의 농도를 n-로 표시한다.
그 다음, 순수(純水)로 희석한 불화수소산 등의 에칭액으로 마스크층(109)을 제거한다. 그리고, 도 5(B) 및 도 5(C)에서 섬 형상 반도체층(108b)에 첨가된 불순물 원소의 활성화 공정을 행한다. 이 활성화는 질소 분위기에서 500∼600℃로 1∼4시간의 열 어닐과 같은 방법, 또는 레이저 어닐과 같은 다른 방법에 의해 행해질 수 있다. 양 방법을 병용하여 행할 수도 있다. 본 실시예에서는, 엑시머 레이저를 이용하고 선형 빔을 형성하여, 5∼50 Hz의 발진 주파수, 100∼500 mJ/cm2의 에너지 밀도, 및 80∼98%의 선형 빔 겹침 비율로 하여 주사하여, 섬 형상 반도체 층이 형성된 기판의 전면을 처리하는 레이저 활성화 방법이 사용되었다. 레이저광 조사 조건에는 특별한 제한이 없고, 실시자에 의해 적절히 결정될 수 있다.
플라즈마 CVD법 또는 스퍼터링법을 사용하여 규소를 함유한 절연막으로 게이트 절연막(113)을 40∼150 nm의 막 두께로 형성한다. 예를 들어, 제1 절연막과 동일한 산화질화규소막으로 120 nm의 두께로 형성하면 좋다. SiH4 및 N2O에 O2를 첨가하여 제조된 산화질화규소막은 막 내의 고정 전하 밀도가 감소되기 때문에 보다 더 만족스럽다. 게이트 절연막은 산화질화규소막에 한정되지 않고, 다른 종류의 규소 함유 절연막을 단층 또는 적층 구조로 하여 사용할 수도 있다.(도 5(D))
도 5(E)에 도시된 바와 같이, 가스 절연막 상에 게이트 전극을 형성하기 위해 도전층을 형성한다. 이 도전층은 단층으로 형성될 수 있으나, 필요에 따라 이층 또는 삼층의 적층 구조로 할 수도 있다. 본 실시예에서는, 도전성 금속 질화물 막으로 된 도전층(A)(114)와 금속막으로 된 도전층(B)(115)를 적층한 구조로 하였다. 도전층(B)(115)는 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo) 및 텅스텐(W) 중에서 선택된 원소, 또는 그러한 원소를 주성분으로 하는 합금, 또는 이들 원소를 조합시킨 합금막(대표적으로는, Mo-W 합금막 또는 Mo-Ta 합금막)으로 형성될 수 있고, 도전층(A)(114)는 질화 탄탈(TaN), 질화 텅스텐(WN), 질화 티탄(TiN), 질화 몰리브덴(MoN) 등으로 형성될 수 있다. 또한, 도전층(A)(114)는 텅스텐 실리사이드, 티탄 실리사이드 또는 몰리브덴 실리사이드를 사용할 수도 있다. 도전층(B)(115)는 낮은 저항을 달성하기 위해 함유 불순물 농도를 감소시킬 수 있고, 30 ppm 이하의 산소 농도가 특히 만족한 것으로 밝혀졌다. 예를 들어, 텅스텐(W)에서는, 산소 농도가 30 ppm 이하인 때 20 μΩcm 이하의 낮은 저항값을 실현할 수 있다.
도전층(A)(114)는 두께가 10∼50 nm(바람직하게 20∼30 nm)일 수 있고, 도전층(B)(115)는 200∼400 nm(바람직하게 250∼350 nm)일 수 있다. 본 실시예에서는, 도전층(A)(114)에 두께 30 nm의 TaN 막이, 그리고 도전층(B)(115)에 350 nm의 Ta 막이 사용되었고, 이들 막 모두는 스퍼터링법으로 형성되었다. TaN 막은 스퍼터링 가스로서 Ar과 질소의 혼합 가스를 사용하고 타겟으로서 Ta을 사용하여 형성되었다. Ar은 Ta에 대한 스퍼터링 가스로서 사용되었다. 이들 스퍼터링 가스에 충분한 양의 Xe 또는 Kr을 첨가하면, 형성되는 막의 내부 응력을 완화시키고 막의 박리를 방지할 수 있다. α상(相) Ta 막의 저항률은 약 20 μΩcm이므로, 게이트 전극으로서 사용될 수 있으나, β상 Ta 막의 저항률은 약 180 μΩcm이므로, 게이트 전극으로서는 부적합하다. TaN 막은 α상에 가까운 결정 구조를 가지기 때문에, 그 위에 Ta 막을 형성하면 α상 Ta 막이 용이하게 얻어질 수 있다. 도면에는 도시되지 않았지만, 도전층(A)(114) 아래에, 인(P)이 첨가된 규소막을 약 2∼20 nm의 두께로 형성하는 것이 효과적이다. 이것은 그 위에 형성되는 도전막의 밀착성을 향상시키고 산화를 방지하는 동시에, 도전층(A)와 도전층(B) 내의 미량의 알칼리 금속원소가 게이트 절연막(113)으로 확산하는 것을 방지할 수 있다. 어떠한 경우라도, 도전층(B)는 10∼500 μΩcm 범위의 저항률을 가지는 것이 바람직하다.
그 다음, 소정의 패턴을 갖는 포토레지스터 마스크를 형성하고, 도전층(A)(114)와 도전층(B)(115)를 함께 에칭하여 게이트 전극(116, 117)을 형성한다. 예를 들어, 건식 에칭에 의해 CF4와 O2의 혼합 가스 또는 Cl2를 사용하고 반응압력을 1∼20 Pa로 하여 행한다. 게이트 전극(116, 117)은 도전층(A)로 된 층(116a, 117a)과 도전층(B)로 된 층(116b, 117b)이 일체로서 형성된다. 여기서, n채널형 TFT의 게이트 전극(117)은 게이트 절연막(113)을 사이에 두고 불순물 영역(112)의 일부와 겹치도록 형성된다. 또한, 게이트 전극들은 도전층(B)만으로 형성될 수도 있다.(도 6(A))
도 7(B)는 도 6(A)의 상면도이다. 도 7(B)에서는, 게이트 절연막과 제1 및 제2 절연막이 생략되었다. 게이트 절연막을 사이에 두고 섬 형상 반도체층(107, 108b)상에 제공된 게이트 전극(116, 117)이 게이트 배선(128)에 접속된다. 도 7(B)에서, A-A'선에 따른 단면이 도 6(A)에 도시된 단면 구조에 대응한다.
그 다음, p채널형 TFT가 형성될 섬 형상 반도체층(107)에 소스 영역 및 드레인 영역으로서 불순물 영역(119)을 형성한다. 여기서는, 게이트 전극(116)을 마스크로 하여 p형 불순물 원소를 첨가하여 자기정합적으로 불순물 영역을 형성한다. 이때, n채널형 TFT가 형성될 섬 형상 반도체층(108b)이 포토레지스터 마스크(118)로 덮인다. 불순물 영역(119)은 디보란(B2H6)을 사용한 이온 도핑법에 의해 형성된다. 이 영역의 붕소(B) 농도는 3 ×1020∼3 ×1021 원자/cm3이다(도 6(B)). 본 명세서에서, 여기서 형성된 불순물 영역(134)내의 p형 불순물 원소의 농도를 p+로 표시한다.
그 다음, n채널형 TFT가 형성될 섬 형상 반도체층(108b)에 소스 영역 또는 드레인 영역을 형성할 불순물 영역(121)을 형성한다. 이것은 포스핀(PH3)을 사용한 이온 도핑법에 의해 달성되고, 이 영역에서의 인(P) 농도는 1 ×1020∼1 ×1021 원자/cm3이다(도 6(C)). 본 명세서에서, 여기서 형성된 불순물 영역(121)내의 n형 불순물 원소의 농도를 n+로 표시한다. 또한, 불순물 영역(119)에도 동시에 인(P)이 첨가되지만, 불순물 영역(117)에 첨가되는 인(P)의 농도는 이전 공정에서 이미 첨가된 붕소(B) 농도의 약 1/2 내지 1/3이기 때문에, TFT의 특성에 영향을 미치지 않도록 p형 도전성이 확보된다.
그 다음, 각각의 농도로 첨가된 n형 또는 p형 불순물 원소를 활성화하는 공정을 열 어닐법으로 행한다. 이 공정은 노 어닐법에 의해 달성될 수 있다. 또한, 레이저 어닐법 또는 급속 열 어닐(RTA)법에 의해서도 행해질 수 있다. 어닐 처리는 1 ppm 이하, 바람직하게는 0.1 ppm 이하의 산소 농도를 가진 질소 분위기에서 400∼700℃, 대표적으로는 500∼600℃로 행해지며, 본 실시예에서는 550℃, 4시간의 가열처리를 행하였다. 어닐 처리에 앞서, 두께 50∼200 nm의 보호 절연층(122)이 산화질화규소막 또는 산화규소막으로 형성될 수 있다. 산화질화규소막은 표 1의 조건들 중 어떤 조건 하에 형성되거나, 또는 27 SCCM의 SiH4, 900 SCCM의 M2O, 160 Pa의 반응압력, 325℃의 기판 온도 및 0.1 W/cm2의 방전 전류 밀도로 형성될 수 있다.(도 6(D))
활성화 공정 후에, 3∼100%의 수소를 함유한 분위기에서의 300∼450℃, 1∼12시간의 가열처리에 의해 섬 형상 반도체층의 수소화 공정이 행해진다. 이 공정은 열적으로 여기된 수소에 의해 섬 형상 반도체층의 1016∼1018 cm3의 댕글링 본드를 종단시키는 공정이다. 수소화를 위한 다른 수단으로서, 플라즈마 수소화(플라즈마 여기된 수소를 사용)를 행할 수도 있다.
활성화 및 수소화 공정의 종료 후, 보호 절연막상에 산화질화규소막 또는 산화규소막을 적층시켜 층간절연막(123)을 형성한다. 이 산화질화규소막은 절연막(119)과 마찬가지로 27 SCCM의 SiH4, 900 SCCM의 M2O, 160 Pa의 반응압력, 325℃의 기판 온도 및 0.15 W/cm2의 방전 전류 밀도로 500∼1500 nm(바람직하게는 600∼800 nm)의 두께로 형성된다. 그리고, 층간절연막(123)과 보호 절연막(122)에 TFT의 소스 영역과 드레인 영역에 이르는 콘택트 홀을 형성하고, 소스 배선(124∼125) 및 드레인 배선(126)을 형성한다. 도시되지 않았지만, 본 실시예에서는, 이 전극은 100 nm의 Ti 막, 300 nm의 Ti 함유 알루미늄막, 150 nm의 Ti 막을 스퍼터링법에 의해 연속적으로 형성한 3층 적층 구조를 가진다.
그 다음, 패시베이션막(127)으로서 질화규소막, 산화규소막 또는 산화질화규소막을 50∼500 nm(대표적으로는 100∼300 nm)의 두께로 형성한다. 이 상태에서 수소화 처리를 행하면, TFT 특성의 향상에 바람직한 결과가 제공된다. 예를 들어, 3∼100%의 수소를 함유한 분위기에서 300∼450℃로 1∼12시간 가열처리를 행할 수 있고, 또는 플라즈마 수소화 방법을 사용하여서도 유사한 효과를 달성할 수 있다. 이 가열처리에 의해 층간절연층(123)과 보호 절연층(122)에 존재하는 수소를 섬 형상 반도체층(107, 108b)으로 확산시켜 수소화를 할 수도 있다. 어떠한 경우라도, 섬 형상 반도체층(107, 108b)의 결함 밀도를 1016 /cm3 이하로 감소시키는 것이 바람직하고, 이 목적에 0.01∼0.1 원자%의 수소 함량이 만족한 것으로 밝혀졌다.
그리하여, 도 6(E)에 도시된 바와 같이, 기판(101)상에 n채널형 TFT(151)과 p채널형 TFT(150)을 완성하는 것이 가능하였다. p채널형 TFT(150)는 섬 형상 반도체층(107)에 채널 형성 영역(152), 소스 영역(153) 및 드레인 영역(154)을 가진다. 그리고, n채널형 TFT(151)는 섬 형상 반도체층(108)에 채널 형성 영역(155), 게이트 전극(177)과 겹치는 LDD 영역(156)(이하, 이 LDD 영역을 Lov라 칭한다), 소스 영역(157) 및 드레인 영역(158)을 가진다. 채널 길이 방향으로의 Lov 영역의 길이는 3∼8 ㎛의 채널 길이에 대하여 0.5∼3.0 ㎛(바람직하게 1.0∼1.5 ㎛)이다. 도 2에서는, 각 TFT가 단일 게이트 구조를 가지지만, 이중 게이트 구조일 수도 있고, 다수의 게이트 전극을 포함하는 멀티게이트 구조라도 상관없다.
도 7(C)는 도 6(E)의 상면도이다. 소스 배선(124, 125)이 층간절연층(123)과 보호 절연층(122)에 제공된 콘택트 홀(도시되지 않은)을 통해 섬 형상 반도체층(107, 108b)과 접촉하여 있다. 도 7(C)에서, A-A'선에 따른 단면이 도 6(E)에 도시된 단면 구조에 대응한다.
이렇게 하여 제조된 p채널형 TFT(150)과 n채널형 TFT(151)는 단일의 결정립, 또는 단결정으로 형성된 채널 형성 영역을 가진다. 그 결과, TFT의 동작 시의 전류 수송 특성이 입계의 포텐셜 또는 트랩핑에 의해 영향을 받지 않기 때문에, 단결정 규소 기판상에 형성된 MOS 트랜지스터에 필적하는 특성을 얻을 수 있다. 이러한 TFT는 시프트 레지스터 회로, 버퍼 회로, D/A 컨버터 회로, 레벨 시프터 회로, 멀티플렉서 회로 등을 형성하는 데에도 사용될 수 있다. 이들 회로를 적절하 조합하여, 액정 표시장치, EL 표시장치 또는 밀착형 이미지 센서와 같은 각종 반도체장치를 유리 기판상에 제작하는데 적용할 수 있다.
[실시예 2]
본 실시예는 실시예 1에서 제작된 TFT와 상이한 형태로 하지층을 형성하는 예를 도 8(A)∼도 8(D)를 이용하여 설명한다. 도 8(A)∼도 8(D)에 도시된 TFT 단면 구조는 실시예 1의 제작공정에 의해 형성되는 것이고, 여기서는 실시예 1과의 차이에 대하여 설명한다.
도 8(A)에서, 열전도층(102)과 선택적으로 형성된 제1 절연층(103, 104)상에, 플라즈마 CVD법에 의해 SiH4, N2O 및 NH3로 형성된 산화질화규소막으로 이루어진 절연층(133)을 형성한다. 이 산화질화규소막은 20∼30 원자%의 산소 농도 및 20∼30 원자%의 질소 농도를 가지는 산화질화규소막이고, 거의 동일한 질소 함량과 산소 함량으로 형성된다. 그 결과, 내부 응력이 질화규소막보다 감소되고, 알칼리 금속원소의 차단성이 제공될 수 있다. 그 위에, 제2 절연층(511)이 추가로 형성된다. 제1 절연층(103, 104)은 50∼500 nm의 두께를 가지고, 절연층(133)은 50∼200 nm의 두께로 형성된다. 제3 절연층은 응력을 완화시키는 효과를 가지고, 그 결과, TFT의 스레시홀드 전압 및 S값의 변동을 억제하는 효과를 나타낸다.
도 8(B)는 제1 절연층(134, 135)의 크기가 섬 형상 반도체층(107, 108)에 비하여 상대적으로 작은 것을 나타낸다. 제1 절연층의 결정립은 크기가 크고, 이들 부분에 채널 형성 영역(152, 155)이 위치되면, 채널 형성 영역 내의 결정 입계를 제거할 수 있다.
도 8(C)에서, TFT가 형성되는 유리 기판(136)의 표면에 오목부가 형성되어 있다. 이 오목부의 깊이는 50∼500 nm이고, 이러한 오목부 가공은 유리 기판의 표면에 소정의 패턴으로 포토레지스트 마스크를 형성하고 불화수소(HF)를 함유한 수용액으로 에칭함으로써 용이하게 달성될 수 있다. 그리고, 오목부가 형성된 표면에 열전도층을 형성한다. 열전도층(137)의 두께는 50∼500 nm이다. 그 위에 제1 절연층이 500∼2000 nm의 두께로 형성된다. 그 다음, CMP(화학-기계적 연마)법을 이용하여 표면을 평탄화한다. 예를 들어, 200 nm의 깊이로 오목부가 형성된 표면에 열전도층(137)을 100 nm의 두께로 형성하고, 제1 절연층을 1000 nm의 두께로 형성한다. 그 다음, CMP법을 이용하여 평탄화하여, 제1 절연층(138)의 두께를 오목부가 형성된 부분에서는 500 nm로 조절하고, 오목부가 형성되지 않은 부분에서는 300 nm로 조절할 수 있다. 제2 절연막에 사용된 산화질화규소막에 대한 CMP에 사용되는 연마제는, 예를 들어, 염화규소 가스의 열 분해에 의해 얻어진 퓸드(fumed) 실리카 입자를 KOH 첨가 수용액에 분산시킨 것일 수 있다. 그리하여, TFT가 평탄화된 표면에 실시예 1과 동일한 방법으로 제조된다.
도 8(D)는 제1 절연층(140)상에 형성된 1개의 섬 형상 반도체층(143)에 n채널형 TFT(151)와 p채널형 TFT(150)가 형성된 경우를 나타낸다. 각 TFT의 제작공정은 동일하고, 사용되는 포토마스크의 배치 패턴을 변경함으로써, 도 8(D)에 도시된 구조를 완성할 수 있다. 실시예 1에서의 도 6(D)와 마찬가지로, p채널형 TFT(150)은 채널 형성 영역(152), 소스 영역(153) 및 드레인 영역(154)을 가진다. n채널형 TFT(151)은 채널 형성 영역(155), 게이트 전극(157)과 겹치는 LDD 영역(156), 소스 영역(157) 및 드레인 영역(158)을 가진다. 도 6∼도 8은 각 TFT가 단일 게이트 구조를 가지는 경우를 나타내지만, 게이트 전극의 구조는 이중 게이트 구조일 수도 있고, 다수의 게이트 전극을 가지는 멀티게이트 구조라도 상관없다. 이와 같이 2개의 TFT를 근접시킴으로써, TFT의 특성 편차를 감소시키고 집적도를 향상시킬 수 있다.
[실시예 3]
본 실시예는 실시예 1과 상이한 구조를 갖는 n채널형 TFT 및 p채널형 TFT를 포함하는 CMOS 회로의 제작공정을 도 27(A)∼도 27(F) 및 도 28(A)∼도 28(F)를 참조하여 설명한다. 공정 순서와 제작조건의 허용 범위는 실시예 1과 동일하다.
도 27(A)에 도시된 바와 같이, 실시예 1에서와 마찬가지로 유리 기판(1501)상에 제1 절연막(1502), 제2 절연막(1503∼1505) 및 제3 절연막이 형성된다. 패턴 형성된 제2 절연막의 크기에는 제한이 없고, 제2 절연막(1504)의 크기는 후의 공정에서 45 ㎛ ×65 ㎛(채널 길이 × 채널 폭)의 섬 형상 반도체층을 형성하기 위해 50 ㎛ ×70 ㎛일 수 있다. 그 위에 비정질 규소막(1507a)이 형성된다.
그 다음, 도 27(B)에 도시된 바와 같이, 실시예 1에서 설명된 레이저 어닐법을 사용하여 결정성 규소막(1507b)이 형성된다. 제2 절연막상에서 결정립이 수 ㎛의 크기로 성장하지만, 이들은 반드시 단일의 결정립일 필요는 없고, 다수의 결정립이 존재하여도 좋다.
그리고, 도 27(C)에 도시된 바와 같이, 제3 절연막(1506)을 사이에 두고 제2 절연막(1504)상에 45 ㎛ ×65 ㎛의 섬 형상 반도체층(1508)이 형성된다. 또한, 마스크층(1509)도 형성된다. 도 6(D)∼도 7(F)에 도시된 공정은 섬 형상 반도체층(1508)을 활성층으로 하여 n채널형 TFT와 p채널형 TFT를 형성함으로써 CMOS 회로를 형성하는 공정을 나타낸다.
도 27(D)는, 레지스트 마스크(1510)를 제공하고, n채널형 TFT가 형성될 영역에 이온 도핑법에 의해 붕소(B)를 첨가하는 채널 도핑 공정이다. 도 27(E)에서는, n채널형 TFT의 LDD 영역으로서 기능하는 n형 불순물 영역(1512)을 형성하기 위해 레지스트 마스크(1511)가 제공된다. 또한, 도 27(F)에 도시된 바와 같이, 레이저 활성화 처리를 위해 마스크층(1509)를 제거하고, 게이트 절연막(1513)을 형성한다.
도 28(A)에서, 스퍼터링법에 의해 게이트 절연막상에 도전층(A)(1514)와 도전층(B)(1515)가 형성된다. 이들 도전층의 바람직한 조합으로는, 도전층(A)로서의 TaN과 도전층(B)로서의 Ta의 조합, 또는 도전층(A)로서의 WN와 도전층(B)로서의 W의 조합을 들 수 있다. 또한, 도 28(B)에 도시된 바와 같이, 게이트 전극(1516, 1517)이 형성된다. 게이트 전극(1516, 1517)은 도전층(A)로 된 층(1516a, 1517a)과 도전층(B)로 된 층(1516b, 1517b)으로 구성된다.
그리고, 이들 게이트 전극을 마스크로 사용하여 이온 도핑법에 의해 불순물 원소를 첨가하여 소스 영역 및 드레인 영역을 자기정합적으로 형성한다. 도 28(C)는 p채널형 TFT의 소스 영역 및 드레인 영역을 형성하는 공정으로, 여기서, 이온 도핑법에 의해 p형 불순물 원소를 첨가하여 p+ 불순물 영역(1519)을 형성한다. 이때, n채널형 TFT가 형성되는 영역은 레지스트 마스크(1518)로 덮인다. 도 28(D)는 n채널형 TFT의 소스 영역 및 드레인 영역을 형성하는 공정으로, 여기서, 이온 도핑법에 의해 n형 불순물 원소를 첨가하여 n+ 불순물 영역(1521)을 형성한다. 또한, 인(P)도 동시에 불순물 영역(1519)에 첨가되지만, 불순물 영역(1520)에 첨가된 인(P)의 농도가 이전의 공정에서 이미 첨가된 붕소(B) 농도의 약 1/2 내지 1/3이기 때문에, TFT의 특성에 아무런 영향을 미치지 않도록 p형 도전성이 확보된다.
그 다음, 도 28(E)에 도시된 바와 같이, 보호 절연층(1522)이 형성되고, 활성화 공정과 수소화 공정이 행해진다. 활성화 공정 및 수소화 공정의 종료 후, 보호 절연막상에 산화질화규소막 또는 산화규소막을 적층시킴으로써 층간절연막(1523)이 형성된다. 그 다음, 층간절연막(1523)과 보호 절연막(1522)에 TFT의 소스 영역 및 드레인 영역에 이르는 콘택트 홀이 형성되고, 소스 배선(1524, 1525) 및 드레인 배선(1526)이 형성된다. 그 다음, 패시베이션막(1527)으로서 질화규소막 또는 산화질화규소막이 50∼500 nm(대표적으로는 100∼300 nm)의 두께로 형성된다. 이 상태에서 수소화 처리를 행하면, TFT 특성을 향상시키는 바람직한 결과가 얻어질 수 있다.
이렇게 하여, 기판(1501)상에 n채널형 TFT(1551)과 p채널형 TFT(1550)을 완성시킬 수 있다. p채널형 TFT(1550)는 채널 형성 영역(1552), 소스 영역(1553) 및 드레인 영역(1554)을 가지고, n채널형 TFT(1551)는 채널 형성 영역(1555), 게이트 전극(1517)과 겹치는 LDD 영역(1556), 소스 영역(1557) 및 드레인 영역(1558)을 가진다. 도 28은 각 TFT가 단일 게이트 구조를 가지는 경우를 나타내지만, 이중 게이트 구조일 수도 있고, 다수의 게이트 전극을 포함하는 멀티게이트 구조라도 상관없다.
그리하여, 섬 형상으로 형성된 하나의 제2 절연층(1504)상에 섬 형상 반도체층(1508)을 형성하고, 그 섬 형상 반도체층(1508)을 사용하여 2개의 TFT를 형성하는 것이 가능하다. 이렇게 하여, 2개의 TFT를 근접시킴으로써, TFT의 특성 편차를 감소시키고 집적도를 향상시킬 수 있다.
[실시예 4]
본 실시예에서는, 도 9∼도 13을 이용하여, 표시 영역의 화소 TFT와 그 표시 영역 주변에에 형성되는 구동회로 TFT를 동일 기판상에 제작하는 공정을 상세히 설명한다. 그러나, 설명을 간단히 하기 위해, 제어회로에서는 시프트 레지스터 회로, 버퍼 회로 등의 기본 회로인 CMOS 회로, 및 샘플링 회로를 형성하는 n채널형 TFT를 나타내는 것으로 한다.
도 9(A)에서, 기판(201)으로서 바륨 붕규산 유리 기판 또는 알루미노붕규산 유리 기판이 사용된다. 본 실시예에서는, 알루미노붕규산 유리 기판을 사용하였다. TFT가 형성될 기판(201)의 표면에, 질화 알루미늄(AlN)으로 된 열전도층(202)을 50 nm의 두께로 형성하고, 그 위에, 섬 형상으로 가공한 산화질화규소막으로 된 제1 절연층(203∼206)을 200 nm의 두께로 형성한 다음, 그 위에, 산화질화규소로 된 제2 절연층(207)을 100 nm의 두께로 형성한다. 이와 같이, 열전도층(202), 제1 절연층(203∼206) 및 제2 절연층(207)을 적층하여 하지층으로 하였다.
그 다음, 두께 25∼80 nm(바람직하게는 30∼60 nm)의 비정질 구조를 갖는 반도체층(208a)을 플라즈마 CVD법 또는 스퍼터링법과 같은 공지의 방법에 의해 형성한다. 본 실시예에서는, 비정질 규소막을 플라즈마 CVD법에 의해 55 nm의 두께로 형성하였다. 비정질 구조를 갖는 반도체막으로는, 비정질 반도체막과 미(微)결정 반도체막이 있고, 비정질 규소-게르마늄막과 같은 비정질 구조를 갖는 화합물 반도체막도 사용할 수 있다. 제2 절연막(207)과 비정질 규소막(208a)이 동일한 성막 방법에 의해 형성될 수 있기 때문에, 이들 모두는 연속 성막에 의해 만들어질 수 있다. 제2 절연막을 형성한 후, 일단 대기 분위기에 노출되지 않게 함으로써 그의 표면의 오염을 방지할 수 있어, 제조된 TFT의 특성 편차 및 스레시홀드 전압의 변동을 감소시킬 수 있다.
그 다음, 비정질 규소막(208a)으로부터 결정성 규소막(208b)을 형성한다. 이것은 실시예 1에서 설명된 바와 같은 본 발명의 레이저 어닐법에 의해 달성된다. 또는, 실시예 3에서 설명된 일본 공개특허공고 평7-130652호 공보에 개시된 기술에 의해 열 어닐법과 레이저 어닐법을 조합하여 결정성 규소막(208b)을 형성할 수도 있다. 레이저 어닐법이 사용되는 경우에는, 예를 들어, XeCl 엑시머 레이저(파장: 308 nm)를 레이저광 발생장치로 하고, 도 21에 도시된 바와 같은 레이저 어닐 장치를 사용하여 광학계로 선형 빔을 형성하고, 5∼50 Hz의 발진 주파수, 100∼500 mJ/cm2의 에너지 밀도 및 80∼98%의 선형 빔 겹침(오버랩) 비율로 하여 조사를 행한다. 그리하여, 결정성 규소막(208b)이 형성된다.(도 9(B))
그 다음, 결정성 규소막(208b)을 에칭 처리를 행하여 섬 형상으로 분할하여, 섬 형상 반도체층(209, 210a∼212a)을 형성하여 활성층으로 한다. 그후, 플라즈마 CVD법, 감압 CVD법 또는 스퍼터링법에 의해 두께 50∼100 nm의 산화규소막으로 마스크 층(213)을 형성한다. 예를 들어, 감압 CVD법에 의해 SiH4와 O2의 혼합 가스를 사용하고 266 Pa 하에 400℃로 가열하여 산화규소막을 형성한다.(도 9(C))
채널 도핑 공정을 위해, 포토레지스트 마스크(214)를 제공하고, n채널형 TFT가 형성될 섬 형상 반도체층(210a∼212a)의 전면에 스레시홀드 전압을 제어할 목적으로 약 1 ×1016∼5 ×1017 원자/cm3의 농도로 p형 불순물 원소로서 붕소(B)를 첨가한다. 붕소(B)의 첨가는 이온 도핑법에 의해 실시될 수 있고, 또한 비정질 규소막의 형성과 동시에 붕소가 첨가될 수도 있다. 여기서의 붕소(B) 첨가는 반드시 필요한 것은 아니고, n채널형 TFT의 스레시홀드 전압을 소정의 범위내로 제한하기 위해 붕소(B)를 함유한 반도체층(210b∼212b)을 형성하는 것이 바람직한 것으로 밝혀졌다.
구동회로의 n채널형 TFT의 LDD 영역을 형성하기 위해, n형 불순물 원소를 섬 형상 반도체층(210b, 211b)에 선택적으로 첨가한다. 포토레지스트 마스크(215∼218)가 미리 형성된다. 이 경우, 인(P)을 첨가하기 위해 포스핀(PH3)을 사용한 인 도핑법이 적용된다. 형성된 불순물 영역(n-)(219, 220)의 인(P) 농도는 1 ×1017∼5 ×1019 원자/cm3의 범위이다(도 10(A)). 불순물 영역(221)은 표시영역의 보유 용량을 형성하기 위한 반도체층이고, 이 영역에도 동일한 농도로 인(P)이 첨가된다.
그 다음, 불화수소산 등으로 마스크 층(213)을 제거하고, 도 9(D) 및 도 10(A)에서 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 활성화는 질소 분위기에서 500∼600℃로 1∼4시간 열 어닐법과 같은 방법에 의해 행해지거나, 또는 레이저 어닐법과 같은 다른 방법에 의해 행해 질 수 있다. 양 방법이 병용될 수도 있다. 본 실시예에서는, 레이저 활성화 방법을 사용하였고, 여기서, KrF 엑시머 레이저(파장: 248 nm)를 이용하고 선형 빔을 형성하여, 5∼50 Hz의 발진 주파수, 100∼500 mJ/cm2의 에너지 밀도, 및 80∼98%의 선형 빔 겹침 비율로 주사하여, 섬 형상 반도체층이 형성된 기판의 전면을 처리하였다. 레이저광 조사 조건에는 특별한 제한이 없고, 실시자가 적절히 결정할 수 있다.
그리고, 플라즈마 CVD법 또는 스퍼터링법을 사용하여, 규소를 함유한 절연막으로 게이트 절연막(222)을 40∼150 nm의 막 두께로 형성한다. 예를 들어, 그 게이트 절연막은, 예를 들어, SiH4, N2O 및 O2를 원료로 하여 플라즈마 CVD법에 의해 형성된 산화질화규소막으로 형성될 수 있다.(도 10(B))
그 다음, 게이트 전극을 형성하기 위해 제1 도전층을 형성한다. 본 실시예에서는, 도전성의 금속 질화물 막으로 된 도전층(A)(223)와 금속막으로 된 도전층(B)(224)를 적층시켰다. 여기서는, 도전층(B)(224)는 Ta를 타겟으로 한 스퍼터링법에 의해 탄탈(Ta)로 250 nm의 두께로 형성되었고, 도전층(A)(223)는 질화 탄탈(TaN)로 50 nm의 두께로 형성되었다.(도 10(C))
그 다음, 포토레지스터 마스크(225∼229)를 형성하고, 도전층(A)(223)와 도전층(B)(224)를 함께 에칭하여 게이트 전극(230∼233)과 용량 배선(234)을 형성한다. 게이트 전극(230∼233)과 용량 배선(234)은 도전층(A)로 된 층(230a∼234a)과 도전층(B)로 된 층(230b∼234b)을 일체로 하여 형성된다. 이때, 구동회로에 형성되는 게이트 전극(231, 232)은 게이트 절연막(222)을 사이에 두고 불순물 영역(219, 220)의 일부와 겹치도록 형성된다.(도 10(D))
그 다음, 구동회로의 p채널형 TFT의 소스 영역 및 드레인 영역을 형성하기 위해 p형 불순물 원소를 첨가하는 공정을 행한다. 여기서는, 게이트 전극(230)을 마스크로 하여 자기정합적으로 불순물 영역을 형성한다. n채널형 TFT가 형성될 영역은 포토레지스트 마스크(235)로 덮인다. 디보란(B2H6)을 사용한 이온 도핑법에 의해 불순물 영역(p+)(234)이 1 ×1021 원자/cm3의 농도로 형성되었다.(도 11(A))
다음에, n채널형 TFT에서 소스 영역 또는 드레인 영역으로서 기능할 불순물 영역을 형성하였다. 레지스트 마스크(237∼239)를 형성하고, n형 불순물 원소를 첨가하여 불순물 영역(241∼244)을 형성하였다. 이것은 포스핀(PH3)을 사용한 이온 도핑법에 의해 행해졌고, 불순물 영역(n+)(241∼244)에서의 인(P)의 농도는 5 ×1020 원자/cm3이었다(도 11(B)). 불순물 영역(240)에는 이전 공정에서의 첨가로 이미 붕소(B)가 포함되어 있으나, 그것에 비하여 약 1/2 내지 1/3의 농도로 인(P)이 첨가되기 때문에, 인(P)의 영향은 무시될 수 있고, TFT의 특성에 아무런 영향도 미치지 않는다.
그리고, 표시영역의 n채널형 TFT의 LDD 영역을 형성하기 위해, n형 불순물 원소를 첨가하는 공정을 행하였다. 여기서는, 이온 도핑법에 의해, 게이트 전극(233)을 마스크로 하여 자기정합적으로 n형 불순물 원소를 첨가하였다. 첨가된 인(P)의 농도는 5 ×1016 원자/cm3이고, 이 첨가 농도는 도 9(A), 도 10(A) 및 도 10(B)에서 첨가된 불순물 원소의 농도보다 낮은 농도이기 때문에, 실질적으로는 불순물 영역(n- -)(245, 246)만이 형성된다.(도 11(C))
그 다음, 각각의 농도로 첨가된 n형 또는 p형 불순물 원소의 활성화를 위한 열 어닐 공정을 행한다. 이 공정은 노 어닐러를 사용한 열 어닐법이나, 레이저 어닐법 또는 급속 열 어닐(RTA)법에 의해 실시될 수 있다. 여기서는, 활성화 공정이 노 어릴법에 의해 행해졌다. 가열처리는 1 ppm 이하, 바람직하게는 0.1 ppm 이하의 산소 농도를 갖는 질소 분위기에서 400∼700℃, 대표적으로는 500∼600℃로 행해지는 것이 일반적이고, 본 실시예에서는, 가열처리가 550℃로 4시간 행해졌다.
이 열 어닐에서, 게이트 전극(230∼233) 및 용량 배선(234)을 형성하기 위한 Ta 막(230b∼234b)은 표면으로부터 5∼80 nm의 두께에서 TaN로 이루어진 도전층(C)(230c∼234c)이 형성된다. 도전층(B)(230b∼234b)의 경우에는, 질화 텅스텐(WN)이 형성되고, 티탄(Ti)의 경우에는, 질화 티탄(TiN)이 형성될 수 있다. 또한, 게이트 전극(230∼234)이 질소 또는 암모니아를 사용한 질소 함유 플라즈마 분위기에 노출되더라도, 동일한 방법으로 형성될 수 있다. 또한, 3∼100%의 수소를 함유한 분위기에서 300∼450℃로 1∼12시간 열 어닐을 행하여, 섬 형상 반도체층의 수소화 공정을 행하였다. 이 공정은 열적으로 여기된 수소에 의해 섬 형상 반도체층에 있는 1016∼1018 cm3의 댕글링 결합을 종단시키는 공정이다. 다른 수소화 수단으로서 플라즈마 수소화(플라즈마 여기된 수소를 사용)가 행해질 수도 있다. 결정화 공정에서 규소의 결정화를 조장하는 촉매원소가 사용되고, 그후, 실시형태 3에서 설명된 바와 같은 게터링 공정이 행해지지 않는 경우, 섬 형상 반도체층에는 미량(대략 1 ×1017∼1 ×1019 원자/cm3)의 촉매원소가 잔류한다. 물론, 이 상태로도 TFT가 완성될 수 있으나, 적어도 채널 형성 영역으로부터 잔류 촉매원소를 제거하는 것이 바람직한 것으로 밝혀졌다. 촉매원소를 제거하는 한가지 수단은 인(P)의 게터링 효과를 이용하는 기술이다. 게터링에 필요한 인(P)의 농도는 도 10(B)에서 형성된 불순물 영역(n+)의 것과 대략 동등한 것으로 충분히고, 여기서 행해진 활성화 공정의 열 어닐에 의해, 촉매원소가 n채널형 TFT 및 p채널형 TFT의 채널 형성 영역으로부터 불순물 영역(240∼244)으로 편석하여 게터링되었다. 그 결과, 불순물 영역(240∼244)에는 촉매원소가 대략 1 ×1017∼1 ×1019 원자/cm3으로 편석되었다.(도 11(D))
도 14(A) 및 도 15(A)는 도 11(D)의 TFT의 상면도이고, A-A'선 단면 및 C-C'선 단면이 도 11(D)의 A-A' 및 C-C'에 대응한다. B-B'선 단면 및 D-D'선 단면은 도 16(A) 및 도 17(A)의 단면도에 대응한다. 도 14(A) 및 도 15(A)의 상면도는 게이트 절연막을 생략하고 있으나, 여기까지의 공정에서, 제2 절연층(203, 204, 206)상에 형성된 섬형상 반도체층(209, 210, 212)상에는 게이트 전극(230, 231, 233) 및 용량 배선(234)이 도시된 바와 같이 형성된다. 활성화 및 수소화 공정의 종료 후, 게이트 배선으로 기능하는 제2 도전층을 형성한다. 이 제2 도전층은 저저항 재료인 알루미늄(Al) 또는 구리(Cu)를 주성분으로 하는 도전층(D)로 형성된다. 어느 경우라도, 제2 도전층의 저항률은 약 0.1∼10 μΩcm이다. 티탄(Ti), 탄탈(Ta), 텅스텐(W) 또는 몰리브덴(Mo)으로 된 도전층(E)가 적층으로 형성될 수도 있다. 본 실시예에서는, 도전층(D)(247)는 0.1∼2 wt%의 티탄(Ti)을 함유한 알루미늄(Al)막이었고, 도전층(E)(248)는 티탄(Ti)막이었다. 도전층(D)(247)는 200∼400 nm(바람직하게는 250∼350 nm)로 형성될 수 있고, 도전층(E)(248)는 50∼200 nm(바람직하게는 100∼150 nm)로 형성될 수 있다.(도 12(A)) 그리고, 도전층(E)(248) 및 도전층(D)(247)에 대하여 에칭 처리를 행하여, 게이트 전극에 접속하는 게이트 배선을 형성함으로써, 게이트 배선(249, 250) 및 용량 배선(251)을 형성한다. 이 에칭 처리는 먼저 SiCl4, Cl2 및 BCl3의 혼합 가스를 사용한 건식 에칭법에 의해 도전층(E)의 표면으로부터 도전층(D)의 도중까지 제거하고, 그후, 인산계 에칭액에 의한 습식 에칭으로,도전층(D)를 제거함으로써, 하지층과의 선택 가공성을 유지하면서 게이트 배선을 형성한다.
도 14(B) 및 도 15(B)는 이 상태의 상면도이고, A-A'선 단면 및 C-C'선 단면이 도 12(B)의 A-A' 및 C-C'에 대응한다. B-B'선 단면 및 D-D'선 단면은 도 16(B) 및 도 17(B)의 B-B' 및 D-D'에 대응한다. 도 14(B) 및 도 15(B)에서, 게이트 배선(249, 250)의 일부는 게이트 전극(230, 231, 233)의 일부와 겹치고 전기적으로 접촉하여 있다. 이 상태가 B-B'선 단면 및 D-D'선 단면에 대응하는 도 16(B) 및 도 17(B)의 단면 구조도에 명료하게 도시되어 있고, 제1 도전층을 형성하는 도전층(C)와 제2 도전층을 형성하는 도전층(D)가 전기적으로 접촉하여 있다.
그 다음, 산화규소막 또는 산화질화규소막으로 제1 층간절연막(252)을 500∼1500 nm의 두께로 형성한다. 본 실시예에서는, 제1 층간절연막을 27 SCCM의 SiH4, 900 SCCM의 N2O, 160 Pa의 반응압력, 325℃의 기판 온도, 및 0.15 W/cm2의 방전 전류 밀도로 형성하였다. 그 다음, 각각의 섬 형상 반도체층에 형성된 소스 영역 또는 드레인 영역에 이르는 콘택트 홀을 형성하고, 소스 배선(253∼256) 및 드레인 배선(257∼260)을 형성한다. 여기서는 나타내지 않았지만, 본 실시예에서는 이 전극이 스퍼터링법에 의해 100 nm의 Ti막, 300 nm의 Ti 함유 알루미늄막 및 150 nm의 Ti막을 연속적으로 성막한 3층 적층 구조를 가진다.
그 다음, 패시베이션 막(261)으로서 질화규소막, 산화규소막 또는 산화질화규소막을 50∼500 nm(대표적으로는 100∼300 nm)의 두께로 형성한다. 이 상태에서 수소화 처리를 행하면, TFT 특성의 향상에 바람직한 결과가 얻어졌다. 예를 들어, 3∼100%의 수소를 함유한 분위기에서 300∼450℃로 1∼12시간 가열처리를 행할 수 있고, 또는 플라즈마 수소화 방법을 사용하여서도 유사한 효과가 얻어질 수 있다. 그러한 가열처리는 제1 층간절연막(252)에 존재하는 수소가 섬 형상 반도체층(209, 210b∼212b)내로 확산함으로써 수소화를 달성할 수 있다. 어떠한 경우라도, 섬 형상 반도체층(107, 108b)의 결함 밀도를 1016 /cm3 이하로 감소시키는 것이 바람직하고, 0.01∼0.1 원자%의 수소 함량이 이 목적에 바람직한 것으로 밝혀졌다(도 12(C)). 여기서, 화소 전극과 드레인 배선의 접속을 위한 콘택트 홀이 형성될 위치에서 패시베이션 막(261)에 개구부가 형성될 수 있다.
도 14(C) 및 도 15(C)는 이 상태의 상면도이고, A-A'선 단면 및 C-C'선 단면이 도 12(C)의 A-A' 및 C-C'에 대응한다. B-B'선 단면 및 D-D'선 단면은 도 16(C)와 도 17(C)의 B-B' 및 D-D'에 대응한다. 도 14(C)와 도 15(C)는 제1 층간절연막을 나타내지 않았으나, 섬 형상 반도체층(209, 210, 212)의 소스 영역 및 드레인 영역(도시되지 않음)에 소스 배선(253, 254, 256) 및 드레인 배선(257, 258, 260)이 제1 층간절연막에 형성된 콘택트 홀을 통해 접속된다.
그 다음, 유기 수지로 된 제2 층간절연막(262)을 1.0∼1.5 ㎛의 두께로 형성한다. 유기 수지으로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, BCB(benzocyclobutene) 등이 사용될 수 있다. 여기서는, 기판에 도포한 후, 열 중합형 폴리이이드를 사용하고, 300℃로 소성(燒成)하여 형성하였다. 그 다음, 드레인 배선(260)에 이르는 콘택트 홀을 제2 층간절연막(262)에 형성하고, 화소 전극(263, 264)을 형성한다. 사용되는 화소 전극은 투과형 액정 표시장치의 경우에는 투명 도전막으로 될 수 있고, 또는 반사형 액정 표시장치의 경우에는 금속막으로 될 수 있다. 본 실시예에서는 투과형 액정 표시장치가 사용되었으므로, 인듐-주석 산화물(ITO) 막을 스퍼터링법에 의해 100 nm의 두께로 형성하였다.(도 13)
이렇게 하여, 동일 기판상에 구동회로 TFT와 화소 TFT를 가진 기판이 완성되었다. 구동회로에는 p채널형 TFT(301), 제1 n채널형 TFT(302) 및 제2 n채널형 TFT(303)이 형성되고, 표시영역에는 화소 TFT(304)와 보유 용량(305)이 형성되었다. 본 명세서에서는, 이 기판을 편의상 액티브 매트릭스 기판이라 칭한다.
구동회로의 p채널형 TFT(301)은 섬 형상 반도체층(209)에 채널 형성 영역(306), 소스 영역(307a, 307b) 및 드레인 영역(308a, 308b)을 가진다. 제1 n채널형 TFT(302)는 섬 형상 반도체층(210)에 채널 형성 영역(309), 게이트 전극(231)과 겹치는 LDD 영역(Lov)(310), 소스 영역(311) 및 드레인 영역(312)을 가지고, 채널 길이 방향으로의 이 Lov 영역의 길이는 0.5∼3.0 ㎛이고, 바람직하게는 1.0∼1.5 ㎛이었다. 제2 n채널형 TFT(303)는 섬 형상 반도체층(211)에 채널 형성 영역(313)과 Lov 영역 및 Loff 영역(게이트 전극(130)과 겹치지 않는 LDD 영역을 Loff 영역이라 칭한다)을 가지며, 채널 길이 방향으로의 이 Loff 영역의 길이는 0.3∼2.0 ㎛이고, 바람직하게는 0.5∼1.5 ㎛이었다. 화소 TFT(304)는 섬 형상 반도체층(212)에 채널 형성 영역(318, 319), Loff 영역(320∼323) 및 소스 또는 드레인 영역(324∼326)을 가지고, 채널 길이 방향으로의 이 Loff 영역의 길이는 0.5∼3.0 ㎛이고, 바람직하게는 1.5∼2.5 ㎛이었다. 용량 배선(234, 251)과, 게이트 절연막과 동일한 재료로 된 절연막이 화소 TFT(304)의 드레인 영역(326)에 접속되고, 보유 용량(305)이 n형 불순물 원소가 첨가된 반도체층(327)으로 형성된다. 도 12에서는, 화소 TFT(304)가 이중 게이트 구조를 가지지만, 단일 게이트 구조를 가질 수도 있고, 다수의 게이트 전극을 갖는 멀티게이트 구조라도 상관 없다.
이상과 같은 구성은 화소 TFT 및 구동회로에 요구되는 사양(仕樣)에 따라 각 회로의 TFT의 구조를 최적화하여, 반도체장치의 동작 성능 및 신뢰성을 향상시킬 수 있다. 또한, 게이트 전극을 내열성이고 도전성의 재료로 형성함으로써, LDD 영역과 소스 및 드레인 영역의 활성화를 용이하게 할 수 있어, 저저항 재료로 게이트 배선을 형성함으로써 배선 저항을 충분히 감소시킬 수 있다. 이것은 4인치급 이상의 표시영역(화면 크기)을 갖는 표시장치에 적용하는 것을 가능하게 한다. 또한, 하지층이 형성될 제1 절연층(203∼206)상에 선택적으로 형성된 단결정 구조를 갖는 결정성 규소막을 사용함으로써, 완성된 TFT를 0.10 V/dec 내지 0.30 V/dec의 S값, 0.5 V 내지 2.5 V의 Vth, 및 적어도 300 cm2/V.sec의 전계효과 이동도를 갖는 n채널형 TFT로서 실현하는 것이 가능하다. 또한, 0.10 V/dec 내지 0.30 V/dec의 S값, -0.5 V 내지 -2.5 V의 Vth, 및 적어도 200 cm2/V.sec의 전계효과 이동도를 갖는 p채널형 TFT를 실현할 수 있다.
[실시예 5]
본 실시예에서는, 실시예 4에서 제작된 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정표시장치를 제작하는 공정을 설명한다. 도 19에 도시된 바와 같이, 도 13에 나타낸 상태의 액티브 매트릭스 기판에 배향막(601)을 형성한다. 대부분의 액정 표시 소자의 배향막에는 폴리이미드 수지가 많이 사용되고 있다. 반대 쪽의 대향 기판(602)에는, 차광막(603), 투명 도전막(604) 및 배향막(605)이 형성된다. 그 배향막을 형성한 후, 러빙 처리를 행하여, 액정 분자가 어떤 일정한 프리틸트 각으로 배향되게 한다. 그리고, 화소부와, CMOS 회로가 형성된 액티브 매트릭스 기판의 반대측 기판을 공지의 셀 접합 공정에 의해 시일(seal)재 또는 스페이서(모두 도시되지 않음)를 통해 함께 접착한다. 그 다음, 양 기판 사이에 액정 재료(606)를 주입하고, 봉지제(封止劑)(도시되지 않음)에 의해 완전히 봉지한다. 사용되는 액정 재료는 공지의 어떠한 액정 재료라도 좋다. 이렇게 하여, 도 19에 도시된 액티브 매트릭스형 액정 표시장치가 완성된다.
다음에, 이 액티브 매트릭스형 액정 표시장치의 구성을 도 20의 사시도와 도 21의 상면도를 사용하여 설명한다. 도 20 및 도 21에서는, 도 9∼도 13 및 도 19의 단면 구조도와의 대응을 위해 동일한 부호를 사용한다. 도 21의 E-E'선에 따른 단면 구조가 도 13에 도시된 화소 매트릭스 회로의 단면 구조에 대응한다.
도 20에서, 액티브 매트릭스 기판은 유리 기판(201)상에 형성된 화소부(406), 주사 신호 구동회로(404) 및 화상 신호 구동회로(405)로 구성되어 있다. 표시영역에는 화소 TFT(304)가 제공되고, 그 주변에 제공된 구동회로는 CMOS 회로를 기본으로 하여 구성되어 있다. 주사 신호 구동회로(404)와 화상 신호 구동회로(405)는 각각 게이트 배선(250)과 소스 배선(256)에 의해 화소 TFT(304)에 접속되어 있다. 또한, FPC(Flexible Printed Circuit)(731)가 외부 I/O(입출력) 단자(734)에 접속되고, 입력 배선(402, 403)에 의해 각각의 구동회로에 접속되어 있다.
도 21은 표시영역의 대략 1 화소분을 나타내는 상면도이다. 게이트 배선(250)이 게이트 절연막(도시되지 않음)을 사이에 두고 그 아래의 반도체층(212)과 교차한다. 또한, 도시되지 않았으나, 반도체층상에는, 소스 영역, 드레인 영역, 및 n- - 영역으로 된 Loff 영역이 형성되어 있다. 소스 배선(256)과 소스 영역(324) 사이에는 코넥터(256)가 존재하고, 드레인 배선(260)과 드레인 영역(326) 사이에는 코넥터(266)가 존재하고, 드레인 배선(260)과 화소 전극(263) 사이에는 코넥터(267)가 존재한다. 화소 TFT(304)의 드레인 영역(326)으로부터 연장하는 반도체층(327)이 게이트 절연막을 사이에 두고 용량 배선(234, 251)과 겹치는 영역에 보유 용량(305)이 형성되어 있다.
본 실시예의 액티브 매트릭스형 액정 표시장치는 실시예 4의 구조로 설명되었지만, 액티브 매트릭스형 액정 표시장치가 실시예 4의 구성에 한정되는 것은 아니고, 실시형태 1∼3에서 나타낸 구성을 실시예 4에 응용하여 완성시킨 액티브 매트릭스 기판을 사용하여도 좋다. 어떤 경우라도, 실시형태 1에 나타낸 하지층이 제공된 액티브 매트릭스 기판이 자유롭게 조합되어 액티브 매트릭스형 액정 표시장치를 제작할 수 있다.
[실시예 6]
도 18은 액정 표시장치의 I/O 단자, 표시영역 및 구동회로의 배치의 일 예를 나타내는 도면이다. 표시영역(406)은 매트릭스 형태로 교차하는 m개의 게이트 배선과 n개의 소스 배선을 가진다. 예를 들어, 화소 밀도가 VGA인 경우, 480개의 게이트 배선과 640개의 소스 배선이 형성되고, XGA인 경우에는 768개의 게이트 배선과 1024개의 소스 배선이 형성된다. 표시영역의 화면 크기는 13인치급 표시장치의 경우에는 340 mm의 대각선 길이를 가지고, 18인치급 표시장치의 경우에는 460 mm의 대각선 길이를 가진다. 그러한 액정 표시장치를 실현하기 위해서는, 실시예 3에서 나타낸 바와 같은 저저항 재료로 게이트 배선을 형성할 필요가 있다. 게이트 배선의 시정수(時定數)(저항 × 체적)가 크게 되면, 주사 신호의 응답속도가 느리게 되어, 액정을 고속으로 구동하는 것이 불가능하게 된다. 예를 들어, 게이트 배선을 형성하는 재료의 비저항이 100 μΩcm인 경우, 화면 크기는 약 6인치급으로 제한되지만, 3 μΩcm인 경우에는 27인치급의 화면 크기가 가능하다.
표시영역(406)의 주변에는 주사 신호 구동회로(404)와 화상 신호 구동회로(405)가 제공되어 있다. 이들 구동회로의 게이트 배선의 길이도 표시영역의 화면 크기의 대형화에 따라 필연적으로 길게 되기 때문에, 대면적 화면을 실현하기 위해서는, 실시예 4에서 나타낸 바와 같은 알루미늄(Al) 또는 구리(Cu) 등의 저저항 재료로 게이트 배선을 형성하는 것이 바람직하다. 본 발명에 따르면, 입력 단자(401)로부터 각 구동회로까지를 접속하는 입력 배선(402, 403)이 게이트 배선과 동일한 재료로 형성될 수 있고, 이들은 배선 저항의 저저항화에 기여할 수 있다.
한편, 표시영역의 화면 크기가 0.9인치급인 경우, 대각선 길이가 약 24 mm이고, TFT가 서브마이크론 룰로 제작되는 경우, 그 주변에 제공된 구동회로를 포함하여 30 ×30 mm2 내에서 수용된다. 그러한 경우, 실시예 4에서 설명된 저저항 재료로 게이트 배선을 형성하는 것이 반드시 필요한 것은 아니고, 그 대신, 게이트 배선이 Ta 또는 W와 같은, 게이트 전극을 형성하는데 사용되는 것과 동일한 재료로 형성될 수 있다.
이러한 구성을 갖는 액정 표시장치는, 실시형태 1∼3에서 설명된 결정화 방법을 실시예 4에 응용하여 완성시킨 액티브 매트릭스 기판을 사용하여서도 완성될 수 있다. 어떤 경우라도, 실시형태 1∼3에서 설명된 결정화 기술에 의해 완성된 액티브 매트릭스 기판이 자유롭게 조합되어 액티브 매트릭스형 액정 표시장치를 제작할 수 있다.
[실시예 7]
본 실시예에서는, 유기 전계발광(EL) 재료를 이용한 액티브 매트릭스형 표시장치(유기 EL 표시장치)에 본 발명을 적용한 예를 도 24를 사용하여 설명한다. 도 24(A)는 액티브 매트릭스형 유기 EL 표시장치의 회로도를 나타낸다. 이 유기 EL 표시장치는 기판상에 제공된 표시영역(11), X방향 주변 구동회로(12) 및 Y방향 주변 구동회로(13)를 포함한다. 표시영역(11)은 스위칭용 TFT(330), 보유 용량(332), 전류제어용 TFT(331), 유기 EL 소자(333), X방향 신호선(18a, 18b), 전원선(19a, 19b), Y방향 신호선(20a, 20b, 20c) 등으로 구성된다.
도 24(B)는 대략 1 화소분의 상면도를 나타낸다. 스위칭용 TFT(330)가 도 13에 도시된 p채널형 TFT(301)와 동일한 방법으로 형성되고, 전류제어용 TFT(331)가 n채널형 TFT(303)와 동일한 방법으로 형성된다.
한편, TFT의 상방으로 향하여 광을 방출하는 동작 모드의 유기 EL 표시장치의 경우, 화소 전극은 Al과 같은 반사성 전극으로 형성된다. 여기에서는 유기 EL 표시장치의 화소 영역의 구성을 나타내지만, 실시예 1에서와 같이, 화소 영역의 주변에 구동회로가 제공되어 있는 주변 회로 일체형의 액티브 매트릭스형 액정 표시장치로 하는 것도 가능하다. 그리고, 컬러 표시를 위해 컬러 필터(도시되지 않음)가 제공될 수도 있다. 어떤 경우라도, 실시형태 1에 나타낸 하지층이 제공된 액티브 매트릭스 기판이 자유롭게 조합되어 액티브 매트릭스형 유기 EL 표시장치를 제작할 수 있다.
[실시예 8]
본 발명을 실시하여 제작된 액티브 매트릭스 기판 및 액정 표시장치 또는 EL 표시장치가 다양한 전기광학 장치에 사용될 수 있다. 또한, 본 발명은 그러한 전기광학 장치를 표시 매체로서 구비한 어떠한 전자 기기에도 적용될 수 있다. 전자 기기로서는, 퍼스널 컴퓨터, 디지털 카메라, 비디오 카메라, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 책 등), 내비게이션 시스템 등을 들 수 있다. 이들의 예를 도 25(A)∼도 25(F)에 나타낸다.
도 25(A)는 마이크로프로세서나 메모리 등을 구비한 본체(2001), 화상 입력부(2002), 표시장치(2003) 및 키보드(2004)로 구성된 퍼스널 컴퓨터이다. 본 발명에 따른 레이저 어닐법에 의해 제조된 결정성 반도체막을 사용하여 제작된 TFT가 표시장치(2003) 또는 다른 신호 처리 회로를 형성하는데 사용될 수 있다.
도 25(B)는 본체(2101), 표시장치(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105) 및 수상(受像)부(2106)로 구성된 비디오 카메라이다. 본 발명에 따른 레이저 어닐법에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT가 표시장치(2102) 또는 다른 신호 제어 회로에 적용될 수 있다.
도 25(C)는 본체(2201), 화상 입력부(2202), 수상부(2203), 조작 스위치(2204) 및 표시장치(2205)로 구성된 휴대형 정보 단말기이다. 본 발명에 따른 레이저 어닐법에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT가 표시장치(2205) 또는 다른 신호 제어 회로에 적용될 수 있다.
도 25(D)는 TV 게임 또는 비디오 게임용 전자 게임 장치이고, 이 장치는 CPU와 같은 전자 회로(2308)와 기록 매체(2304) 등이 탑재된 본체(2301), 콘트롤러(2305), 표시장치(2303), 및 본체(2301)에 설치된 표시장치(2302)로 구성된다. 표시장치(2303)와, 본체(2301)에 설치된 표시장치(2302)는 동일한 정보를 표시할 수도 있고, 또는 전자(前者)를 주 표시장치로 하고, 후자를 부 표시장치로 하여 기록 매체(2304)의 정보를 표시하거나, 장치의 동작 상태를 표시하거나, 또는 터치 센서 기능을 부가하여 조작 패널로 하는 것도 가능하다. 본체(2301), 콘트롤러(2305) 및 표시장치(2303)는 그들 사이의 신호 전달을 위한 배선 접속을 가질 수 있고, 또는 무선 통신 또는 광 통신을 위해 센서(2306, 2307)가 제공될 수도 있다. 본 발명에 따른 레이저 어닐법에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT가 표시장치(2302, 2303)에 사용될 수 있다. 사용되는 표시장치(2303)는 종래의 CRT일 수도 있다.
도 25(E)는 프로그램이 기록된 기록 매체(이하, 간단히 기록 매체라 한다)를 사용하는 플레이어이고, 이 플레이어는 본체(2401), 표시장치(2402), 스피커(2403), 기록 매체(2404) 및 조작 스위치(2405)로 구성된다. 사용되는 기록 매체는 DVD(digital versatile disk) 또는 콤팩트 디스크(CD)일 수 있고, 음악 프로그램의 재생이나 영상 표시, 비디오 게임(또는 TV 게임)이나 인터넷을 통한 정보 표시 등을 행할 수 있다. 본 발명에 따른 레이저 어닐법에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT가 표시장치(2402) 또는 다른 제어 회로에 유리하게 사용될 수 있다.
도 25(F)는 본체(2501), 표시장치(2502), 접안부(2503), 조작 스위치(2504), 및 수상부(도시되지 않음)로 구성된 디지털 카메라이다. 본 발명에 따른 레이저 어닐법에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT가 표시장치(2502) 또는 다른 제어 회로에 적용될 수 있다.
도 26(A)는 광원 광학계 및 표시장치(2601)와 스크린(2602)으로 구성된 프론트형 프로젝터이다. 본 발명은 표시장치 또는 다른 신호 제어 회로에 적용될 수 있다. 도 26(B)는 본체(2701), 광원 광학계 및 표시장치(2702), 거울(2703) 및 스크린(2704)으로 구성된 리어형 프로젝터이다. 본 발명에 따른 레이저 어닐법에 의해 제조된 결정성 반도체막을 사용하여 제조된 TFT는 표시장치 또는 다른 제어 회로에 적용될 수 있다.
도 26(C)는 도 26(A) 및 도 26(B)의 광원 광학계 및 표시장치(2601, 2702)의 구조의 일 예를 나타낸다. 광원 광학계 및 표시장치(2601, 2702)는 광원 광학계(2801), 거울(2802, 2804∼2806), 다이크로익(dichroic) 거울(2803), 빔 스플리터(2807), 액정 표시장치(2808), 위상차 판(2809), 및 투사 광학계(2810)로 구성된다. 투사 광학계(2810)는 다수의 광학 렌즈로 구성된다. 도 26(C)는 3개의 액정 표시장치(2808)를 사용하는 3판식의 예를 나타내지만, 이것에 한정되는 것은 아니고, 대신, 단판식 광학계로 구성하여도 좋다. 도 26(C)에서 화살표로 나타낸 광로에는 적절한 광학렌즈, 또는 편광 기능을 가진 필름, 위상 조절용 필름, IR 필름 등이 제공될 수도 있다. 또한, 도 26(D)는 도 26(C)의 광원 광학계(2801)의 구조의 일 예를 나타낸다. 본 실시예에서는, 광원 광학계(2801)가 반사기(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변환 소자(2815) 및 집광 렌즈(2816)로 구성된다. 도 26(D)에 나타낸 광원 광학계는 일 예일 뿐이고, 도시된 구성에 한정되는 것은 아니다.
여기에서는 도시하지 않았지만, 본 발명은 그 밖에도 내비게이션 시스템 및 이미지 센서의 판독 회로 등에도 적용될 수 있다. 따라서, 본 발명의 적용 범위는 매우 넓고, 다양한 분야의 전자 기기에 적용될 수 있다. 이들 예의 전자 기기는 실시형태 1∼3에 따른 결정화 기술을 이용하고 실시예 1∼7의 어떠한 조합 구성을 사용하여서도 실현될 수 있다.
본 발명의 결정화 기술을 사용함으로써, 결정립의 위치 및 크기가 제어된 결정성 반도체막을 형성하는 것이 가능하다. 이렇게 하여, TFT의 채널 형성 영역에 맞추어 결정성 반도체막의 결정립을 형성함으로써, 단일의 결정립으로 적어도 채널 형성 영역을 형성하는 것이 가능하고, 단결정 반도체막으로 제조된 TFT와 실질적으로 동등한 특성을 얻는 것이 가능하다.
또한, 투광성이고 절연성의 재료로 열전도층을 형성함으로써, 탑 게이트형 TFT에서 백(back) 채널 측의 기생 용량을 없애는 것이 가능하게 되고, 투과형 액정 표시장치를 포함하여 EL 표시장치 및 이미지 센서와 같은 다양한 반도체장치에의 적용에 의해, 이들 반도체장치의 고성능화를 도모할 수 있다.

Claims (95)

  1. 절연 기판상에 형성되고, 열전도율이 10 Wm-1K-1 이상인 투명한 열전도층;
    상기 열전도층상의 선택된 부분에 형성되고, 열전도율이 10 Wm-1K-1 미만인 제1 절연층; 및
    상기 제1 절연층상에 선택적으로 형성되고, 수소가 첨가된 단결정립을 가지는 반도체막을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되고, 상기 반도체막이 상기 제2 절연층에 밀접하여 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소, 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서, 상기 열전도층이 Si, N, O, Al, 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서, 상기 제1 절연층이, 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  6. 제 2 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서, 상기 절연 기판의 표면에 대한 상기 제1 절연층의 측부 엣지(edge)들 각각의 각도가 10°∼ 40°인 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치.
  9. 제 1 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 게임기 및 프로젝터로 이루어진 군에서 선택되는 전자 기기인 것을 특징으로 하는 반도체장치.
  10. 절연 기판상에 형성되고 열전도율이 10 Wm-1K-1 이상인 투명한 열전도층;
    상기 열전도층상의 선택된 부분에 섬 형상으로 형성되고 열전도율이 10 Wm-1K-1 미만인 제1 절연층; 및
    상기 제1 절연층상에 선택적으로 형성되고, 수소가 첨가된 단결정립을 가지는 반도체막을 포함하는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되고, 상기 반도체막이 상기 제2 절연층에 밀접하여 있는 것을 특징으로 하는 반도체장치.
  12. 제 10 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치.
  13. 제 10 항에 있어서, 상기 열전도층이 Si, N, O, Al, 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 것을 특징으로 하는 반도체장치.
  14. 제 10 항에 있어서, 상기 제1 절연층이, 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  15. 제 11 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  16. 제 10 항에 있어서, 상기 절연 기판의 표면에 대한 상기 제1 절연층의 측부 엣지들 각각의 각도가 10°∼ 40°인 것을 특징으로 하는 반도체장치.
  17. 제 10 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치.
  18. 제 10 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 게임기 및 프로젝터로 이루어진 군에서 선택되는 전자 기기인 것을 특징으로 하는 반도체장치.
  19. 기판 위에 제공된 적어도 하나의 TFT를 가지는 반도체장치로서,
    상기 기판의 표면 위에 형성되고 열전도율이 10 Wm-1K-1 이상인 투명한 열전도층;
    상기 열전도층상의 선택된 부분에 형성되고 열전도율이 10 Wm-1K-1 미만인 제1 절연층; 및
    상기 제1 절연층상에 선택적으로 형성되고, 수소가 첨가된 단결정립을 가지는 반도체막을 포함하고;
    상기 제1 절연층의 측부 엣지들이 테이퍼져 있고,
    상기 TFT의 채널 형성 영역이 상기 반도체막에 형성되어 있는 것을 특징으로 하는 반도체장치.
  20. 제 19 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되고, 상기 반도체막이 상기 제2 절연층에 밀접하여 있는 것을 특징으로 하는 반도체장치.
  21. 제 19 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치.
  22. 제 19 항에 있어서, 상기 열전도층이 Si, N, O, Al, 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 것을 특징으로 하는 반도체장치.
  23. 제 19 항에 있어서, 상기 제1 절연층이, 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  24. 제 20 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  25. 제 19 항에 있어서, 상기 기판의 표면에 대한 상기 제1 절연층의 테이퍼진 측부 엣지들 각각의 각도가 10°∼ 40°인 것을 특징으로 하는 반도체장치.
  26. 제 19 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치.
  27. 제 19 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 게임기 및 프로젝터로 이루어진 군에서 선택되는 전자 기기인 것을 특징으로 하는 반도체장치.
  28. 기판 위에 제공된 적어도 하나의 TFT를 가지는 반도체장치로서,
    상기 기판의 표면 위에 형성되고 열전도율이 10 Wm-1K-1 이상인 투명한 열전도층;
    상기 열전도층상의 선택된 부분에 섬 형상으로 형성되고 열전도율이 10 Wm-1K-1 미만인 제1 절연층; 및
    상기 제1 절연층상에 선택적으로 형성되고, 수소가 첨가된 단결정립을 가지는 반도체막을 포함하고;
    상기 제1 절연층의 측부 엣지들이 테이퍼져 있고,
    상기 TFT의 채널 형성 영역이 상기 반도체막에 형성되어 있는 것을 특징으로 하는 반도체장치.
  29. 제 28 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되고, 상기 반도체막이 상기 제2 절연층에 밀접하여 있는 것을 특징으로 하는 반도체장치.
  30. 제 28 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치.
  31. 제 28 항에 있어서, 상기 열전도층이 Si, N, O, Al, 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 것을 특징으로 하는 반도체장치.
  32. 제 28 항에 있어서, 상기 제1 절연층이, 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  33. 제 29 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  34. 제 28 항에 있어서, 상기 기판의 표면에 대한 상기 제1 절연층의 테이퍼진 측부 엣지들 각각의 각도가 10°∼ 40°인 것을 특징으로 하는 반도체장치.
  35. 제 28 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치.
  36. 제 28 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 게임기 및 프로젝터로 이루어진 군에서 선택되는 전자 기기인 것을 특징으로 하는 반도체장치.
  37. 기판의 표면 위에, 열전도율이 10 Wm-1K-1 이상인 투명한 절연성 열전도층을 형성하는 공정;
    상기 열전도층상의 선택된 부분에, 열전도율이 10 Wm-1K-1 미만인 제1 절연층을 형성하는 공정;
    상기 열전도층과 상기 제1 절연층상에 비정질 반도체막을 형성하는 공정;
    상기 비정질 반도체막을 결정화하여, 상기 제1 절연층상에서 단결정립을 포함하는 반도체막을 선택적으로 형성하는 공정; 및
    상기 반도체막을 수소화하여, 수소가 첨가된 단결정립을 포함하는 반도체막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  38. 제 37 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  39. 제 38 항에 있어서, 수소가 첨가된 반도체막이 적어도 상기 제1 절연층 위에서 상기 제2 절연층과 밀접하여 형성되어 있는 것을 특징으로 하는 반도체장치 제조방법.
  40. 제 37 항에 있어서, 상기 결정화가 레이저광의 조사에 의해 행해지는 것을 특징으로 하는 반도체장치 제조방법.
  41. 제 37 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  42. 제 37 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 재료로 된 것을 특징으로 하는 반도체장치 제조방법.
  43. 제 37 항에 있어서, 상기 제1 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  44. 제 38 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  45. 제 37 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치 제조방법.
  46. 제 37 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 이루어진 군에서 선택되는 전자 기기인 것을 특징으로 하는 반도체장치 제조방법.
  47. 기판의 표면 위에, 열전도율이 10 Wm-1K-1 이상인 투명한 절연성 열전도층을 형성하는 공정;
    상기 열전도층상의 선택된 부분에, 열전도율이 10 Wm-1K-1 미만인 제1 절연층을 형성하는 공정;
    상기 열전도층과 상기 제1 절연층상에 비정질 반도체막을 형성하는 공정;
    상기 비정질 반도체막을 결정화하여, 상기 열전도층상에서 다수의 결정립을 가지고 상기 제1 절연층상에서 단결정립을 가지는 반도체막을 선택적으로 형성하는 공정; 및
    상기 반도체막을 수소화하여, 상기 제1 절연층상에 단결정립을 포함하는 수소가 첨가된 반도체막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  48. 제 47 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  49. 제 48 항에 있어서, 수소가 첨가된 반도체막이 적어도 상기 제1 절연층 위에서 상기 제2 절연층과 밀접하여 형성되어 있는 것을 특징으로 하는 반도체장치 제조방법.
  50. 제 47 항에 있어서, 상기 결정화가 레이저광의 조사에 의해 행해지는 것을 특징으로 하는 반도체장치 제조방법.
  51. 제 47 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  52. 제 47 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 재료로 된 것을 특징으로 하는 반도체장치 제조방법.
  53. 제 47 항에 있어서, 상기 제1 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  54. 제 48 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  55. 제 47 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치 제조방법.
  56. 제 47 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 이루어진 군에서 선택되는 전자 기기인 것을 특징으로 하는 반도체장치 제조방법.
  57. 기판 위에 제공된 적어도 하나의 TFT를 가지는 반도체장치를 제조하는 방법으로서,
    상기 기판의 표면 위에, 열전도율이 10 Wm-1K-1 이상인 투명한 절연성 열전도층을 형성하는 공정;
    상기 열전도층상의 선택된 부분에, 열전도율이 10 Wm-1K-1 미만인 제1 절연층을 형성하는 공정;
    상기 열전도층과 상기 제1 절연층상에 비정질 반도체막을 형성하는 공정;
    상기 비정질 반도체막을 결정화하여, 상기 제1 절연층상에서 단결정립을 포함하는 반도체막을 선택적으로 형성하는 공정; 및
    상기 반도체막을 수소화하여, 수소가 첨가된 단결정립을 포함하는 반도체막을 형성하는 공정을 포함하고;
    상기 TFT의 채널 형성 영역이 단결정립을 포함하는 상기 수소가 첨가된 반도체막에 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  58. 제 57 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  59. 제 58 항에 있어서, 수소가 첨가된 반도체막이 적어도 상기 제1 절연층 위에서 상기 제2 절연층과 밀접하여 형성되어 있는 것을 특징으로 하는 반도체장치 제조방법.
  60. 제 57 항에 있어서, 상기 결정화가 레이저광의 조사에 의해 행해지는 것을 특징으로 하는 반도체장치 제조방법.
  61. 제 57 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  62. 제 57 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 재료로 된 것을 특징으로 하는 반도체장치 제조방법.
  63. 제 57 항에 있어서, 상기 제1 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  64. 제 58 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  65. 제 57 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치 제조방법.
  66. 제 57 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 이루어진 군에서 선택되는 전자 기기인 것을 특징으로 하는 반도체장치 제조방법.
  67. 기판 위에 제공된 적어도 하나의 TFT를 가지는 반도체장치를 제조하는 방법으로서,
    상기 기판의 표면 위에, 열전도율이 10 Wm-1K-1 이상인 투명한 절연성 열전도층을 형성하는 공정;
    상기 열전도층상의 선택된 부분에, 열전도율이 10 Wm-1K-1 미만인 제1 절연층을 형성하는 공정;
    상기 열전도층과 상기 제1 절연층상에 비정질 반도체막을 형성하는 공정;
    상기 비정질 반도체막을 결정화하여, 상기 열전도층상에서 다수의 결정립을 가지고 상기 제1 절연층상에서 단결정립을 가지는 반도체막을 선택적으로 형성하는 공정; 및
    상기 반도체막을 수소화하여, 상기 제1 절연층상에서 단결정립을 포함하는 수소가 첨가된 반도체막을 형성하는 공정을 포함하고;
    상기 TFT의 채널 형성 영역이 상기 제1 절연층 위에서, 단결정립을 포함하는 상기 수소가 첨가된 반도체막에 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  68. 제 67 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  69. 제 68 항에 있어서, 수소가 첨가된 반도체막이 적어도 상기 제1 절연층 위에서 상기 제2 절연층과 밀접하여 형성되어 있는 것을 특징으로 하는 반도체장치 제조방법.
  70. 제 67 항에 있어서, 상기 결정화가 레이저광의 조사에 의해 행해지는 것을 특징으로 하는 반도체장치 제조방법.
  71. 제 67 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  72. 제 67 항에 있어서, 상기 열전도층이 Si, N, O, Al 및 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 재료로 된 것을 특징으로 하는 반도체장치 제조방법.
  73. 제 67 항에 있어서, 상기 제1 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  74. 제 68 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  75. 제 67 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치 제조방법.
  76. 제 67 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 이루어진 군에서 선택되는 전자 기기인 것을 특징으로 하는 반도체장치 제조방법.
  77. 기판 위에 형성된 투명한 열전도층;
    상기 열전도층상의 선택된 부분에 형성된 제1 절연층; 및
    상기 제1 절연층상에 선택적으로 형성된 반도체막을 포함하고;
    상기 제1 절연층의 측부 엣지들이 테이퍼져 있고,
    상기 투명한 열전도층의 열전도율이 상기 제1 절연층의 열전도율보다 큰 것을 특징으로 하는 반도체장치.
  78. 제 77 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되고, 상기 반도체막이 상기 제2 절연층과 밀접하여 있는 것을 특징으로 하는 반도체장치.
  79. 제 77 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치.
  80. 제 77 항에 있어서, 상기 열전도층이 Si, N, O, Al, 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 재료로 된 것을 특징으로 하는 반도체장치.
  81. 제 77 항에 있어서, 상기 제1 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  82. 제 78 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치.
  83. 제 77 항에 있어서, 상기 기판의 표면에 대한 상기 제1 절연층의 테이퍼진 측부 엣지들 각각의 각도가 10°∼ 40°인 것을 특징으로 하는 반도체장치.
  84. 제 77 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치.
  85. 제 77 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전기 게임기 및 프로젝터로 이루어진 군에서 선택되는 전자 기기인 것을 특징으로 하는 반도체장치.
  86. 기판의 표면 위에, 투명한 열전도층을 형성하는 공정;
    상기 열전도층상의 선택된 부분에 제1 절연층을 형성하는 공정;
    상기 열전도층과 상기 제1 절연층상에 비정질 반도체막을 형성하는 공정; 및
    상기 비정질 반도체막을 결정화하여, 반도체막을 선택적으로 형성하는 공정을 포함하고;
    상기 투명한 열전도층의 열전도율이 상기 제1 절연층의 열전도율보다 높은 것을 특징으로 하는 반도체장치 제조방법.
  87. 제 86 항에 있어서, 상기 열전도층과 상기 제1 절연층상에 제2 절연층이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  88. 제 87 항에 있어서, 수소가 첨가된 반도체막이 적어도 상기 제1 절연층 위에서 상기 제2 절연층과 밀접하여 형성되어 있는 것을 특징으로 하는 반도체장치 제조방법.
  89. 제 86 항에 있어서, 상기 결정화가 레이저광의 조사에 의해 행해지는 것을 특징으로 하는 반도체장치 제조방법.
  90. 제 86 항에 있어서, 상기 열전도층이 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화규소 및 질화붕소로 이루어진 군에서 선택된 1종 또는 다수 종류의 재료를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  91. 제 86 항에 있어서, 상기 열전도층이 Si, N, O, Al, 희토류 원소로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소를 함유하는 재료로 된 것을 특징으로 하는 반도체장치 제조방법.
  92. 제 86 항에 있어서, 상기 제1 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  93. 제 87 항에 있어서, 상기 제2 절연층이 55∼70 원자%의 농도의 산소와 1∼20 원자%의 농도의 질소를 포함하는 산화질화규소막인 것을 특징으로 하는 반도체장치 제조방법.
  94. 제 86 항에 있어서, 상기 반도체장치가 전계발광(EL) 재료를 사용한 표시장치인 것을 특징으로 하는 반도체장치 제조방법.
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