KR20020092255A - 반도체막, 반도체장치 및 이들의 제조방법 - Google Patents

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Abstract

반도체막의 결정화를 조장하는 금속원소를 이용하여 결정성 구조를 갖는 반도체막을 형성한 후, 막에 잔존하는 금속원소를 효과적으로 제거하여 소자간의 불균일을 감소시킨다. 게터링 사이트를 형성하기 위해, 모노 실란, 희가스 원소 및 수소를 출발 가스로 사용하여 고농도로, 구체적으로는, 1×1020∼1×1021/㎤의 농도로 희가스 원소를 함유하고 1×1015∼1×1017/㎤의 농도로 불소를 함유하도록 플라즈마 CVD법을 이용하여 비정질 구조를 갖는 반도체막, 전형적으로는, 비정질 규소막을 형성한다.

Description

반도체막, 반도체장치 및 이들의 제조방법{Semiconductor film, semiconductor device and method of their production}
본 발명은 플라즈마 CVD법에 의해 비정질 구조를 갖는 반도체막을 제조하는 방법, 상기 반도체막을 이용하여 박막트랜지스터(이하, "TFT"로 지칭함)로 구성된 회로를 갖는 반도체장치, 및 이들의 제조방법에 관한 것이다. 본 발명은, 예를 들면, 액정 표시 패널로 대표되는 전기광학장치 및 이러한 전기광학장치를 구성부품으로 구비한 전자기기(機器)에 관한 것이다.
본 명세서에서, 반도체장치는 반도체 특성을 활용하여 작동하는 모든 장치를 의미한다. 따라서, 전기광학장치, 반도체 회로 및 전자기기는 모두 반도체장치이다.
종래에는 결정성 구조를 갖는 반도체막을 이용하는 전형적인 반도체장치로서 박막트랜지스터(이하, "TFT"로 지칭함)가 공지되어 있다. TFT는 유리와 같은 절연 기판상에 집적 회로를 형성하는 기술로서 주목을 받아 왔으나, 현재는 구동회로와 합체된 액정 표시장치가 실용화되어 있다. 지금까지는 결정성 구조를 갖는 반도체막은 플라즈마 CVD법 또는 감압 CVD법에 의해 퇴적된 비정질 반도체막을 가열처리 또는 레이저 어닐(레이저 빔의 조사에 의해 반도체막을 결정화하는 기술) 처리하여 제조하였다.
이렇게 제조된 결정성 구조를 갖는 반도체막은 많은 결정 입자의 집합체로 이들의 결정 방위는 임의의 방향으로 배향되어 있어 조절하기 어려워, TFT 특성을 제한하는 인자로서 작용하게 된다. 상기한 문제점을 해결하기 위해, 일본 공개특허공고 제7-183540호 공보에는 반도체막의 결정화를 조장하는 니켈과 같은 금속원소를 첨가하여 결정화에 필요한 온도를 낮출 뿐만 아니라 결정 방위의 배향을 한방향으로 강화함으로써 결정성 구조를 갖는 반도체막을 제조하는 기술을 개시하고 있다. 이러한 결정성 구조를 갖는 반도체막을 이용하여 TFT를 형성할 경우, 전기장 이동도가 증가할 뿐만 아니라 서브스레시홀드 계수(S값)는 감소하고, 전기적 특성은 현저하게 증가하게 된다.
결정화를 조장하는 금속원소를 사용하면, 결정화시 핵 생성을 제어하는 것이 가능해진다. 따라서, 임의의 방식으로 핵을 생성시키는 다른 결정화 방법에 의해 얻은 막들보다 막질(膜質)이 균일해진다. 이상적으로는, 금속원소는 완전히 또는 허용 범위까지 제거되는 것이 바람직하다. 그러나, 결정화를 조장하는 금속원소를 사용할 경우, 결정성 구조를 갖는 반도체막의 내부 또는 표면에 금속원소가 잔류하게 되며, 완성된 소자의 특성에서 분산의 원인이 된다. 예를 들어, 소자간 불균일의 문제를 야기하면서, TFT에서 오프 전류가 증가하게 된다. 즉, 결정성 구조를 갖는 반도체막이 형성되면 결정화를 조장하는 금속원소는 오히려 불필요하게 된다.
인을 이용하는 게터링(gettering)은 결정성 구조를 갖는 반도체막의 특정 영역으로부터 결정화를 조장하는 금속원소를 제거하는 방법으로 효과적으로 활용되고 있다. 예를 들면, TFT의 소스/드레인 영역에 인을 첨가하면서 450∼700℃에서 열처리를 수행할 경우, 채널 형성 영역으로부터 금속원소를 쉽게 제거할 수 있다.
인은 이온 도핑법(PH3등을 플라즈마로 분해시켜 전기장에서 가속시켜 이온들을 질량으로 분리시키지 않은 상태에서 반도체에 주입하는 방법)에 의해 결정성 구조를 갖는 반도체막에 주입된다. 그러나, 게터링을 행하기 위해서는, 인의 농도가 1×1020/㎤ 이상이 되어야 한다. 이온 도핑법에 의한 인의 첨가는 결정성 구조를 갖는 반도체막을 비정질로 만들며, 동시에, 인의 농도 증가는 어닐에 의한 후속의 재결정화를 방해한다. 또한, 고농도로 인을 첨가하면, 도핑에 필요한 시간이 증가하게 되어 도핑 공정에서의 처리량(스루풋) 감소라는 문제가 발생하게 된다.
또한, 전기 도전형을 반전시키는 붕소의 농도는 p형 TFT의 소스/드레인 영역에 첨가한 인의 농도보다 1.5∼3배 이상이어야 하므로, 소스/드레인 영역의 저항성을 증가시켜 재결정화를 수행하기 어렵게 만드는 문제점이 발생한다.
게터링이 충분히 수행되지 않아 기판이 불균일하게 되면, TFT 특성에 차이 또는 불균일이 발생한다. 투과형 액정 표시장치의 경우, 화소부에 배치된 TFT의 전기적 특성이 불균일하면 화소 전극에 인가된 전압도 불균일하게 되어 투과된 광의 양에도 불균일이 발생되고, 이것은 표시장치의 음영(shade)으로 관찰자의 눈에 인지된다.
OLED를 이용하는 발광 장치의 경우, TFT는 액티브 매트릭스 구동 시스템을 실현하는데 필수불가결한 요소이다. 따라서, OLED를 이용하는 발광 장치는 적어도 각각의 화소에 스위칭 소자로 작용하는 TFT 및 전류를 OLED로 공급하는 TFT가 제공되어야 한다. 화소의 회로 구성 및 구동 방식에 관계없이, 화소의 휘도는 OLED에 전기적으로 접속되어 OLED에 전류를 공급하는 TFT의 온(on) 전류(Ion)에 의해 결정된다. 따라서, 백색이 표면 전체에 표시될 경우, 만약 온 전류가 일정하게 유지되지 않으면 휘도에서 분산이 발생하게 된다.
본 발명은 상기한 문제들을 해결하는 수단에 관한 것으로, 결정성 구조를 갖는 반도체막을 반도체막의 결정화를 조장하는 금속원소를 이용하여 얻은 후, 막내에 잔존하는 금속원소를 효과적으로 제거하는 기술을 제공한다.
게터링 기술은 단결정 규소 웨이퍼를 이용한 집적회로의 제조에 있어 중요한 기술로서 위치를 차지하고 있다. 게터링은 반도체에 의해 포획된 금속 불순물을 약간의 에너지로 게터링 사이트(site)로 편석시켜 소자의 활성영역의 불순물 농도를 낮추는 기술이다. 게터링은 대략 두가지, 즉, 외부(extrinsic) 게터링 및 내부(intrinsic) 게터링으로 분류할 수 있다. 외부 게터링의 경우 외측으로부터 변형 영역(distorted field) 또는 화학 작용을 가하여 게터링 효과를 유발한다. 이것은 고농도의 인 이온을 단결정성 규소 웨이퍼의 배면으로부터 확산시키는 게터링으로 대표된다. 인을 이용하는 상기 게터링은 외부 게터링의 일종으로 간주할 수 있다.
한편, 내부 게터링은 단결정 규소 웨이퍼 내에 형성된 산소에 기인하는 격자 결함의 변형 영역을 활용하는 기술이다. 본 발명은 격자 결함 또는 격자 변형을 활용하는 고유 게터링에 기반을 두고 있으며, 약 10∼100 ㎚의 두께를 갖는 결정성 구조의 반도체막에 적용할 수 있는 하기 수단을 이용하고 있다.
도 1(A)∼도 1(G)는 TFT의 제작공정을 나타내는 도면,
도 2(A)는 아르곤 농도를 나타내는 SIMS 데이터의 도표(RF 전력 의존성)이며, 도 2(B)는 불소 농도를 나타내는 SIMS 데이터의 도표(실험 1),
도 3(A)는 산소 농도를 나타내는 SIMS 데이터의 도표이며, 도 3(B)는 질소 농도를 나타내는 SIMS 데이터의 도표(실험 1),
도 4(A)는 아르곤 농도를 나타내는 SIMS 데이터의 도표(압력 의존성)이며, 도 4(B)는 불소 농도를 나타내는 SIMS 데이터의 도표(실험 2),
도 5(A)는 산소 농도를 나타내는 SIMS 데이터의 도표이며, 도 5(B)는 질소 농도를 나타내는 SIMS 데이터의 도표(실험 2),
도 6(A)∼도 6(D)는 액티브 매트릭스 기판의 제작공정을 나타내는 도면,
도 7(A)∼도 7(D)는 액티브 매트릭스 기판을 나타내는 도면,
도 8은 액티브 매트릭스 기판을 나타내는 도면,
도 9는 AM-LCD의 외관을 나타내는 도면,
도 10은 투과형 액정 표시장치를 나타내는 도면,
도 11(A)는 EL 모듈의 상면도이고, 도 11(B)는 EL 모듈의 단면도,
도 12는 EL 모듈의 단면도,
도 13(A)∼도 13(F)는 전자기기를 나타내는 도면,
도 14(A)∼도 14(D)는 전자기기를 나타내는 도면,
도 15(A)∼도 15(C)는 전자기기를 나타내는 도면,
도 16은 FT-IR 방법에 의한 분광 데이터를 나타내는 도표.
(도면의 주요 부분에 대한 부호의 설명)
201: n채널형 TFT202: p채널형 TFT
203: n채널형 TFT204: 화소 TFT
205: 보유 용량206: 구동회로
207: 화소부124-127: 게이트 전극
128: 제2 전극129: 소스 배선
138-140: 제2 불순물영역142: 제3 불순물영역
144, 145: 제1 불순물영역149, 150: 제4 불순물영역
151, 152: 제5 불순물영역154; 제2 층간절연막
155-160: 드레인 전극161: 접속 배선
162: 게이트 배선163: 화소 전극
164-168: 채널 형성 영역
본 발명은, 반도체막의 결정화를 조장하는 금속원소를 이용하여 절연 표면 상에 결정성 구조를 갖는 제1 반도체막을 형성하는 공정과, 에칭 스톱퍼으로 작용하는 막(배리어(barrier) 층)을 제1 반도체막 상에 형성하는 공정과, 그 배리어 층 상에 희가스 원소를 함유하는 제2 반도체막(게터링 사이트)을 형성하는 공정과, 금속원소를 게터링 사이트로 게터링하는 공정과, 제2 반도체막을 제거하는 공정을 포함한다.
본 발명에 따라 게터링 사이트를 형성하는 공정에서는, 모노 실란, 희가스 원소 및 수소를 출발 가스로 사용하여 플라즈마 CVD법에 의해 막을 형성하며, 상기 막은 희가스 원소를 고농도로 함유하며 비정질 구조를 갖는 반도체막, 전형적으로는, 비정질 규소막으로서 사용한다. 또한, 모노 실란 대신에 디실란 또는 트리실란을 사용하는 것도 가능하다. 플라즈마 CVD법의 경우, 가스로 성막실(소위, 체임버)의 내부를 세정할 수 있어, 스퍼터링법에 비해 유지(maintenance)를 덜 요하므로, 대량 생산의 성막방법으로 사용된다.
그 외에, 이 방법은 출발 가스중의 하나로 수소를 이용하여 막을 형성하기 때문에, 출발 가스중의 하나로 수소를 사용하지 않는 경우에 비해 막중에 수소가 감소된 농도로 함유되어 있다. 또한, 수소를 출발 재료중의 하나로 사용하지 않는 경우에 비해 수소를 출발 가스중의 하나로 사용하여 막을 형성하기 때문에 불소도 감소된 농도로 함유되어 있다.
본 명세서에 제시된 본 발명에 따라 구성된 반도체막을 제조하는 방법은, 출발 가스로서 모노실란, 희가스 원소 및 수소를 성막실에 투입하는 공정과, 플라즈마를 발생시키는 공정과, 막이 형성된 표면 상에 희가스 원소를 1×1018∼1×1022/㎤의 농도로 함유하는 비정질 구조의 반도체막을 형성하는 공정을 포함한다.
상기 구성중의 플라즈마를 발생시키는 공정에서 성막실 내의 압력은 2.666 Pa∼133.3 Pa, 바람직하게는, 53.32 Pa(0.4 Torr) 이하인 것이 바람직하다.
또한, 상기 구성에서, 희가스에 대한 수소의 유량비(H2/희가스)는 0.2∼5로 제어한다.
또한, 상기 구성에서, 플라즈마를 발생시키는 RF 전력 밀도는 0.0017 W/㎤∼1 W/㎤이다. RF 전력 밀도가 1 W/㎤보다 작지 않으면, 막에 결함이 발생하거나, 예를 들어, 막이 물러지거나(powdery), 반구형 기포가 막 표면에 형성된다.
또한, 상기 구성에서, 출발 가스로서 모노 실란, 희가스 원소 및 수소를 사용하여 모노 실란:희가스의 비를 0.1:99.9 ∼ 1:9, 바람직하게는, 1:99 ∼ 5:95로 제어하면서 막을 형성함으로써, 희가스 원소를 고농도로 함유하는 비정질 구조의 반도체막, 전형적으로는, 비정질 규소막을 얻는다. 또한, 모노 실란 대신에 디실란 또는 트리실란을 사용하는 것도 가능하다. 막을 형성하는 온도는 300∼500℃인 것이 바람직하다.
또한, 상기 구성에서, 반도체막중의 불소 농도는 2×1016/㎤∼8×1016/㎤이며, 바람직하게는, 1×1015/㎤∼1×1017/㎤이다.
본 명세서에 제시된 본 발명에 따라 구성된 반도체장치를 제조하는 방법은, 절연 표면 상에 비정질 구조를 갖는 제1 반도체막을 형성하는 제1 공정과, 비정질 구조를 갖는 제1 반도체막에 금속원소를 첨가하는 제2 공정과, 제1 반도체막의 결정화에 의해 결정성 구조를 갖는 제1 반도체막을 형성하는 제3 공정과, 결정성 구조를 갖는 제1 반도체막의 표면 상에 배리어 층을 형성하는 제4 공정과, 그 배리어 층 상에 희가스 원소를 함유하는 제2 반도체막을 플라즈마 CVD법에 의해 형성하는 제5 공정과, 금속원소를 제2 반도체막으로 게터링하여, 결정성 구조를 갖는 제1 반도체막중의 금속원소를 제거 또는 감소시키는 제6 공정과, 제2 반도체막을 제거하는 제7 공정을 포함한다.
상기 구성에서, 제2 반도체막은 출발 가스로서 모노 실란, 희가스 및 수소 가스를 성막실에 투입하여 플라즈마를 발생시키는 플라즈마 CVD법에 의해 형성한다.
또한, 상기 구성에서, 금속원소는 규소의 결정화를 조장하는 것으로, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로부터 선택된 일 종류 또는 다수 종류의 원소이다.
또한, 상기 구성에서, 희가스 원소는 He, Ne, Ar, Kr 및 Xe로부터 선택된 일 종류 또는 다수 종류의 원소이다.
(실험 1)
모노 실란, 아르곤 및 수소를 출발 가스로 이용하여 RF 전력 밀도에 따라 플라즈마 CVD법에 의해 반도체 기판 상에 형성한 비정질 규소막중의 아르곤 농도를 측정하기 위한 실험을 수행하였다.
먼저, 반도체를 체임버로 이송하여, 가열한 후 300℃로 유지하고, 체임버내의 압력을 배기계에 의해 66.65 Pa(0.5 Torr)로 되게 조정하였다. 이어서, SiH4가스를 100 sccm의 유량으로 가스 투입실로부터 체임버내로 투입시킨 후, RF 전원으로 27.12 MHz의 방전 주파수 및 20 W의 RF 전력(0.033 W/㎠의 RF 전력 밀도(전극 면적 600 ㎠))으로 방전시키면서 플라즈마 CVD법에 의해 제1 비정질 규소막을 형성하였다. 제1 비정질 규소막은 대조용이다.
그 다음, 제1 비정질 규소막 상에 200 ㎚의 두께를 갖는 제2 비정질 규소막을 형성하였다. 제2 비정질 규소막은 RF 전원으로 27.12 MHz의 방전 주파수 및 20 W의 RF 전력(0.033 W/㎠의 RF 전력 밀도(전극 면적 600 ㎠))으로 방전시키면서 온도를 300℃로 유지하고, 배기계에 의해 체임버내의 압력을 26.66 Pa(0.2 Torr)이 되게 조정하고, 가스 투입실로부터 SiH4가스를 100 sccm의 유량으로 그리고 질소 가스를 200 sccm의 유량으로 투입하여 플라즈마 CVD법에 의해 형성하였다.
이어서, 단지 RF 전력 조건만을 변경시킨 상태에서 제2 비정질 규소막 상에 제3 비정질 규소막(RF 전력 밀도 0.166 W/㎠), 제4 비정질 규소막(RF 전력 밀도 0.333 W/㎠) 및 제5 비정질 규소막(RF 전력 밀도 0.5 W/㎠)을 형성하였다.
그 다음, 이렇게 하여 반도체 기판상에 적층한 막에 대한 SIMS 분석을 실시하였다. 막중의 아르곤 농도는 도 2(A)에 도시된 바와 같이 측정되었고, 불소의 농도는 도 2(B)에 도시된 바와 같이 측정되었으며, 질소의 농도는 도 3(A)에 도시된 바와 같이 측정되었고, 산소의 농도는 도 3(B)에 도시된 바와 같이 측정되었다. 도 3(A)로부터 막중의 질소 농도는 1×1016∼1×1017/㎤이며, 도 3(B)로부터 막중의산소 농도는 4×1017∼3×1018/㎤인 것을 알 수 있다. 도면에 나타내지는 않았으나, 막중의 탄소 농도는 1×1016∼5×1017/㎤이다.
도 2(A), 도 2(B), 도 3(A) 및 도 3(B)로부터 명백한 바와 같이, 수소, 아르곤 및 모노실란을 출발 가스로 사용한 결과, 아르곤의 농도가 1×1020∼1×1021/㎤까지 증가하였다. 수소, 아르곤 및 모노 실란을 출발 가스로 이용하는 플라즈마 CVD법에 의해 아르곤을 고농도, 구체적으로, 1×1020∼1×1021/㎤의 농도로 함유하는 비정질 규소막을 형성할 수 있다. 한편, 모노 실란 및 아르곤만을 출발 가스로 사용하면 막중에 아르곤이 약 1×1018/㎤의 농도, 즉, 5×1017∼2×1018/㎤의 농도로 함유된다.
또한, 수소, 아르곤 및 모노 실란을 출발 가스로 사용할 경우, 비정질 규소막의 불소 농도를 2×1016∼8×1016/㎤까지 떨어뜨렸다.
또한, RF 전력 밀도가 증가함에 따라 비정질 규소막중의 아르곤 농도가 증가하였다. 그러나, RF 전력 밀도의 증가는 막중의 불소, 질소, 산소 또는 탄소 농도에는 거의 변화를 주지 않았다.
(실험 2)
이어서, 비정질 규소막중의 아르곤 농도의 체임버의 압력에 대한 의존성을 체임버내의 압력 조건을 변화시키면서 플라즈마 CVD법으로 실험하였다.
먼저, 대조용으로 기능하는 제1 비정질 규소막을 실험 1에서와 동일한 조건하에 플라즈마 CVD법에 의해 형성하였다.
이어서, 제1 비정질 규소막 상에 200 ㎚의 두께를 유지하면서 제2 비정질 규소막을 형성하였다. 제2 비정질 규소막은 RF 전원으로 27.12 MHz의 방전 주파수 및 20W의 RF 전력(0.033 W/㎠의 RF 전력 밀도)으로 방전시키면서 온도를 300℃로 유지하고, 배기계에 의해 체임버내의 압력을 5.332 Pa(0.04 Torr)이 되게 조정하고, 가스 투입실로부터 SiH4가스를 100 sccm의 유량으로, 아르곤 가스를 200 sccm의 유량으로 그리고 수소 가스를 50 sccm의 유량으로 투입하여 플라즈마 CVD법에 의해 형성하였다.
그 다음, 체임버내의 압력과 가스 유량의 조건을 변화시키면서 제2 비정질 규소막 상에 제3 비정질 규소막(압력 = 4 Pa(0.03 Torr), SiH4가스 유량 100 sccm, 아르곤 가스 유량 50 sccm 및 수소 가스 유량 40 sccm) 및 제4 비정질 규소막(압력 = 2.666 Pa(0.02 Torr), SiH4가스 유량 100 sccm, 아르곤 가스 유량 15 sccm 및 수소 가스 유량 12 sccm)을 형성하였다.
그 다음, 이렇게 하여 반도체 기판상에 적층한 막에 대한 SIMS 분석을 실시하였다. 막중의 아르곤 농도는 도 4(A)에 도시된 바와 같이 측정되었고, 불소의 농도는 도 4(B)에 도시된 바와 같이 측정되었으며, 질소의 농도는 도 5(A)에 도시된 바와 같이 측정되었고, 산소의 농도는 도 5(B)에 도시된 바와 같이 측정되었다. 탄소 농도는 1×1016∼5×1017/㎤이다.
도 4(A), 도 4(B), 도 5(A) 및 도 5(B)로부터 명백한 바와 같이, 압력이 감소함에 따라, 즉, 진공 정도가 증가함에 따라, 비정질 규소막중의 아르곤 농도가 감소하였다. 그러나, 압력의 감소는 막중의 불소, 질소, 산소 또는 탄소 농도에는 거의 변화를 주지 않았다.
(실험 3)
이하, 모노 실란, 아르곤 원소 및 수소를 출발 가스로 이용하여 플라즈마 CVD법에 의해 형성한 비정질 규소막의 품질에 대해 설명한다.
도 16은 푸리에 변환 적외선 분광법(FT-IR 방법)에 의해 모노 실란, 아르곤 원소 및 수소를 출발 가스로 이용하여 형성한 비정질 규소막을 분석하여 얻은 분광 데이터를 나타내는 도표이다. 도 16에서 Si-Si 결합의 피크는 640/㎝의 파수에서 나타나고, 2020/㎝의 파수에서도 다른 하나가 나타났다. 2000/㎝의 파수는 Si-H 결합의 피크에 대응하고, 2100/㎝의 파수는 Si-H2결합의 피크에 대응한다는 것을 알 수 있다. 도 16의 2020/㎝의 파수에서의 피크는 주로 Si-H 결합 및 소량의 Si=H2결합 때문이다.
이하, 본 발명의 실시형태들을 상세히 설명한다.
(실시형태 1)
본 발명에 따른 전형적인 TFT 제조 절차를 도 1(A)∼도 1(G)를 참조하여 이하 간단히 설명한다. 게터링 사이트로 희가스 원소를 포함하며 본 발명의 비정질 구조를 갖는 반도체막을 이용하는 예를 설명한다.
도 1(A)에서, 부호 10은 절연 표면을 갖는 기판을 나타내고, 부호 11은 저지층으로 작용하는 절연막을 나타내고, 부호 12는 비정질 구조를 갖는 반도체막을 나타낸다.
도 1(A)에서, 기판(10)은 유리 기판, 석영 기판 또는 세라믹 기판일 수 있다. 기판으로는 또한 표면상에 절연막이 형성된 실리콘 기판, 금속 기판 또는 스테인레스 강 기판을 사용할 수도 있다. 또한, 공정마다 처리 온도를 견딜 수 있는 내열성이 있는 플라스틱 기판을 사용하는 것도 가능하다.
도 1(A)에 도시된 바와 같이, 먼저, 기판(10) 상에 산화 규소막, 질화 규소막 또는 질화산화 규소막(SiNxOy)과 같은 하부 절연막(11)을 형성한다. 대체로, 하부 절연막(11)은 2중층 구조이며, SiH4, NH3및 N2O를 반응 가스로 이용하여 50∼100 ㎚의 두께를 유지하여 형성되는 제1 질화산화 규소막 및 SiH4및 N2O를 반응 가스로 이용하여 100∼150 ㎚의 두께를 유지하여 형성되는 제2 질화산화 규소막으로 이루어져 있다. 또한, 하부 절연막(11)의 제1 층은 10 ㎚ 이하의 두께를 갖는 질화 규소막(SiN막)이거나 제2 질화산화 규소막(SiNxOy)(x ≫ y)인 것이 바람직하다. 게터링시, 니켈은 산소 농도가 높은 영역으로 이동하는 경향이 있다. 따라서, 반도체막과 접촉하고 있는 하부 절연막이 질화 규소막인 것은 매우 중요하다. 제1 질화산화 규소막, 제2 질화산화 규소막 및 질화 규소막을 잇따라 적층한 3층 구조를 사용하는 것도 가능하다.
그 다음, 하부 절연막 상에 비정질 구조를 갖는 제1 반도체막(12)을 형성한다. 제1 반도체막(12)은 주로 실리콘을 포함하는 반도체 재료로 이루어져 있다. 대체로, 플라즈마 CVD법, 감압 CVD법 또는 스퍼터링법을 이용하여 10∼100 ㎚의 두께를 유지하여 비정질 규소막 또는 비정질 규소-게르마늄막을 형성한다. 일련의 결정화를 통해 결정성 구조가 좋은 반도체막을 얻기 위해, 비정질 구조를 갖는 제1 반도체막(12)에 함유된 산소 및 질소와 같은 불순물들의 농도를 5×1018/㎤(이차 이온 질량 분석법(SIMS)으로 측정한 원자의 수)보다 높지 않도록 하는 것이 바람직하다. 이들 불순물은 일련의 결정화를 방해하는 인자로 작용한다. 결정화 후에도, 불순물들은 트래핑 중심 및 재결합 중심의 밀도를 증가시키는 원인이 된다. 따라서, 반응실의 내부가 경면 처리되고(전계에서 폴리싱됨) 매우 순수한 원료 가스를 이용하는 것과 함께 무오일 배기 장치 시스템을 갖춘 초고진공 처리를 위해 고안된 CVD 장치를 이용하는 것이 바람직하다.
그 다음, 비정질 구조를 갖는 제1 반도체막(12)을 일본 공개특허공고 제8-78329호 공보에 개시된 기술을 이용하여 결정화한다. 상기 공보의 기술은 결정화를 향상시키기 위해 비정질 규소막에 금속원소를 선택적으로 첨가한 후, 금속원소가 첨가된 영역으로부터 결정화가 시작되는 결정성 구조를 갖는 결정성 반도체막을 가열시킴으로써 결정성 구조를 갖는 반도체막을 형성하는 것이다. 먼저, 제1 반도체막(12)의 표면에 스피너를 이용하여 중량 기준으로 금속원소(니켈)를 1∼100 ppm 함유하며 결정화를 향상시키는 촉매 기능을 나타내는 니켈 아세테이트 용액을 도포하여 니켈 함유층(13)을 형성한다(도 1(B)). 이 도포 방법 외에도, 니켈함유층(13)은 스퍼터링법, 증착법 또는 플라즈마 처리에 의한 박막 형성 방법과 같은 그 밖의 다른 어떠한 방법에 의해서도 형성될 수 있다. 본 실시형태에서는 표면 전체를 도포한 것을 예시하고 있으나, 마스크를 형성하여 니켈 함유층을 선택적으로 형성하는 것도 가능하다.
그 다음, 결정화를 위해 가열처리를 수행한다. 이 경우, 반도체의 결정화를 돕기 위해 금속원소가 접촉하고 있는 반도체막의 부분에 실리사이드가 형성되며, 실리사이드를 핵으로 결정화가 계속된다. 그리하여, 도 1(C)에 도시된 바와 같이, 결정성 구조를 갖는 제1 반도체막(14)이 형성된다. 결정화 후, 제1 반도체막(14)의 산소 농도는 5×1018/㎤보다 크지 않은 것이 바람직하다. 여기서는, 탈수소화를 위한 열처리후(450℃, 1시간) 결정화를 위한 열처리(550∼650℃, 4∼24시간)를 수행한다. 결정화를 강광(强光)의 조사에 의해 수행할 경우, 적외광, 가시광 또는 자외광 또는 이들의 조합중의 어느 것을 이용해도 좋다. 일반적으로는 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프로부터 방출되는 광을 이용한다. 광원을 1∼60초, 바람직하게는 30∼60초간 1∼10회 반복적으로 켜, 반도체막을 순간적으로 약 600∼1000℃까지 가열한다. 필요하다면, 강한 광의 조사에 앞서 비정질 구조를 갖는 제1 반도체막(14)에 함유된 수소를 방출시키기 위한 열처리를 수행할 수도 있다. 또한, 열처리와 강한 광의 조사를 동시에 행하여 결정화하는 것도 가능하다. 생산성을 고려한다면 강한 광의 조사에 의해 결정화하는 것이 바람직하다.
이렇게 얻어진 제1 반도체막(14)에는 금속원소(니켈)가 잔존한다. 금속원소는 막내에 균일하게 분포되어 있지는 않으나 평균적으로 1×1019/㎤를 초과하는 농도로 잔존하고 있다. 이러한 상태에서도 다른 반도체 소자는 물론 TFT를 형성하는 것이 가능하다. 그러나, 금속원소는 아래에서 설명하는 방법에 의해 제거된다.
그 다음, 결정화 정도(막의 부피 전체에 대한 결정 성분의 비)를 증가시키고 결정 입자에 잔존하는 결함을 고치기 위해 결정성 구조를 갖는 제1 반도체막을 레이저 빔으로 조사하는 것이 바람직하다. 레이저 빔을 조사하면 표면에 얇은 산화막(도시되지 않음)이 형성된다. 레이저 빔으로는 400 ㎚ 이하의 파장을 갖는 엑시머 레이저 빔, YAG레이저의 제2 고조파 또는 제3 고조파를 사용한다. 또한, 연속 발진 레이저(YAG 레이저, YVO4레이저, YLF 레이저, YAlO3레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저 또는 티타늄:사파이어 레이저)를 이용하여 기본파의 제2 고조파 내지 제4 고조파를 사용하는 것도 가능하다. 일반적으로는 Nd:YVO4레이저(기본파,1064 ㎚)의 제2 고조파(532 ㎚) 또는 제3 고조파(355 ㎚)를 사용할 수 있다. 연속 발진 레이저를 사용할 경우, 출력 10 W의 연속 발진 YVO4레이저로부터 방출된 레이저 빔은 비선형 광학 소자를 통해 고조파로 변형된다. 또는, 공진기내에 YVO4결정 및 비선형 광학 소자를 일체화하여 고조파를 방출시키는 방법을 사용할 수 있다. 바람직하게는, 직사각형 또는 타원형의 레이저 빔을 광학계에 의해 피조사면에 형성하여 처리물에 이르도록 한다. 피조사면 상에 형성되는레이저 빔의 형태(레이저 스폿)는 광학계의 빔 형성 수단에 의해 설정하여 3∼100 ㎛의 짧은 직경과 100 ㎛ 이상의 긴 직경을 갖는 타원형을 나타내도록 한다. 타원형 대신에, 3∼100 ㎛의 짧은 변과 100 ㎛ 이상의 긴 변을 갖는 직사각형으로 레이저 빔을 형성할 수 있다. 상기한 형상은 기판의 표면을 레이저 빔으로 효율적으로 열처리한다는 관점에서 직사각형 또는 타원형으로 설정한다. 본 명세서의 경우, 레이저 빔이 레이저 어닐에 적합한 에너지 밀도를 가질 때 이후, 작업자가 긴 직경(또는 긴 변)의 길이를 적당히 결정할 수 있다는 관점에서 긴 직경(또는 긴 변)의 길이를 100 ㎛ 이상으로 설정한다. 이 경우, 에너지 밀도는 약 0.01∼100 MW/㎠(바람직하게는 0.01∼10 MW/㎠)이어야 한다. 레이저 빔에 의해 조사되도록 약 10∼2000 ㎝/s의 속도로 반도체막을 레이저 빔에 대해 이동시킬 수 있다.
결정화후 레이저 빔의 조사에 의해 형성된 산화막으로는 충분하지 않다. 따라서, 산화막(화학적 산화물로 지칭함)을 오존 함유 수용액(전형적으로는, 오존수)을 이용하여 형성하여 1∼10 ㎚의 총 두께를 갖는 산화막의 배리어 층(15)을 형성하고, 배리어 층(15) 상에는 희가스 원소를 함유하는 제2 반도체막(16)을 형성한다. 본 실시형태의 경우, 결정성 구조를 갖는 제1 반도체막(14)을 레이저 빔으로 조사하여 형성한 산화막 역시 배리어 층의 일부로 간주한다. 배리어 층(15)은 다음 공정에서 제2 반도체막(16) 만이 선택적으로 제거될 때, 에칭 스톱퍼으로서 작용하게 된다. 화학적 산화막은 오존 함유 수용액을 사용하는 대신에 황산, 염산, 질산 및 과산화 수소를 혼합한 수용액으로 처리한 경우에도 유사하게 형성시킬 수 있다. 또한, 배리어 층(15)은 산화 분위기에서 적외선 조사에 의해 오존을 발생시켜 결정성 구조를 갖는 반도체막의 표면을 산화시킴으로써 형성시킬 수 있다. 배리어 층(15)은 또한 플라즈마 CVD법, 스퍼터링법 또는 증착법에 의해 약 1∼10 ㎚의 두께를 유지하면서 산화막을 퇴적하여 형성할 수도 있다. 배리어 층을 플라즈마 CVD법, 스퍼터링 방법 또는 증발 방법에 의해 형성할 경우, 결정성 구조를 갖는 반도체막의 표면을 세척한 다음 동시에 산화된 막 또는 레이저 빔 조사에 의해 형성된 산화막을 제거한 후 배리어 층을 형성하는 것이 바람직하다.
플라즈마 CVD법을 배리어 층을 형성시키는데 사용할 경우, 출발 가스로 실란 가스(모노실란, 디실란 또는 트리실란) 및 질소 산화물 가스(NOx로 나타낼 수 있는 가스)을 사용하여 펄스 발진에 의해 형성한다. 즉, 질화산화 규소막은 출발 가스로 모노실란(SiH4) 및 아산화 질소(N2O), 또는 TEOS 가스 및 N2O, 또는 TEOS 가스, N2O 가스 및 O2를 이용하여 10 ㎚ 이하, 바람직하게는 5 ㎚ 이하의 두께로 형성한다. 오존 함유 수용액(전형적으로는, 오존수)을 이용하여 얻은 산화막(화학적 산화물로 지칭함)및 산화 분위기에서 자외선 조사에 의해 오존을 발생시켜 결정성 구조를 갖는 반도체막의 표면을 산화시켜 형성한 산화막과 비교할 때, 질화산화 규소막은 결정성 구조를 갖는 제1 산화막에 매우 밀착하여 부착되며, 다음 공정(제2 반도체막 형성 공정)에서 필링되지 않는다. 밀착된 부착성을 보다 향상시키기 위해 배리어 층의 형성에 앞서 아르곤 플라즈마 처리한다. 또한, 게터링 공정에서 상기 범위내의 두께를 갖는 질화산화 규소막은 금속원소가 배리어 층을 통과해 게터링 사이트로 이동되도록 한다.
또한, 배리어 층을 형성하기 위해 플라즈마 CVD법을 사용할 경우, 대기와 접촉시키지 않은 상태에서 희가스 원소를 함유하는 제2 반도체막 및 배리어 층을 형성할 수 있다.
또한, 배리어 층(15)은 얇은 산화막을 형성하도록 약 200∼350℃의 청정 오븐을 가열하여 형성할 수 있다. 상기의 방법들 또는 이들 방법의 조합중의 어느 하나에 의해 형성된 배리어 층(15)은 다음 게터링에서 제1 반도체막중의 니켈을 제2 반도체막으로 이동시킬 수 있는 막질 또는 막 두께를 가져야 한다. 본 명세서의 배리어 층은 게터링 공정에서 금속원소가 이를 통과하고, 게터링 사이트가 될 층을 제거하는 공정에서 에칭 스톱퍼으로 작용할 수 있는 막 품질 또는 막 두께를 갖는 층이다.
여기서는, 희가스 원소를 함유하는 제2 반도체막(16)을 형성하여 게터링 사이트를 형성한다. 희가스 원소로는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 및 크세논(Xe)으로부터 선택한 원소들중의 하나 또는 다수의 원소를 사용할 수 있다. 이들 중에, 싸게 구입할 수 있는 아르곤(Ar)을 사용하는 것이 바람직하다. 본 실시형태의 경우, 게터링 효과를 얻기 위해 출발 가스로 모노 실란, 아르곤 및 수소를 이용하여 플라즈마 CVD법으로 1×1018∼1×1022/㎤, 바람직하게는 1×1020∼1×1021/㎤의 농도로 아르곤을 함유하는 제2 반도체막을 형성한다. 제2 반도체막의 경우, 불소 농도가 2×1016∼8×1016/㎤까지 감소되고 수소 농도도 역시 비교적 작은 값으로 나타난다.
불활성 가스를 형성하는 희가스 원소 이온을 막내에 함유시키는데는 두가지 이유가 있다. 한가지 이유는 댕글링 결합(dangling bond)을 형성하여 반도체막에 변형을 주기 위함이고, 나머지 하나의 이유는 반도체막의 격자 사이에 변형을 주기 위함이다. 실리콘 보다 원자 반경이 큰 아르곤(Ar), 크립톤(Kr) 또는 크세논(Xe)을 이용할 경우 현저한 정도로 반도체막의 격자 사이가 변형된다. 막내에 함유되어 있는 희가스 원소로 인해 격자의 변형뿐만 아니라 게터링 작용을 얻는데 기여하는 비대칭 결합도 형성된다.
다음, 열처리를 실시하여 제1 반도체 소자에 함유된 금속원소(니켈)의 농도를 감소시키거나 금속원소를 제거하기 위한 게터링을 수행한다(도 1(E)). 게터링은 강광의 조사 또는 열처리에 의해 수행된다. 게터링으로 인해, 금속원소가 도 1(E)의 화살표의 방향(즉, 기판층으로부터 제2 반도체막의 표면 방향)으로 이동하여, 배리어 층(15)으로 덮인 제1 반도체층(14)에 함유된 금속원소가 제거되거나 층내의 금속원소의 농도가 감소된다. 게터링시 금속원소가 이동하는 거리는 적어도 대략 제1 반도체막의 두께이어야 하며, 게터링은 비교적 짧은 시간내에 수행된다. 이때, 니켈이 모두 제2 반도체막(16)으로 이동되어 제1 반도체막(14)에서 격리되지 않도록 한다. 즉, 제1 반도체막(14)에는 니켈이 거의 함유되어 있지 않다. 즉, 막의 니켈 농도가 1×1018/㎤ 이하 또는 바람직하게는 1×1017/㎤ 이하가 되도록 충분한 정도로 게터링을 수행한다.
게터링 열처리 조건 또는 제2 반도체막의 두께에 따라, 제2 반도체막은 종종부분적으로 결정화된다. 제2 반도체막이 결정화하면, 댕글링 결합, 격자 변형 및 비대칭 결합이 감소하게 되고 게터링 효과가 감소된다. 그러므로, 열처리 조건 및 제2 반도체막의 두께를 제2 반도체막이 결정화되지 않도록 하는 것이 바람직하다. 여하튼, 제2 반도체막, 즉, 희가스 원소를 함유하는 비정질 규소막은 희가스 원소를 함유하지 않는 비정질 규소막보다 결정화가 쉽지 않아 게터링 사이트로서 가장 적합하다.
게터링 열처리 조건에 따라, 게터링과 동시에 제1 반도체막의 결정화 정도를 증대시킬 수 있어 결정성 입자에 남겨진 결함을 바로잡을 수 있게 된다. 즉, 결정화도를 향상시킬 수 있게 된다.
본 명세서의 경우, 게터링이란 게터링되는 영역(제1 반도체막)중의 금속원소를 열 에너지에 의해 방출시키고 확산에 의해 게터링 사이트로 이동시키는 것을 말한다. 따라서, 게터링은 처리 온도에 의존하며, 반응 온도가 올라감에 따라 짧은 시간내에 수행된다.
강광의 조사에 의한 처리의 경우, 광원을 1∼60초, 바람직하게는 30∼60초간 1∼10회, 바람직하게는 2∼6회 반복적으로 온(on)으로 한다. 광원의 광 세기는 임의로 선택할 수 있으나, 반도체막을 순간적으로 약 600∼1000℃, 바람직하게는 약 700∼750℃까지 가열할 수 있도록 선택한다.
가열처리의 경우에는 450∼800℃의 질소 분위기에서 1∼24시간, 예를 들면, 550℃에서 14시간 가열처리한다. 가열처리 대신에 강광을 조사할 수도 있다.
다음, 배리어 층(15)을 에칭 스톱퍼으로 사용하여 제2 반도체막을 선택적으로 제거한다. 그 후, 배리어 층(15)을 제거한 후, 제1 반도체막을 공지의 패터닝 기술에 따라 패터닝하여 소정 형태의 반도체층(17)을 형성한다(도 1(F)). 제2 반도체막만 선택적으로 에칭하는 방법으로는 플라즈마를 이용하지 않는 ClF3을 기반으로 하는 건식 에칭 또는 히드라진 또는 테트라에틸암모늄 히드록사이드(화학식, (CH3)4NOH)를 함유하는 수용액과 같은 알칼리 용액을 이용하는 습식 에칭을 이용할 수 있다. 제2 반도체막이 제거된 후에도, 배리어 층 표면의 니켈 농도를 TXRF를 이용해 보면, 여전히 높게 나타난다. 따라서, 불산을 함유하는 에칭제를 이용하여 배리어 층을 제거하는 것이 바람직하다. 배리어 층을 제거한 후에는 또한 레지스트 마스크를 형성하기에 앞서 오존수로 표면에 얇은 산화막을 형성하는 것이 바람직하다.
다음, 반도체층의 표면을 불산을 함유하는 에칭제로 세정하고, 규소를 주성분으로 하는 절연막을 형성하여 게이트 절연막(18)을 형성한다. 표면 세정 및 게이트 절연막 형성은 대기에 노출시키지 않는 상태에서 연속적으로 수행하는 것이 바람직하다.
게이트 절연막(18)의 표면을 세정한 후, 게이트 전극(19)을 형성한다. 그 다음, 불순물 원소(P, As 등)를 첨가하거나, 또는 본 실시형태의 경우, 인을 첨가함으로써 반도체층에 n형을 부여하여 소스 영역(20) 및 드레인 영역(21)을 형성한다. 불순물을 첨가한 후, 가열처리를 수행하며, 강광을 조사하거나 레이저 빔을 조사하여 불순물 원소를 활성화시킨다. 또한, 활성화와 동시에, 플라즈마에 의한게이트 절연막의 손상이 복구되고 또는 플라즈마에 의한 게이트 절연막과 반도체층 사이의 손상이 복구된다. 특히, 불순물 원소를 YAG 레이저의 제2 고조파의 조사에 의해 실온에서 300℃까지의 분위기에서 전면 또는 후면으로부터 활성화하는 경우 매우 효과적이다. YAG 레이저는 정비가 거의 필요치 않아 활성화 수단으로 바람직하다.
다음 공정에서, 층간절연막(23)을 형성하고, 탈수소화후, 소스 영역 및 드레인 영역에 이르는 콘택트 홀을 형성한 후 소스 전극(24) 및 드레인 전극(25)을 형성하여 TFT(n채널형 TFT)를 완성한다(도 1(G)).
이렇게 얻어진 TFT의 채널 형성 영역(22)은 1×1017/㎤ 이하의 농도로 금속원소를 함유하고 있다.
본 발명은 도 1(G)의 TFT 구조에 한정되지 않으며, 필요에 따라 채널 형성 영역과 드레인 영역(또는 소스 영역) 사이에 LDD 영역을 갖는 저밀도 드레인(LDD: 약하게 도핑된 드레인) 구조를 나타낼 수 있다. 이러한 구조의 경우, 불순물 원소를 저농도로 첨가한 영역을 채널 형성 영역과 고농도로 불순물을 첨가하여 형성한 소스 영역 또는 드레인 영역 사이에 제공한다. 이 영역은 LDD 영역이라고 부른다. 또한, LDD 영역이 게이트 절연막을 통해 게이트 전극 상에 중첩되는 소위 GOLD(게이트-드레인 중첩 LDD) 구조를 이용할 수 있다.
본 명세서의 상세한 설명에서는 n채널형 TFT를 다루고 있으나, n형 불순물 원소 대신에 p형 불순물 원소를 이용하여 p채널형 TFT를 형성할 수도 있다.
또한, 본 명세서의 상세한 설명에서는 탑 게이트형 TFT를 다루고 있으나, 본 발명은 TFT 구조에 관계없이 적용될 수 있다. 예를 들면, 본 발명은 보텀 게이트형(역스태거형) TFT 및 순스태거형 TFT에도 적용될 수 있다.
(실시형태 2)
본 실시형태에서는 희가스 원소를 함유하며 비정질 구조를 갖는 본 발명의 반도체막을 TFT의 활성층으로 사용한다.
먼저, 게이트 전극을 절연 표면을 갖는 기판 상에 형성하고, 게이트 전극을 덮도록 게이트 절연막을 형성한 후, 희가스 원소를 함유하며 비정질 구조를 갖는 본 발명의 제1 반도체막을 게이트 절연막 상에 형성한다. 본 실시형태에서는 출발 가스로 모노실란, 아르곤 및 수소를 사용하여, 플라즈마 CVD법에 의해 1×1018∼1×1022/㎤, 바람직하게는 1×1020∼1×1021/㎤의 농도의 아르곤, 2×1016∼8×1016/㎤의 농도의 불소 및 비교적 낮은 농도의 수소를 함유하는 비정질 구조를 갖는 제1 반도체막을 형성한다. 그 다음, 그 위에, 한가지 형의 전기 도전성(n형 또는 p형)을 갖는 불순물 원소를 함유하는 제2 반도체막을 적층한다. 그 다음, 비정질 구조를 갖는 제1 반도체막의 불필요한 부분을 활성층이 될 부분을 제외하고 에칭하여 제거한다. 이어서, 전기 도전막을 표면 전체에 형성한 후, 전기 도전막과 한가지 형의 도전성(n형 또는 p형)을 갖는 불순물 원소를 함유하는 제2 도전막의 일부를 제거하여 반도체막의 소스 영역 및 드레인 영역을 형성하고, 동시에 전기 도전막의 드레인 배선 및 소스 배선도 형성한다. 또한, 제1 반도체막을부분적으로 제거하여 채널 에칭 기부 게이트(channel etched bottom gate) 구조의 TFT를 제조한다. 화소 전극을 제공할 경우, 상기 TFT는 액정 표시장치의 화소부로 사용할 수 있다.
또한, 본 발명은 비정질 규소 TFT로 불리는 상기의 TFT에 한정되지 않고, 폴리실리콘 TFT라 불리는 TFT의 활성층에도 또한 적용할 수 있다.
이 경우에는, 희가스 원소를 함유하며 비정질 구조를 갖는 본 발명의 제1 반도체막을 실시형태 1에서 나타낸 하부 절연막 상에 형성되는 비정질 구조를 갖는 제1 반도체막(12)으로 사용한다. 결정화 기술(고상 성장법, 레이저 결정화법 또는 금속원소를 촉매로 사용하는 열처리에 따른 고상 성장법)을 이용하여 결정화하여 결정성 구조를 갖는 반도체막을 형성한 후 패터닝하여 TFT의 활성층으로 사용한다. 본 발명의 비정질 구조를 갖는 반도체막의 경우 수소 및 불소의 함유 농도가 감소되어 있어 결정화가 유리하다. 출발 가스로는 모노실란, 아르곤 및 수소를 사용하여 플라즈마 CVD법에 의해 1×1018∼1×1022/㎤, 바람직하게는, 1×1020∼1×1021/㎤의 농도의 아르곤을 함유하는 비정질 구조를 갖는 제1 반도체막을 형성한다.
결정화를, 예를 들어, 레이저를 이용하여 수행할 경우에는, 희가스 원소 및 질소를 함유하며 비정질 구조를 갖는 본 발명의 제1 반도체막을 절연 표면을 갖는 기판 상에 형성한 후, 레이저에 의한 결정화를 수행한다.
레이저 빔으로는 펄스 발진형 또는 연속 방출형 엑시머 레이저, YAG 레이저, YVO4레이저, YLF 레이저, YAlO3레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저 또는 티타늄:사파이어 레이저를 사용할 수 있다. 이들 레이저를 사용하는 경우, 레이저 발진기로부터 방출되는 레이저 빔을 광학계에 의해 선형으로 집광시킨 후 반도체막 상에 조사하는 방법을 사용할 수 있다. 결정화 조건은 당업자가 적당히 선택한다. 그러나, 펄스 발진형 엑시머 레이저를 사용하는 경우에는 펄스 발진 주파수를 30 ㎐로 선택하고, 레이저 에너지 밀도를 100∼400 mJ/㎠(대체로 200∼300 mJ/㎠)로 선택한다. 또한, YAG 레이저를 사용할 경우에는, 제2 고조파 또는 제3 고조파를 사용하고, 펄스 발진 주파수를 1∼10 k㎐로 선택하고, 레이저 에너지 밀도를 300∼600 mJ/㎠(대체로, 350∼500 mJ/㎠)로 선택한다. 100∼1000 ㎛(예, 400 ㎛)의 폭을 갖는 선형으로 집광된 레이저 빔을 기판 표면 전체에 조사하며, 이때, 선형 빔은 80∼98%의 비(오버랩률(overlap ratio))로 겹친다.
YVO4레이저로 대표되는 연속 발진형 레이저를 사용할 경우, 출력 10 W의 연속 발진 YVO4레이저로부터 방출된 레이저 빔은 비선형 광학 소자를 통해 고조파로 변형된다. 또는, 공진기내에 YVO4결정 및 비선형 광학 소자를 일체화하여 고조파를 방출시키는 방법을 사용할 수 있다. 바람직하게는, 직사각형 또는 타원형의 레이저 빔을 광학계에 의해 피조사면에 형성하여 처리물에 조사한다. 이 경우, 에너지 밀도는 약 0.01∼100 MW/㎠(바람직하게는 0.01∼10 MW/㎠)이어야 한다. 반도체막을 레이저 빔에 대해 약 0.5∼2000 ㎝/sec의 속도로 이동시키면서 반도체막에 레이저 빔을 조사한다.
(실시형태 3)
희가스 원소를 함유하며 비정질 구조를 갖는 본 발명의 반도체막을 소자를 기판 상에 형성시킨 후 TFT와 같은 소자를 기판에서 분리함과 동시에 에칭에 의해서나 레이저 빔의 조사시 층의 내부나 계면 상에 필링(peeling)을 발달시키는 층(필링 층)으로 사용할 수 있다.
비정질 구조를 갖는 종래의 반도체막과 비교할 때, 희가스 원소를 함유하며 비정질 구조를 갖는 본 발명의 반도체막은 서로 다른 속도로 에칭되므로 다양한 에칭 공정에서 에칭 스톱퍼로 사용할 수 있다.
또한, 희가스 원소를 포함하는 본 발명의 비정질 반도체막은 실시형태 1에 설명한 것과 다른 방법에 의해 결정화된 반도체막 및 그 밖의 일반적인 반도체막에 대한 게터링 사이트로 사용할 수 있다.
이하, 상기한 바와 같이 구성된 본 발명을 실시예로서 더 상세히 설명한다.
(실시예 1)
도 6(A)∼도 8을 참조하여 본 발명의 실시예를 설명한다. 이하, 동일 기판 상에 화소부 및 화소부의 주변에 제공되는 구동회로의 TFT(n채널형 TFT 및 p채널형 TFT)를 동시에 제조하는 방법을 상세히 설명한다.
먼저, 기판(100) 상에 하지(下地) 절연막(101)을 형성하여, 결정성 구조를 갖는 제1 반도체막을 얻는다. 그 다음, 반도체막을 소정 형태를 갖도록 에칭하여 섬 형태로 서로 분리되는 반도체층(102-106)을 형성한다.
기판(100)으로는 유리 기판(#1737)을 사용한다. 하지 절연막(101)으로는,SiH4, NH3및 N2O를 재료 가스(조성비 Si=32%, O=27%, N=24% 및 H=17%)로 이용하여 형성된 질화산화 규소막(101a)을 400℃의 증착 온도에서 플라즈마 CVD법에 의해 50 ㎚(바람직하게는 10∼200 ㎚)두께로 형성한다. 그 다음, 오존수로 표면을 세척한 후, 표면 상의 산화막을 묽은 불산(1/100으로 희석)으로 제거한다. 이어서, SiH4및 N2O를 재료 가스(조성비 Si=32%, O=59%, N=7% 및 H=2%)로 이용하여 형성된 질화산화 규소 수산화물막(101b)을 400℃의 증착 온도에서 플라즈마 CVD법에 의해 100 ㎚(바람직하게는 50∼200 ㎚)의 두께로 형성하여 적층 구조를 형성한다. 또한, 대기중에 노출시키지 않은 상태에서, 비정질 구조를 갖는 반도체막(본 실시예의 경우, 비정질 규소막)을 SiH4를 막 증착 가스로 이용하여 300℃의 온도에서 플라즈마 CVD법에 의해 54 ㎚(바람직하게는 25∼80 ㎚)의 두께로 형성한다.
본 실시예의 경우, 기저막(101)을 이중층 구조로 나타내고 있으나, 단일층 절연막 또는 두층 이상의 절연막을 적층한 구조도 사용할 수 있다. 또한, 반도체막의 소재에 대한 제한도 없다. 그러나, 공지의 방법(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)을 이용하여 규소 또는 규소 게르마늄(SiXGe1-X(X = 0.0001∼0.02)) 합금으로 형성하는 것이 바람직하다. 또한, 플라즈마 CVD 장치는 단일 웨이퍼형 또는 배치(batch)형 장치일 수 있다. 또한, 하지 절연막과 반도체막을 대기중에 노출시키지 않은 상태에서 동일한 성막실에서 연속적으로 형성할 수 있다.
이어서, 비정질 구조를 갖는 반도체막의 표면을 세척한 후, 약 2 ㎚의 두께를 갖는 매우 얇은 산화막을 표면상에 오존수로 형성한다. 그 다음, TFT의 스레시홀드 값을 조절하기 위해 미량의 불순물 원소(붕소 또는 인)를 도핑한다. 본 실시예에서는 질량 분리없이 디보란(B2H6)이 플라즈마 여기되고 붕소를 가속 전압 15 kV, 수소로 1%까지 희석된 디보란 가스 유량 30 sccm, 및 도즈량 2×1012/㎠의 도핑 조건하에서 비정질 규소막에 첨가하는 이온 도핑법을 사용하고 있다.
그 다음, 중량 기준으로 10 ppm의 니켈 초산염 용액을 스피너를 이용하여 도포한다. 도포 방법 대신에, 스퍼터링법에 의해 니켈 원소를 표면 전체에 스프레이하는 방법을 사용할 수도 있다.
그 다음, 결정화를 위한 가열처리를 수행하여 결정성 구조를 갖는 반도체막을 형성한다. 가열처리를 위해 전기로 또는 강광의 조사를 이용하는 가열 공정을 수행할 수 있다. 전기로의 이용하는 가열 공정의 경우, 500∼650℃에서 4∼24시간 수행할 수 있다. 본 실시예의 경우에는, 탈수소화를 위한 가열처리(500℃로 1시간) 후에, 결정화를 위한 가열처리(550℃로 4시간)를 수행하여 결정성 구조를 갖는 규소막을 얻었다. 결정화는 노(爐)를 이용하는 가열 공정 외에도 램프 어닐 장치를 이용하여 수행할 수도 있다. 또한, 본 실시예에서는 규소의 결정화를 촉진시키는 금속원소로 니켈을 이용하는 결정화 기술을 이용하고 있으나, 그 밖의 공지의 결정화 기술, 예를 들면, 고상 성장 방법 및 레이저 결정화 방법을 사용하는 것도 가능하다.
이어서, 결정성 구조를 갖는 규소막의 표면상의 산화막을 묽은 불산 등에 의해 제거한 후, 결정화 속도를 증가시키고 결정 입자에 잔존하는 결함을 복구하기 위해 1차 레이저 광(XeCl: 파장 308 ㎚) 조사를 대기중에서 또는 산소 분위기에서 수행한다. 레이저 광으로는 400 ㎚ 이하의 파장을 갖는 엑시머 레이저 광, 또는 YAG 레이저의 제2 고조파 또는 제3 고조파를 사용한다. 어떤 경우이든지, 약 10∼1000 ㎐의 반복 주파수를 갖는 펄스 레이저 광을 사용하여 광학계에 의해 100∼500 mJ/㎠으로 집광한 후 90∼95%의 중복비로 조사하여 규소막 표면을 스캔한다. 본 실시예에서는 1차 레이저 광 조사를 30 ㎐의 반복 주파수 및 393 mJ/㎠의 에너지 밀도로 대기중에서 수행한다. 주지할 것은 조사가 대기중에서 또는 산소 분위기하에서 수행되므로 1차 레이저 광 조사에 의해 표면 상에 산화막이 형성된다는 것이다.
이어서, 1차 광 조사에 의해 형성된 산화막을 묽은 불산으로 제거한 후, 질소 분위기하 또는 진공하에서 2차 레이저 광 조사를 수행하여 반도체막의 표면을 평탄화한다. 레이저 광(2차 레이저 광)으로는 400 ㎚ 이하의 파장을 갖는 엑시머 레이저 광, 또는 YAG 레이저의 제2 고조파 또는 제3 고조파를 사용한다. 2차 레이저 광의 에너지 밀도는 1차 레이저 광의 에너지 밀도보다 크게, 바람직하게는 30∼60 mJ/㎠까지 크게 하는 것이 바람직하다. 본 실시예에서는 2차 레이저 광 조사를 30㎐의 반복 주파수 및 453 mJ/㎠의 에너지 밀도로 수행하여 반도체막 표면의 요철의 P-V값을 5 ㎚ 이하가 되게 한다. 2차 레이저 광 조사에 의해 1차 레이저 광 조사에 의해 형성된 비평탄도의 높이 차이(P-V값: 정점에서 골, 높이의 최고값과 최소값의 차이)가 감소, 즉, 평탄화된다. 본 실시예에서는 AFM(원자 현미경)으로 비평탄도의 P-V 값을 관찰할 수 있다.
또한, 본 실시예에서는 2차 레이저 광 조사를 표면 전체에 걸쳐 행하고 있으나, 오프 전류의 감소가 화소부의 TFT에 영향을 미치므로 최소한 화소에만 선택적으로 조사하는 공정을 사용할 수 있다.
본 실시예에서는 2차 레이저 광 조사를 이용한 평탄화의 예를 설명하고 있으나, 각별히 수행할 필요는 없다.
이어서, 표면을 오존수로 120초간 처리하여 총 1∼5 ㎚의 두께를 갖는 산화막으로 이루어진 배리어 층을 형성한다.
그 다음, 실시형태 1에 나타낸 플라즈마 CVD법에 의해 게터링 사이트가 될 아르곤 원소를 포함하는 비정질 규소막을 배리어 층 상에 150 ㎚의 두께로 형성한다.
본 실시예에서 플라즈마 CVD법의 성막 조건은 성막 압력 26.26 Pa(0.2 Torr), 가스(SiH4) 유량 100 sccm, 가스(Ar) 유량 500 sccm으로, 설치 시스템으로부터 도입된다. 이외에도, 방전은 27.12 ㎒의 300 W의 RF 전력(RF 전력 밀도 0.5 W/㎠)으로 수행된다. 상기한 조건하에서 비정질 규소막에 함유된 아르곤 원소의 원자농도는 1×1020∼1×1021/㎤이다. 그 다음, 램프 어닐 장치를 이용하여 650℃에서 3분 동안 열처리하여 게터링을 수행한다.
이어서, 아르곤 원소를 함유하는 비정질 반도체막, 즉, 게터링 사이트를 배리어 층을 에칭 스톱퍼로 이용하여 선택적으로 제거한 후, 묽은 불산으로 배리어층을 선택적으로 제거한다. 주목할 것은 게터링시 니켈은 산소 농도가 높은 영역으로 쉽게 이동하는 경향이 있으므로 산화막으로 이루어진 배리어 층은 게터링후 제거하는 것이 바람직하다는 것이다.
그 다음, 결정성 구조를 갖는 결과 규소막(폴리실리콘 막으로도 불림)의 표면 상에 오존수로 얇은 산화막을 형성하고, 레지스트로 이루어진 마스크를 형성한 후, 소정 형태로 에칭 공정을 수행하여 서로 분리되는 섬형 반도체층(102-106)을 형성한다. 반도체층을 형성한 후, 레지스트로 이루어진 마스크를 제거한다.
그 다음, 불산을 함유하는 에칭제로 산화막을 제거하고, 동시에, 규소막의 표면을 세척한다. 이어서, 게이트 절연막(107)이 될 규소를 주성분으로 하는 절연막을 형성한다. 본 실시예의 경우, 질화산화 규소막(조성비: Si=32%, O=59%, N=7%, H=2%)을 플라즈마 CVD법에 의해 115 ㎚의 두께로 형성한다.
이어서, 도 6(A)에 도시된 바와 같이, 게이트 절연막(107) 상에 20∼100㎚의 두께를 갖는 제1 도전막(108a) 및 100∼400 ㎚의 두께를 갖는 제2 도전막(108b)을 적층 구조로 형성한다. 본 실시예의 경우, 50 ㎚ 두께의 질화 탄탈 및 370 ㎚의 텅스텐막을 게이트 절연막(107) 상에 순차적으로 적층한다.
제1 도전막 및 제2 도전막을 형성하는 도전성 재료로는 Ta, W, Ti, Mo, Al 및 Cu로 이루어진 군으로부터 선택된 원소 또는 합금 재료 또는 상기 원소를 주성분으로 함유하는 화합물을 사용한다. 또한, 인 또는 AgPdCu 합금과 같은 불순물 원소로 도핑된 다결정성 규소막으로 대표되는 반도체막을 제1 도전막 및 제2 도전막으로 사용할 수 있다. 또한, 본 발명은 이중층 구조에 한정되지 않는다. 예를들면, 50 ㎚의 텅스텐막, 500 ㎚의 알루미늄과 규소의 합금막(Al-Si) 및 30 ㎚의 질화 탄탈막을 순차적으로 적층한 삼중층 구조를 사용할 수 있다. 또한, 삼중층 구조의 경우, 질화 텅스텐을 제1 도전막의 텅스텐 대신에 이용할 수 있으며, 알루미늄과 티탄의 합금막(Al-Ti)을 제2 도전막의 알루미늄과 규소의 합금막(Al-Si) 대신에 이용할 수 있고, 티탄막을 제3 도전막의 질화 티탄막 대신에 사용할 수 있다. 또한, 단일층 구조를 이용하는 것도 가능하다.
이어서, 도 6(B)에 도시된 바와 같이, 마스크(110-115)를 노출 공정에 의해 형성하여 게이트 전극 및 배선을 형성하는 1차 에칭 공정을 수행한다. 1차 에칭 공정은 제1 및 제2 에칭 조건하에 수행한다. 에칭 공정에는 ICP(유도 결합 플라즈마) 에칭 방법을 사용하는 것이 바람직하다. ICP 에칭 공정을 사용하고 에칭 조건(코일형 전극에 인가된 전기 에너지, 기판측 전극에 인가된 전기 에너지, 기판측 전극의 온도 등)을 적절히 조절하여 소정 테이퍼(taper) 형태를 갖도록 막을 에칭한다. 에칭 가스로는 Cl2, BCl3, SiCl4및 CCl4로 대표되는 염소계 가스 및 CF4, SF6및 NF3로 대표되는 불소계 가스 및 O2를 적절히 사용할 수 있다.
본 실시예의 경우, 150 W/㎠의 RF(13.56 ㎒) 전력을 기판측(샘플 스테이지)에 가해 실질적으로 음의 셀프 바이어스 전압을 기판측에 인가한다. 기판측 전극 영역은 12.5 ㎝×12.5 ㎝이며, 코일형 전극 영역(본 원에서는 코일로 형성된 석영 디스크를 이름)은 25 ㎝ 직경의 디스크이다. 제1 에칭 조건하에서 W에 대한 에칭 속도는 200.39 ㎚/min이고, TaN에 대한 에칭 속도는 80.32 ㎚/min이며, TaN에 대한W의 선택비는 2.5이다. 또한, 1차 에칭 조건에서, W의 테이퍼 각은 약 26˚이다. 그 다음, 레지스트로 이루어진 마스크를 제거하지 않은 상태에서 제1 에칭 조건을 제2 에칭 조건으로 변경한다. 30/30 (sccm) 유량비의 CF4및 Cl2를 에칭 가스로 사용하여 1 Pa하에서 500 W의 RF(13.56 ㎒) 전력을 코일형 전극에 인가하여 플라즈마를 발생시켜 30초간 에칭한다. 또한, 20 W의 RF(13.56 ㎒) 전력을 기판측(샘플 스테이지)에 가해 실질적으로 음의 셀프 바이어스 전압을 기판측에 인가한다. CF4및 Cl2를 혼합한 제2 에칭 조건하에서는 W 막 및 TaN 막이 동일한 수준으로 에칭된다. 제2 에칭 조건하에서 W에 대한 에칭 속도는 58.97 ㎚/min이고, TaN에 대한 에칭 속도는 66.43 ㎚/min이다. 게이트 절연막 상에 잔류물이 남기지 않으면서 에칭을 수행하기 위해 에칭 시간을 10∼20%까지 증가시킬 수 있다.
상기한 바와 같은 1차 에칭 공정의 경우, 레지스트로 이루어진 마스크를 적절히 만듦으로써 제1 도전층의 단부 및 제2 도전층의 단부가 기판측에 인가된 바이어스 전압의 영향으로 테이퍼 형태를 갖게 한다. 테이퍼부의 각도는 15∼45˚로 설정하는 것으로 충분하다.
이리하여, 제1 도전층과 제2 도전층으로 이루어진 제1형 도전층(117-121)이 1차 에칭 공정에 의해 형성된다. 게이트 절연막이 되는 절연막(107)은 약 10∼20 ㎚까지 에칭되어 제1형 도전층(117-121)에 의해 덮이지 않는 영역이 얇아지는 게이트 절연막(116)이 된다.
이어서, 레지스트로 이루어진 마스크를 제거하지 않은 상태에서 2차 에칭 공정을 수행한다(도 6(C)). SF6, Cl2및 O2를 에칭 가스로 사용하여 24/12/24 (sccm) 유량비로 1.3 Pa하에서 700 W의 RF(13.56 ㎒) 전력을 코일형 전극에 인가하여 플라즈마를 발생시켜 25초간 에칭한다. 또한, 10 W의 RF(13.56 ㎒) 전력을 기판측(샘플 스테이지)에 가해 실질적으로 음의 셀프 바이어스 전압을 기판측에 인가한다. 제2 에칭 공정에서 W에 대한 에칭 속도는 227.3 ㎚/min이고, TaN에 대한 에칭 속도는 32.1 ㎚/min이며, TaN에 대한 W의 선택비는 7.1이고, 절연막(116)인 SiON에 대한 에칭 속도는 33.7 ㎚/min이며, SiON에 대한 W의 선택비는 6.83이다. SF6를 에칭 가스로 사용하는 경우, 절연막(116)에 대한 선택비는 상기한 바와 같이 높다. 따라서, 막 두께의 감소를 막을 수 있다. 본 실시예에서는 절연막(116)의 막 두께가 약 8 ㎚까지 감소된다.
2차 에칭 공정에 의해 W의 테이퍼 각은 70˚가 되며, 제2 도전층(124b-129b)이 형성된다. 한편, 제1 도전층은 거의 에칭되지 않아 제1 도전층(124a-129a)이 된다. 제1 도전층(124a-129a)은 제1 도전층(117a-121a)과 대체로 동일한 크기를 갖는다. 사실상, 제1 도전층의 폭은 2차 에칭 공전 전에 비해 약 0.3 ㎛, 즉, 총 선폭에 있어 0.6 ㎛까지 감소시킬 수 있다. 도 6(B) 및 도 6(C)의 경우, 제1 도전층의 테이퍼 크기에 거의 변화가 없다. 그러나, 테이퍼부의 선폭이 배선 폭에 의존하므로 제1 도전층의 테이퍼는 배선 폭에 따라 변한다.
또한, 이중층 구조 대신에, 50 ㎚ 두께의 텅스텐막, 500 ㎚ 두께의 알루미늄과 규소의 합금막(Al-Si) 및 30 ㎚의 질화 탄탈륨막을 순차적으로 적층한 삼중층구조를 사용할 경우, BCl3, Cl2및 O2를 재료 가스로 사용하고, 유량비를 65/10/5 (sccm)로 설정하고, 300 W의 RF(13.56 ㎒) 전력을 기판측(샘플 스테이지)에 인가하고, 1.2 Pa하에서 450 W의 RF(13.56 ㎒) 전력을 코일형 전극에 인가하여 플라즈마를 발생시키는 1차 에칭 공정의 제1 에칭 조건하에서 117초간 에칭한다. 1차 에칭 공정의 제2 에칭 조건하에서는 CF4, Cl2및 O2를 재료 가스로 사용하고, 유량비를 25/25/10 (sccm)로 설정하고, 20 W의 RF(13.56 ㎒) 전력을 기판측(샘플 스테이지)에 인가하고, 1 Pa하에서 500 W의 RF(13.56 ㎒) 전력을 코일형 전극에 인가하여 플라즈마를 발생시킨다. 상기 조건에서는 약 30초간 에칭을 수행하는 것으로 충분하다. 2차 에칭 공정에서는 BCl3및 Cl2를 에칭 가스로 사용하고, 유량비를 20/60 (sccm)로 설정하고, 100 W의 RF(13.56 ㎒) 전력을 기판측(샘플 스테이지)에 인가하고, 1.2 Pa하에서 600 W의 RF(13.56 ㎒) 전력을 코일형 전극에 인가하여 플라즈마를 발생시켜 에칭을 수행한다.
이어서, 레지스트로 이루어진 마스크를 제거한 후, 1차 도핑 공정을 수행하여 도 6(D)의 상태를 달성한다. 도핑 공정으로는 이온 도핑 또는 주입을 사용할 수 있다. 이온 도핑은 1.5×1014원자/㎠의 도즈량 및 60∼100 keV의 가속 전압의 조건하에 수행한다. n형 도전성을 부여하는 불순물 원소로는 대체로 인(P) 또는 비소(As)를 사용한다. 이때, 제1 및 제2 도전층(124-128)은 n형 도전성을 부여하는 불순물 원소에 대한 마스크로 작용하며, 자기정합적으로 제1 불순물영역(130-134)이 형성된다. n형 도전성을 부여하는 불순물 원소는 1×1016∼1×1017/㎤의 농도로 제1 불순물영역(130-134)에 첨가한다. 본 명세서에서는 제1 불순물영역과 동일한 농도 범위를 갖는 영역을 n-영역이라고도 부른다.
본 실시예에서는 1차 도핑 공정을 레지스트로 이루어진 마스크를 제거한 후 수행하고 있으나, 레지스트로 이루어진 마스크를 제거하지 않은 상태에서 1차 도핑 공정을 수행하는 것도 가능하다. 도 6(D)의 경우, 제1 도전층의 테이퍼 크기가 동일하나, 사실상, 제1 도전층의 테이퍼 크기는 배선 폭에 따라 변한다. 따라서, 서로 다른 배선 폭을 갖는 다수의 배선들을 동일한 기판 상에 형성할 경우, 도핑되는 영역의 폭은 서로 다르게 된다.
이어서, 도 7(A)에 도시된 바와 같이, 레지스트로 이루어진 마스크(135-137)를 형성하여 2차 도핑 공정을 수행한다. 마스크(135)는 구동회로의 p채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변을 보호하는 마스크이며, 마스크(136)는 구동회로의 n채널형 TFT들중의 하나를 형성하는 반도체층의 채널 형성 영역 및 그 주변을 보호하는 마스크이며, 마스크(137)는 화소부의 TFT를 형성하는 반도체층의 채널 형성 영역, 그 주변 및 보유 용량을 보호하는 마스크이다.
2차 도핑 공정에서는 1.5×1015원자/㎠의 도즈량 및 60∼100 keV의 가속 전압의 조건하에 인(P)을 도핑한다. 본 실시예에서는 제2 도전층(124b-126b)을 마스크로 사용하여 자기정합적으로 각 반도체층에 불순물영역을 형성한다. 물론, 인은 마스크(135-137)에 의해 덮인 영역에 첨가되지 않는다. 이리하여, 제2불순물영역(138-140) 및 제3 불순물영역(142)이 형성된다. n형 도전성을 부여하는 불순물 원소는 제2 불순물영역(138-140)에 1×1020∼1×1021/㎤의 농도로 첨가된다. 본 명세서에서는 제2 불순물영역과 동일한 농도 범위를 갖는 영역을 n+영역이라고도 부른다.
또한, 제3 불순물영역을 제1 도전층에 의한 제2 불순물영역에서의 농도보다 더 낮은 농도로 형성하고, n형 도전성을 부여하는 불순물 원소를 1×1018∼1×1019/㎤의 농도로 첨가한다. 도핑이 테이퍼 형태를 갖는 제1 도전층의 일부를 지나 수행되므로 제3 불순물영역은 테이퍼부의 단부로 갈수록 불순물 농도가 증가하는 농도 기울기를 갖는다. 본 명세서에서는 제3 불순물영역과 동일한 농도 범위를 갖는 영역을 n-영역이라고도 부른다. 또한, 2차 도핑 공정에서 마스크(136)(137)에 의해 덮인 영역은 불순물 원소가 첨가되지 않으며, 제1 불순물영역(144)(145)이 된다.
이어서, 레지스트로 이루어진 마스크(135-137)를 제거한 후, 레지스트로 이루어진 마스크(146-148)를 새롭게 형성하여 도 7(B)에 도시된 바와 같이 3차 도핑 공정을 수행한다.
구동회로에서는, 상기한 바와 같은 3차 도핑 공정에 의해 p형 도전성을 부여하는 불순물 원소가 p채널형 TFT를 형성하는 반도체층 및 보유 용량을 형성하는 반도체층에 첨가되는 제4 불순물영역(149, 150) 및 제5 불순물영역(151, 152)이 형성된다.
또한, p형 도전성을 부여하는 불순물 원소를 제4 불순물영역(149, 150)에 1×1020∼1×1021/㎤의 농도로 첨가한다. 제4 불순물영역(149, 150)에서는, 인(P)이 전의 공정에서 첨가되었으나(n-영역), p형 도전성을 부여하는 불순물 원소가 인의 농도보다 1.5∼3배 높은 농도로 첨가되므로, 제4 불순물영역(149, 150)은 p형 도전성을 갖게 된다. 본 명세서에서는 제4 불순물영역과 동일한 농도 범위를 갖는 영역을 p+영역이라고도 부른다.
또한, 제5 불순물영역(151, 152)을 제2 도전층(125a)의 테이퍼부와 중첩하는 영역에 형성하고, 1×1018∼1×1020/㎤의 농도로 p형 도전성을 부여하는 불순물 원소를 첨가한다. 본 명세서에서는 제4 불순물영역과 동일한 농도 범위를 갖는 영역을 p-영역이라고도 부른다.
상기한 공정들을 통해, n형 또는 p형 도전성을 갖는 불순물영역을 각 반도체층에 형성한다. 반도체층(124-127)은 TFT의 게이트 전극이 된다. 또한, 반도체층(128)은 화소부의 보유 용량을 형성하는 전극들중의 하나가 된다. 또한, 반도체층(129)은 화소부의 소스 배선을 형성한다.
도전층(124-127) 및 불순물영역(제1 불순물영역-제5 불순물영역)을 형성할 경우, 상기한 공정 순서에 한정되지 않는다. 에칭 공정 및 도핑 공정의 순서는 각각 적당히 변경 가능하다.
이어서, 표면 전체를 충분히 덮는 절연막(도시되지 않음)을 형성한다. 본실시예에서는 50 ㎚의 산화규소막을 플라즈마 CVD법에 의해 형성한다. 물론, 절연막은 산화규소막에 한정되는 것은 아니며, 규소를 함유하는 그 밖의 다른 절연막을 단일 층 또는 적층 구조로 사용할 수 있다.
그 다음, 각 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 수행한다. 활성화 공정에서는 램프 광원을 이용하는 급속 열 어닐(RTA), 후면으로부터 YAG 레이저 또는 엑시머 레이저로부터 방출되는 광을 조사하는 방법, 노를 이용하는 가열처리 또는 이들 방법을 조합하여 사용한다.
또한, 본 실시예에서는 활성화 전에 절연막을 형성하는 예를 설명하고 있으나, 절연막을 형성하는 공정을 활성화 후에 수행할 수도 있다.
이어서, 제1 층간절연막(153)을 질화 규소막으로 형성한 후, 가열처리(300∼550℃로 1∼12시간)를 행하여 반도체층을 수소화시키는 공정을 실시한다(도 7(C)). 본 공정은 제1 층간절연막(153)에 함유된 수소에 의해 반도체층의 댕글링 결합을 종단시키는 공정이다. 반도체층은 산화규소막으로 형성된 절연막(도시되지 않음)의 존재 여부에 관계없이 수소화가 가능하다. 그런데, 본 실시예의 경우, 알루미늄을 주성분으로 하는 재료를 제2 도전층으로 사용하므로, 제2 도전층이 수소화 공정에서 견딜 수 있도록 가열 공정 조건을 적용하는 것이 중요하다. 수소화를 위한 다른 방법으로는 플라즈마 수소화(플라즈마에 의해 여기된 수소를 이용)를 이용할 수 있다.
이어서, 제1 층간절연막(153) 상에 유기 수지재료로 제2 층간절연막(154)을 형성한다. 본 실시예에서는 1.6 ㎛ 두께의 아크릴 수지막을 형성하고 있다. 그다음, 소스 배선(129)에 이르는 콘택트 홀(도시되지 않음), 각각 도전층(127) 및 도전층(128)에 이르는 콘택트 홀(도시되지 않음) 및 각 불순물영역에 이르는 콘택트 홀(도시되지 않음)을 형성한다. 본 실시예에서는 다수의 에칭 공정을 순차적으로 수행하고 있으며, 제1 층간절연막을 에칭 스톱퍼로 이용하여 제2 층간절연막을 에칭하고, 층간절연막(도시되지 않음)을 에칭 스톱퍼으로 이용하여 제1 층간절연막을 에칭한 후, 층간절연막(도시되지 않음)을 에칭한다.
그 후, 배선 및 화소 전극을 Al, Ti, Mo, W 등을 이용하여 형성한다. 전극 및 화소 전극의 재료로는 주성분으로 Al 또는 Ag을 함유하는 막 또는 이들 막의 적층막과 같이 반사 특성이 우수한 재료를 사용하는 것이 바람직하다. 이리하여, 소스 전극 또는 드레인 전극(155-160), 게이트 배선(162), 접속 배선(161) 및 화소 전극(163)을 형성한다.
상기한 바와 같이, n채널형 TFT(201), p채널형 TFT(202) 및 n채널형 TFT(203)를 갖는 구동회로와 n채널형 TFT들로 이루어진 화소 TFT(204) 및 보유 용량(205)을 갖는 화소부(207)가 동일한 기판상에 형성될 수 있다(도 8). 본 명세서에서 상기한 기판을 편의상 액티브 매트릭스 기판으로 지칭한다.
화소부(207)에서, 화소 TFT(204)는 채널 형성 영역(167), 게이트 전극을 형성하는 도전층(127)의 바깥쪽에 형성된 제1 불순물영역(n-영역) 및 소스 영역으로 기능하는 제2 불순물영역(n+영역)을 갖는다. 또한, 보유 용량(205)의 전극들중의 하나로 기능하는 반도체층에는 제4 불순물영역(150) 및 제5 불순물영역(152)이 형성되어 있다. 보유 용량(205)은 유전체로서 절연막(게이트 절연막과 동일한 막)을 갖는 제2 전극(128) 및 반도체층(150, 152, 168)으로 구성되어 있다.
또한, 구동회로(206)에서, n채널형 TFT(201)(제1 n채널형 TFT)는 채널 형성 영역(164), 절연막을 사이에 두고 게이트 전극을 형성하는 도전층(124)의 부분과 중첩되는 제3 불순물영역(n-영역)(142) 및 소스 또는 드레인 영역으로 기능하는 제2 불순물영역(n+영역)(138)을 갖는다.
또한, 구동회로(206)에서, p채널형 TFT(202)는 채널 형성 영역(165), 절연막을 사이에 두고 게이트 전극을 형성하는 도전층(125)의 부분과 중첩되는 제5 불순물영역(p-영역)(151) 및 소스 영역 또는 드레인 영역으로 기능하는 제4 불순물영역(p+영역)(149)을 갖는다.
또한, 구동회로(206)에서, n채널형 TFT(203)(제2 n채널형 TFT)는 채널 형성 영역(166), 절연막을 사이에 두고 게이트 전극을 형성하는 도전층의 바깥쪽에 있는 제1 불순물영역(n-영역)(144) 및 소스 영역 또는 드레인 영역으로 기능하는 제2 불순물영역(n+영역)(139)을 갖는다.
상기 TFT들(201-203)의 적절한 조합에 의해 시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로, 래치 회로 등을 형성하여 구동회로(206)를 형성한다. 예를 들면, CMOS 회로를 형성하는 경우, n채널형 TFT(201)와 P채널형 TFT(202)를 상보형으로 접속시킬 수 있다.
특히, n채널형 TFT(203)의 구조는 구동 전압이 높은 버퍼 회로에 적당하며, 핫 캐리어 효과에 의한 열화(劣化)를 방지한다.
또한, GOLD 구조인 n채널형 TFT(201)의 구조는 신뢰성을 최우선으로 하는 회로에 적당하다.
상기한 바와 같이, 신뢰도는 반도체막 표면의 평탄도를 개선함으로써 향상시킬 수 있다. 따라서, GOLD 구조를 갖는 TFT의 경우, 게이트 절연막을 사이에 두고 게이트 전극과 중첩되는 영역의 면적이 감소되는 경우에도 충분한 신뢰도를 달성할 수 있다. 특히, GOLD 구조를 갖는 TFT의 경우, 게이트 전극의 테이퍼부가 되는 부분의 크기가 감소되는 경우에도 충분한 신뢰도를 달성할 수 있다.
GOLD 구조를 갖는 TFT의 경우, 게이트 절연막이 얇아지면 기생 용량이 증가하게 된다. 그러나, 게이트 전극(제1 도전층)의 테이퍼부의 크기를 줄여 기생 용량을 감소시키면, TFT는 f-특성이 향상되어 고속 동작이 가능해지고 충분한 신뢰도를 갖게 된다.
화소부(207)의 화소 TFT의 경우, 2차 레이저 광 조사에 의해 오프 전류 및 불균일을 감소시킬 수 있다.
또한, 본 실시예에서는 반사형 표시장치를 형성하는 액티브 매트릭스 기판의 제조예를 설명하고 있다. 그러나, 투명 도전막으로 화소 전극을 형성할 경우, 포토 마스크의 수는 증가하나 투과형 표시장치를 형성할 수 있다.
(실시예 2)
본 실시예는 도 1에서 제조한 액티브 매트릭스 기판으로 액티브 매트릭스형 액정 표시장치를 제조하는 공정을 도 9를 참조하여 설명한다.
도 8에 도시된 바와 같은 액티브 매트릭스 기판을 실시예 1에 따라 형성한 후, 도 8의 액티브 매트릭스 기판상에 배향막을 형성하여 러빙 처리를 실시한다. 본 실시예에서는 배향막을 형성하기 전에, 아크릴 수지막과 같은 유기 수지막을 패터닝하여 기판 간격을 유지시키는 원주상 스패이서를 소정 위치에 형성시킨다. 또한, 원주상 스패이서 대신에 구형 스패이서를 기판의 전체 표면에 걸쳐 분포시키는 것도 가능하다.
그 다음, 대향 기판을 준비한다. 대향 기판은 착색층 및 차광층이 화소에 대해 배열되는 컬러 필터를 갖는다. 차광층은 또한 구동회로부에도 배치된다. 이어서, 컬러 필터 및 차광층을 덮도록 평탄화막을 형성한다. 평탄화막 상에는 화소부의 투명 도전막으로 대향 전극을 형성한다. 그 다음, 대향 기판의 표면 전체에 배향막을 형성한 후 러빙 처리를 실시한다.
그 다음, 화소부 및 구동회로가 형성되어 있는 액티브 매트릭스 기판과 대향 기판을 밀봉재로 결합시킨다. 밀봉재는 그 안에 충전재와 혼합되어 있으며, 충전재와 원주형 스패이서에 의해 상기 두 기판은 균일한 간격을 두고 서로 결합된다. 그 다음, 기판들 사이에 액정 재료를 주입한 후 앤캡슐런트(encapsulant)(도시되지 않음)로 완전히 밀봉시킨다. 액정 재료로는 공지의 액정 재료를 사용하는 것이 가능하다. 이렇게 하여, 액티브 매트릭스형 액정 표시장치를 완성한다. 필요하다면, 액티브 매트릭스 기판 또는 대향 기판을 소정의 형태로 절단하는 것도 가능하다. 또한, 공지의 기술을 이용하는 편광판을 표시장치에 제공하는 것도 가능하다. 그 다음, 공지의 기술을 이용하여 FPC를 기판에 부착시킨다.
이렇게 제조된 액정 모듈의 구조를 도 9의 상면도를 참조하여 설명한다.
화소부(304)는 액티브 매트릭스 기판(301)의 중앙에 위치되어 있다. 소스 신호선을 구동시키는 소스 신호선 구동회로(302)를 화소부(304) 위에 위치되어 있다. 게이트 신호선을 구동시키는 게이트 신호선 구동회로(303)는 화소부(304)의 좌측 및 우측에 위치되어 있다. 본 실시예에서는 게이트 신호선 구동회로(303)들이 화소부에 대해 대칭으로 위치하고 있으나, 액정 모듈에 화소부의 일측에 단지 하나의 게이트 신호선 구동회로만 제공하는 것도 가능하다. 상기 두가지 배치중에서 설계자는 액정 모듈의 기판 크기 등을 고려하여 보다 적합한 배치를 선택할 수 있다. 그러나, 회로 작동 신뢰도, 구동 효율 등의 관점에서 볼때, 게이트 신호선 구동회로가 도 9에 도시된 바와 같이 대칭으로 배치되는 것이 바람직하다.
이때, 신호는 가요성 인쇄 회로(FPC)(305)로부터 구동회로로 입력된다. FPC(305)는 배선이 기판(301)의 소정 위치에 배치된 배선에 도달하도록 층간절연막 및 수지막에 콘택트 홀을 형성하여 접속 전극을 형성한 후, 이방성 도전막 등을 통해 압입한다. 본 실시예의 접속 전극은 ITO로 이루어져 있다.
밀봉제(307)를 구도 회로 및 화소부를 둘러싸는 주변을 따라 기판에 도포한다. 미리 액티브 매트릭스 기판 사에 형성된 스페이서로 두 기판 사이의 간격(기판(301)과 대향 기판(306) 사이의 간격)을 일정하게 유지시키면서 대향 기판(306)을 기판(301)에 밀봉제(307)로 결합시킨다. 그 다음, 액정 성분을 밀봉제(307)가도포되지 않은 기판의 영역을 통해 주입한다. 그 다음, 기판을 앤캡슐런트(308)로 밀봉한다. 상기한 공정들을 통해 액정 모듈이 완성된다.
본 실시예에서는 모든 구동회로를 기판 상에 형성하고 있으나, 수개의 IC를 몇몇 구동회로에 사용하는 것도 가능하다.
또한, 본 실시예는 실시예 1의 어느 구조와도 자유롭게 조합될 수 있다.
(실시예 3)
실시예 1은 화소 전극이 반사 금속 재료로 이루어진 반사형 표시장치의 예를 설명하고 있다. 본 실시예에서는 화소 전극이 투광성 도전막으로 이루어진 투과형 표시장치의 예를 설명한다.
층간절연막을 형성하는 공정까지의 제조 공정은 실시예 1의 공정과 동일하여 본 실시예에서는 그에 대한 설명을 생략하였다. 실시예 1에 따라 층간절연막을 형성한 후, 투광성 도전막으로 화소 전극(601)을 형성한다. 투광성 도전막으로는 ITO(산화 인듐 주석 합금)막, 산화 인듐-산화 아연 합금(In2O3-ZnO)막, 산화 아연(ZnO)막 등이 있다.
그 후, 층간절연막(600)에 콘택트 홀을 형성한다. 이어서, 화소 전극과 중첩하는 접속 전극(602)을 형성한다. 접속 전극(602)은 콘택트 홀을 통해 드레인 영역에 접속된다. 접속 전극을 형성함과 동시에, 그 밖의 TFT들의 소스 전극 또는 드레인 전극을 형성한다.
본 실시예에서는 모든 구동회로를 기판 상에 형성하고 있으나, 수 개의 IC를몇몇 구동회로에 사용하는 것도 가능하다.
액티브 매트릭스 기판이 완성되면, 완성된 액티브 매트릭스 기판으로 실시예 2에 따라 액정 모듈을 제조한다. 액정 모듈에 배광(604) 및 광 유도판(605)을 제공한 후 커버(606)로 덮어 액티브 매트릭스형 액정 표시장치를 완성한다. 도 10에는 상기 액정 표시장치의 부분 단면도가 도시되어 있다. 커버는 접착제 또는 유기 수지 물질을 이용하여 액정 모듈에 결합시킨다. 기판을 대향 기판에 결합시킬 때, 기판과 프레임 사이의 공간을 결합용 유지 수지 물질로 채워 기판의 틀을 잡는다. 표시장치가 투과형이므로 액티브 매트릭스 기판과 대향 기판에는 각각 편광판(603)을 결합시킬 필요가 있다.
본 실시예는 실시예 1 또는 2의 어느 구조와도 자유롭게 조합될 수 있다.
(실시예 4)
본 실시예는 EL(전기장 발광) 소자가 제공된 발광 표시장치를 제조하는 방법을 도 11(A) 및 도 11(B)를 참조하여 설명한다.
도 11(A)는 EL 모듈의 상면도이고, 도 11(B)는 도 11(A)의 선 A-A'를 따라 절단한 단면도이다. 절연 표면을 갖는 기판(900)(예를 들면, 유리 기판, 결정화된 유리 기판, 플라스틱 기판 등) 상에 화소부(902), 소스측 구동회로(901) 및 게이트측 구동회로(903)를 형성한다. 화소부 및 구동회로는 상기한 실시예에 의해 얻을 수 있다.
또한, 부호 "918" 은 밀봉재를 나타내고, 부호 "919" 는 보호막(DLC막 등)을 나타낸다. 화소부 및 구동회로부를 밀봉재(918)로 덮은 후 밀봉재를 보호막(919)으로 덮는다. 또한, 보호막(919)을 접착제를 이용하여 커배재(920)로 밀봉한다. 커버재(920)는 열 또는 외력에 의한 변형을 막기 위해 기판(900)과 동일한 재료, 예를 들면, 유리 기판으로 만드는 것이 바람직하다. 커버재(920)는 샌드블라스팅 등을 이용하여 도 11(B)에 도시된 볼록 형태(3∼10 ㎛의 깊이)를 갖도록 처리한다. 커버재(920)를 보다 처리하여 건조제(921)가 배치될 수 있는 볼록부(50∼200 ㎛의 깊이)를 형성한다. 또한, 다층 EL 모듈을 제조하는 겨우, 기판과 커버재를 서로 부착시킨 후, 표면이 서로 일치하도록 CO2레이저를 이용하여 분할(segmentation) 처리를 실시할 수 있다.
부호 "908" 은 신호 입력을 소스측 구동회로(901) 및 게이트측 구동회로(903)에 전송하고, 외부 입력 단자인 FPC(가요성 인쇄 회로)로부터 비디오 신호 및 클럭 신호를 수신하는 배선을 나타낸다. 도면에는 단지 FPC 만이 도시되어 있으나, 인쇄 배선판(PWB)을 FPC에 부착하는 것도 가능하다. 본 명세서의 발광 장치는 발광 장치의 본체뿐만 아니라 FPC 또는 PWB에 부착된 발광 장치도 포함한다.
이어서, 도 11(B)를 참조하여 단면 구조를 설명한다. 기판(900) 상에는 절연막(910)이 제공되어 있고, 절연막(910) 위에는 화소부(902) 및 게이트측 구동회로(903)가 형성되어 있으며, 화소부(902)는 전류 제어 TFT(911) 및 전류 제어 TFT(911)의 드레인에 전기적으로 접속된 화소 전극(912)을 포함하는 다수의 화소로 이루어져 있다. 또한, 게이트측 구동회로(903)는 n채널형 TFT와 p채널형 TFT가 조합되어 있는 CMOS 회로를 이용하여 형성된다.
상기 TFT들(911, 912, 913을 포함)은 실시예 1의 n채널형 TFT(201) 및 p채널형 TFT(202)에 따라 제조할 수 있다.
TFT 및 EL 소자 사이에 제공되는 절연막의 재료로는 알칼리 금속 이온 또는 알칼리 토금속 이온과 같은 불순물 이온의 확산을 막을 뿐만 아니라 알칼리 금속 이온 또는 알칼리 토금속 이온과 같은 불순물 이온을 흡수하는 재료, 또한, 일련의 공정 온도를 견딜 수 있는 재료를 사용하는 것이 바람직하다. 상기한 조건들을 만족시킬 수 있는 재료로는 다량의 불소를 함유하는 질화 규소막이 있다. 질화 규소막에 함유된 불소의 농도는 1×1019/㎤ 이상이며, 질화 규소막중의 불소의 조성비가 1∼5%인 것이 바람직하다. 질화 규소막중의 불소는 알칼리 금속 또는 알칼리 토금속과 반응하여 막으로 흡수된다. 또한, 다른 예로, 알칼리 금속 이온, 알칼리 토금속 이온 등을 흡수하는 안티몬(Sb) 화합물, 주석(Sn) 화합물 또는 인듐(In) 화합물로 이루어진 입자들을 함유하는 유기 수지막, 예를 들면, 오산화 안티몬(Sb2O5·nH2O) 입자를 함유하는 유기 수지막이 있다. 유지 수지막에는 평균적으로 10∼20㎚의 입자 크기를 갖는 입자들이 함유되어 있으며, 광투과성이 매우 높다. 오산화 안티몬 입자로 대표되는 안티몬 화합물은 알칼리 금속 이온 또는 알칼리 토금속 이온과 같은 불순물 이온을 흡수하는 경향이 있다.
화소부(912)는 발광 소자(EL 소자)의 양극으로 기능한다. 또한, 뱅크(915)를 화소 전극(912)의 양단에 형성하고, 발광 소자의 EL층(916) 및 음극(917)을 화소 전극(912) 상에 형성한다.
EL 층(916)은 발광층, 전하 수송층 및 전하 주입층을 자유롭게 조합하여 형성할 수 있다(발광층 및 발광을 위한 캐리어의 이동층). 예를 들면, 분자 질량이 작은 유기 EL 재료 또는 분자 질량이 큰 유기 EL 재료를 사용할 수 있다. 또한, EL 층으로는, 일중항 여기(형광)(일중항 화합물)에 의해 발광하는 발광 물질로 이루어진 박막 및 삼중항 여기(인광)(삼중항 화합물)에 의해 발광하는 발광 물질로 이루어진 박막을 사용할 수도 있다. 또한, 탄화 규소와 같은 무기 재료를 전하 수송층 또는 전하 주입층에 사용할 수 있다. 공지의 재료도 유기 EL 재료 또는 무기 재료로 공지의 재료를 사용할 수 있다.
음극(917)은 모든 화소에 공통인 배선으로 기능하며, 접속 배선(908)을 통해 FPC(909)에 전기적으로 접속되어 있다. 또한, 화소부(902) 및 게이트측 구동회로(903)에 포함된 소자들을 음극(917), 밀봉재(918) 및 보호막(919)으로 덮는다.
밀봉재(918)로는 가시광선에 투과성 또는 반투과성을 갖는 재료를 사용하는 것이 바람직하다. 또한, 밀봉재(918)는 습기 또는 산소를 가능한 침투시키지 않는 재료로 이루어진 것이 바람직하다.
또한, 밀봉재(918)로 발광 소자를 완전히 덮은 후, DCL막 등으로 이루어진 보호막(919)을 도 11(A) 및 도 11(B)에 도시된 바와 같이, 적어도 밀봉재(918)의 표면(노출면)에 제공하는 것이 바람직하다. 또한, 보호막을 기판의 배면을 포함하여 표면 전체에 제공할 수도 있다. 이때, 외부 입력 단자(FPC)가 제공되는 부분에보호막이 퇴적되지 않도록 주위를 기울일 필요가 있다. 보호막을 형성시키지 않기 위해 마스크를 이용할 수 있다. 또는, CVD 장치에서 마스킹 테이프로 사용하는 테이프로 외부 입력 단자부를 덮어 보호막을 형성을 막을 수도 있다.
상기한 구조로 밀봉재(918) 및 보호막으로 발광 소자를 밀봉하여 발광 소자를 외부로부터 완벽하게 차단할 수 있다. 따라서, EL층의 산화에 의한 열화를 촉진시키는 수분 또는 산소와 같은 물질이 외부로부터 침투하는 것을 방지할 수 있다. 이리하여, 신뢰도가 높은 발광 장치를 얻을 수 있다.
또한, 화소부가 음극이고, EL층 및 양극을 적층시켜 도 11(A) 및 도 11(B)의 것과 반대 방향으로 발광 소자를 제공하는 구조를 사용할 수 있다. 도 12는 이러한 예를 도시하고 있다. 이 예의 상면도는 도 11(A)의 것과 동일하여 생략하였다.
이하, 도 12에 도시된 단면 구조를 설명한다. 기판(1000)으로는 유리 기판 및 석영 기판 외에도 반도체 기판 또는 금속 기판을 사용할 수 있다. 기판(1000) 상에 절연막(1010)이 제공하고, 절연막(1010) 위에는 화소부(1002) 및 게이트측 구동회로(1003)가 형성하며, 화소부(1002)는 전류 제어 TFT(1011) 및 전류제어용 TFT(1011)의 드레인에 전기적으로 접속된 화소 전극(1012)을 포함하는 다수의 화소로 이루어져 있다. 또한, 게이트측 구동회로(1003)는 n채널형 TFT와 p채널형 TFT가 조합되어 있는 CMOS 회로를 이용하여 형성된다.
화소부(1012)는 발광 소자(EL 소자)의 음극으로 기능한다. 또한, 뱅크(1015)를 화소 전극(1012)의 양단에 형성하고, 발광 소자의 EL층(1016) 및 양극(1017)을 화소 전극(1012) 상에 형성한다.
양극(1017)은 모든 화소에 공통인 배선으로 기능하며, 접속 배선(1008)을 통해 FPC(1009)에 전기적으로 접속되어 있다. 또한, 화소부(1002) 및 게이트측 구동회로(1003)에 포함된 소자들을 양극(1017), 밀봉재(1018) 및 DLC막 등으로 이루어진 보호막(1019)으로 덮는다. 또한, 커버재(1020) 및 기판(1000)을 접착제로 결합시킨다. 또한, 커버재에 볼록부를 형성하여 건조제(1021)를 배치한다.
밀봉재(1018)로는 가시광선에 투과성 또는 반투과성을 갖는 재료를 사용하는 것이 바람직하다. 또한, 밀봉재(1018)는 습기 또는 산소를 가능한 침투시키지 않는 재료로 이루어진 것이 바람직하다.
또한, 도 12에서, 화소 전극은 음극이며, EL층 및 양극을 적층하므로, 발광 방향은 도 12의 화살표의 방향과 같게 된다.
본 실시예의 경우, 실시예 1에서 얻은 전기적 특성 및 신뢰도가 높은 TFT를 사용하여 종래의 소자에 비해 보다 신뢰도가 높은 발광 소자를 형성할 수 있다. 또한, 이러한 발광 소자를 갖는 발광 장치를 표시부로 사용하여 성능이 좋은 전자기기를 얻을 수 있다.
본 실시예는 실시예 1의 어느 구조와도 자유롭게 조합될 수 있다.
(실시예 5)
본 발명을 실시하여 형성된 구동회로 및 화소부는 다양한 모듈에 사용할 수 있다(액티브 매트릭스형 액정 모듈, 액티브 매트릭스형 EL 모듈 및 액티브 매트릭스형 EC 모듈). 즉, 본 발명은 표시부에 모듈이 합체된 모든 전자기기에 실시할 수 있다.
이러한 전자기기로는 비디오 카메라, 디지털 카메라, 헤드 장착형 표시부(고글형 표시장치), 차량 네비게이션 시스템, 프로젝터, 차량 오디오, 퍼스널 컴퓨터, 휴대형 정보 단말기(휴대형 컴퓨터, 휴대 전화 또는 휴대형 전자 서적) 등이 있다. 전자 장치의 예를 도 13(A)∼도 13(F), 도 14(A)∼도 14(D) 및 도 15(A)∼도 15(C)에 나타낸다.
도 13(A)는 본체(2001), 화상 입력부(2002), 표시부(2003) 및 키보드(2004)를 포함하는 퍼스널 컴퓨터를 도시한다.
도 13(B)는 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105) 및 화상 수신부(2106)를 포함하는 비디오 카메라를 도시한다.
도 13(C)는 본체(2201), 카메라부(2202), 화상 수신부(2203), 조작 스위치(2204) 및 표시부(2204)를 포함하는 휴대형 컴퓨터를 도시한다.
도 13(D)는 본체(2301), 표시부(2302) 및 암(arm)부(2303)를 포함하는 고글형 표시장치를 도시한다.
도 13(E)는 프로그램으로 기록된 기록 매체를 이용하는 플레이어를 도시하며, 본체(2401), 표시부(2402), 스피커부(2403), 기록 매체(2404) 및 조작 스위치(2405)를 포함한다. 플레이어는 기록 매체로 DVD(디지털 다기능 디스크) 또는 CD를 이용하며, 음악 및 영화를 감상하고, 게임 및 인터넷을 즐길 수 있다.
도 13(F)는 본체(2501), 표시부(2502), 접안부(2503), 조작 스위치(2504) 및 화상 수신부(도시되지 않음)를 포함하는 디지털 카메라를 도시한다.
도 14(A)는 투사 장치(2601) 및 스크린(2602)을 포함하는 프론트형 프로젝터를 도시한다. 실시예 3을 투사 장치(2601)의 부품을 구성하는 액정 모듈(2808)에 사용하여 장치 전체를 완성할 수 있다.
도 14(B)는 본체(2701), 투사 장치(2702), 미러(2703) 및 스크린(2704)을 포함하는 리어형 프로젝터를 도시한다. 실시예 3을 투사 장치(2702)의 부품을 구성하는 액정 모듈(2808)에 사용하여 장치 전체를 완성할 수 있다.
또한, 도 14(C)는 도 14(A) 및 도 14(B)에 도시된 투사 장치(2601, 2702) 구조에 대한 일례를 도시한다. 투사 장치(2601, 2702) 각각은 광원 광학계(2801), 미러(2802, 2804-2806), 다이크로익 미러(2803), 프리즘(2807), 액정 표시장치(2808), 위상차 판(2809) 및 투사 광학계(2810)를 포함한다. 투사 광학계(2810)는 투사 렌즈를 포함하는 광학계로 구성된다. 본 실시예는 3판식의 예이나, 이에 한정되는 것은 아니며 단일 판식도 사용할 수도 있다. 또한, 본 발명을 실시하는 자는 도 14(C)의 화살표로 지시되는 경로에 광학 렌즈, 편광 기능을 갖는 막, 위상차를 조절하는 막 또는 IR막과 같은 광학계를 적절히 배치할 수 있다.
또한, 도 14(D)는 도 14(C)에 도시된 광원 광학계(2801)의 구조에 대한 일례를 도시한다. 본 실시예의 경우, 발광 광학계(2801)는 리플렉터(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변환 소자(2815) 및 집광 렌즈(2816)로 이루어져 있다. 이때, 도 14(D)에 도시된 광원 광학계는 일례이며, 본 발명은 도시된 구성에 한정되지 않는다. 예를 들면, 본 발명을 실시하는 자는 광학 렌즈,편광 기능을 갖는 막, 위상차를 조절하는 막 또는 IR막과 같은 광학계를 적절히 배치할 수 있다.
그러나, 도 14(A) 및 도 14(B)에 도시된 프로젝터는 투과형 전기광학장치를 이용하는 타입이며, EL 모듈은 도시되어 있지 않다.
도 15(A)는 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 표시부(2904), 조작 스위치(2905), 안테나(2906) 및 화상 입력부(CCD, 이미지 센서 등)(2907)을 포함하는 휴대 전화기를 도시한다.
도 15(B)는 본체(3001), 표시부(3002, 3003), 기록 매체(3004), 조작 스위치(3005) 및 안테나(4006)를 포함하는 휴대형 서적(전자 서적)을 도시한다.
도 15(C)는 본체(3101), 지지대(3102) 및 표시부(3103)를 포함하는 표시장치를 도시한다.
또한, 도 15(C)에 도시된 표시부는 중소형 또는 대형, 예를 들면, 표시부의 스크린의 크기가 5∼20 인치이다. 더욱이, 1×1 m 크기의 기판을 이용하여 다중 패터닝하여 이러한 크기의 표시부를 대량 생산하는 것이 바람직하다.
상기한 바와 같이, 본 발명의 적용 범위는 매우 넓어 모든 분야의 전자기기에 적용 가능하다. 본 발명의 전자기기는 실시예 1∼4의 구조들과 자유롭게 조합될 수 있다.
본 발명은 플라즈마 CVD법에 의해 고농도로, 구체적으로 말하면, 1×1020∼1×1021/㎤의 농도로 아르곤을 함유하며 1×1017/㎤ 이하의 농도로 불소를 함유하는 비정질 구조를 갖는 반도체막을 형성할 수 있다.
또한, 본 발명은 반도체막을 활성층으로 사용하는 TFT의 전기적 특성을 향상시키고 소자 사이의 분산을 감소시키는데 기여하면서, 결정화를 조장하는 금속원소를 매우 감소된 양으로 함유하거나 또는 함유하지 않는 결정성 구조를 갖는 반도체막을 얻을 수 있다. 특히, 액정 표시장치의 경우, TFT 특성에서 분산에 의한 표시부의 음영(shade)을 감소시킬 수 있다.
또한, OLED를 갖는 반도체장치의 경우, 본 발명은 정전류(constant current)를 화소 전극에 공급하기 위해 배치된 TFT(구동회로 또는 화소에 배치된 OLED에 전류를 공급하는 TFT)의 온(on) 전류(Ion)의 분산을 감소시켜, 휘도의 분산을 억제시킬 수 있다.
본 발명은 또한 결정화를 조장하는 금속원소뿐만 아니라 불순물인 다른 금속원소들(Fe, Cu 등)도 제거 또는 감소시킬 수 있다.

Claims (23)

  1. 실란, 희가스 및 수소를 포함하는 출발 가스를 성막실에 투입하는 공정과;
    상기 출발 가스의 플라즈마를 발생시키는 공정과;
    상기 플라즈마를 이용하여, 희가스 원소를 1×1018∼1×1022/㎤의 농도로 포함하는 비정질 반도체막을 형성하는 공정을 포함하는 것을 특징으로 하는 비정질 반도체막의 제조방법.
  2. 제 1 항에 있어서, 상기 플라즈마 발생 공정에서, 상기 성막실 내의 압력이 2.666∼133.3 Pa인 것을 특징으로 하는 비정질 반도체막의 제조방법.
  3. 제 1 항에 있어서, 상기 희가스 원소에 대한 수소의 유량비가 0.2∼5로 제어되는 것을 특징으로 하는 비정질 반도체막의 제조방법.
  4. 제 1 항에 있어서, 플라즈마를 발생시키는 RF 전력 밀도가 0.0017∼1 W/㎠인 것을 특징으로 하는 비정질 반도체막의 제조방법.
  5. 제 1 항에 있어서, 상기 희가스 원소가 He, Ne, Ar, Kr 및 Xe로부터 선택된 일 종류 또는 다수 종류의 원소인 것을 특징으로 하는 비정질 반도체막의 제조방법.
  6. 제 1 항에 있어서, 상기 실란이 모노 실란인 것을 특징으로 하는 비정질 반도체막의 제조방법.
  7. 제 1 항에 있어서, 상기 실란이 모노 실란이고, 성막실에 투입되는 희가스 원소에 대한 모노 실란의 유량비가 0.1:99.9 ∼ 1:9로 제어되는 것을 특징으로 하는 비정질 반도체막의 제조방법.
  8. 제 1 항에 있어서, 상기 실란이 모노 실란이고, 성막실에 투입되는 희가스 원소에 대한 모노 실란의 유량비가 1:99 ∼ 5:95로 제어되는 것을 특징으로 하는 비정질 반도체막의 제조방법.
  9. 규소를 포함하는 비정질 반도체막으로서,
    상기 비정질 반도체막이 1×1018∼1×1020/㎤의 농도로 희가스 원소를 함유하고, 1×1015∼1×1017/㎤의 농도로 불소를 함유하는 것을 특징으로 하는 비정질 반도체막.
  10. 절연 표면 상에 제1 비정질 반도체막을 형성하는 공정과;
    상기 제1 비정질 반도체막에 금속원소를 첨가하는 공정과;
    상기 제1 비정질 반도체막을 결정화하여 제2 결정성 반도체막을 형성하는 공정과;
    상기 제2 결정성 반도체막의 표면 상에 배리어(barrier) 층을 형성하는 공정과;
    플라즈마 CVD법에 의해 상기 배리어 층 상에, 희가스 원소를 포함하는 제3 반도체막을 형성하는 공정과;
    상기 금속원소를 상기 제3 반도체막으로 게터링하여 상기 제2 결정성 반도체막에서 금속원소를 제거하거나 감소시키는 공정과;
    상기 제3 반도체막을 제거하는 공정을 포함하고,
    상기 제3 반도체막이, 성막실에 출발 가스로서 실란, 희가스 및 수소를 투입하여 플라즈마를 발생시키는 플라즈마 CVD법에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 10 항에 있어서, 상기 금속원소가 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로부터 선택된 일 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 기판 위에 게이트 전극을 형성하는 공정과;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 공정과;
    실란, 희가스 및 수소를 포함하는 출발 가스를 투입하는 공정과;
    상기 출발 가스의 플라즈마를 발생시키는 공정과;
    희가스 원소를 1×1018∼1×1022/㎤의 농도로 포함하는 비정질 반도체막을 형성하는 공정과;
    상기 반도체막을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 12 항에 있어서, 상기 플라즈마 발생 공정에서, 상기 성막실 내의 압력이 2.666∼133.3 Pa인 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 12 항에 있어서, 희가스 원소에 대한 수소의 유량비가 0.2∼5로 제어되는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 12 항에 있어서, 플라즈마를 발생시키는 RF 전력 밀도가 0.0017∼1 W/㎠인 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 12 항에 있어서, 상기 희가스 원소가 He, Ne, Ar, Kr 및 Xe로부터 선택된 일 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 12 항에 있어서, 상기 실란이 모노 실란인 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 12 항에 있어서, 상기 실란이 모노 실란이고, 성막실에 투입되는 희가스 원소에 대한 모노 실란의 유량비가 0.1:99.9 ∼ 1:9로 제어되는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 12 항에 있어서, 상기 실란이 모노 실란이고, 성막실에 투입되는 희가스 원소에 대한 모노 실란의 유량비가 1:99 ∼ 5:95로 제어되는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 절연 표면 상에 제1 반도체막을 형성하는 공정과;
    상기 제1 반도체막의 표면 상에 배리어 층을 형성하는 공정과;
    플라즈마 CVD법에 의해 상기 배리어 층 상에, 희가스 원소를 포함하는 제2 반도체막을 형성하는 공정과;
    상기 금속원소를 상기 제2 반도체막으로 게터링하여 상기 제1 반도체막에 함유된 금속원소를 제거하거나 감소시키는 공정과;
    상기 제2 반도체막을 제거하는 공정을 포함하고,
    상기 제2 반도체막이, 출발 가스로서 실란, 희가스 및 수소를 이용하는 플라즈마 CVD법에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 20 항에 있어서, 상기 실란이 모노 실란인 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 20 항에 있어서, 상기 실란이 모노 실란이고, 성막실에 투입되는 희가스 원소에 대한 모노 실란의 유량비가 0.1:99.9 ∼ 1:9로 제어되는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 20 항에 있어서, 상기 실란이 모노 실란이고, 성막실에 투입되는 희가스 원소에 대한 모노 실란의 유량비가 1:99 ∼ 5:95로 제어되는 것을 특징으로 하는 반도체장치의 제조방법.
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