CN105552035B - 低温多晶硅tft阵列基板的制作方法及其结构 - Google Patents
低温多晶硅tft阵列基板的制作方法及其结构 Download PDFInfo
- Publication number
- CN105552035B CN105552035B CN201610012693.5A CN201610012693A CN105552035B CN 105552035 B CN105552035 B CN 105552035B CN 201610012693 A CN201610012693 A CN 201610012693A CN 105552035 B CN105552035 B CN 105552035B
- Authority
- CN
- China
- Prior art keywords
- layer
- silicon
- via hole
- insulating film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 83
- 239000000758 substrate Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 270
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 68
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 68
- 239000010703 silicon Substances 0.000 claims abstract description 68
- 239000011229 interlayer Substances 0.000 claims abstract description 66
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 39
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 39
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 32
- 238000001039 wet etching Methods 0.000 claims abstract description 24
- 238000001312 dry etching Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000000151 deposition Methods 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 239000004411 aluminium Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000011733 molybdenum Substances 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 7
- 230000007704 transition Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 56
- 238000010586 diagram Methods 0.000 description 11
- 229910004205 SiNX Inorganic materials 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 230000003628 erosive effect Effects 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 229920001621 AMOLED Polymers 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- -1 phosphonium ion Chemical class 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种低温多晶硅TFT阵列基板的制作方法及其结构。该方法通过自下而上依次沉积氧化硅层(71)、氮氧化硅层(72)、及氮化硅层(73)，得到包括氧化硅层(71)、氮氧化硅层(72)、及氮化硅层(73)共三层结构的层间绝缘层(70)，由于干法蚀刻和湿法蚀刻对氮氧化硅的蚀刻速率都是处于对氧化硅和的氮化硅蚀刻速率中间，在氧化硅层(71)与氮化硅层(73)之间加入一层氮氧化硅层(72)能够对蚀刻速率起到过渡缓冲作用，那么在层间绝缘层(70)通过干法蚀刻加湿法蚀刻形成过孔时便能够使得过孔的孔壁剖面呈平滑的坡状，防止层间绝缘层的过孔孔壁出现突出的尖角，从而避免源/漏极在过孔内发生断线。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种低温多晶硅TFT基板的制作方法及其结构。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)是目前液晶显示装置(Liquid CrystalDisplay，LCD)和有源矩阵驱动式有机电致发光显示装置(Active Matrix Organic Light-Emitting Diode，AMOLED)中的主要驱动元件，直接关系平板显示装置的显示性能。
薄膜晶体管具有多种结构，制备相应结构的薄膜晶体管的材料也具有多种，低温多晶硅(Low Temperature Poly-silicon，LTPS)材料是其中较为优选的一种，由于低温多晶硅的原子规则排列，载流子迁移率高，对电压驱动式的液晶显示装置而言，低温多晶硅薄膜晶体管由于其具有较高的迁移率，可以使用体积较小的薄膜晶体管实现对液晶分子的偏转驱动，在很大程度上缩小了薄膜晶体管所占的体积，增加透光面积，得到更高的亮度和解析度；对于电流驱动式的有源矩阵驱动式有机电致发光显示装置而言，低温多晶硅薄膜晶体管可以更好的满足驱动电流要求。
不论是LCD还是AMOLED均包括一TFT阵列基板。在低温多晶硅TFT阵列基板的制程中通常会使用层叠的氮化硅(SiNx)层与氧化硅(SiOx)层作为层间绝缘层(interlayerdielectric，ILD)，在沉积层间绝缘层之后，需要通过蚀刻工艺对该层间绝缘层进行图案化处理，得到位于低温多晶硅半导体层上方的过孔(Via Hole)，以使后续形成的源极(S)、漏极(D)分别通过过孔与半导体层相接触。其中，层间绝缘层的膜厚、介电常数、应力与导热性是比较重要的参数，同时其过孔的剖面(Profile)状况也是主要考虑对象。目前的低温多晶硅TFT阵列基板制作工艺中，在源、漏极形成后需要确认在层间绝缘层过孔中的源、漏极是否发生断线，主要原因就是在对层间绝缘层进行图案化处理形成过孔时，需要进行干法蚀刻(Dry)和湿法蚀刻(Wet)，但是干法蚀刻和湿法蚀刻对层间绝缘层中SiOx层、SiNx层的蚀刻速率不同，干法蚀刻对SiNx层的蚀刻速率较快，而湿法蚀刻对SiOx层的蚀刻速率较快。以层间绝缘层蚀刻工艺常采用的干法蚀刻加湿法蚀刻(Dry+Wet)为例，经过干法蚀刻后，所形成过孔的孔壁上SiNx层110与SiOx层120交界处的剖面状况如图1所示，此时在交界处位于下层的SiOx层120较上层的SiNx层110稍向外突出，然而再经过湿法蚀刻后可能会形成如图2所示的情况，此时在交界处位于上层的SiNx层110较下层的SiOx层120向外突出一尖角，那么，如图3所示，之后在沉积源/漏极金属膜层200时在SiNx层110与SiOx层120的交界处就会造成源/漏极断线。
发明内容
本发明的目的在于提供一种低温多晶硅TFT阵列基板的制作方法，能够能够改善通过蚀刻在层间绝缘层形成的过孔的坡面状况，避免源/漏极在过孔内发生断线。
本发明的目的还在于提供一种温多晶硅TFT阵列基板结构，能够改善层间绝缘层的过孔的坡面状况，避免源/漏极在过孔内发生断线。
为实现上述目的，本发明提供一种低温多晶硅TFT阵列基板的制作方法，包括自下而上依次沉积氧化硅层、氮氧化硅层、及氮化硅层，使所述氧化硅层、氮氧化硅层、及氮化硅层共同组成层间绝缘层的步骤，以及后续对所述层间绝缘层先后进行干法蚀刻和湿法蚀刻形成过孔的步骤，使得过孔的孔壁剖面呈平滑的坡状。
所述低温多晶硅TFT阵列基板的制作方法具体包括如下步骤：
步骤1、提供一衬底基板，在所述衬底基板上形成图案化的遮光层，在所述遮光层与衬底基板上沉积覆盖缓冲层；
步骤2、在所述缓冲层上形成对应于所述遮光层的低温多晶硅半导体层；
步骤3、在所述低温多晶硅半导体层与缓冲层上沉积覆盖栅极绝缘层，在所述栅极绝缘层上沉积并图案化第一金属层，形成位于低温多晶硅半导体层上方的栅极；
步骤4、在栅极与栅极绝缘层上自下而上依次沉积氧化硅层、氮氧化硅层、及氮化硅层，所述氧化硅层、氮氧化硅层、及氮化硅层共同组成层间绝缘层；
步骤5、在所述层间绝缘层上形成图案化的光阻层，以光阻层为遮蔽层，对所述层间绝缘层及栅极绝缘层先后进行干法蚀刻和湿法蚀刻，形成分别暴露出所述低温多晶硅半导体层两端表面的第一过孔及第二过孔，所述第一过孔及第二过孔的孔壁剖面呈平滑的坡状；
步骤6、剥离所述光阻层，在所述层间绝缘层上沉积并图案化第二金属层，形成源极、及漏极，所述源极、漏极分别通过第一过孔、第二过孔接触所述低温多晶硅半导体层。
所述步骤4中，通过化学气相沉积工艺自下而上依次沉积氧化硅层、氮氧化硅层、及氮化硅层。
所述步骤4还包括对所述层间绝缘层进行快速热退火处理。
所述步骤5中，所述图案化的光阻层通过对光阻材料进行曝光、显影形成。
所述衬底基板为玻璃基板，所述第一金属层与第二金属层的材料均为钼、钛、铝、铜中的一种或几种的堆栈组合。
本发明还提供一种低温多晶硅TFT阵列基板结构，包括层间绝缘层，所述层间绝缘层包括自下而上依次设置的氧化硅层、氮氧化硅层、及氮化硅层，贯穿所述层间绝缘层的过孔的孔壁剖面呈平滑的坡状。
所述低温多晶硅TFT阵列基板结构还包括衬底基板、设于所述衬底基板上的图案化的遮光层、覆盖所述遮光层与衬底基板的缓冲层、于所述遮光层上方设于所述缓冲层上的低温多晶硅半导体层、覆盖所述低温多晶硅半导体层与缓冲层的栅极绝缘层、于所述低温多晶硅半导体层上方设于所述栅极绝缘层上的栅极、以及设于所述层间绝缘层上的源极与漏极；
所述层间绝缘层覆盖所述栅极与栅极绝缘层；所述源极、漏极分别通过贯穿所述层间绝缘层与栅极绝缘层的第一过孔、第二过孔接触低温多晶硅半导体层的两端；所述第一过孔及第二过孔的孔壁剖面呈平滑的坡状。
所述衬底基板为玻璃基板，所述栅极、源极、与漏极的材料均为钼、钛、铝、铜中的一种或几种的堆栈组合。
本发明的有益效果：本发明提供的一种低温多晶硅TFT阵列基板的制作方法，通过自下而上依次沉积氧化硅层、氮氧化硅层、及氮化硅层，得到包括氧化硅层、氮氧化硅层、及氮化硅层共三层结构的层间绝缘层，由于干法蚀刻和湿法蚀刻对氮氧化硅的蚀刻速率都是处于对氧化硅和的氮化硅蚀刻速率中间，在氧化硅层与氮化硅层之间加入一层氮氧化硅层能够对蚀刻速率起到过渡缓冲作用，那么在层间绝缘层通过干法蚀刻加湿法蚀刻形成过孔时便能够使得过孔的孔壁剖面呈平滑的坡状，防止层间绝缘层的过孔孔壁出现突出的尖角，从而避免源/漏极在过孔内发生断线；本发明提供的一种低温多晶硅TFT阵列基板结构，其层间绝缘层包括自下而上依次设置的氧化硅层、氮氧化硅层、及氮化硅层，使得贯穿所述层间绝缘层的过孔的孔壁剖面呈平滑的坡状，能够避免源/漏极在过孔内发生断线。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为对现有的层间绝缘层进行干法蚀刻后所形成过孔的孔壁的剖面状况示意图；
图2为对现有的层间绝缘层进行干法蚀刻加湿法蚀刻后所形成过孔的孔壁的剖面状况示意图；
图3为在图2所示的过孔内沉积源漏极金属膜层时出现断线的示意图；
图4为本发明的低温多晶硅TFT阵列基板的制作方法的流程图；
图5为本发明的低温多晶硅TFT阵列基板的制作方法的步骤1的示意图；
图6为本发明的低温多晶硅TFT阵列基板的制作方法的步骤2的示意图；
图7为本发明的低温多晶硅TFT阵列基板的制作方法的步骤3的示意图；
图8为本发明的低温多晶硅TFT阵列基板的制作方法的步骤4的示意图；
图9为本发明的低温多晶硅TFT阵列基板的制作方法的步骤5的示意图；
图10为本发明的低温多晶硅TFT阵列基板的制作方法的步骤5中对层间绝缘层进行干法蚀刻后所形成过孔的孔壁的剖面状况示意图；
图11为本发明的低温多晶硅TFT阵列基板的制作方法的步骤5中对层间绝缘层进行干法蚀刻加湿法蚀刻后所形成过孔的孔壁的剖面状况示意图；
图12为本发明的低温多晶硅TFT阵列基板的制作方法的步骤6的示意图暨本发明的低温多晶硅TFT阵列基板结构的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图4，本发明首先提供一种低温多晶硅TFT阵列基板的制作方法，包括如下步骤：
步骤1、如图5所示，提供一衬底基板10，在所述衬底基板10上形成图案化的遮光层20，在所述遮光层20与衬底基板10上沉积覆盖缓冲层30。
具体地，所述衬底基板10为玻璃基板。
具体的，所述遮光层20的材料为不透光的金属。
所述缓冲层30可为氧化硅层、氮化硅层、或者由氧化硅层与氮化硅层叠加的复合层。
步骤2、如图6所示，在所述缓冲层30上形成对应于所述遮光层20的低温多晶硅半导体层40。
具体地，形成低温多晶硅半导体层40的工艺过程与现有技术无异：先沉积非晶硅层，接着对非晶硅层进行晶化处理形成低温多晶硅层，然后图案化多晶硅层，再对多晶硅层进行离子掺杂，形成包括重掺杂区、轻掺杂区、及沟道区的低温多晶硅半导体层40。
当然，所述离子掺杂不限于使用磷离子的N型掺杂，也不限于使用硼离子的P型掺杂，相应的，最终制得的低温多晶硅TFT阵列基板内的TFT可为N型TFT，也可为P型TFT。
步骤3、如图7所示，在所述低温多晶硅半导体层40与缓冲层30上沉积覆盖栅极绝缘层50，在所述栅极绝缘层50上沉积并图案化第一金属层，形成位于低温多晶硅半导体层40上方的栅极60。
具体地，所述第一金属层的材料为钼(Mo)、钛(Ti)、铝(Al)、铜(Cu)中的一种或几种的堆栈组合。
步骤4、如图8所示，通过化学气相沉积工艺(Chemical Vapor Deposition，CVD)在栅极60与栅极绝缘层50上自下而上依次沉积氧化硅层71、氮氧化硅(SiON)层72、及氮化硅层73，所述氧化硅层71、氮氧化硅层72、及氮化硅层73共同组成层间绝缘层70，然后对所述层间绝缘层70进行快速热退火处理(Rapid Thermal Annealing，RTA)。
步骤5、请同时参阅图9、图10、与图11，通过对光阻材料进行曝光、显影形成图案化的光阻层80，以光阻层80为遮蔽层，对所述层间绝缘层70及栅极绝缘层50先后进行干法蚀刻和湿法蚀刻，形成分别暴露出所述低温多晶硅半导体层40两端表面的的第一过孔751及第二过孔752，所述第一过孔751及第二过孔752的孔壁剖面呈平滑的坡状。
在该步骤5中，由于干法蚀刻对氮化硅的蚀刻速率较快，湿法蚀刻对氧化硅的蚀刻速率较快，而干法蚀刻和湿法蚀刻对氮氧化硅的蚀刻速率都是处于对氧化硅和氮化硅的蚀刻速率的中间，本发明在氧化硅层71与氮化硅层73之间加入一层氮氧化硅层72能够对蚀刻速率起到过渡缓冲作用，这样，在干法蚀刻和湿法蚀刻过程中，氮氧化硅层72减小了层间绝缘层70中的相邻两层之间的蚀刻速率差，故该步骤5对层间绝缘层70进行干法蚀刻后，形成于层间绝缘层70的过孔的孔壁的剖面状况如图10所示，此时，位于最下层的氧化硅层71较其上层的氮氧化硅层72稍向外突出，所述氮氧化硅层72较其上层的氮化硅层73稍向外突出，再经过湿法蚀刻后形成于层间绝缘层70的过孔的孔壁的剖面状况如图11所示，过孔的孔壁剖面呈平滑的坡状，这是因为湿法蚀刻对氧化硅的蚀刻速率较快，对氮氧化硅的蚀刻速率居中，对氮化硅的蚀刻速率较慢，相邻两层的蚀刻速率差又较小，完成湿法蚀刻后，干法蚀刻时下层较相邻上层所形成的突出被消除，防止像现有的层间绝缘层那样在过孔孔壁出现突出的尖角，从而能够避免后续步骤6形成源/漏极时在过孔内发生断线。
步骤6、如图12所示，剥离所述光阻层80，在所述层间绝缘层70上沉积并图案化第二金属层，形成源极91、及漏极92，所述源极91、漏极92分别通过第一过孔751、第二过孔752接触所述低温多晶硅半导体层40。
具体地，所述第二金属层的材料为钼、钛、铝、铜中的一种或几种的堆栈组合。
上述实施例仅针对先制作低温多晶硅半导体层40后制作栅极60的情况，当然，也可以先制作栅极后制作低温多晶硅半导体层，那么本发明的低温多晶硅TFT阵列基板的制作方法仅需在保留自下而上依次沉积氧化硅层71、氮氧化硅层72、及氮化硅层73，使所述氧化硅层71、氮氧化硅层72、及氮化硅层73共同组成层间绝缘层70的步骤，以及后续对所述层间绝缘层70先后进行干法蚀刻和湿法蚀刻形成过孔的步骤，使得过孔的孔壁剖面呈平滑的坡状的基础上，调整其它层别的制作顺序即可。
请参阅图12，基于本发明的低温多晶硅TFT阵列基板的制作方法，本发明还提供的一种低温多晶硅TFT阵列基板结构，包括层间绝缘层70，所述层间绝缘层70包括自下而上依次设置的氧化硅层71、氮氧化硅层72、及氮化硅层73，贯穿所述层间绝缘层70的过孔的孔壁剖面呈平滑的坡状。
针对栅极位于低温多晶硅半导体层上方的情况，该低温多晶硅TFT阵列基板结构还包括衬底基板10、设于所述衬底基板10上的图案化的遮光层20、覆盖所述遮光层20与衬底基板10的缓冲层30、于所述遮光层20上方设于所述缓冲层30上的低温多晶硅半导体层40、覆盖所述低温多晶硅半导体层40与缓冲层30的栅极绝缘层50、于所述低温多晶硅半导体层40上方设于所述栅极绝缘层50上的栅极60、以及设于所述层间绝缘层70上的源极91与漏极92；所述层间绝缘层70覆盖所述栅极60与栅极绝缘层50；所述源极91、漏极92分别通过贯穿所述层间绝缘层70与栅极绝缘层50的第一过孔751、第二过孔752接触低温多晶硅半导体层40的两端；所述第一过孔751及第二过孔752的孔壁剖面呈平滑的坡状。
具体地，所述衬底基板10为玻璃基板；所述栅极60、源极91、与漏极92的材料均为钼、钛、铝、铜中的一种或几种的堆栈组合；所述缓冲层30可为氧化硅层、氮化硅层、或者由氧化硅层与氮化硅层叠加的复合层；所述低温多晶硅半导体层40可以为低温多晶硅层经N型掺杂形成，也可为低温多晶硅层经P型掺杂形成。
本发明的低温多晶硅TFT阵列基板结构，由于其层间绝缘层70包括自下而上依次设置的氧化硅层71、氮氧化硅层72、及氮化硅层73，使得经干法蚀刻加湿法蚀刻后形成的贯穿所述层间绝缘层70的过孔的孔壁剖面呈平滑的坡状，能够避免源/漏极在过孔内发生断线。
综上所述，本发明的低温多晶硅TFT阵列基板的制作方法，通过自下而上依次沉积氧化硅层、氮氧化硅层、及氮化硅层，得到包括氧化硅层、氮氧化硅层、及氮化硅层共三层结构的层间绝缘层，由于干法蚀刻和湿法蚀刻对氮氧化硅的蚀刻速率都是处于对氧化硅和的氮化硅蚀刻速率中间，在氧化硅层与氮化硅层之间加入一层氮氧化硅层能够对蚀刻速率起到过渡缓冲作用，那么在层间绝缘层通过干法蚀刻加湿法蚀刻形成过孔时便能够使得过孔的孔壁剖面呈平滑的坡状，防止层间绝缘层的过孔孔壁出现突出的尖角，从而避免源/漏极在过孔内发生断线；本发明的低温多晶硅TFT阵列基板结构，其层间绝缘层包括自下而上依次设置的氧化硅层、氮氧化硅层、及氮化硅层，使得贯穿所述层间绝缘层的过孔的孔壁剖面呈平滑的坡状，能够避免源/漏极在过孔内发生断线。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。
Claims (7)
1.一种低温多晶硅TFT阵列基板的制作方法，其特征在于，包括如下步骤：
步骤1、提供一衬底基板(10)，在所述衬底基板(10)上形成图案化的遮光层(20)，在所述遮光层(20)与衬底基板(10)上沉积覆盖缓冲层(30)；
步骤2、在所述缓冲层(30)上形成对应于所述遮光层(20)的低温多晶硅半导体层(40)；
步骤3、在所述低温多晶硅半导体层(40)与缓冲层(30)上沉积覆盖栅极绝缘层(50)，在所述栅极绝缘层(50)上沉积并图案化第一金属层，形成位于低温多晶硅半导体层(40)上方的栅极(60)；
步骤4、在栅极(60)与栅极绝缘层(50)上自下而上依次沉积氧化硅层(71)、氮氧化硅层(72)、及氮化硅层(73)，所述氧化硅层(71)、氮氧化硅层(72)、及氮化硅层(73)共同组成层间绝缘层(70)；
步骤5、在所述层间绝缘层(70)上形成图案化的光阻层(80)，以光阻层(80)为遮蔽层，对所述层间绝缘层(70)及栅极绝缘层(50)先后进行干法蚀刻和湿法蚀刻，形成分别暴露出所述低温多晶硅半导体层(40)两端表面的第一过孔(751)及第二过孔(752)，所述第一过孔(751)及第二过孔(752)的孔壁剖面呈平滑的坡状；
步骤6、剥离所述光阻层(80)，在所述层间绝缘层(70)上沉积并图案化第二金属层，形成源极(91)、及漏极(92)，所述源极(91)、漏极(92)分别通过第一过孔(751)、第二过孔(752)接触所述低温多晶硅半导体层(40)。
2.如权利要求1所述的低温多晶硅TFT阵列基板的制作方法，其特征在于，所述步骤4中，通过化学气相沉积工艺自下而上依次沉积氧化硅层(71)、氮氧化硅层(72)、及氮化硅层(73)。
3.如权利要求1所述的低温多晶硅TFT阵列基板的制作方法，所述步骤4还包括对所述层间绝缘层(70)进行快速热退火处理。
4.如权利要求1所述的低温多晶硅TFT阵列基板的制作方法，其特征在于，所述步骤5中，所述图案化的光阻层(80)通过对光阻材料进行曝光、显影形成。
5.如权利要求1所述的低温多晶硅TFT阵列基板的制作方法，其特征在于，所述衬底基板(10)为玻璃基板，所述第一金属层与第二金属层的材料均为钼、钛、铝、铜中的一种或几种的堆栈组合。
6.一种低温多晶硅TFT阵列基板结构，其特征在于，包括层间绝缘层(70)，所述层间绝缘层(70)包括自下而上依次设置的氧化硅层(71)、氮氧化硅层(72)、及氮化硅层(73)；
所述低温多晶硅TFT阵列基板结构还包括衬底基板(10)、设于所述衬底基板(10)上的图案化的遮光层(20)、覆盖所述遮光层(20)与衬底基板(10)的缓冲层(30)、于所述遮光层(20)上方设于所述缓冲层(30)上的低温多晶硅半导体层(40)、覆盖所述低温多晶硅半导体层(40)与缓冲层(30)的栅极绝缘层(50)、于所述低温多晶硅半导体层(40)上方设于所述栅极绝缘层(50)上的栅极(60)、以及设于所述层间绝缘层(70)上的源极(91)与漏极(92)；
所述层间绝缘层(70)覆盖所述栅极(60)与栅极绝缘层(50)；所述源极(91)、漏极(92)分别通过贯穿所述层间绝缘层(70)与栅极绝缘层(50)的第一过孔(751)、第二过孔(752)接触低温多晶硅半导体层(40)的两端；所述第一过孔(751)及第二过孔(752)的孔壁剖面呈平滑的坡状。
7.如权利要求6所述的低温多晶硅TFT阵列基板结构，其特征在于，所述衬底基板(10)为玻璃基板，所述栅极(60)、源极(91)、与漏极(92)的材料均为钼、钛、铝、铜中的一种或几种的堆栈组合。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610012693.5A CN105552035B (zh) | 2016-01-08 | 2016-01-08 | 低温多晶硅tft阵列基板的制作方法及其结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610012693.5A CN105552035B (zh) | 2016-01-08 | 2016-01-08 | 低温多晶硅tft阵列基板的制作方法及其结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105552035A CN105552035A (zh) | 2016-05-04 |
| CN105552035B true CN105552035B (zh) | 2019-01-11 |
Family
ID=55831135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610012693.5A Active CN105552035B (zh) | 2016-01-08 | 2016-01-08 | 低温多晶硅tft阵列基板的制作方法及其结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105552035B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107665829B (zh) * | 2017-08-24 | 2019-12-17 | 长江存储科技有限责任公司 | 晶圆混合键合中提高金属引线制程安全性的方法 |
| CN108364958A (zh) | 2018-02-11 | 2018-08-03 | 武汉华星光电半导体显示技术有限公司 | Tft基板及其制作方法与oled基板 |
| CN109755260A (zh) * | 2018-12-24 | 2019-05-14 | 惠科股份有限公司 | 一种显示面板、显示面板的制造方法和显示装置 |
| CN110047799A (zh) * | 2019-04-28 | 2019-07-23 | 上海华虹宏力半导体制造有限公司 | 半导体器件的制造方法及半导体器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1389905A (zh) * | 2001-06-01 | 2003-01-08 | 株式会社半导体能源研究所 | 半导体膜、半导体器件和它们的生产方法 |
| US20030025127A1 (en) * | 2001-08-02 | 2003-02-06 | Fujitsu Limited | Thin film transistor device and method of manufacturing the same |
| US20110127518A1 (en) * | 2009-12-02 | 2011-06-02 | Samsung Electronics Co., Ltd. | Transistor, method of manufacturing the transistor and electronic device including the transistor |
| CN104347409A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
-
2016
- 2016-01-08 CN CN201610012693.5A patent/CN105552035B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1389905A (zh) * | 2001-06-01 | 2003-01-08 | 株式会社半导体能源研究所 | 半导体膜、半导体器件和它们的生产方法 |
| US20030025127A1 (en) * | 2001-08-02 | 2003-02-06 | Fujitsu Limited | Thin film transistor device and method of manufacturing the same |
| US20110127518A1 (en) * | 2009-12-02 | 2011-06-02 | Samsung Electronics Co., Ltd. | Transistor, method of manufacturing the transistor and electronic device including the transistor |
| CN104347409A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105552035A (zh) | 2016-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103745978B (zh) | 显示装置、阵列基板及其制作方法 | |
| WO2019196410A1 (zh) | 阵列基板及其制作方法、有机发光二极管显示装置 | |
| CN104282769B (zh) | 薄膜晶体管的制备方法、阵列基板的制备方法 | |
| CN103745955B (zh) | 显示装置、阵列基板及其制造方法 | |
| US9391207B2 (en) | Thin film transistor, array substrate and manufacturing method thereof, and display device | |
| WO2017166431A1 (zh) | Tft阵列基板及其制造方法、显示装置 | |
| CN104701383B (zh) | 薄膜晶体管和阵列基板及其制作方法、显示装置 | |
| CN105702623B (zh) | Tft阵列基板的制作方法 | |
| WO2019000493A1 (zh) | 薄膜晶体管阵列基板及其制备方法、oled显示装置 | |
| CN104218094B (zh) | 一种薄膜晶体管、显示基板及显示装置 | |
| JP2017085079A (ja) | 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 | |
| CN107425044B (zh) | 一种柔性显示面板、其制作方法及显示装置 | |
| WO2016000342A1 (zh) | 阵列基板及其制作方法、显示装置 | |
| CN105552035B (zh) | 低温多晶硅tft阵列基板的制作方法及其结构 | |
| CN105762195B (zh) | 金属氧化物薄膜晶体管及其制备方法 | |
| WO2016206206A1 (zh) | 薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| US9704998B2 (en) | Thin film transistor and method of manufacturing the same, display substrate, and display apparatus | |
| WO2016206239A1 (zh) | 低温多晶硅薄膜晶体管及其制备方法 | |
| CN103745954B (zh) | 显示装置、阵列基板及其制造方法 | |
| CN108550625A (zh) | 一种薄膜晶体管及其制作方法 | |
| CN107170784A (zh) | 一种oled阵列基板及其制备方法和oled显示装置 | |
| US9478665B2 (en) | Thin film transistor, method of manufacturing the same, display substrate and display apparatus | |
| JP6426177B2 (ja) | 金属酸化物半導体薄膜トランジスタの製造方法 | |
| CN104952934A (zh) | 薄膜晶体管及制造方法、阵列基板、显示面板 | |
| US20150060843A1 (en) | Display substrate and method of manufacturing a display substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |