JP3454951B2 - 半導体装置の作製方法 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/321—After treatment
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の作製
方法に関し、特に結晶性のシリコン（すなわち、単結
晶、多結晶等の結晶状態の（結晶性を有する）シリコ
ン）を主成分とする材料の（準）異方性エッチングに関
する。本発明はこのような材料を実質的にプラズマを用
いないでエッチングする方法に関する。
方法に関し、特に結晶性のシリコン（すなわち、単結
晶、多結晶等の結晶状態の（結晶性を有する）シリコ
ン）を主成分とする材料の（準）異方性エッチングに関
する。本発明はこのような材料を実質的にプラズマを用
いないでエッチングする方法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化の要求により、
各種のドライエッチング法が開発された。特に微細化に
よって、アスペクト比（縦と横の比率）が高くなるにつ
れ、異方性エッチング（垂直方向に選択的にエッチング
が進行するエッチング方法）技術が必要とされるように
なった。このような微細加工は、特に、半導体基板、ゲ
イト電極・配線等のシリコンを主成分とする材料の加工
において要求され、そのため、これらの材料の異方性エ
ッチング技術が重要であった。
各種のドライエッチング法が開発された。特に微細化に
よって、アスペクト比（縦と横の比率）が高くなるにつ
れ、異方性エッチング（垂直方向に選択的にエッチング
が進行するエッチング方法）技術が必要とされるように
なった。このような微細加工は、特に、半導体基板、ゲ
イト電極・配線等のシリコンを主成分とする材料の加工
において要求され、そのため、これらの材料の異方性エ
ッチング技術が重要であった。
【０００３】従来、このようなエッチングはＣＦ4 、Ｓ
Ｆ6 その他のフッ化物気体をプラズマによって電離させ
ることによって、フッ素活性種を発生させ、これとシリ
コンを反応させ、揮発性のフッ化珪素としてエッチング
する方法が一般的であった。しかしながら、このような
エッチング工程においては、エッチングガス中に含まれ
る炭素や硫黄がシリコンと化合して半導体素子に混入す
る危険性があり、また、長期間エッチングに使用したチ
ャンバー内壁にはテフロン状のポリマーが付着するとい
う問題点があった。
Ｆ6 その他のフッ化物気体をプラズマによって電離させ
ることによって、フッ素活性種を発生させ、これとシリ
コンを反応させ、揮発性のフッ化珪素としてエッチング
する方法が一般的であった。しかしながら、このような
エッチング工程においては、エッチングガス中に含まれ
る炭素や硫黄がシリコンと化合して半導体素子に混入す
る危険性があり、また、長期間エッチングに使用したチ
ャンバー内壁にはテフロン状のポリマーが付着するとい
う問題点があった。
【０００４】また、エッチングに際してプラズマを発生
させねばならず、それによる半導体素子へのプラズマダ
メージが素子信頼性を低下させるという問題もあった。
一方、シリコンを主成分とする材料のエッチングガスと
してはフッ化ハロゲン、すなわち、化学式ＸＦn （Ｘは
フッ素以外のハロゲン、ｎは整数）で示される物質（例
えば、ＣｌＦ、ＣｌＦ3 、ＢｒＦ、ＢｒＦ3 、ＩＦ、Ｉ
Ｆ3 等）が知られている。これらの材料は極めて強力な
フッ化作用を有するため、プラズマによって活性種を発
生させなくともエッチングできる（ガスエッチング）と
いう特徴があった。しかし、通常のガスエッチングにお
いては、通常のウェットエッチングと同様、エッチング
が横方向も縦方向も同様に進行し、垂直方向のみをエッ
チングして、異方性を付与することができなかった。
させねばならず、それによる半導体素子へのプラズマダ
メージが素子信頼性を低下させるという問題もあった。
一方、シリコンを主成分とする材料のエッチングガスと
してはフッ化ハロゲン、すなわち、化学式ＸＦn （Ｘは
フッ素以外のハロゲン、ｎは整数）で示される物質（例
えば、ＣｌＦ、ＣｌＦ3 、ＢｒＦ、ＢｒＦ3 、ＩＦ、Ｉ
Ｆ3 等）が知られている。これらの材料は極めて強力な
フッ化作用を有するため、プラズマによって活性種を発
生させなくともエッチングできる（ガスエッチング）と
いう特徴があった。しかし、通常のガスエッチングにお
いては、通常のウェットエッチングと同様、エッチング
が横方向も縦方向も同様に進行し、垂直方向のみをエッ
チングして、異方性を付与することができなかった。
【０００５】
【発明が解決しようとする課題】本発明はこのような諸
問題を解決せんとしてなされたものである。すなわち、
エッチングガスとしてフッ化ハロゲンを用い、実質的に
プラズマを用いないで（準）異方性エッチングをおこな
う方法を提供することを課題とする。この結果、炭素や
硫黄というようなシリコン半導体にとって好ましくない
異元素を素子中に混入させることがなくなる。また、エ
ッチングチャンバーのメンテナンスも容易となる。もち
ろん、半導体素子のプラズマダメージも減少し、信頼性
も向上させることが可能である。
問題を解決せんとしてなされたものである。すなわち、
エッチングガスとしてフッ化ハロゲンを用い、実質的に
プラズマを用いないで（準）異方性エッチングをおこな
う方法を提供することを課題とする。この結果、炭素や
硫黄というようなシリコン半導体にとって好ましくない
異元素を素子中に混入させることがなくなる。また、エ
ッチングチャンバーのメンテナンスも容易となる。もち
ろん、半導体素子のプラズマダメージも減少し、信頼性
も向上させることが可能である。
【０００６】
【課題を解決するための手段】本発明は、エッチングす
べき多結晶もしくは単結晶のシリコン被膜、シリコン基
板等に対して選択的に水素もしくはシリコンもしくはヘ
リウム、アルゴン等の希ガスのイオンを加速して照射
し、選択的に非晶質化せしめる。本発明人の研究によれ
ば、単結晶シリコンはフッ化ハライドによってもっとも
エッチングされにくく、以下、多結晶シリコン、非晶質
シリコンと続く。ＣｌＦ3 による多結晶シリコンのエッ
チングレートは、非晶質シリコンの約２倍である。
べき多結晶もしくは単結晶のシリコン被膜、シリコン基
板等に対して選択的に水素もしくはシリコンもしくはヘ
リウム、アルゴン等の希ガスのイオンを加速して照射
し、選択的に非晶質化せしめる。本発明人の研究によれ
ば、単結晶シリコンはフッ化ハライドによってもっとも
エッチングされにくく、以下、多結晶シリコン、非晶質
シリコンと続く。ＣｌＦ3 による多結晶シリコンのエッ
チングレートは、非晶質シリコンの約２倍である。
【０００７】本発明は、結晶状態によるエッチングレー
トの差に着目したものであり、すなわち、意図的に非晶
質シリコンを形成することにより、（準）異方性エッチ
ングが可能となる。図１にその原理を説明する。図１に
おいては、基板１上に堆積された結晶性シリコン被膜２
をエッチングする場合を示す。公知のフォトリソグラフ
ィー法により、フォトレジストのマスク３を形成し、エ
ッチングすべき部分の開孔部を形成する。（図１
（Ａ））
トの差に着目したものであり、すなわち、意図的に非晶
質シリコンを形成することにより、（準）異方性エッチ
ングが可能となる。図１にその原理を説明する。図１に
おいては、基板１上に堆積された結晶性シリコン被膜２
をエッチングする場合を示す。公知のフォトリソグラフ
ィー法により、フォトレジストのマスク３を形成し、エ
ッチングすべき部分の開孔部を形成する。（図１
（Ａ））
【０００８】次に、加速した水素イオンもしくはシリコ
ンイオンもしくはアルゴン、ヘリウム等の希ガスイオン
を照射し、開孔部４のシリコン領域に非晶質領域５を形
成する。非晶質化を効率的におこなうには、イオンとし
て質量の大きなシリコンやアルゴン、キセノン、クリプ
トンを用いることが有効でる。水素は軽いので、非晶質
化という点では劣るが、水素がフッ化ハロゲンとシリコ
ンとの反応を促進させるため、水素を１×１０21原子／
ｃｍ3 以上の高濃度に有せしめたシリコンは非常に選択
的にエッチングできる。また、シリコンの用途によって
はイオンに硼素のようなフッ化ハロゲンによって気体の
フッ化物を生成する材料を用いてもよい。（図１
（Ｂ））
ンイオンもしくはアルゴン、ヘリウム等の希ガスイオン
を照射し、開孔部４のシリコン領域に非晶質領域５を形
成する。非晶質化を効率的におこなうには、イオンとし
て質量の大きなシリコンやアルゴン、キセノン、クリプ
トンを用いることが有効でる。水素は軽いので、非晶質
化という点では劣るが、水素がフッ化ハロゲンとシリコ
ンとの反応を促進させるため、水素を１×１０21原子／
ｃｍ3 以上の高濃度に有せしめたシリコンは非常に選択
的にエッチングできる。また、シリコンの用途によって
はイオンに硼素のようなフッ化ハロゲンによって気体の
フッ化物を生成する材料を用いてもよい。（図１
（Ｂ））
【０００９】次に、基板をフッ化ハロゲンの雰囲気にお
くと、シリコン膜およびフォトレジストがエッチングさ
れる。フッ化ハロゲンの濃度、温度、流量等によってエ
ッチング速度が制御できる。図１（Ｃ）は、エッチング
途中のものを示したもので、フォトレジストの初期の表
面６（点線）はエッチングされて、７で示される部分ま
で後退する。また、開孔部４では、非晶質領域５が選択
的にエッチングされ。同時に非晶質領域の周囲の結晶性
シリコン膜もエッチングされるが、その程度は小さい。
このようにして、エッチング端面がほぼ垂直に切り立っ
た孔８が形成される（図１（Ｃ））
くと、シリコン膜およびフォトレジストがエッチングさ
れる。フッ化ハロゲンの濃度、温度、流量等によってエ
ッチング速度が制御できる。図１（Ｃ）は、エッチング
途中のものを示したもので、フォトレジストの初期の表
面６（点線）はエッチングされて、７で示される部分ま
で後退する。また、開孔部４では、非晶質領域５が選択
的にエッチングされ。同時に非晶質領域の周囲の結晶性
シリコン膜もエッチングされるが、その程度は小さい。
このようにして、エッチング端面がほぼ垂直に切り立っ
た孔８が形成される（図１（Ｃ））
【００１０】最終的に、エッチングが完了した状態は図
１（Ｄ）に示される。このように、本発明では側面への
エッチングを完全に抑制することができないので、準異
方性エッチングである。側面のエッチングを抑制するに
は非晶質シリコンのエッチング速度を結晶性シリコンの
ものよりも大幅に大きくすればよい。（図１（Ｄ）） もし、本発明を用いないで、単にフッ化ハロゲンによる
エッチングだけをおこなうのであれば、図１（Ｅ）に示
されるように、エッチング端面のなだらかな等方性エッ
チングとなる。（図１（Ｅ））
１（Ｄ）に示される。このように、本発明では側面への
エッチングを完全に抑制することができないので、準異
方性エッチングである。側面のエッチングを抑制するに
は非晶質シリコンのエッチング速度を結晶性シリコンの
ものよりも大幅に大きくすればよい。（図１（Ｄ）） もし、本発明を用いないで、単にフッ化ハロゲンによる
エッチングだけをおこなうのであれば、図１（Ｅ）に示
されるように、エッチング端面のなだらかな等方性エッ
チングとなる。（図１（Ｅ））
【００１１】図１の例では、フォトレジスト等のマスク
を用いて選択的にイオンを照射し、結晶性シリコン膜の
非晶質化を施したが、その他に、イオンの進入深さを制
御することによっても、選択的に非晶質領域を形成でき
る。その例を図２に示す。まず、基板１１上に結晶性シ
リコンの配線１２と、これを覆う結晶性シリコン被膜１
３を形成する。（図２（Ａ））
を用いて選択的にイオンを照射し、結晶性シリコン膜の
非晶質化を施したが、その他に、イオンの進入深さを制
御することによっても、選択的に非晶質領域を形成でき
る。その例を図２に示す。まず、基板１１上に結晶性シ
リコンの配線１２と、これを覆う結晶性シリコン被膜１
３を形成する。（図２（Ａ））
【００１２】そして、水素もしくはシリコンもしくは希
ガスイオンを照射し、結晶性シリコン膜等に非晶質化領
域１４を形成する。ただし、イオンの加速電圧によっ
て、その進入深さが制御でき、深い部分にはイオンが進
入できないため、結晶性が保たれる。この場合、シリコ
ン膜１３は底部まで非晶質化していることが望ましい。
また、シリコンの配線１２の上部も一部非晶質化されて
もよい。深さの制御に関しては、イオン半径の小さな水
素イオンを用いるよりもイオン半径の大きなシリコンや
アルゴン、クリプトン、キセノンのイオンを用いるほう
が好ましい。（図２（Ｂ））
ガスイオンを照射し、結晶性シリコン膜等に非晶質化領
域１４を形成する。ただし、イオンの加速電圧によっ
て、その進入深さが制御でき、深い部分にはイオンが進
入できないため、結晶性が保たれる。この場合、シリコ
ン膜１３は底部まで非晶質化していることが望ましい。
また、シリコンの配線１２の上部も一部非晶質化されて
もよい。深さの制御に関しては、イオン半径の小さな水
素イオンを用いるよりもイオン半径の大きなシリコンや
アルゴン、クリプトン、キセノンのイオンを用いるほう
が好ましい。（図２（Ｂ））
【００１３】その後、基板をフッ化ハロゲン雰囲気に置
き、シリコン膜等をエッチングする。すると、表面から
エッチングが開始されるが、やがて、非晶質化していな
い部分に達する。しかし、イオンによって非晶質化した
部分が優先的にエッチングされるため、図２（Ｃ）に示
すように、非晶質化していない部分がシリコン配線の側
面に三角形１７のような形状で残る。その他の非晶質化
した部分は図において１６で示される程度までエッチン
グされる。図において点線１６は当初のシリコン膜を示
す。（図２（Ｃ））
き、シリコン膜等をエッチングする。すると、表面から
エッチングが開始されるが、やがて、非晶質化していな
い部分に達する。しかし、イオンによって非晶質化した
部分が優先的にエッチングされるため、図２（Ｃ）に示
すように、非晶質化していない部分がシリコン配線の側
面に三角形１７のような形状で残る。その他の非晶質化
した部分は図において１６で示される程度までエッチン
グされる。図において点線１６は当初のシリコン膜を示
す。（図２（Ｃ））
【００１４】最終的にエッチングが完了した状態は図２
（Ｄ）に示される。シリコン配線１２’（当初のシリコ
ン配線の上部がエッチングされる）の側面にシリコン膜
によって概略三角形状の側壁１８を形成することができ
る。実施例でも示すが、このような側壁は半導体素子を
形成する際に有益である。（図２（Ｄ））
（Ｄ）に示される。シリコン配線１２’（当初のシリコ
ン配線の上部がエッチングされる）の側面にシリコン膜
によって概略三角形状の側壁１８を形成することができ
る。実施例でも示すが、このような側壁は半導体素子を
形成する際に有益である。（図２（Ｄ））
【００１５】
【実施例】本発明を用いて、新しい電界効果トランジス
タを作製する例を図４を用いて説明する。半導体集積回
路のデザインルールが縮小するにしたがって、電界効果
トランジスタにおいては、ドレイン−チャネル間の電界
強度の急峻さにより、ホットキャリヤ注入現象が生じる
ようになった。このようなデザインルールの縮小（すな
わち、チャネルが短くなること）による特性の劣化を一
般に短チャネル効果という。このような短チャネル効果
を抑制する方法として、図３に示すような低濃度不純物
領域（低濃度ドレイン、ＬＤＤ）３０６、３０７を有す
るＭＩＳ型電界効果トランジスタが開発された。
タを作製する例を図４を用いて説明する。半導体集積回
路のデザインルールが縮小するにしたがって、電界効果
トランジスタにおいては、ドレイン−チャネル間の電界
強度の急峻さにより、ホットキャリヤ注入現象が生じる
ようになった。このようなデザインルールの縮小（すな
わち、チャネルが短くなること）による特性の劣化を一
般に短チャネル効果という。このような短チャネル効果
を抑制する方法として、図３に示すような低濃度不純物
領域（低濃度ドレイン、ＬＤＤ）３０６、３０７を有す
るＭＩＳ型電界効果トランジスタが開発された。
【００１６】この種のデバイスではソース３０４とチャ
ネル形成領域、あるいはドレイン３０５とチャネル形成
領域の間に、ソース／ドレインより低濃度のＬＤＤ３０
６、３０７が設けられたために、電界を緩和する効果が
生じ、ホットキャリヤの発生を抑制することができた。
図３に示すようなＬＤＤはまず、ゲイト電極３０１を形
成した後に、ドーピングをおこない、低濃度不純物領域
を形成し、その後、酸化珪素等の材料によってサイドウ
ォール３０２を形成し、これをマスクとして自己整合的
にドーピングをおこなって、ソース／ドレインを形成す
る方法が採用された。
ネル形成領域、あるいはドレイン３０５とチャネル形成
領域の間に、ソース／ドレインより低濃度のＬＤＤ３０
６、３０７が設けられたために、電界を緩和する効果が
生じ、ホットキャリヤの発生を抑制することができた。
図３に示すようなＬＤＤはまず、ゲイト電極３０１を形
成した後に、ドーピングをおこない、低濃度不純物領域
を形成し、その後、酸化珪素等の材料によってサイドウ
ォール３０２を形成し、これをマスクとして自己整合的
にドーピングをおこなって、ソース／ドレインを形成す
る方法が採用された。
【００１７】そのため、ＬＤＤ上にはゲイト電極が存在
せず、さらなる短チャネル化によっては、ＬＤＤ上のゲ
イト絶縁膜にホットキャリヤがトラップされる現象が生
じた。そして、このようなホットキャリヤ、特にホット
エレクトロンのトラップによって、ＬＤＤの導電型が反
転してしまい、しきい値の変動や、サブスレシュホール
ド係数の増加、パンチスルー耐圧の低下という短チャネ
ル効果が避けられなくなった。
せず、さらなる短チャネル化によっては、ＬＤＤ上のゲ
イト絶縁膜にホットキャリヤがトラップされる現象が生
じた。そして、このようなホットキャリヤ、特にホット
エレクトロンのトラップによって、ＬＤＤの導電型が反
転してしまい、しきい値の変動や、サブスレシュホール
ド係数の増加、パンチスルー耐圧の低下という短チャネ
ル効果が避けられなくなった。
【００１８】このような問題点を解決すべく、ＬＤＤ上
をもゲイト電極で覆った、オーバーラップＬＤＤ構造
（ＧＯＬＤ）構造が提唱された。この構造を採用すれ
ば、上記のようなＬＤＤ上のゲイト絶縁膜にホットキャ
リヤがトラップされたことによる特性の劣化は避けるこ
とができる。しかしながら、ＧＯＬＤを作製することは
容易ではなかった。これまでに報告されているＧＯＬＤ
構造のＭＩＳ型電界効果トランジスタとしては、ＩＴ−
ＬＤＤ構造（Ｔ．Ｙ．Ｈｕａｎｇ：ＩＥＤＭ Ｔｅｃ
ｈ．Ｄｉｇｅｓｔ ７４２（１９８６））がある。その
作製方法の概略を図５に示す。
をもゲイト電極で覆った、オーバーラップＬＤＤ構造
（ＧＯＬＤ）構造が提唱された。この構造を採用すれ
ば、上記のようなＬＤＤ上のゲイト絶縁膜にホットキャ
リヤがトラップされたことによる特性の劣化は避けるこ
とができる。しかしながら、ＧＯＬＤを作製することは
容易ではなかった。これまでに報告されているＧＯＬＤ
構造のＭＩＳ型電界効果トランジスタとしては、ＩＴ−
ＬＤＤ構造（Ｔ．Ｙ．Ｈｕａｎｇ：ＩＥＤＭ Ｔｅｃ
ｈ．Ｄｉｇｅｓｔ ７４２（１９８６））がある。その
作製方法の概略を図５に示す。
【００１９】まず、半導体基板５０１上にフィールド絶
縁物５０２とゲイト絶縁膜５０３を形成した後、多結晶
シリコン等の導電性被膜５０４を成膜する。（図５
（Ａ）） そして、導電性被膜５０４を適度にエッチングし、ゲイ
ト電極５０６を形成する。このとき注意しなければなら
ないのは、導電性被膜５０４を全てエッチングしてしま
うのではなく、適当な厚さ（１００〜１０００Å）だ
け、残して薄い導電性被膜５０７とすることである。こ
のため、このエッチング工程は極めて難しい。（点線で
示される５０５は元の導電性被膜である。）
縁物５０２とゲイト絶縁膜５０３を形成した後、多結晶
シリコン等の導電性被膜５０４を成膜する。（図５
（Ａ）） そして、導電性被膜５０４を適度にエッチングし、ゲイ
ト電極５０６を形成する。このとき注意しなければなら
ないのは、導電性被膜５０４を全てエッチングしてしま
うのではなく、適当な厚さ（１００〜１０００Å）だ
け、残して薄い導電性被膜５０７とすることである。こ
のため、このエッチング工程は極めて難しい。（点線で
示される５０５は元の導電性被膜である。）
【００２０】このようにして、薄い導電性被膜５０７と
ゲイト絶縁膜５０３を通して、スルードーピングによ
り、ＬＤＤ５０８、５０９を形成する。この際に、導電
性被膜が厚いと十分にスルードピングできない。また、
基板間、バッチ間で導電性被膜の厚さが異なると、ドー
ズ量がバラツクこととなる。（図５（Ｂ）） その後、全面に酸化珪素等の材料で被膜５１０を成膜す
る。（図５（Ｃ）） そして、従来のＬＤＤ構造を作製する場合と同様に被膜
５１０を異方性エッチング法によりエッチングすること
により、サイドウォール５１２を形成する。このエッチ
ング工程では薄い導電性被膜５０７もエッチングする。
そして、このようにして形成したサイドウォールをマス
クとして、自己整合的にドーピングをおこない、ソース
５１３、ドレイン５１４を形成する。（図５（Ｄ））
ゲイト絶縁膜５０３を通して、スルードーピングによ
り、ＬＤＤ５０８、５０９を形成する。この際に、導電
性被膜が厚いと十分にスルードピングできない。また、
基板間、バッチ間で導電性被膜の厚さが異なると、ドー
ズ量がバラツクこととなる。（図５（Ｂ）） その後、全面に酸化珪素等の材料で被膜５１０を成膜す
る。（図５（Ｃ）） そして、従来のＬＤＤ構造を作製する場合と同様に被膜
５１０を異方性エッチング法によりエッチングすること
により、サイドウォール５１２を形成する。このエッチ
ング工程では薄い導電性被膜５０７もエッチングする。
そして、このようにして形成したサイドウォールをマス
クとして、自己整合的にドーピングをおこない、ソース
５１３、ドレイン５１４を形成する。（図５（Ｄ））
【００２１】その後、層間絶縁物５１５、ソース電極・
配線５１６、ドレイン電極・配線５１７を形成してＭＩ
Ｓ型電界効果トランジスタが完成する。（図５（Ｅ）） 図から明らかなように、ゲイト電極の部分が逆Ｔ字（Ｉ
ｎｖｅｒｓｅ−Ｔ）であるので、ＩＴ−ＬＤＤと呼ばれ
る。そして、ゲイト電極の薄い部分がＬＤＤ上に存在す
るため、ＬＤＤ表面のキャリヤ密度もゲイト電極によっ
てある程度制御できる。その結果、ＬＤＤの不純物濃度
をより小さくしてもＬＤＤの直列抵抗によって相互コン
ダクタンスが減少したり、ＬＤＤ上の絶縁膜中に注入さ
れたホットキャリヤによってデバイス特性が変動するこ
とが少なくなる。
配線５１６、ドレイン電極・配線５１７を形成してＭＩ
Ｓ型電界効果トランジスタが完成する。（図５（Ｅ）） 図から明らかなように、ゲイト電極の部分が逆Ｔ字（Ｉ
ｎｖｅｒｓｅ−Ｔ）であるので、ＩＴ−ＬＤＤと呼ばれ
る。そして、ゲイト電極の薄い部分がＬＤＤ上に存在す
るため、ＬＤＤ表面のキャリヤ密度もゲイト電極によっ
てある程度制御できる。その結果、ＬＤＤの不純物濃度
をより小さくしてもＬＤＤの直列抵抗によって相互コン
ダクタンスが減少したり、ＬＤＤ上の絶縁膜中に注入さ
れたホットキャリヤによってデバイス特性が変動するこ
とが少なくなる。
【００２２】これらの利点はＩＴ−ＬＤＤ構造に固有の
ものではなく、全てのＧＯＬＤ構造に共通することであ
る。そして、ＬＤＤの不純物濃度を低くできるので電界
緩和効果も大きく、また、ＬＤＤの浅くできるので、短
チャネル効果やパンチスルーも抑制できる。
ものではなく、全てのＧＯＬＤ構造に共通することであ
る。そして、ＬＤＤの不純物濃度を低くできるので電界
緩和効果も大きく、また、ＬＤＤの浅くできるので、短
チャネル効果やパンチスルーも抑制できる。
【００２３】しかしながら、ＧＯＬＤの作製方法として
は、ＩＴ−ＬＤＤ構造以外には効果的な方法がなかっ
た。従来のＬＤＤ構造において、単にサイドウォールを
シリコンを主成分とする導電性被膜で構成することは実
用的でなかった。それは、サイドウォールを形成する際
のエッチングが、酸化珪素を主成分とするゲイト絶縁膜
でストップさせることが難しく、基板を大きくエッチン
グする可能性があったためである。これは、従来のドラ
イエッチングプロセスでは、シリコンをエッチングする
際の酸化珪素との選択比が十分に大きくないことと、ゲ
イト電極（＝サイドウォール）の厚さに比較してゲイト
絶縁膜の厚さが１／１０程度と小さかったためである。
は、ＩＴ−ＬＤＤ構造以外には効果的な方法がなかっ
た。従来のＬＤＤ構造において、単にサイドウォールを
シリコンを主成分とする導電性被膜で構成することは実
用的でなかった。それは、サイドウォールを形成する際
のエッチングが、酸化珪素を主成分とするゲイト絶縁膜
でストップさせることが難しく、基板を大きくエッチン
グする可能性があったためである。これは、従来のドラ
イエッチングプロセスでは、シリコンをエッチングする
際の酸化珪素との選択比が十分に大きくないことと、ゲ
イト電極（＝サイドウォール）の厚さに比較してゲイト
絶縁膜の厚さが１／１０程度と小さかったためである。
【００２４】そして、ＩＴ−ＬＤＤ構造は上記のような
利点を多く有するものの、その作製方法が極めて難しい
という問題があった。特に図５（Ｂ）の導電性被膜のエ
ッチングの制御が極めて難しかった。もし、基板間、基
板内で薄い導電性被膜５０７の厚さにバラツキがある
と、ソース／ドレインの不純物濃度が変動してしまい、
よって、トランジスタの特性がバラつくこととなる。
利点を多く有するものの、その作製方法が極めて難しい
という問題があった。特に図５（Ｂ）の導電性被膜のエ
ッチングの制御が極めて難しかった。もし、基板間、基
板内で薄い導電性被膜５０７の厚さにバラツキがある
と、ソース／ドレインの不純物濃度が変動してしまい、
よって、トランジスタの特性がバラつくこととなる。
【００２５】本発明を用いれば、極めて簡単に、サイド
ウォールをシリコンを主成分とする（純度９５％以上の
シリコンよりなる）材料とすることが可能となる。すな
わち、サイドウォールをゲイト電極の一部とすることに
より、ＧＯＬＤ構造を得ることができる。このような構
造を得るために、シリコンを主成分とする材料よりなる
導電性被膜をゲイト電極の中央部となる部分を覆って成
膜したのち、本発明を実施することによって、異方性エ
ッチングをおこなえばよい。
ウォールをシリコンを主成分とする（純度９５％以上の
シリコンよりなる）材料とすることが可能となる。すな
わち、サイドウォールをゲイト電極の一部とすることに
より、ＧＯＬＤ構造を得ることができる。このような構
造を得るために、シリコンを主成分とする材料よりなる
導電性被膜をゲイト電極の中央部となる部分を覆って成
膜したのち、本発明を実施することによって、異方性エ
ッチングをおこなえばよい。
【００２６】なお、本発明ではサイドウォールの形成の
ためのエッチングにおいて、サイドウォール材料とゲイ
ト絶縁膜材料とのエッチングの選択比を十分に大きくす
ることも可能となる。これはフッ化ハライドが酸化珪素
をほとんどエッチングしないという特性を有しているた
めである。その結果、半導体基板のオーバーエッチング
が回避できるのみか、ゲイト絶縁膜のオーバーエッチン
グも無くなる。
ためのエッチングにおいて、サイドウォール材料とゲイ
ト絶縁膜材料とのエッチングの選択比を十分に大きくす
ることも可能となる。これはフッ化ハライドが酸化珪素
をほとんどエッチングしないという特性を有しているた
めである。その結果、半導体基板のオーバーエッチング
が回避できるのみか、ゲイト絶縁膜のオーバーエッチン
グも無くなる。
【００２７】以下、本実施例では、従来のＬＤＤ構造に
おいてゲイト電極に相当する部分（図３の３０１）はゲ
イト電極であるが、それはゲイト電極の全てではないと
いう意味で、ゲイト電極の中央部と称する。また、従来
のＬＤＤ構造のサイドウォールに相当する部分（図３の
３０２）もシリコンを主成分とする材料によって構成さ
れた導電性材料で、同時にゲイト電極の一部であるの
で、サイドウォールという呼び名以外にゲイト電極の側
部とも称することとする。
おいてゲイト電極に相当する部分（図３の３０１）はゲ
イト電極であるが、それはゲイト電極の全てではないと
いう意味で、ゲイト電極の中央部と称する。また、従来
のＬＤＤ構造のサイドウォールに相当する部分（図３の
３０２）もシリコンを主成分とする材料によって構成さ
れた導電性材料で、同時にゲイト電極の一部であるの
で、サイドウォールという呼び名以外にゲイト電極の側
部とも称することとする。
【００２８】図４に本実施例を示す。まず、シリコン基
板４０１上に公知のＬＯＣＯＳ形成法によって、厚さ３
０００Å〜１μｍのフィールド絶縁物４０２を形成し
た。また、ゲイト絶縁膜として、厚さ１００〜５００Å
の酸化珪素膜４０３を熱酸化法によって形成した。さら
に、熱ＣＶＤ法によって燐をドーピングして導電率を高
めた多結晶シリコン膜（厚さ２０００〜５０００Å）を
堆積し、これをエッチングしてゲイト電極の中央部４０
４を形成した。そして、ゲイト電極の中央部４０４をマ
スクとして自己整合的に燐のイオン注入をおこない、低
濃度のＮ型不純物領域（＝ＬＤＤ）４０５、４０６を形
成した。ＬＤＤの燐の濃度は１×１０16〜１×１０17原
子／ｃｍ3 、深さは３００〜１０００Åとすると好まし
かった。（図４（Ａ））
板４０１上に公知のＬＯＣＯＳ形成法によって、厚さ３
０００Å〜１μｍのフィールド絶縁物４０２を形成し
た。また、ゲイト絶縁膜として、厚さ１００〜５００Å
の酸化珪素膜４０３を熱酸化法によって形成した。さら
に、熱ＣＶＤ法によって燐をドーピングして導電率を高
めた多結晶シリコン膜（厚さ２０００〜５０００Å）を
堆積し、これをエッチングしてゲイト電極の中央部４０
４を形成した。そして、ゲイト電極の中央部４０４をマ
スクとして自己整合的に燐のイオン注入をおこない、低
濃度のＮ型不純物領域（＝ＬＤＤ）４０５、４０６を形
成した。ＬＤＤの燐の濃度は１×１０16〜１×１０17原
子／ｃｍ3 、深さは３００〜１０００Åとすると好まし
かった。（図４（Ａ））
【００２９】そして、熱ＣＶＤ法によって燐をドーピン
グして導電率を高めた多結晶シリコン膜（厚さ２０００
Å〜１μｍ）４０７を成膜した。なお、シリコン膜４０
７の結晶性は、フッ化ハロゲンによるエッチング選択
比、ひいては本発明の（準）異方性エッチングのアスペ
クト比を高めるうえで重要であるが、非晶質シリコンに
ニッケル等の元素を微量添加して熱アニールすることに
より結晶化せしめた結晶性シリコンは極めて結晶性が良
かった。ニッケル等を添加して結晶化する技術につい
て、特開平６−２４４１０３、同６−２４４２０５、同
６−２９６０２０、同６−２９６０２３他に示されてい
る。（図４（Ｂ））
グして導電率を高めた多結晶シリコン膜（厚さ２０００
Å〜１μｍ）４０７を成膜した。なお、シリコン膜４０
７の結晶性は、フッ化ハロゲンによるエッチング選択
比、ひいては本発明の（準）異方性エッチングのアスペ
クト比を高めるうえで重要であるが、非晶質シリコンに
ニッケル等の元素を微量添加して熱アニールすることに
より結晶化せしめた結晶性シリコンは極めて結晶性が良
かった。ニッケル等を添加して結晶化する技術につい
て、特開平６−２４４１０３、同６−２４４２０５、同
６−２９６０２０、同６−２９６０２３他に示されてい
る。（図４（Ｂ））
【００３０】その後、ＣｌＦ3 による異方性エッチング
をおこなった。本実施例は図２に示された原理を用いて
おこなった。まず、イオン注入法により、１×１０14〜
５×１０15原子／ｃｍ2 のドーズ量のシリコンイオンを
注入した。加速電圧は５０〜２００ｋＶが好ましかっ
た。この結果、多結晶シリコン膜４０７のうち、ゲイト
電極４０４の側面の部分以外が非晶質化した。次に、基
板を石英チャンバー中に置き、窒素とＣｌＦ3 を導入し
た。ＣｌＦ3の流量は５００ｓｃｃｍ、窒素の流量は５
００ｓｃｃｍとし、チャンバー内の圧力は１〜５ｔｏｒ
ｒとした。
をおこなった。本実施例は図２に示された原理を用いて
おこなった。まず、イオン注入法により、１×１０14〜
５×１０15原子／ｃｍ2 のドーズ量のシリコンイオンを
注入した。加速電圧は５０〜２００ｋＶが好ましかっ
た。この結果、多結晶シリコン膜４０７のうち、ゲイト
電極４０４の側面の部分以外が非晶質化した。次に、基
板を石英チャンバー中に置き、窒素とＣｌＦ3 を導入し
た。ＣｌＦ3の流量は５００ｓｃｃｍ、窒素の流量は５
００ｓｃｃｍとし、チャンバー内の圧力は１〜５ｔｏｒ
ｒとした。
【００３１】この結果、シリコン膜４０７は、ゲイト電
極の中央部４０４の側面の非晶質化しなかった部分を除
いてエッチングされ（図の点線４０８は元の多結晶シリ
コン膜を示す）、ゲイト電極の中央部の側面にゲイト電
極の側部（サイドウォール）４０９が形成された。本実
施例の条件では、非晶質シリコンのエッチング速度は多
結晶シリコンの約２倍の準異方性エッチングであったの
で、ゲイト電極の側部４０９の形状は完全な異方性エッ
チングの場合に比較して、やや幅が狭くなった。（図４
（Ｃ））
極の中央部４０４の側面の非晶質化しなかった部分を除
いてエッチングされ（図の点線４０８は元の多結晶シリ
コン膜を示す）、ゲイト電極の中央部の側面にゲイト電
極の側部（サイドウォール）４０９が形成された。本実
施例の条件では、非晶質シリコンのエッチング速度は多
結晶シリコンの約２倍の準異方性エッチングであったの
で、ゲイト電極の側部４０９の形状は完全な異方性エッ
チングの場合に比較して、やや幅が狭くなった。（図４
（Ｃ））
【００３２】その後、砒素のイオン注入によって、ゲイ
ト電極をマスクとして自己整合的にドーピングをおこな
い、ソース４１０、ドレイン４１１を作製した。砒素の
濃度は１×１０19〜５×１０20原子／ｃｍ3 とした。そ
して、熱アニール処理により、ＬＤＤおよびソース／ド
レインの再結晶化をおこなった。（図４（Ｄ）） その後、熱ＣＶＤ法によって、層間絶縁物として、厚さ
３０００Å〜１μｍの酸化珪素膜４１２を堆積した。そ
して、これにコンタクトホールを形成し、ソース電極４
１３、ドレイン電極４１４を形成した。このようにし
て、ＧＯＬＤ型トランジスタを作製することができた。
（図４（Ｅ））
ト電極をマスクとして自己整合的にドーピングをおこな
い、ソース４１０、ドレイン４１１を作製した。砒素の
濃度は１×１０19〜５×１０20原子／ｃｍ3 とした。そ
して、熱アニール処理により、ＬＤＤおよびソース／ド
レインの再結晶化をおこなった。（図４（Ｄ）） その後、熱ＣＶＤ法によって、層間絶縁物として、厚さ
３０００Å〜１μｍの酸化珪素膜４１２を堆積した。そ
して、これにコンタクトホールを形成し、ソース電極４
１３、ドレイン電極４１４を形成した。このようにし
て、ＧＯＬＤ型トランジスタを作製することができた。
（図４（Ｅ））
【００３３】
【発明の効果】本発明によって、半導体集積回路におい
て重要なシリコン基板のエッチング、あるいは多結晶シ
リコン配線のエッチングをおこなうことができる。しか
も、本発明のエッチングにおいては、炭素や硫黄が副産
することがないので、半導体素子の特性に悪影響を及ぼ
すことがない。また、長期間にわたってエッチングをお
こなっても、チャンバーの内壁にポリマー等が付着する
ことはなく、メンテナンスが容易である。
て重要なシリコン基板のエッチング、あるいは多結晶シ
リコン配線のエッチングをおこなうことができる。しか
も、本発明のエッチングにおいては、炭素や硫黄が副産
することがないので、半導体素子の特性に悪影響を及ぼ
すことがない。また、長期間にわたってエッチングをお
こなっても、チャンバーの内壁にポリマー等が付着する
ことはなく、メンテナンスが容易である。
【００３４】しかも、本発明のエッチングはプラズマを
用いることがないので、半導体素子の信頼性を高めるこ
とができる。特に本発明の対象とする、半導体基板、ゲ
イト電極・配線等において、プラズマのダメージがない
ことは有利である。実施例では、ＧＯＬＤ構造の電界効
果トランジスタを作製する例について記述したが、その
他の場合においても本発明は効果的である。また、半導
体基板上の素子以外に、絶縁基板上に形成されるＴＦＴ
に本発明を適用しても同様な効果が得られることは言う
までもない。このように本発明は工業上、有益な発明で
ある。
用いることがないので、半導体素子の信頼性を高めるこ
とができる。特に本発明の対象とする、半導体基板、ゲ
イト電極・配線等において、プラズマのダメージがない
ことは有利である。実施例では、ＧＯＬＤ構造の電界効
果トランジスタを作製する例について記述したが、その
他の場合においても本発明は効果的である。また、半導
体基板上の素子以外に、絶縁基板上に形成されるＴＦＴ
に本発明を適用しても同様な効果が得られることは言う
までもない。このように本発明は工業上、有益な発明で
ある。
【図１】 本発明のエッチングメカニズムを説明する。
【図２】 本発明のエッチングメカニズムを説明する。
【図３】 従来法によるＬＤＤ構造のトランジスタを示
す。
す。
【図４】 実施例によるＧＯＬＤ型トランジスタの作製
方法を示す。
方法を示す。
【図５】 従来法によるＩＴ−ＬＤＤ型トランジスタの
作製方法を示す。
作製方法を示す。
１ 基板
２ 結晶性シリコン膜
３、３’ フォトレジストのマスク
４ 開孔部
５ 非晶質化した部分
６ 元のフォトレジスト
７ エッチングされたフォトレジスト
８ 本発明によるエッチング部分
９ 従来法（等方性エッチング）によるエッチ
ング部分 １１ 基板 １２ 結晶性シリコンの配線 １３ 結晶性シリコン膜 １４ 非晶質化した部分 １５ 元の結晶性シリコン膜 １６ エッチングされたシリコン膜 １７、１８ 側壁
ング部分 １１ 基板 １２ 結晶性シリコンの配線 １３ 結晶性シリコン膜 １４ 非晶質化した部分 １５ 元の結晶性シリコン膜 １６ エッチングされたシリコン膜 １７、１８ 側壁
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−210876（ＪＰ，Ａ)
特開 昭59−2346（ＪＰ，Ａ)
特開 平１−92385（ＪＰ，Ａ)
特開 平２−191326（ＪＰ，Ａ)
特開 昭60−70728（ＪＰ，Ａ)
特開 昭60−154566（ＪＰ，Ａ)
特開 平６−333825（ＪＰ，Ａ)
特表 昭57−500399（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3065
H01L 21/336
H01L 29/78
Claims (4)
- 【請求項１】 結晶性シリコンを主成分とする膜を形成
する工程と、 前記結晶性シリコンを主成分とする膜に水素イオンを添
加して非晶質な部分を選択的に形成する工程と、 前記非晶質な部分をフッ化ハロゲンガスによってエッチ
ング処理する工程と、を有する半導体装置の作製方法で
あって、 前記結晶性シリコンを主成分とする膜に水素イオンを添
加して非晶質な部分を選択的に形成する工程は、前記結
晶性シリコンを主成分とする膜に１×１０21原子／ｃｍ
3以上の加速した水素イオンを照射して前記エッチング
処理のエッチング選択比を向上させるものであり、 前記エッチング処理は、プラズマを用いないで行われる
ことを特徴とする半導体装置の作製方法。 - 【請求項２】 第１の結晶性シリコンを主成分とする膜
からなる配線を形成する工程と、 前記配線を覆って、第２の結晶性シリコンを主成分とす
る膜を形成する工程と、 前記第２の結晶性シリコンを主成分とする膜に水素イオ
ンを添加して非晶質な部分を選択的に形成する工程と、 前記非晶質な部分をフッ化ハロゲンガスによってエッチ
ング処理し、前記配線の側部に接して結晶性のシリコン
を主成分とする材料からなるサイドウォールを形成する
工程と、を有する半導体装置の作製方法であって、 前記結晶性シリコンを主成分とする膜に水素イオンを添
加して非晶質な部分を選択的に形成する工程は、前記結
晶性シリコンを主成分とする膜に１×１０21原子／ｃｍ
3以上の加速した水素イオンを照射して前記エッチング
処理のエッチング選択比を向上させるものであり、 前記エッチング処理は、プラズマを用いないで行われる
ことを特徴とする半導体装置の作製方法。 - 【請求項３】 請求項１又は２において、 前記エッチング処理は、添加する前記イオンの加速電圧
を調整して前記結晶性シリコンを主成分とする膜への浸
入深さを制御する工程を有することを特徴とする半導体
装置の作製方法。 - 【請求項４】 請求項１から３のいずれか一項におい
て、 前記フッ化ハロゲンは、ＣｌＦ、ＣｌＦ3、ＢｒＦ、Ｂ
ｒＦ3、ＩＦまたはＩＦ3であることを特徴とする半導体
装置の作製方法。
Priority Applications (2)
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|---|---|---|---|
| JP33207094A JP3454951B2 (ja) | 1994-12-12 | 1994-12-12 | 半導体装置の作製方法 |
| US08/566,175 US5641380A (en) | 1994-12-12 | 1995-12-01 | Method for fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33207094A JP3454951B2 (ja) | 1994-12-12 | 1994-12-12 | 半導体装置の作製方法 |
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|---|---|
| JPH08167598A JPH08167598A (ja) | 1996-06-25 |
| JP3454951B2 true JP3454951B2 (ja) | 2003-10-06 |
Family
ID=18250815
Family Applications (1)
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|---|---|---|---|
| JP33207094A Expired - Fee Related JP3454951B2 (ja) | 1994-12-12 | 1994-12-12 | 半導体装置の作製方法 |
Country Status (2)
| Country | Link |
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| US6979632B1 (en) * | 1995-07-13 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Fabrication method for thin-film semiconductor |
| US5759920A (en) * | 1996-11-15 | 1998-06-02 | International Business Machines Corporation | Process for making doped polysilicon layers on sidewalls |
| US6030898A (en) * | 1997-12-19 | 2000-02-29 | Advanced Micro Devices, Inc. | Advanced etching method for VLSI fabrication |
| EP1043769A1 (en) * | 1999-04-07 | 2000-10-11 | STMicroelectronics S.r.l. | Process for manufacturing a semiconductor material wafer comprising single-crystal regions separated by insulating material regions, in particular for manufacturing intergrated power devices, and wafer thus obtained |
| GB0013473D0 (en) * | 2000-06-03 | 2000-07-26 | Univ Liverpool | A method of electronic component fabrication and an electronic component |
| US6482688B2 (en) * | 2001-03-30 | 2002-11-19 | Texas Instruments Incorporated | Utilizing amorphorization of polycrystalline structures to achieve T-shaped MOSFET gate |
| US6743700B2 (en) * | 2001-06-01 | 2004-06-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor film, semiconductor device and method of their production |
| US7199027B2 (en) * | 2001-07-10 | 2007-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor film by plasma CVD using a noble gas and nitrogen |
| JP5072157B2 (ja) * | 2001-09-27 | 2012-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6451701B1 (en) * | 2001-11-14 | 2002-09-17 | Taiwan Semiconductor Manufacturing Company | Method for making low-resistance silicide contacts between closely spaced electrically conducting lines for field effect transistors |
| DE10229037A1 (de) * | 2002-06-28 | 2004-01-29 | Robert Bosch Gmbh | Vorrichtung und Verfahren zur Erzeugung von Chlortrifluorid und Anlage zur Ätzung von Halbleitersubstraten mit dieser Vorrichtung |
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| US9136134B2 (en) | 2012-02-22 | 2015-09-15 | Soitec | Methods of providing thin layers of crystalline semiconductor material, and related structures and devices |
| FR2995135B1 (fr) * | 2012-09-05 | 2015-12-04 | Commissariat Energie Atomique | Procede de realisation de transistors fet |
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| US11139402B2 (en) | 2018-05-14 | 2021-10-05 | Synopsys, Inc. | Crystal orientation engineering to achieve consistent nanowire shapes |
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| US4601778A (en) * | 1985-02-25 | 1986-07-22 | Motorola, Inc. | Maskless etching of polysilicon |
| US4897150A (en) * | 1988-06-29 | 1990-01-30 | Lasa Industries, Inc. | Method of direct write desposition of a conductor on a semiconductor |
| US4960675A (en) * | 1988-08-08 | 1990-10-02 | Midwest Research Institute | Hydrogen ion microlithography |
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| US5275851A (en) * | 1993-03-03 | 1994-01-04 | The Penn State Research Foundation | Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates |
-
1994
- 1994-12-12 JP JP33207094A patent/JP3454951B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-01 US US08/566,175 patent/US5641380A/en not_active Expired - Lifetime
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