JP2002299613A - 縦型電界効果トランジスタ及び半導体装置の製造方法 - Google Patents
縦型電界効果トランジスタ及び半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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-
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Abstract
(57)【要約】
【課題】電気的特性が優れたゲート絶縁膜を具備する半
導体装置及びその製造方法を提供することを目的とす
る。 【解決手段】半導体基板１０と、半導体基板１０上に形
成された突出部１３と、突出部１３の側面に形成され、
ハロゲン元素を含有するゲート絶縁膜１２と、ゲート絶
縁膜１２上に形成されたゲート電極１５とを具備するこ
とを特徴とする半導体装置。
導体装置及びその製造方法を提供することを目的とす
る。 【解決手段】半導体基板１０と、半導体基板１０上に形
成された突出部１３と、突出部１３の側面に形成され、
ハロゲン元素を含有するゲート絶縁膜１２と、ゲート絶
縁膜１２上に形成されたゲート電極１５とを具備するこ
とを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型電界効果トラ
ンジスタ及び半導体装置の製造方法に関する。
ンジスタ及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】集積回路（ＬＳＩ）に用いられるトラン
ジスタ素子の微細化はスケーリング則にしたがって進め
られてきた。これはゲート絶縁膜の厚さ及びゲート長等
のＭＯＳデバイスの各部分を、割合を維持しながら縮小
することで素子の特性を正常に保ち、また性能を上げる
ためである。しかしながら、このようなスケーリング則
にしたがった微細化では、素子長が０．１μｍ以下にな
ると、ゲート絶縁膜が薄くなりすぎるため、信頼性が低
くなるという問題がある。また、ゲート長が短くなると
トランジスタ素子のチャネル内の不純物制御が難しくな
り、トランジスタ素子の特性を均一にして集積化するこ
とが極めて困難になるという問題がある。
ジスタ素子の微細化はスケーリング則にしたがって進め
られてきた。これはゲート絶縁膜の厚さ及びゲート長等
のＭＯＳデバイスの各部分を、割合を維持しながら縮小
することで素子の特性を正常に保ち、また性能を上げる
ためである。しかしながら、このようなスケーリング則
にしたがった微細化では、素子長が０．１μｍ以下にな
ると、ゲート絶縁膜が薄くなりすぎるため、信頼性が低
くなるという問題がある。また、ゲート長が短くなると
トランジスタ素子のチャネル内の不純物制御が難しくな
り、トランジスタ素子の特性を均一にして集積化するこ
とが極めて困難になるという問題がある。
【０００３】このような問題を解決するために、シリコ
ン基板表面に形成した突出部の側面をチャネルとして用
いるＭＯＳトランジスタが提案されている（例えば、S.
H.Oh et al., “50 nm Vertical Replacement-Gate (V
RG) pMOSFETs," IEDM Tech.Dig. (2000), pp. 65-6
8）。
ン基板表面に形成した突出部の側面をチャネルとして用
いるＭＯＳトランジスタが提案されている（例えば、S.
H.Oh et al., “50 nm Vertical Replacement-Gate (V
RG) pMOSFETs," IEDM Tech.Dig. (2000), pp. 65-6
8）。
【０００４】このＭＯＳトランジスタは、突出部の左右
両側の側面或いは突出部の周囲全面の側面をチャネルと
して用いることによってトランジスタの駆動力を高める
ことができるために、微細化した場合においても良好な
素子性能が得られる構造として期待されている。
両側の側面或いは突出部の周囲全面の側面をチャネルと
して用いることによってトランジスタの駆動力を高める
ことができるために、微細化した場合においても良好な
素子性能が得られる構造として期待されている。
【０００５】しかしながら、突出部の側面をチャネルと
して用いるＭＯＳトランジスタには、ゲート絶縁膜の信
頼性確保という解決すべき大きな問題点がある。これは
突出部を加工する際に、突出部側面に欠陥が大量に発生
するために起因する信頼性低下の問題である。例えば突
出部の側面上にゲート絶縁膜を形成することによる欠陥
によりゲート絶縁膜中にも欠陥が生じてしまい絶縁特性
が劣化してしまうという問題がある。また、一般的に、
微細加工や形状の制御に優れている反応性イオンエッチ
ング（ＲＩＥ）法を用いて突出部を形成する。しかしな
がら反応性イオンエッチング（ＲＩＥ）法は、イオンを
加速してシリコン基板に衝突させ、基板を削っていくと
いう手法であるので、特に突出部側面に欠陥層を形成し
やすい。また、ＲＩＥ法で形成した突出部の側面には、
マスク材のパターニングむらが主要因となって縦方向に
筋状の凹凸が形成される。これもゲート絶縁膜の電気的
な信頼性を劣化させる。
して用いるＭＯＳトランジスタには、ゲート絶縁膜の信
頼性確保という解決すべき大きな問題点がある。これは
突出部を加工する際に、突出部側面に欠陥が大量に発生
するために起因する信頼性低下の問題である。例えば突
出部の側面上にゲート絶縁膜を形成することによる欠陥
によりゲート絶縁膜中にも欠陥が生じてしまい絶縁特性
が劣化してしまうという問題がある。また、一般的に、
微細加工や形状の制御に優れている反応性イオンエッチ
ング（ＲＩＥ）法を用いて突出部を形成する。しかしな
がら反応性イオンエッチング（ＲＩＥ）法は、イオンを
加速してシリコン基板に衝突させ、基板を削っていくと
いう手法であるので、特に突出部側面に欠陥層を形成し
やすい。また、ＲＩＥ法で形成した突出部の側面には、
マスク材のパターニングむらが主要因となって縦方向に
筋状の凹凸が形成される。これもゲート絶縁膜の電気的
な信頼性を劣化させる。
【０００６】さらに、突出部の上端の角部と下端の角部
では、シリコン酸化膜を成長させた場合に膜厚が側壁部
分とは異なってしまい、薄くなった部分で絶縁破壊耐圧
を劣化させるという深刻な問題がある。
では、シリコン酸化膜を成長させた場合に膜厚が側壁部
分とは異なってしまい、薄くなった部分で絶縁破壊耐圧
を劣化させるという深刻な問題がある。
【０００７】
【発明が解決しようとする課題】上記したように、ＲＩ
Ｅ法を用いて半導体表面に突出部を形成すると、その側
面に多くの欠陥や、凹凸、歪を形成してしまい、この上
にゲート絶縁膜を形成すると電気的特性が著しく劣化す
るという問題がある。
Ｅ法を用いて半導体表面に突出部を形成すると、その側
面に多くの欠陥や、凹凸、歪を形成してしまい、この上
にゲート絶縁膜を形成すると電気的特性が著しく劣化す
るという問題がある。
【０００８】本発明は、この問題点に注目してなされた
ものであり、電気的特性が優れたゲート絶縁膜を具備す
る半導体装置及びその製造方法を提供することを目的と
する。
ものであり、電気的特性が優れたゲート絶縁膜を具備す
る半導体装置及びその製造方法を提供することを目的と
する。
【０００９】また、本発明は、シリコン基板表面の欠陥
層を効率的に修復するとともに、突出部の側面の凹凸を
解消し、突出部の上下端の角部におけるゲート絶縁膜の
薄膜化を回避しうる半導体装置の製造方法を提供するこ
とを目的とする。
層を効率的に修復するとともに、突出部の側面の凹凸を
解消し、突出部の上下端の角部におけるゲート絶縁膜の
薄膜化を回避しうる半導体装置の製造方法を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板と、前記半導体基板表面に形
成された突出部と、前記突出部の下端部に形成されたソ
ース領域と、前記突出部の上端部に形成されたドレイン
領域と、ハロゲン元素を添加することにより、前記突出
部の下端部から上端部にかけて膜厚が均一化された前記
突出部側面のゲート絶縁膜と、前記ゲート絶縁膜表面に
形成されたゲート電極とを具備する縦型電界効果トラン
ジスタを提供する。
に、本発明は、半導体基板と、前記半導体基板表面に形
成された突出部と、前記突出部の下端部に形成されたソ
ース領域と、前記突出部の上端部に形成されたドレイン
領域と、ハロゲン元素を添加することにより、前記突出
部の下端部から上端部にかけて膜厚が均一化された前記
突出部側面のゲート絶縁膜と、前記ゲート絶縁膜表面に
形成されたゲート電極とを具備する縦型電界効果トラン
ジスタを提供する。
【００１１】このとき、前記半導体基板が、半導体基板
と、この半導体基板上に形成された絶縁層と、この絶縁
層上に形成された半導体層とを具備しても良い。
と、この半導体基板上に形成された絶縁層と、この絶縁
層上に形成された半導体層とを具備しても良い。
【００１２】また、前記ハロゲン元素がフッ素であるこ
とが好ましい。
とが好ましい。
【００１３】また、本発明は、半導体基板上に突出部を
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜中にハロゲン元素を導
入する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程とを具備することを特徴とする半導体装置
の製造方法を提供する。
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜中にハロゲン元素を導
入する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程とを具備することを特徴とする半導体装置
の製造方法を提供する。
【００１４】また、本発明は、半導体基板上に突出部を
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程と、前記ゲート電極中にハロゲン元素を導
入する工程と、前記ゲート電極中に導入されたハロゲン
元素を、前記ゲート絶縁膜中に拡散させる工程とを具備
することを特徴とする半導体装置の製造方法を提供す
る。
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程と、前記ゲート電極中にハロゲン元素を導
入する工程と、前記ゲート電極中に導入されたハロゲン
元素を、前記ゲート絶縁膜中に拡散させる工程とを具備
することを特徴とする半導体装置の製造方法を提供す
る。
【００１５】また、本発明は、半導体基板上に突出部を
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程と、前記ゲート電極上にハロゲン元素を含
有する絶縁膜を形成する工程と、前記絶縁膜中に含有さ
れたハロゲン元素を、前記ゲート電極を介して前記ゲー
ト絶縁膜中に拡散させる工程とを具備することを特徴と
する半導体装置の製造方法を提供する。
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程と、前記ゲート電極上にハロゲン元素を含
有する絶縁膜を形成する工程と、前記絶縁膜中に含有さ
れたハロゲン元素を、前記ゲート電極を介して前記ゲー
ト絶縁膜中に拡散させる工程とを具備することを特徴と
する半導体装置の製造方法を提供する。
【００１６】また、本発明は、半導体基板上に突出部を
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程と、前記ゲート電極上に絶縁膜を形成する
工程と、前記絶縁膜中にハロゲン元素をイオン注入する
工程と、前記絶縁膜中にイオン注入されたハロゲン元素
を、前記ゲート電極を介して前記ゲート絶縁膜中に拡散
させる工程を具備することを特徴とする半導体装置の製
造方法を提供する。
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程と、前記ゲート電極上に絶縁膜を形成する
工程と、前記絶縁膜中にハロゲン元素をイオン注入する
工程と、前記絶縁膜中にイオン注入されたハロゲン元素
を、前記ゲート電極を介して前記ゲート絶縁膜中に拡散
させる工程を具備することを特徴とする半導体装置の製
造方法を提供する。
【００１７】また、本発明は、半導体基板上に突出部を
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程と、前記ゲート電極上に絶縁膜を形成する
工程と、前記絶縁膜の一部をマスクで覆う工程と、前記
絶縁膜中にハロゲン元素をイオン注入する工程と、前記
絶縁膜中にイオン注入されたハロゲン元素を、前記ゲー
ト電極を介して前記ゲート絶縁膜中に拡散させる工程を
具備することを特徴とする半導体装置の製造方法を提供
する。
形成する工程と、前記突出部の側面にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜表面上にゲート電極を
形成する工程と、前記ゲート電極上に絶縁膜を形成する
工程と、前記絶縁膜の一部をマスクで覆う工程と、前記
絶縁膜中にハロゲン元素をイオン注入する工程と、前記
絶縁膜中にイオン注入されたハロゲン元素を、前記ゲー
ト電極を介して前記ゲート絶縁膜中に拡散させる工程を
具備することを特徴とする半導体装置の製造方法を提供
する。
【００１８】また、前記ハロゲン元素は、フッ素である
ことが好ましい。
ことが好ましい。
【００１９】本発明によれば、ゲート絶縁膜中にハロゲ
ン元素を含有することで、半導体表面に形成される突出
部の側面に生じる欠陥層の修復、突出部の側面に形成さ
れる凹凸を解消し、さらには、突出部の上下端の角部に
おけるゲート絶縁膜の薄膜化の抑制を、簡便に実現する
ことができる。
ン元素を含有することで、半導体表面に形成される突出
部の側面に生じる欠陥層の修復、突出部の側面に形成さ
れる凹凸を解消し、さらには、突出部の上下端の角部に
おけるゲート絶縁膜の薄膜化の抑制を、簡便に実現する
ことができる。
【００２０】ハロゲン元素としては、フッ素、塩素、臭
素、ヨウ素及びアスタチン等が挙げられるが、特に好ま
しくはフッ素である。我々は、ゲート絶縁膜中に導入さ
れたフッ素が、半導体基板表面に形成された突出部の側
面に形成された微細な凹凸を修復する効果があることや
平坦化を促進させていること、さらには、高濃度にフッ
素を導入することによって、ゲート酸化膜厚を厚膜化で
きることを実験的に確認した。
素、ヨウ素及びアスタチン等が挙げられるが、特に好ま
しくはフッ素である。我々は、ゲート絶縁膜中に導入さ
れたフッ素が、半導体基板表面に形成された突出部の側
面に形成された微細な凹凸を修復する効果があることや
平坦化を促進させていること、さらには、高濃度にフッ
素を導入することによって、ゲート酸化膜厚を厚膜化で
きることを実験的に確認した。
【００２１】この方法を用いることで、半導体基板表面
に形成された突出部の側面をチャネルとして用いる電界
効果トランジスタを電気的な信頼性を高くすることが可
能となる。
に形成された突出部の側面をチャネルとして用いる電界
効果トランジスタを電気的な信頼性を高くすることが可
能となる。
【００２２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００２３】図１は、本発明の実施形態１にかかるｎチ
ャネル電界効果トランジスタの断面図である。
ャネル電界効果トランジスタの断面図である。
【００２４】この電界効果トランジスタは、ｐ型シリコ
ン基板１０と、このシリコン基板１０の表面に形成され
たソース領域１１１及び１１２とを具備している。ソー
ス領域１１１及び１１２の間にはシリコンからなる突出
部１３が形成されている。突出部１３の側面上には、ゲ
ート絶縁膜１２が形成されている。ゲート絶縁膜１２中
にはフッ素等のハロゲン元素が導入されている。ゲート
絶縁膜１２上には、ポリシリコンからなるゲート電極１
５が形成されている。突出部１３の上部には、ドレイン
領域１４が形成されている。これらによって電界効果ト
ランジスタとして機能する。
ン基板１０と、このシリコン基板１０の表面に形成され
たソース領域１１１及び１１２とを具備している。ソー
ス領域１１１及び１１２の間にはシリコンからなる突出
部１３が形成されている。突出部１３の側面上には、ゲ
ート絶縁膜１２が形成されている。ゲート絶縁膜１２中
にはフッ素等のハロゲン元素が導入されている。ゲート
絶縁膜１２上には、ポリシリコンからなるゲート電極１
５が形成されている。突出部１３の上部には、ドレイン
領域１４が形成されている。これらによって電界効果ト
ランジスタとして機能する。
【００２５】この突出部１３の全面に層間絶縁膜１６が
堆積され、コンタクト孔が開口されている。ソース領域
１１１及び１１２上にはコンタクトホールを介してアル
ミニウムからなるソース電極１７１及び１７２が形成さ
れている。ドレイン領域１４上にはコンタクトホールを
介してアルミニウムからなるドレイン電極１８が形成さ
れている。
堆積され、コンタクト孔が開口されている。ソース領域
１１１及び１１２上にはコンタクトホールを介してアル
ミニウムからなるソース電極１７１及び１７２が形成さ
れている。ドレイン領域１４上にはコンタクトホールを
介してアルミニウムからなるドレイン電極１８が形成さ
れている。
【００２６】次に、図２乃至図５を参照して、図１に示
した電界効果トランジスタの製造方法の一例を示す。
した電界効果トランジスタの製造方法の一例を示す。
【００２７】先ず、図２に示すように、面方位（１０
０）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１
０上に、ＲＩＥ法によって、シリコンからなる突出部１
３を加工する。次に、例えば加速電圧１ｋｅＶ〜５０ｋ
ｅＶ、ドーズ量１×１０１４ｃｍ−２〜１×１０１６ｃ
ｍ−２の条件で砒素をイオン注入する。こうして突出部
１３の周辺に位置するシリコン基板１０表面にソース領
域１１１及び１１２を形成する。このイオン注入で同時
に、突出部１３上にドレイン領域１４を形成する。
０）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１
０上に、ＲＩＥ法によって、シリコンからなる突出部１
３を加工する。次に、例えば加速電圧１ｋｅＶ〜５０ｋ
ｅＶ、ドーズ量１×１０１４ｃｍ−２〜１×１０１６ｃ
ｍ−２の条件で砒素をイオン注入する。こうして突出部
１３の周辺に位置するシリコン基板１０表面にソース領
域１１１及び１１２を形成する。このイオン注入で同時
に、突出部１３上にドレイン領域１４を形成する。
【００２８】次に、図３に示すように、例えば、一酸化
窒素（ＮＯ）ガス雰囲気中、９００℃〜１０５０ ℃の
温度で１秒〜５００秒間、熱処理することで膜厚１．５
ｎｍ〜１０ｎｍの酸窒化シリコンからなるゲート絶縁膜
１２を形成する。この熱処理では、ゲート絶縁膜１２は
突出部１３の側面及び上面、シリコン基板１０上に形成
される。次に、シリコン基板１０全面に、例えば温度４
５０℃〜７００℃において砒素を含んだポリシリコン膜
１５を堆積する。この工程では、ゲート絶縁膜１３上に
ゲート電極１５が形成されることになる。
窒素（ＮＯ）ガス雰囲気中、９００℃〜１０５０ ℃の
温度で１秒〜５００秒間、熱処理することで膜厚１．５
ｎｍ〜１０ｎｍの酸窒化シリコンからなるゲート絶縁膜
１２を形成する。この熱処理では、ゲート絶縁膜１２は
突出部１３の側面及び上面、シリコン基板１０上に形成
される。次に、シリコン基板１０全面に、例えば温度４
５０℃〜７００℃において砒素を含んだポリシリコン膜
１５を堆積する。この工程では、ゲート絶縁膜１３上に
ゲート電極１５が形成されることになる。
【００２９】次に、図４に示すように、ゲート電極１５
全面に、例えば加速電圧１ｋｅＶ〜５０ｋｅＶ、ドーズ
量１×１０１４ｃｍ−２〜１×１０１６ｃｍ−２の条件
でフッ素をイオン注入する。この工程でゲート絶縁膜１
３上にフッ素を含有するゲート電極１５が形成される。
次に、８００℃〜１０５０℃の温度において、１秒〜２
時間、不活性ガス或いは窒素ガス雰囲気中に晒す熱処理
によって、ゲート電極１５中に含有されたフッ素をゲー
ト絶縁膜１２中に拡散させる。この工程によりゲート絶
縁膜１２中の欠陥はフッ素によってターミネートされる
ことで減少する。同時にこの熱処理によって突出部１３
の側面とゲート絶縁膜１２との界面近傍に形成されてい
る欠陥も修復されるのでチャネル領域の電気的特性が向
上する。
全面に、例えば加速電圧１ｋｅＶ〜５０ｋｅＶ、ドーズ
量１×１０１４ｃｍ−２〜１×１０１６ｃｍ−２の条件
でフッ素をイオン注入する。この工程でゲート絶縁膜１
３上にフッ素を含有するゲート電極１５が形成される。
次に、８００℃〜１０５０℃の温度において、１秒〜２
時間、不活性ガス或いは窒素ガス雰囲気中に晒す熱処理
によって、ゲート電極１５中に含有されたフッ素をゲー
ト絶縁膜１２中に拡散させる。この工程によりゲート絶
縁膜１２中の欠陥はフッ素によってターミネートされる
ことで減少する。同時にこの熱処理によって突出部１３
の側面とゲート絶縁膜１２との界面近傍に形成されてい
る欠陥も修復されるのでチャネル領域の電気的特性が向
上する。
【００３０】次に、図５に示すように、ゲート電極１５
をＲＩＥ法によってパターニングし、突出部の側面上に
のみ残す。次に、シリコン基板１０全面にＳｉＯ２等か
らなる層間絶縁膜１７を堆積する。次に、ソース領域１
１１及び１１２、ドレイン領域１４上にコンタクト孔を
開口して、アルミニウムからなるソース電極１７１及び
１７２及びドレイン電極１８をそれぞれ形成する。こう
して図１に示す電界効果トランジスタを形成することが
できる。
をＲＩＥ法によってパターニングし、突出部の側面上に
のみ残す。次に、シリコン基板１０全面にＳｉＯ２等か
らなる層間絶縁膜１７を堆積する。次に、ソース領域１
１１及び１１２、ドレイン領域１４上にコンタクト孔を
開口して、アルミニウムからなるソース電極１７１及び
１７２及びドレイン電極１８をそれぞれ形成する。こう
して図１に示す電界効果トランジスタを形成することが
できる。
【００３１】このようにして形成した電界効果トランジ
スタでは、ハロゲン元素としてフッ素をゲート絶縁膜中
に導入しているので、突出部１３の側面に存在する欠陥
生成を抑制し、ゲート絶縁膜１２自体の欠陥生成も抑制
している。さらに突出部１３の上下に存在する角部の歪
によりこの部分に多くのフッ素が拡散し、この部分での
酸化速度を速くできるのでゲート絶縁膜の厚さを均一に
することができる。
スタでは、ハロゲン元素としてフッ素をゲート絶縁膜中
に導入しているので、突出部１３の側面に存在する欠陥
生成を抑制し、ゲート絶縁膜１２自体の欠陥生成も抑制
している。さらに突出部１３の上下に存在する角部の歪
によりこの部分に多くのフッ素が拡散し、この部分での
酸化速度を速くできるのでゲート絶縁膜の厚さを均一に
することができる。
【００３２】このような効果により電界効果トランジス
タの電気的特性を向上することが可能となる。また、こ
の方法でＬＳＩを製造したところウエハー内の欠陥トラ
ンジスタの数は、１０％から５％へと大幅に低減された
ことが分かった。
タの電気的特性を向上することが可能となる。また、こ
の方法でＬＳＩを製造したところウエハー内の欠陥トラ
ンジスタの数は、１０％から５％へと大幅に低減された
ことが分かった。
【００３３】次に、図６乃至図８を参照して、図１に示
した電界効果トランジスタの別の製造方法を示す。
した電界効果トランジスタの別の製造方法を示す。
【００３４】先ず、図６に示すように、面方位（１０
０）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１
０上に、ＲＩＥ法によって、シリコンからなる突出部１
３を形成する。次に、例えば加速電圧１ｋｅＶ〜５０ｋ
ｅＶ、ドーズ量１×１０１４ｃｍ−２〜１×１０１６ｃ
ｍ−２の条件で砒素をイオン注入する。こうして突出部
１３の周辺にソース領域１１１及び１１２を形成する。
このイオン注入工程で、同時に突出部１３の上部にドレ
イン領域１４を形成する。
０）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１
０上に、ＲＩＥ法によって、シリコンからなる突出部１
３を形成する。次に、例えば加速電圧１ｋｅＶ〜５０ｋ
ｅＶ、ドーズ量１×１０１４ｃｍ−２〜１×１０１６ｃ
ｍ−２の条件で砒素をイオン注入する。こうして突出部
１３の周辺にソース領域１１１及び１１２を形成する。
このイオン注入工程で、同時に突出部１３の上部にドレ
イン領域１４を形成する。
【００３５】次に、例えば、一酸化窒素（ＮＯ）ガス雰
囲気中、９００℃〜１０５０ ℃の温度で１秒〜５００
秒間、熱処理することで膜厚１．５ｎｍ〜１０ｎｍの酸
窒化シリコンからなるゲート絶縁膜１２を形成する。こ
の熱処理工程では、ゲート絶縁膜１２は、突出部１３の
側面及び上面、シリコン基板１０上に形成される。次
に、シリコン基板１０全面に、例えば温度４５０℃〜７
００℃において砒素を含んだポリシリコン膜を形成し、
ＲＩＥによってパターニングすることにより、突出部１
３の側面上にのみゲート電極１５を形成する。
囲気中、９００℃〜１０５０ ℃の温度で１秒〜５００
秒間、熱処理することで膜厚１．５ｎｍ〜１０ｎｍの酸
窒化シリコンからなるゲート絶縁膜１２を形成する。こ
の熱処理工程では、ゲート絶縁膜１２は、突出部１３の
側面及び上面、シリコン基板１０上に形成される。次
に、シリコン基板１０全面に、例えば温度４５０℃〜７
００℃において砒素を含んだポリシリコン膜を形成し、
ＲＩＥによってパターニングすることにより、突出部１
３の側面上にのみゲート電極１５を形成する。
【００３６】次に、図７に示すように、例えば、温度４
００℃〜８００℃、圧力０．１３３Ｐａ〜１．０１３×
１０３Ｐａにおいて化学気相成長（ＣＶＤ）法により、
酸化シリコンからなる絶縁膜１９１を堆積する。次に、
シリコン基板１０全面にレジスト膜を塗布してパターニ
ングしマスク２０１を突出部１３の上部に形成する。次
に、例えば加速電圧１ｋｅＶ〜５０ｋｅＶ、ドーズ量１
×１０１４ｃｍ−２〜１×１０１６ｃｍ−２の条件で絶
縁膜１９１中にフッ素をイオン注入する。このマスク２
０１によって突出部１３の上部は保護される。
００℃〜８００℃、圧力０．１３３Ｐａ〜１．０１３×
１０３Ｐａにおいて化学気相成長（ＣＶＤ）法により、
酸化シリコンからなる絶縁膜１９１を堆積する。次に、
シリコン基板１０全面にレジスト膜を塗布してパターニ
ングしマスク２０１を突出部１３の上部に形成する。次
に、例えば加速電圧１ｋｅＶ〜５０ｋｅＶ、ドーズ量１
×１０１４ｃｍ−２〜１×１０１６ｃｍ−２の条件で絶
縁膜１９１中にフッ素をイオン注入する。このマスク２
０１によって突出部１３の上部は保護される。
【００３７】次に、図８に示すように、マスク２０１を
剥離した後、例えば、温度４００〜８００℃、圧力０．
１３３Ｐａ〜１．０１３×１０３Ｐａにおいて化学気相
成長（ＣＶＤ）法によって酸化シリコンからなる絶縁膜
１９２を堆積する。次に、全面にレジスト膜を塗布しパ
ターニングすることによってマスク２０２を突出部１３
の上部に形成する。このときマスク２０２はマスク２０
１よりも径が小さくなるようにする。
剥離した後、例えば、温度４００〜８００℃、圧力０．
１３３Ｐａ〜１．０１３×１０３Ｐａにおいて化学気相
成長（ＣＶＤ）法によって酸化シリコンからなる絶縁膜
１９２を堆積する。次に、全面にレジスト膜を塗布しパ
ターニングすることによってマスク２０２を突出部１３
の上部に形成する。このときマスク２０２はマスク２０
１よりも径が小さくなるようにする。
【００３８】次に、例えば加速電圧１ｋｅＶ〜５０ｋｅ
Ｖ、ドーズ量１×１０１４ｃｍ−２〜１×１０１６ｃｍ
−２のイオン注入条件を用いてフッ素を酸化シリコンか
らなる絶縁物１９２中にイオン注入する。
Ｖ、ドーズ量１×１０１４ｃｍ−２〜１×１０１６ｃｍ
−２のイオン注入条件を用いてフッ素を酸化シリコンか
らなる絶縁物１９２中にイオン注入する。
【００３９】次に、８００℃〜１０５０℃の温度におい
て、１秒〜２時間、不活性ガス或いは窒素ガス雰囲気中
に晒して、絶縁膜１９１及び絶縁膜１９２からフッ素を
ゲート絶縁膜１２中に導入する。
て、１秒〜２時間、不活性ガス或いは窒素ガス雰囲気中
に晒して、絶縁膜１９１及び絶縁膜１９２からフッ素を
ゲート絶縁膜１２中に導入する。
【００４０】このように所望の複数のマスクパターン２
０１、２０２及び複数の絶縁膜１９ １、１９２を用いて
フッ素を注入し、熱処理によってフッ素をゲート絶縁膜
１２中に拡散することで、特性に応じたフッ素プロファ
イルを実現できる。
０１、２０２及び複数の絶縁膜１９ １、１９２を用いて
フッ素を注入し、熱処理によってフッ素をゲート絶縁膜
１２中に拡散することで、特性に応じたフッ素プロファ
イルを実現できる。
【００４１】図１０は、この方法によりフッ素を導入し
たときの、シリコン基板に垂直方向における突出部１３
の上端からの距離を横軸、フッ素濃度を縦軸にとった突
出部のフッ素濃度を示す図である。実線はゲート絶縁膜
中のフッ素分布であり、点線は突出部の側面におけるフ
ッ素分布である。
たときの、シリコン基板に垂直方向における突出部１３
の上端からの距離を横軸、フッ素濃度を縦軸にとった突
出部のフッ素濃度を示す図である。実線はゲート絶縁膜
中のフッ素分布であり、点線は突出部の側面におけるフ
ッ素分布である。
【００４２】図１０に示すように、突出部の膜厚方向か
ら見てほぼ中央部のフッ素濃度が低く上下端部のフッ素
濃度が高くなっている。このようにフッ素分布をさせる
ことによって、応力が集中する端部の欠陥を効果的に抑
制することができる。また応力が起因する酸化膜の成長
速度が遅いのを、フッ素を集中させることで他の部分と
同じ程度の酸化膜成長速度とすることができる。
ら見てほぼ中央部のフッ素濃度が低く上下端部のフッ素
濃度が高くなっている。このようにフッ素分布をさせる
ことによって、応力が集中する端部の欠陥を効果的に抑
制することができる。また応力が起因する酸化膜の成長
速度が遅いのを、フッ素を集中させることで他の部分と
同じ程度の酸化膜成長速度とすることができる。
【００４３】こうすることでゲート絶縁膜１２の電気的
特性を均一にし良好なものとすることができる。
特性を均一にし良好なものとすることができる。
【００４４】次に図９に示すように、ソース領域１１１
及び１１２、ドレイン領域１４上にコンタクト孔を開口
して、アルミニウムからなるソース電極１７１及び１７
２、ドレイン電極１８を形成する。こうして図１に示す
電界効果トランジスタを形成することができる。
及び１１２、ドレイン領域１４上にコンタクト孔を開口
して、アルミニウムからなるソース電極１７１及び１７
２、ドレイン電極１８を形成する。こうして図１に示す
電界効果トランジスタを形成することができる。
【００４５】このようにして形成した電界効果トランジ
スタでは、ハロゲン元素としてフッ素をゲート絶縁膜中
に導入しているので、突出部１３の側面に存在する欠陥
生成を抑制し、ゲート絶縁膜１２自体の欠陥生成も抑制
している。さらに突出部１３の上下に存在する角部の歪
により多くのフッ素が拡散し、この部分での酸化速度を
速くできるのでゲート絶縁膜の厚さを均一にすることが
できる。
スタでは、ハロゲン元素としてフッ素をゲート絶縁膜中
に導入しているので、突出部１３の側面に存在する欠陥
生成を抑制し、ゲート絶縁膜１２自体の欠陥生成も抑制
している。さらに突出部１３の上下に存在する角部の歪
により多くのフッ素が拡散し、この部分での酸化速度を
速くできるのでゲート絶縁膜の厚さを均一にすることが
できる。
【００４６】このような効果により電界効果トランジス
タの電気的特性を向上することが可能となる。
タの電気的特性を向上することが可能となる。
【００４７】上記実施形態では、フッ素をゲート電極と
なるポリシリコン膜や層間絶縁膜からの拡散によってゲ
ート絶縁膜中に導入したが、ゲート絶縁膜形成時にフッ
素を同時に導入しながら、ゲート絶縁膜を成長させても
よい。
なるポリシリコン膜や層間絶縁膜からの拡散によってゲ
ート絶縁膜中に導入したが、ゲート絶縁膜形成時にフッ
素を同時に導入しながら、ゲート絶縁膜を成長させても
よい。
【００４８】また、突出部に、予めフッ素をイオン注入
しておいた後で熱処理を施してゲート絶縁膜中に導入し
てもよい。
しておいた後で熱処理を施してゲート絶縁膜中に導入し
てもよい。
【００４９】上記実施形態では、フッ素を例に挙げて説
明したが、ハロゲン元素であれば、いずれも同様な効果
が期待できる。
明したが、ハロゲン元素であれば、いずれも同様な効果
が期待できる。
【００５０】このように、本発明の趣旨を逸脱しない範
囲において、種々変形して実施することができる。
囲において、種々変形して実施することができる。
【００５１】
【発明の効果】突出部の側面にある欠陥を修復し、突出
部の側面にある凹凸を解消し、突出部の側面にある上下
端の角部におけるゲート絶縁膜の薄膜化を抑制できる。
部の側面にある凹凸を解消し、突出部の側面にある上下
端の角部におけるゲート絶縁膜の薄膜化を抑制できる。
【図１】 本発明の電界効果トランジスタの断面図。
【図２】 本発明の実施形態の一例にかかる電界効果ト
ランジスタの製造方法を説明する各工程における断面
図。
ランジスタの製造方法を説明する各工程における断面
図。
【図３】 本発明の実施形態の一例にかかる電界効果ト
ランジスタの製造方法を説明する各工程における断面
図。
ランジスタの製造方法を説明する各工程における断面
図。
【図４】 本発明の実施形態の一例にかかる電界効果ト
ランジスタの製造方法を説明する各工程における断面
図。
ランジスタの製造方法を説明する各工程における断面
図。
【図５】 本発明の実施形態の一例にかかる電界効果ト
ランジスタの製造方法を説明する各工程における断面
図。
ランジスタの製造方法を説明する各工程における断面
図。
【図６】 本発明の実施形態における別の例にかかる電
界効果トランジスタの製造方法を説明する各工程におけ
る断面図。
界効果トランジスタの製造方法を説明する各工程におけ
る断面図。
【図７】 本発明の実施形態における別の例にかかる電
界効果トランジスタの製造方法を説明する各工程におけ
る断面図。
界効果トランジスタの製造方法を説明する各工程におけ
る断面図。
【図８】 本発明の実施形態における別の例にかかる電
界効果トランジスタの製造方法を説明する各工程におけ
る断面図。
界効果トランジスタの製造方法を説明する各工程におけ
る断面図。
【図９】 本発明の実施形態における別の例にかかる電
界効果トランジスタの製造方法を説明する各工程におけ
る断面図。
界効果トランジスタの製造方法を説明する各工程におけ
る断面図。
【図１０】 本発明の実施形態における別の例にかかる
電界効果トランジスタの突出部のフッ素濃度分布及びゲ
ート絶縁膜中のフッ素分布を示す図。
電界効果トランジスタの突出部のフッ素濃度分布及びゲ
ート絶縁膜中のフッ素分布を示す図。
【符号の説明】 １０…ｐ型シリコン基板 １１１、１１２…ソース領域 １２…ゲート絶縁膜 １３…突出部 １４…ドレイン領域 １５…ポリシリコン膜 １６…層間絶縁膜 １７１、１７２…ソース電極 １８…ドレイン電極 １９１…絶縁膜 １９２ … 絶縁膜 ２０１…絶縁膜 ２０２…絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F058 BA01 BA04 BC02 BC04 BE04 BF55 BF56 BF62 BH15 BJ01 5F140 AC23 BB04 BC15 BD09 BD17 BE06 BF01 BF04 BF33 BF38 BF44 BG32 BG38 BG44 BH05 BH30 BH49 BJ01 BJ05 BK13 CC03
Claims (6)
- 【請求項１】半導体基板と、 前記半導体基板表面に形成された突出部と、 前記突出部の下端部に形成されたソース領域と、 前記突出部の上端部に形成されたドレイン領域と、 ハロゲン元素を添加することにより、前記突出部の下端
部から上端部にかけて膜厚が均一化された前記突出部側
面のゲート絶縁膜と、 前記ゲート絶縁膜表面に形成されたゲート電極とを具備
する縦型電界効果トランジスタ。 - 【請求項２】半導体基板上に突出部を形成する工程と、 前記突出部の側面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜中にハロゲン元素を導入する工程と、 前記ゲート絶縁膜表面上にゲート電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】半導体基板上に突出部を形成する工程と、 前記突出部の側面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜表面上にゲート電極を形成する工程
と、 前記ゲート電極中にハロゲン元素を導入する工程と、 前記ゲート電極中に導入されたハロゲン元素を、前記ゲ
ート絶縁膜中に拡散させる工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項４】半導体基板上に突出部を形成する工程と、 前記突出部の側面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜表面上にゲート電極を形成する工程
と、 前記ゲート電極上にハロゲン元素を含有する絶縁膜を形
成する工程と、 前記絶縁膜中に含有されたハロゲン元素を、前記ゲート
電極を介して前記ゲート絶縁膜中に拡散させる工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項５】半導体基板上に突出部を形成する工程と、 前記突出部の側面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜表面上にゲート電極を形成する工程
と、 前記ゲート電極上に絶縁膜を形成する工程と、 前記絶縁膜中にハロゲン元素をイオン注入する工程と、 前記絶縁膜中にイオン注入されたハロゲン元素を、前記
ゲート電極を介して前記ゲート絶縁膜中に拡散させる工
程を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】半導体基板上に突出部を形成する工程と、 前記突出部の側面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜表面上にゲート電極を形成する工程
と、 前記ゲート電極上に絶縁膜を形成する工程と、 前記絶縁膜の一部をマスクで覆う工程と、 前記絶縁膜中にハロゲン元素をイオン注入する工程と、 前記絶縁膜中にイオン注入されたハロゲン元素を、前記
ゲート電極を介して前記ゲート絶縁膜中に拡散させる工
程を具備することを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100400A JP2002299613A (ja) | 2001-03-30 | 2001-03-30 | 縦型電界効果トランジスタ及び半導体装置の製造方法 |
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|---|---|---|---|
| JP2001100400A JP2002299613A (ja) | 2001-03-30 | 2001-03-30 | 縦型電界効果トランジスタ及び半導体装置の製造方法 |
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|---|---|
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|---|---|---|---|
| JP2001100400A Pending JP2002299613A (ja) | 2001-03-30 | 2001-03-30 | 縦型電界効果トランジスタ及び半導体装置の製造方法 |
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|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| WO2004112238A1 (ja) * | 2003-06-13 | 2004-12-23 | Kabushiki Kaisha Toyota Jidoshokki | 低雑音増幅器 |
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