JP5374505B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP5374505B2 JP5374505B2 JP2010517997A JP2010517997A JP5374505B2 JP 5374505 B2 JP5374505 B2 JP 5374505B2 JP 2010517997 A JP2010517997 A JP 2010517997A JP 2010517997 A JP2010517997 A JP 2010517997A JP 5374505 B2 JP5374505 B2 JP 5374505B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- film
- insulating film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
前記MOSトランジスタは、ドレイン、ゲート及びソースが基板に対して垂直方向に配置され、前記ゲートが柱状半導体層を取り囲む構造を有しており、
前記柱状半導体層の上部および下部に配置される拡散層の各々の上に自己整合的に形成されるシリサイド層であって、該シリサイド層を形成するときに前記柱状半導体層の側壁を保護するために、前記柱状半導体層の側壁に第1の絶縁膜を形成した後に形成されるシリサイド層と、
前記シリサイド層を形成し、前記第1の絶縁膜を除去した後に、前記柱状半導体層の下部に形成されるソースまたはドレイン領域と柱状半導体層の側壁に形成されるゲート電極と柱状半導体層の上部に形成されるソースまたはドレイン領域とを覆うように形成された第2の絶縁膜と、
層間膜として前記第2の絶縁膜を覆う第3の絶縁膜とを備えた半導体装置が提供される。
本発明の好ましい態様では、前記半導体装置において、柱状半導体層の側壁およびゲート電極を覆う前記第2の絶縁膜における第1の部分の厚さTsと、柱状半導体層の上部および下部を覆う前記第2の絶縁膜における第2の部分の厚さTtがほぼ同一であり、0.8Tt<Ts<1.2Ttの関係を有している。
また、本発明の別の好ましい態様では、前記半導体装置において、柱状半導体層の側壁およびゲート電極を覆う前記第2の絶縁膜における第1の部分の厚さTsと柱状半導体層の上部および下部を覆う前記第2の絶縁膜における第2の部分の厚さTtが、0.5Tt<Ts<1.0Ttの関係を有している。
また、本発明の別の好ましい態様では、前記半導体装置において、柱状半導体層の側壁およびゲート電極を覆う前記第2の絶縁膜における第1の部分の厚さTsと柱状半導体層の上部および下部を覆う前記第2の絶縁膜における第2の部分の厚さTtが、0.25Tt<Ts<0.5Ttの関係を有している。
また、本発明の別の好ましい態様では、前記半導体装置において、前記第2の絶縁膜はシリコン窒化膜であり、前記第3の絶縁膜はシリコン酸化膜である。
また、本発明の別の特徴によると、ドレイン、ゲート及びソースが垂直方向に配置され、前記ゲートが柱状半導体層を取り囲む構造を有するMOSトランジスタを用いて構成される半導体装置を製造する方法であって、
シリコン基板をエッチングして柱状半導体層を形成する工程と、
前記柱状半導体層の上部および下部に形成されるソース領域またはドレイン領域の各拡散層と、前記柱状半導体層の側壁との表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート導電膜を形成する工程と、
前記ゲート絶縁膜と前記ゲート導電膜の各々をエッチングしてゲート電極を形成する工程と、
前記柱状半導体層の上部および下部に配置される拡散層上に自己整合的にシリサイド層を形成するときに前記柱状半導体層の側壁を保護する第1の絶縁膜を前記柱状半導体層の側壁に形成する工程と、
前記柱状半導体層の上部および下部に配置される拡散層の各々の上にシリサイド層を自己整合的に形成する工程と、
前記シリサイド層が形成された後に前記第1の絶縁膜を除去する工程と、
コンタクトストッパーとして前記柱状半導体層および前記ゲート電極上に第2の絶縁膜を成膜する工程と、
前記第2の絶縁膜上に第3の絶縁膜を層間膜として形成する工程とを備えた方法が提供される。
本発明の好ましい態様では、前記半導体装置を製造する方法において、前記第1および第2の絶縁膜はシリコン窒化膜であり、前記第3の絶縁膜はシリコン酸化膜である。
本実施例のSGTにおいてはシリサイド形成時に必要なゲートを覆う窒化膜などからなるスペーサーは除去されており、ゲートを覆う窒化膜はコンタクトストッパー窒化膜109のみであるので、1個のSGTの面積は必要最低限の大きさに抑えられている。
なお、本工程において成膜される絶縁膜は、シリサイド前処理として使用されるフッ酸に溶解しないシリコン窒化膜等であることが望ましい。
図12(a)に本実施例における単体SGTの平面図を、図12(b)に断面図を示す。
本実施例において実施例1と異なる点は、本発明においてはコンタクトストッパー窒化膜の形状に関して、ゲート電極上に成膜される膜厚より、実際にコンタクトストッパーとして使用される柱状半導体層上面や下部拡散層上部に成膜される膜厚が厚く形成される構造となる点である。コンタクトストッパー窒化膜が上記のように成膜されることによって、SGTの占有面積を増加させることなく、コンタクトストッパーとしての機能を持たせることが可能である。
まず、図13に本実施例に用いたCMOS型6T−SRAMのメモリセルの等価回路図を示す。図13において、BL1およびBLB1はビット線、WL1はワード線、Vcc1は電源電位、Vss1は接地電位、Qn11およびQn21はメモリセルにアクセスするためのアクセストランジスタ、Qn31およびQn41はメモリセルを駆動するドライバトランジスタ、Qp11およびQp21はメモリセルに電荷を供給するロードトランジスタ、QaおよびQbはデータを記憶するための記憶ノードを示している。
埋め込み酸化膜層(BOX)301上に平面状シリコン層(302a、302b)が形成され、上記平面状シリコン層(302a、302b)は不純物注入等により、N+拡散層(303a、303b、305a、305b)およびP+拡散層(304a、304b)から構成され、同一の平面状シリコン層に形成されるN+拡散層とP+拡散層は平面状シリコン層(302a、302b)の表面に形成されるシリサイド層(313a、313b)によって互いに接続される。平面状シリコン層(302a、302b)はそれぞれ記憶ノード(Qa、Qb)として機能する。Qn11およびQn21はNMOSであるメモリセルにアクセスするためのアクセストランジスタ、Qn31およびQn41はNMOSであるメモリセルを駆動するドライバトランジスタ、Qp11およびQp21はPMOSであるメモリセルに電荷を供給するロードトランジスタである。平面状シリコン層302a上に形成されるコンタクト310aはノード接続配線Na1によりドライバトランジスタQn41およびロードトランジスタQp21のゲート電極より延在するゲート配線上に形成されるコンタクト311bと接続され、平面状シリコン層302b上に形成されるコンタクト310bはノード接続配線Nb1によりドライバトランジスタQn31およびロードトランジスタQp11のゲート電極より延在するゲート配線上に形成されるコンタクト311aと接続される。アクセストランジスタQn11上部に形成されるコンタクト306aはビット線BL1に接続され、アクセストランジスタQn21上部に形成されるコンタクト306bはビット線BLB1に接続される。アクセストランジスタQn11のゲート電極から延在するゲート配線上に形成されるコンタクト307aおよびアクセストランジスタQn21のゲート電極から延在するゲート配線上に形成されるコンタクト307bはワード線WL1に接続される。ドライバトランジスタ(Qn31、Qn41)上部に形成されるコンタクト(308a、308b)は接地電位である配線層(Vss1a、Vss1b)にそれぞれ接続され、ロードトランジスタ(Qp11、Qp21)上部に形成されるコンタクト(309a、309b)は電源電位である配線層Vcc1に接続される。
図15(a)に示されるように、埋め込み酸化膜層(BOX)301上に記憶ノードである平面状シリコン層(302a、302b)が形成され、上記平面状シリコン層(302a、302b)には不純物注入等によりN+ドレイン拡散層(303a、305b)が形成されている。平面状シリコン層(302a、302b)を分離するための素子分離は平面状シリコン層をエッチングにより分離するだけで形成することができるので、素子分離を形成するために必要な工程数が少なく、最小加工寸法の素子分離を形成することができる。N+ドレイン拡散層(303a、305b)上にはシリサイド層(313a、313b)が形成されている。N+ドレイン拡散層303a上にアクセストランジスタQn11を構成する柱状シリコン層321aが形成され、N+ドレイン拡散層305b上にドライバトランジスタQn41を構成する柱状シリコン層322bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜317およびゲート電極318が形成されている。柱状シリコン層上部にはN+ソース拡散層314が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層315が形成されている。アクセストランジスタQn11上に形成されるコンタクト306aはビット線BL1に接続され、アクセストランジスタQn11のゲートより延在するゲート配線318a上に形成されるコンタクト307aはワード線WL1に接続され、ドライバトランジスタQn41上に形成されるコンタクト308bは接地電位配線Vss1bに接続される。
ドライバトランジスタQn31とロードトランジスタQp11のゲート電極から延在するゲート配線318c上に形成されるコンタクト311aは、記憶ノード接続配線Nb1を通じて記憶ノード302bのドレイン拡散層上に形成されるコンタクト310bに接続される。配線上に形成されるコンタクト311aは、平面状シリコン層305bに接続されるコンタクト316bと配線層により接続される。
また、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜スペーサー334により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。
SRAMセルにおいては、柱状シリコン層とコンタクトは縦方向に最密間隔で形成されているので、本発明と従来例を比較すると、シリコン窒化膜スペーサーの膜厚分だけ、本発明における柱状シリコン層とコンタクトの間隔は小さくすることができる。
SRAMにおいては、縦方向に柱状シリコン層とコンタクトが最小間隔で並ぶ箇所が4箇所存在する。具体的には、図35(a)においては、柱状シリコン層Qn11およびQp11とコンタクト310aが最小間隔で形成され、また、柱状シリコン層Qp11およびQn31とコンタクト311aが最小間隔で形成される。また、SRAMセルの横方向に柱状シリコン層とコンタクト間隔が最小間隔で並ぶ箇所が4箇所存在する。具体的には、図35(a)においては、柱状シリコン層Qn11およびQn41とコンタクト310aが最小間隔で形成される。
同様に、SRAMの横方向の長さは、柱状シリコン層とコンタクトが最小間隔で形成される箇所が2箇所あるため、30nm×2=60nmだけ縮小される。柱状シリコン層の直径を30nm、ゲート膜厚を50nm、コンタクト寸法を60nm及び素子分離幅60nmとすると、従来例におけるSRAMの横方向の長さは560nm程度と見積もることができるので、SRAMセルの横方向の長さを11%程度シュリンクすることができる。
以上より、本発明と従来例におけるSRAM面積を見積もると、
本発明:690nm×420nm=0.29um2
従来例:810nm×480nm=0.39um2
となり、本発明においては従来例の74%程度にSRAMセル面積を縮小することができる。
102、202:ゲート絶縁膜
103、203:ゲート電極
104、204:下部拡散層
105、205:上部拡散層
106:シリコン窒化膜スペーサー
107、207:下部シリサイド層
108、208:上部シリサイド層
109、209:コンタクトストッパー用シリコン窒化膜
110:コンタクト
301:埋め込み酸化膜
302a、302b:平面状シリコン層
303a、303b、305a、305b:N+ドレイン拡散層
304a、304b:P+ドレイン拡散層
306a、306b:アクセストランジスタソース拡散層上コンタクト
307a、407a、307b、407b:アクセストランジスタワード配線上コンタクト
310a、410a、310b、410b:平面状シリコン層上コンタクト
311a、411a、311b、411b:ゲート配線上コンタクト
313a、313b:ドレイン部シリサイド層
314:N+ソース拡散層領域
315:ソース部シリサイド層
316:P+ソース拡散層領域
317:ゲート絶縁膜
318:ゲート電極
318a、318b、318c、318d:ゲート配線
319:マスク層
321a、321b:アクセストランジスタ柱状シリコン層
322a、322b:ドライバトランジスタ柱状シリコン層
323a、323b:ドライバトランジスタ柱状シリコン層
324a、324b:N+注入領域
325:P+注入領域
331:シリコン酸化膜
332:シリコン窒化膜サイドウォール
333:レジスト
334、335:シリコン窒化膜
Claims (3)
- シリコン基板上に形成された柱状半導体層の上部と下部にソースまたはドレインがそれぞれ形成され、ゲート電極が柱状半導体層を取り囲む構造を有するMOSトランジスタを用いて構成される半導体装置を製造する方法であって、
シリコン基板をエッチングして柱状半導体層を形成する工程と、
エッチングされたシリコン基板の表面及び前記柱状半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート導電膜を形成する工程と、
前記ゲート絶縁膜と前記ゲート導電膜の各々をエッチングしてゲート電極を形成する工程と、
前記柱状半導体層の上部および下部に配置される拡散層上において、拡散層が表面に露出した部分にのみシリサイド層を形成するときに、少なくとも前記柱状半導体層上部の側壁をシリサイド化から保護する第1の絶縁膜を前記柱状半導体層上部の側壁に形成する工程と、
前記柱状半導体層の上部および下部に配置される拡散層上において、拡散層が表面に露出した部分にのみシリサイド層を形成する工程と、
前記シリサイド層が形成された後に前記第1の絶縁膜を除去する工程と、
コンタクトストッパーとして前記柱状半導体層および前記ゲート電極上に第2の絶縁膜を成膜する工程と、
前記第2の絶縁膜上に第3の絶縁膜を層間膜として形成する工程とを備えたことを特徴とする方法。 - 前記第1の絶縁膜はシリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜の積層膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2の絶縁膜はシリコン窒化膜であり、前記第3の絶縁膜はシリコン酸化膜であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010517997A JP5374505B2 (ja) | 2008-06-20 | 2009-06-22 | 半導体記憶装置 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2008/061308 WO2009153880A1 (ja) | 2008-06-20 | 2008-06-20 | 半導体記憶装置 |
JPPCT/JP2008/061308 | 2008-06-20 | ||
PCT/JP2009/061293 WO2009154293A1 (ja) | 2008-06-20 | 2009-06-22 | 半導体記憶装置 |
JP2010517997A JP5374505B2 (ja) | 2008-06-20 | 2009-06-22 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2009154293A1 JPWO2009154293A1 (ja) | 2011-12-01 |
JP5374505B2 true JP5374505B2 (ja) | 2013-12-25 |
Family
ID=49955078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010517997A Active JP5374505B2 (ja) | 2008-06-20 | 2009-06-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5374505B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05206407A (ja) * | 1992-01-23 | 1993-08-13 | Sony Corp | Mosトランジスタおよびその製造方法 |
JPH10229175A (ja) * | 1997-01-22 | 1998-08-25 | Internatl Business Mach Corp <Ibm> | メモリ・セル |
JP2002299613A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 縦型電界効果トランジスタ及び半導体装置の製造方法 |
JP2003179160A (ja) * | 2001-10-18 | 2003-06-27 | Chartered Semiconductor Mfg Ltd | 縦形デバイスの集積化を用いて自己整合性cmosインバータを形成する方法 |
-
2009
- 2009-06-22 JP JP2010517997A patent/JP5374505B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05206407A (ja) * | 1992-01-23 | 1993-08-13 | Sony Corp | Mosトランジスタおよびその製造方法 |
JPH10229175A (ja) * | 1997-01-22 | 1998-08-25 | Internatl Business Mach Corp <Ibm> | メモリ・セル |
JP2002299613A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 縦型電界効果トランジスタ及び半導体装置の製造方法 |
JP2003179160A (ja) * | 2001-10-18 | 2003-06-27 | Chartered Semiconductor Mfg Ltd | 縦形デバイスの集積化を用いて自己整合性cmosインバータを形成する方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2009154293A1 (ja) | 2011-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8138048B2 (en) | Semiconductor storage device | |
US6303425B1 (en) | Semiconductor device and method of manufacturing the same | |
WO2009153880A1 (ja) | 半導体記憶装置 | |
US7932153B2 (en) | Semiconductor device and method for fabricating the same | |
WO2009096001A1 (ja) | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 | |
US7265419B2 (en) | Semiconductor memory device with cell transistors having electrically floating channel bodies to store data | |
JP5864058B2 (ja) | 半導体装置 | |
JP2004128448A (ja) | 半導体記憶装置およびその製造方法、縦型misfetの製造方法および縦型misfet、半導体装置の製造方法および半導体装置 | |
US8946821B2 (en) | SRAM integrated circuits and methods for their fabrication | |
JPH11354749A (ja) | 半導体集積回路装置およびその製造方法 | |
JP3168617B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
EP0739035A2 (en) | DRAM bit line contact | |
JP5374505B2 (ja) | 半導体記憶装置 | |
JP2001007224A (ja) | 半導体装置及びその製造方法 | |
JP5237974B2 (ja) | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 | |
US20040164338A1 (en) | Semiconductor device and method for fabricating the same | |
JP2877069B2 (ja) | スタティック型半導体メモリ装置 | |
JP2006012991A (ja) | 半導体記憶装置 | |
JP2006041513A (ja) | 半導体装置 | |
JP2000077624A (ja) | 高集積半導体メモリ装置及びその製造方法 | |
JP5489272B2 (ja) | 半導体記憶装置 | |
JPH0773115B2 (ja) | 半導体記憶装置 | |
JP2005347296A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2003209189A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2015023075A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110916 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110927 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110921 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130703 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130821 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130911 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130920 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5374505 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |