WO2009153880A1 - 半導体記憶装置 - Google Patents

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WO2009153880A1
WO2009153880A1 PCT/JP2008/061308 JP2008061308W WO2009153880A1 WO 2009153880 A1 WO2009153880 A1 WO 2009153880A1 JP 2008061308 W JP2008061308 W JP 2008061308W WO 2009153880 A1 WO2009153880 A1 WO 2009153880A1
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layer
semiconductor layer
columnar semiconductor
columnar
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舛岡　富士雄
紳太郎 新井
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日本ユニサンティスエレクトロニクス株式会社
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a SGT (Surrounding Gate Transistor), which is a vertical MOS transistor having a columnar semiconductor layer, a side wall of which is a channel region, and a gate electrode surrounding the channel region.
  • SGT Standardrounding Gate Transistor
  • the present invention relates to a structure and a manufacturing method thereof.
  • a columnar semiconductor layer is formed on the surface of a semiconductor substrate, and an SGT (vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • SGT vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • Patent Document 1 JP-A-2-188966.
  • FIG. 37 shows a bird's-eye view (a) and a cross-sectional structure (b) of the SGT of Patent Document 1.
  • the SGT will be described with reference to these drawings.
  • a columnar silicon layer 501 is formed on a silicon substrate, a gate insulating film 502 is formed so as to surround the columnar silicon layer 501, and a gate electrode 503 is formed so as to surround the gate insulating film 502.
  • the side surface of the columnar silicon layer 501 with the gate electrode formed around it becomes a channel of the transistor.
  • a lower diffusion layer 504 and an upper diffusion layer 505 which are source / drain regions are formed above and below the columnar silicon layer 501.
  • Upper diffusion layer 505 is connected to the wiring layer through a contact.
  • the present invention has been made in view of the above circumstances, and by reducing the thickness of the silicon nitride film on the outer periphery of the gate electrode of the SGT, the circuit occupation area formed by the SGT and the SGT, particularly the SGT as in the SRAM, An object is to reduce the occupied area in a circuit in which contacts are arranged at a minimum interval.
  • a semiconductor device configured using a MOS transistor
  • the MOS transistor has a structure in which a drain, a gate, and a source are arranged in a direction perpendicular to a substrate, and the gate surrounds a columnar semiconductor layer, A silicide layer formed in a self-aligned manner on each of the diffusion layers disposed above and below the columnar semiconductor layer for protecting the sidewall of the columnar semiconductor layer when the silicide layer is formed.
  • a silicide layer formed after forming the first insulating film on the side wall of the columnar semiconductor layer; After forming the silicide layer and removing the first insulating film, a source or drain region formed below the columnar semiconductor layer and a gate electrode formed on the sidewall of the columnar semiconductor layer and an upper portion of the columnar semiconductor layer A second insulating film formed to cover the source or drain region formed in There is provided a semiconductor device including a third insulating film that covers the second insulating film as an interlayer film.
  • the thickness Ts of the first portion in the second insulating film covering the sidewall and the gate electrode of the columnar semiconductor layer and the first and lower portions of the columnar semiconductor layer are covered.
  • the thickness Tt of the second portion of the two insulating films is substantially the same, and a relationship of 0.8Tt ⁇ Ts ⁇ 1.2Ts is established.
  • the thickness Ts of the first portion in the second insulating film covering the sidewall and the gate electrode of the columnar semiconductor layer and the upper and lower portions of the columnar semiconductor layer are The thickness Tt of the second portion of the second insulating film to be covered has a relationship of 0.5Tt ⁇ Ts ⁇ 1.0Ts.
  • the thickness Ts of the first portion in the second insulating film covering the sidewall and the gate electrode of the columnar semiconductor layer and the upper and lower portions of the columnar semiconductor layer are The thickness Tt of the second portion of the second insulating film to be covered has a relationship of 0.25Tt ⁇ Ts ⁇ 0.5Ts.
  • the second insulating film is a silicon nitride film
  • the third insulating film is a silicon oxide film.
  • a method of manufacturing a semiconductor device including a MOS transistor having a structure in which a drain, a gate, and a source are arranged in a vertical direction, and the gate surrounds a columnar semiconductor layer.
  • the first and second insulating films are silicon nitride films
  • the third insulating film is a silicon oxide film.
  • FIG. 1A is a plan view of the SGT
  • FIG. 1B is a cross-sectional view.
  • the SGT of this embodiment will be described with reference to these drawings.
  • a columnar semiconductor layer 101 is formed on a silicon substrate, a gate insulating film 102 is formed so as to surround the columnar semiconductor layer 101, and a gate electrode 103 is formed so as to surround the gate insulating film 102.
  • a side surface of the columnar semiconductor layer 101 around which the gate electrode is formed becomes a channel portion of the transistor.
  • a lower diffusion layer 104 and an upper diffusion layer 105 which are source / drain regions are formed above and below the columnar semiconductor layer 101, a silicide layer 107 is formed on the lower diffusion layer, and a silicide layer 108 is formed on the upper diffusion layer.
  • a contact stopper nitride film 109 is formed so as to cover the columnar semiconductor layer and the gate, and the upper diffusion layer 105 is connected to the contact 110.
  • the spacer made of a nitride film covering the gate necessary for forming the silicide is removed, and the nitride film covering the gate is only the contact stopper nitride film 109, so the area of one SGT is The size is kept to the minimum necessary size.
  • the manufacturing method for forming SGT of a present Example is shown below.
  • the columnar semiconductor layer 101 is formed by etching the silicon substrate.
  • a gate insulating film 102 and a gate conductive film 103 are formed.
  • each of the gate insulating film and the gate conductive film is etched to form the gate electrode 103.
  • the lower diffusion layer 104 and the upper diffusion layer 105 are formed by ion implantation.
  • a silicon nitride film is formed and etched back.
  • silicide can be formed on the source / drain diffusion layer in a self-aligned manner, silicidation from the side wall of the columnar semiconductor layer, and the gate electrode.
  • a short circuit through silicide between the diffusion layers can be suppressed.
  • the insulating film formed in this step is preferably a silicon nitride film that does not dissolve in hydrofluoric acid used as a silicide pretreatment.
  • the silicon nitride film spacer 106 formed before silicidation is removed by wet etching.
  • the area occupied by the SGT can be reduced by removing the silicon nitride film spacer 106 formed on the gate electrode.
  • a silicon nitride film 109 for contact stopper is formed. Subsequently, a silicon oxide film as an interlayer film is formed.
  • a contact 110 is formed.
  • the present invention is characterized in that after the silicide layer is formed on the source / drain diffusion layer, the silicon nitride film spacer formed on the gate electrode is removed to remove the area occupied by the SGT.
  • the distance between SGTs and the distance between SGTs and contacts can be reduced.
  • the area occupied by the SGT is increased by the film thickness of the insulating film covering the gate after the gate is formed. As a result, the circuit occupied area is increased.
  • the structure is such that the insulating film finally formed on the outer periphery of the gate electrode is only the silicon nitride film for the contact stopper.
  • FIG. 11 shows a plan view (a) and a sectional view (b) of the SGT when the present invention is used, and a plan view (c) and a section (d) of the SGT when the conventional technique is used.
  • the nitride film spacer 126 is not removed and exists inside the silicon nitride film 129 for contact stopper. For this reason, the occupation area of SGT becomes large.
  • the interval between the SGT and the contact can be reduced by 30 nm by using the present invention.
  • the logic circuit portion in order to reduce the area, many contacts are arranged with a minimum distance from the SGT. Therefore, by using the present invention, the area of the logic circuit can be reduced.
  • This embodiment is an embodiment for reducing the occupied area of the SGT by adjusting the film formation method and structure of the contact stopper nitride film.
  • FIG. 12A shows a plan view of a single SGT in this embodiment
  • FIG. 12B shows a cross-sectional view.
  • the difference from Embodiment 1 is that, in the present invention, regarding the shape of the contact stopper nitride film, the upper and lower portions of the columnar semiconductor layer actually used as the contact stopper are lower than the film thickness formed on the gate electrode. The point is that the film thickness formed on the diffusion layer is thick.
  • the contact stopper nitride film is often formed under film forming conditions with good coverage.
  • a film with good coverage is used in SGT, there is a problem that the area in the lateral direction increases.
  • the film thickness in the vertical direction can be sufficiently ensured by suppressing the film thickness in the horizontal direction as described above.
  • Such a structure of a nitride film can be realized by film formation by sputtering, film formation by reaction rate control using CVD, or film formation by a combination of sputtering and CVD.
  • the thickness of the contact stopper nitride film formed around the gate electrode is Ts and the thickness of the contact stopper nitride film formed on the upper silicide layer is Tt, normally 0.8Tt ⁇ Ts ⁇ 1.2Tt It holds.
  • Tt thickness
  • FIG. 13 shows an equivalent circuit diagram of the memory cell of the CMOS type 6T-SRAM used in this embodiment.
  • BL1 and BLB1 are bit lines
  • WL1 is a word line
  • Vcc1 is a power supply potential
  • Vss1 is a ground potential
  • Qn11 and Qn21 are access transistors for accessing the memory cells
  • Qn31 and Qn41 are drivers for driving the memory cells.
  • Transistors, Qp11 and Qp21 are load transistors for supplying charges to the memory cells
  • Qa and Qb are storage nodes for storing data.
  • bit lines BL1 and BLB1 are precharged to the “H” potential.
  • the access transistors Qn11 and Qn21 are turned on, and the potential of the bit line BL1 which is “H” is a value at which the storage node Qb is close to the “H” potential.
  • the driver transistor Qn31 is turned on and discharged from the access transistor Qn11 through the storage node Qa and the driver transistor Qn31, and approaches the “L” potential.
  • the driver transistor Qn41 is off and is not discharged, but conversely, the charge is supplied from the load transistor Qp21. “It remains close to the potential.
  • the sense amplifier connected to the bit line is activated, but the data in the memory cell is amplified and output.
  • FIG. 14 shows a layout diagram of an SRAM memory cell as an embodiment of the present invention.
  • FIG. 14B is a diagram in which the wiring layer is deleted from FIG. 14A for easy viewing.
  • the unit cells shown in FIG. 14 are repeatedly arranged in the SRAM cell array.
  • FIGS. 15A to 15D show cross-sectional structures taken along cut lines A-A ′ to D-D ′ in the layout diagram of FIG.
  • Planar silicon layers (302a, 302b) are formed on the buried oxide film layer (BOX) 301.
  • the planar silicon layers (302a, 302b) are formed by N + diffusion layers (303a, 303b, 305a, 305b) by impurity implantation or the like.
  • P + diffusion layers (304a, 304b) and the N + diffusion layer and the P + diffusion layer formed on the same planar silicon layer are silicide layers (302a, 302b) formed on the surface of the planar silicon layer (302a, 302b). 313a and 313b).
  • the planar silicon layers (302a, 302b) function as storage nodes (Qa, Qb), respectively.
  • Qn11 and Qn21 are access transistors for accessing the memory cell that is NMOS
  • Qn31 and Qn41 are driver transistors that drive the memory cell that is NMOS
  • Qp11 and Qp21 are load transistors that supply charges to the memory cell that is PMOS.
  • Contact 310a formed on planar silicon layer 302a is connected to contact 311b formed on the gate wiring extending from the gate electrodes of driver transistor Qn41 and load transistor Qp21 by node connection wiring Na1, and planar silicon layer 302b.
  • Contact 310b formed above is connected to contact 311a formed on the gate wiring extending from the gate electrodes of driver transistor Qn31 and load transistor Qp11 by node connection wiring Nb1.
  • Contact 306a formed on access transistor Qn11 is connected to bit line BL1, and contact 306b formed on access transistor Qn21 is connected to bit line BLB1.
  • Contact 307a formed on the gate wiring extending from the gate electrode of access transistor Qn11 and contact 307b formed on the gate wiring extending from the gate electrode of access transistor Qn21 are connected to word line WL1.
  • the contacts (308a, 308b) formed on the driver transistors (Qn31, Qn41) are respectively connected to the wiring layers (Vss1a, Vss1b) having the ground potential, and the contacts (309a) formed on the load transistors (Qp11, Qp21). , 309b) is connected to the wiring layer Vcc1 which is the power supply potential.
  • FIG. 14 shows an N + implantation region (324a, 324b) and a P + implantation region 325.
  • the pattern for forming the N + implantation regions (324a, 324b) and the P + implantation region 325 is formed by simple lines and spaces.
  • OPC Optical Proximity Correction
  • the source and drain of each transistor constituting the SRAM are defined as follows.
  • a diffusion layer formed above the columnar semiconductor layer connected to the ground voltage is defined as a source diffusion layer
  • a diffusion layer formed below the columnar semiconductor layer is defined as a drain diffusion layer.
  • the diffusion layer formed above the columnar semiconductor layer connected to the power supply voltage is defined as the source diffusion layer
  • the diffusion layer formed below the columnar semiconductor layer is defined as the drain diffusion layer.
  • both the diffusion layer formed on the upper part of the columnar semiconductor layer and the diffusion layer formed on the lower part serve as the source or drain.
  • the diffusion layer formed in (1) is defined as the source diffusion layer
  • the diffusion layer formed under the columnar semiconductor layer is defined as the drain diffusion layer.
  • planar silicon layers (302a, 302b) as storage nodes are formed on a buried oxide film layer (BOX) 301, and the planar silicon layers (302a, 302b) are formed on the planar silicon layers (302a, 302b).
  • N + drain diffusion layers (303a, 305b) are formed by impurity implantation or the like.
  • the element isolation for separating the planar silicon layers (302a, 302b) can be formed only by separating the planar silicon layer by etching. Therefore, the number of processes required to form the element isolation is small and the minimum Element separation of a processing dimension can be formed.
  • Silicide layers (313a, 313b) are formed on the N + drain diffusion layers (303a, 305b).
  • a columnar silicon layer 321a constituting the access transistor Qn11 is formed on the N + drain diffusion layer 303a, and a columnar silicon layer 322b constituting the driver transistor Qn41 is formed on the N + drain diffusion layer 305b.
  • a gate insulating film 317 and a gate electrode 318 are formed around each columnar silicon layer.
  • An N + source diffusion layer 314 is formed on the columnar silicon layer by impurity implantation or the like, and a silicide layer 315 is formed on the surface of the source diffusion layer.
  • Contact 306a formed on access transistor Qn11 is connected to bit line BL1, and contact 307a formed on gate wiring 318a extending from the gate of access transistor Qn11 is connected to word line WL1, and on driver transistor Qn41.
  • the formed contact 308b is connected to the ground potential wiring Vss1b.
  • planar silicon layers (302a, 302b) as storage nodes are formed on the buried oxide film layer (BOX) 301, and the planar silicon layers (302a, 302b) are formed on the planar silicon layers (302a, 302b).
  • N + drain diffusion layers (303a, 305b) are formed by impurity implantation or the like.
  • Silicide layers (313a, 313b) are formed on the N + drain diffusion layer.
  • Contact 310a formed on drain diffusion layer 303a is formed on the boundary between N + drain diffusion layer 303a and P + drain diffusion layer 304a, and extends from the gate electrodes of driver transistor Qn41 and load transistor Qp21 through storage node connection wiring Na1. It is connected to a contact 311b formed on the gate wiring 318d.
  • planar silicon layers (302a, 302b) as storage nodes are formed on the buried oxide film layer (BOX) 301, and the planar silicon layers (302a, 302b) are formed on the planar silicon layers (302a, 302b).
  • P + source diffusion layers (304a, 304b) are formed by impurity implantation or the like, and silicide layers (313a, 313b) are formed on the surface of the P + drain diffusion layers (304a, 304b).
  • a columnar silicon layer 323a constituting the load transistor Qp11 is formed on the P + drain diffusion layer 304a, and a columnar silicon layer 323b constituting the load transistor Qp21 is formed on the P + drain diffusion layer 304b.
  • a gate insulating film 317 and a gate electrode 318 are formed around each columnar silicon layer.
  • a P + source diffusion layer 316 is formed on the columnar silicon layer by impurity implantation or the like, and a silicide layer 315 is formed on the surface of the source diffusion layer.
  • the contacts (309a, 309b) formed on the load transistors (Qp11, Qp21) are both connected to the power supply potential wiring Vcc1 through the wiring layer.
  • planar silicon layers (302a, 302b) which are storage nodes are formed on the buried oxide film layer (BOX) 301, and impurities are implanted into the planar silicon layer.
  • An N + drain diffusion layer (303a, 305a) and a P + drain diffusion layer 304a are formed.
  • a silicide layer 313a is formed on the drain diffusion layer, and the N + drain diffusion layers (303a, 305a) and the P + drain diffusion layer 304a are directly connected by the silicide layer 313a.
  • Columnar silicon layer 321a constituting access transistor Qn11 is formed on N + drain diffusion layer 303a
  • columnar silicon layer 322a constituting driver transistor Qn31 is formed on N + drain diffusion layer 305a
  • P + drain diffusion layer 304a is loaded on P + drain diffusion layer 304a.
  • a columnar silicon layer 323a constituting the transistor Qp11 is formed.
  • the N + drain diffusion layer 303a, the P + drain diffusion layer 304a, and the N + drain diffusion layer 305a are directly connected by a silicide layer 313a formed on the surface of the planar silicon layer 332a.
  • a gate insulating film 317 and a gate electrode 318 are formed around each columnar silicon layer.
  • a source diffusion layer is formed on each columnar silicon layer by impurity implantation or the like, and a silicide layer 315 is formed on the surface of the source diffusion layer.
  • Contact 306a formed on access transistor Qn11 is connected to bit line BL1
  • contact 308a formed on driver transistor Qn31 is connected to power supply potential wiring Vss1a
  • contact 309a formed on load transistor Qp11 is power supply potential.
  • Contact 311a formed on gate wiring 318c extending from the gate electrodes of driver transistor Qn31 and load transistor Qp11 is connected to contact 310b formed on the drain diffusion layer of storage node 302b through storage node connection wiring Nb1. .
  • the contact 311a formed on the wiring is connected to the contact 316b connected to the planar silicon layer 305b by the wiring layer.
  • the N + drain diffusion layer and the P + drain diffusion layer formed in the planar silicon layers (302a, 302b) which are storage nodes are directly connected by the silicide layer formed on the planar silicon layer surface.
  • the drain regions of the access transistor, driver transistor, and load transistor are made common and function as a storage node of the SRAM.
  • the silicon nitride spacer is removed after the silicide layer is formed, the nitride film formed around the gate electrode is formed only from the silicon nitride film for the contact stopper. For this reason, the interval between the contact and the columnar silicon layer can be formed narrow, and the SRAM area can be reduced.
  • FIGS. An example of a manufacturing method for forming the semiconductor device of the present invention will be described below with reference to FIGS.
  • (a) is a plan view
  • (b) is a cross-sectional view along D-D '.
  • a silicon nitride film mask 319 is formed on the SOI substrate formed on the buried oxide film (BOX) 301. Thereafter, the columnar silicon layers (321a to 323a, 321b to 323b) are formed by lithography, and the columnar silicon layers (321a to 323a, 321b to 323b) are formed by lithography. At this time, silicon is formed in a planar shape at the bottom of the columnar semiconductor.
  • planar silicon layers are separated to form planar silicon layers (302a, 302b) that serve as storage nodes. Since the above element isolation can be formed only by separating the planar silicon layer, the element isolation with a small number of steps and an isolation width of the minimum processing dimension can be formed.
  • an impurity is introduced into each of the N + implantation region and the P + implantation region by ion implantation or the like to form a drain diffusion layer below the columnar silicon layer in the planar silicon layers (302a, 302b).
  • the silicon nitride film 319 prevents impurities from being introduced into the upper part of the columnar silicon layer.
  • a gate conductive film 318 is formed.
  • a silicon oxide film 331 is formed to embed columnar silicon layers.
  • the silicon oxide film 331, the gate conductive film 318 over the columnar silicon layer, and the gate insulating film 317 are polished by CMP to flatten the gate upper surface.
  • the silicon nitride film mask 319 above the columnar silicon layer is used as a CMP stopper.
  • the CMP polishing amount can be controlled with good reproducibility.
  • the gate conductive film 318 and the silicon oxide film 331 are etched back to form a gate electrode on the side wall of the columnar silicon layer.
  • an etching condition that takes a high selectivity with respect to the silicon nitride mask 319 is used.
  • a silicon nitride film is formed and etched back to form a silicon nitride film sidewall 332 on the metal gate.
  • the silicon nitride film formation amount and the etch back amount are set so that the silicon nitride film sidewall 332 remaining on the gate just covers the gate. Since the portion of the gate covered with the nitride film sidewall is protected during the subsequent gate etching, the gate electrode can be formed in a desired thickness in a self-aligned manner.
  • the silicon oxide film 331 remaining on the metal gate is removed by wet etching.
  • a gate wiring pattern 333 is formed by lithography using a resist or a multilayer resist.
  • gate wirings (318a to 318d) are formed.
  • the silicon nitride film mask 319 and the silicon nitride film sidewalls 332 are removed by wet processing.
  • a silicon nitride film spacer 334 is formed.
  • the silicon nitride film is etched back so that the side walls of the columnar silicon layer and the side walls of the gate electrode are covered with a silicon nitride film spacer 334.
  • a silicon nitride film spacer 334 covering the columnar silicon layer and the side wall of the gate electrode can suppress a drain-gate and source-gate short circuit due to the silicide layer.
  • impurities are introduced into the N + implantation region and the P + implantation region by ion implantation or the like to form source diffusion layers (314, 316) above the columnar silicon layer.
  • a source / drain diffusion layer is selectively silicided by sputtering a metal such as Co or Ni and performing heat treatment, and silicide layers (313a, 313b) on the drain diffusion layer and A silicide layer 315 is formed on the source diffusion layer above the columnar silicon layer.
  • the silicon nitride film spacer 334 present on the side walls of the columnar silicon layer and the gate electrode is removed by wet etching or dry etching.
  • a silicon nitride film 335 for contact stopper is formed.
  • contacts (306a to 310a, 306b to 310b) are formed after forming a silicon oxide film as an interlayer film.
  • FIG. 35A shows an SRAM cell when the present invention is used
  • FIG. 35B shows an SRAM cell when the present invention is not used.
  • the nitride film covering the gate electrode formed around the columnar silicon layer is only the silicon nitride film 335 for contact stopper, whereas in FIG. 35B, the columnar silicon is formed.
  • the nitride film covering the gate electrode formed around the layer has a laminated structure of a silicon nitride film spacer 434 and a contact stopper silicon nitride film 435 formed before silicidation.
  • the columnar silicon layer and the contacts are formed at the closest intervals in the vertical direction.
  • the columnar silicon layer in the present invention is equal to the film thickness of the silicon nitride film spacer.
  • the contact interval can be reduced.
  • the columnar silicon layer and the contacts are arranged at a minimum interval in the vertical direction. Specifically, in FIG. 35A, the columnar silicon layers Qn11 and Qp11 and the contact 310a are formed with a minimum interval, and the columnar silicon layers Qp11 and Qn31 and the contact 311a are formed with a minimum interval.
  • the SRAM cell area can be reduced to about 74% of the conventional example.
  • the area occupied by the circuit formed by the SGT can be reduced by reducing the silicon nitride film thickness on the outer periphery of the gate electrode of the SGT.
  • FIG. 6 is an equivalent circuit diagram of an SRAM which is a third embodiment of the present invention. It is a top view of SRAM which is the 3rd example of the present invention. It is sectional drawing of SRAM which is the 3rd Example of this invention. It is process drawing which shows the manufacturing method of SRAM which is the 3rd Example of this invention in process order.

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Abstract

　ＳＧＴのゲート電極の外周のシリコン窒化膜膜厚を低減した半導体装置を提供する。本発明に係る半導体装置は、MOSトランジスタを用いて構成され、MOSトランジスタは、ドレイン、ゲート及びソースが基板に対して垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有しており、 　柱状半導体層の上部および下部に配置される拡散層の各々の上に自己整合的に形成されるシリサイド層であって、シリサイド層を形成するときに柱状半導体層の側壁を保護するために、柱状半導体層の側壁に第１の絶縁膜を形成した後に形成されるシリサイド層と、 　シリサイド層を形成し、第１の絶縁膜を除去した後に、柱状半導体層の下部に形成されるソースまたはドレイン領域と柱状半導体層の側壁に形成されるゲート電極と柱状半導体層の上部に形成されるソースまたはドレイン領域とを覆うように形成された第２の絶縁膜とを備えている。

Description

半導体記憶装置
本発明は半導体装置およびその製造方法に関し、特に柱状半導体層を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型MOSトランジスタであるＳＧＴ(Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ)の構造およびその製造方法に関する。
ＬＳＩの高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２－１８８９６６）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べてトランジスタの占有面積を大幅に縮小することができる。
図３７に特許文献１のＳＧＴの鳥瞰図（ａ）および断面構造（ｂ）を示す。これらの図を参照してＳＧＴについて説明する。シリコン基板上に柱状シリコン層５０１が形成され、柱状シリコン層５０１を取り囲むようにゲート絶縁膜５０２が形成され、ゲート絶縁膜５０２を取り囲むようにゲート電極５０３が形成されている。ゲート電極が周囲に形成された柱状シリコン層５０１の側面はトランジスタのチャネルになる。柱状シリコン層５０１の上下には、ソースドレイン領域である下部拡散層５０４と上部拡散層５０５が形成されている。上部拡散層５０５はコンタクトを通して配線層へと接続される。
特開平２－１８８９６６
しかしながら、図３７に示した特許文献１のＳＧＴをＣＰＵなどの高集積かつ高性能なロジックデバイスに適用する場合には、トランジスタ性能を向上させるためにソースドレイン領域にシリサイド層を自己整合的に形成し、ソースドレイン領域の寄生抵抗を低減させることが必要である。一方、トランジスタ性能を向上することにより、ＳＧＴの占有面積が増加しないことが重要である。
本発明は上記の事情を鑑みてなされたもので、ＳＧＴのゲート電極の外周のシリコン窒化膜膜厚を低減することによって、ＳＧＴ及びＳＧＴにより形成される回路占有面積、特にＳＲＡＭのようにＳＧＴとコンタクトが最小間隔で配置される回路における占有面積を縮小することを目的とする。
　上記の課題を解決するために本発明では以下の構成を有する。本発明の一つの特徴によれば、MOSトランジスタを用いて構成された半導体装置であって、
　前記MOSトランジスタは、ドレイン、ゲート及びソースが基板に対して垂直方向に配置され、前記ゲートが柱状半導体層を取り囲む構造を有しており、
　前記柱状半導体層の上部および下部に配置される拡散層の各々の上に自己整合的に形成されるシリサイド層であって、該シリサイド層を形成するときに前記柱状半導体層の側壁を保護するために、前記柱状半導体層の側壁に第１の絶縁膜を形成した後に形成されるシリサイド層と、
　前記シリサイド層を形成し、前記第１の絶縁膜を除去した後に、前記柱状半導体層の下部に形成されるソースまたはドレイン領域と柱状半導体層の側壁に形成されるゲート電極と柱状半導体層の上部に形成されるソースまたはドレイン領域とを覆うように形成された第２の絶縁膜と、
　層間膜として前記第２の絶縁膜を覆う第３の絶縁膜とを備えた半導体装置が提供される。
　本発明の好ましい態様では、前記半導体装置において、柱状半導体層の側壁およびゲート電極を覆う前記第２の絶縁膜における第１の部分の厚さＴｓと、柱状半導体層の上部および下部を覆う前記第２の絶縁膜における第２の部分の厚さＴｔがほぼ同一であり、０．８Ｔｔ＜Ｔｓ＜１．２Ｔｓの関係を有している。
　また、本発明の別の好ましい態様では、前記半導体装置において、柱状半導体層の側壁およびゲート電極を覆う前記第２の絶縁膜における第１の部分の厚さＴｓと柱状半導体層の上部および下部を覆う前記第２の絶縁膜における第２の部分の厚さＴｔが、０．５Ｔｔ＜Ｔｓ＜１．０Ｔｓの関係を有している。
　また、本発明の別の好ましい態様では、前記半導体装置において、柱状半導体層の側壁およびゲート電極を覆う前記第２の絶縁膜における第１の部分の厚さＴｓと柱状半導体層の上部および下部を覆う前記第２の絶縁膜における第２の部分の厚さＴｔが、０．２５Ｔｔ＜Ｔｓ＜０．５Ｔｓの関係を有している。
　また、本発明の別の好ましい態様では、前記半導体装置において、前記第２の絶縁膜はシリコン窒化膜であり、前記第３の絶縁膜はシリコン酸化膜である。
　また、本発明の別の特徴によると、ドレイン、ゲート及びソースが垂直方向に配置され、前記ゲートが柱状半導体層を取り囲む構造を有するMOSトランジスタを用いて構成される半導体装置を製造する方法であって、
　シリコン基板をエッチングして柱状半導体層を形成する工程と、
　前記柱状半導体層の上部および下部に形成されるソース領域またはドレイン領域の各拡散層と、前記柱状半導体層の側壁との表面にゲート絶縁膜を形成する工程と、
　前記ゲート絶縁膜の表面にゲート導電膜を形成する工程と、
　前記ゲート絶縁膜と前記ゲート導電膜の各々をエッチングしてゲート電極を形成する工程と、
　前記柱状半導体層の上部および下部に配置される拡散層上に自己整合的にシリサイド層を形成するときに前記柱状半導体層の側壁を保護する第１の絶縁膜を前記柱状半導体層の側壁に形成する工程と、
　前記柱状半導体層の上部および下部に配置される拡散層の各々の上にシリサイド層を自己整合的に形成する工程と、
　前記シリサイド層が形成された後に前記第１の絶縁膜を除去する工程と、
　コンタクトストッパーとして前記柱状半導体層および前記ゲート電極上に第２の絶縁膜を成膜する工程と、
　前記第２の絶縁膜上に第３の絶縁膜を層間膜として形成する工程とを備えた方法が提供される。
　本発明の好ましい態様では、前記半導体装置を製造する方法において、前記第１および第２の絶縁膜はシリコン窒化膜であり、前記第３の絶縁膜はシリコン酸化膜である。
以下に単体のＳＧＴを用いた本発明の実施例を示す。
図１（ａ）はＳＧＴの平面図、図１（ｂ）は断面図である。これらの図を参考にして本実施例のＳＧＴについて説明する。シリコン基板上に柱状半導体層１０１が形成され、柱状半導体層１０１を取り囲むようにゲート絶縁膜１０２が形成され、ゲート絶縁膜１０２を取り囲むようにゲート電極１０３が形成されている。ゲート電極が周囲に形成された柱状半導体層１０１の側面はトランジスタのチャネル部になる。柱状半導体層１０１の上下には、ソースドレイン領域である下部拡散層１０４と上部拡散層１０５が形成され、下部拡散層上にはシリサイド層１０７が形成され、上部拡散層上にはシリサイド層１０８が形成される。柱状半導体層およびゲートを覆うようにコンタクトストッパー用の窒化膜１０９が形成され、上部拡散層１０５はコンタクト１１０に接続される。
本実施例のＳＧＴにおいてはシリサイド形成時に必要なゲートを覆う窒化膜などからなるスペーサーは除去されており、ゲートを覆う窒化膜はコンタクトストッパー窒化膜１０９のみであるので、１個のＳＧＴの面積は必要最低限の大きさに抑えられている。
本実施例のＳＧＴを形成するための製造方法を以下に示す。
図２に示すように、シリコン基板をエッチングして、柱状半導体層１０１を形成する。
図３に示すように、ゲート絶縁膜１０２およびゲート導電膜１０３を成膜する。
図４に示すように、ゲート絶縁膜の表面にゲート導電膜を形成した後に、ゲート絶縁膜とゲート導電膜の各々をエッチングしてゲート電極１０３を形成する。
図５に示すように、イオン注入により、下部拡散層１０４および上部拡散層１０５を形成する。
図６に示すように、シリコン窒化膜を成膜して、エッチバックする。柱状半導体層の側壁部やゲート電極をシリコン窒化膜１０６により覆うことにより、ソースドレイン拡散層上に自己整合的にシリサイドを形成することができ、柱状半導体層の側壁からのシリサイド化や、ゲート電極と拡散層間のシリサイドを介したショートなどを抑制することができる。
なお、本工程において成膜される絶縁膜は、シリサイド前処理として使用されるフッ酸に溶解しないシリコン窒化膜等であることが望ましい。
図７に示すように、ＣｏやＮｉなどの金属をスパッタした後、熱処理を加えて未反応の金属を除去することにより、下部拡散層１０４上および上部拡散層１０５上にのみシリサイド層（１０７、１０８）を自己整合的に形成する。
図８に示すように、シリサイド化前に形成したシリコン窒化膜スペーサー１０６をウェットエッチにより除去する。この工程において、ゲート電極上に形成されたシリコン窒化膜スペーサー１０６を除去することによって、ＳＧＴが占める面積を縮小することができる。
図９に示すように、コンタクトストッパー用のシリコン窒化膜１０９を成膜する。続いて、層間膜であるシリコン酸化膜を成膜する。
図１０に示すように、コンタクト１１０を形成する。
本発明の特徴は、製造工程の説明において述べたように、ソースドレイン拡散層上にシリサイド層を形成した後、ゲート電極上に形成されたシリコン窒化膜スペーサーを除去することによって、ＳＧＴの占有面積を縮小でき、ＳＧＴ同士の間隔やＳＧＴとコンタクトの間隔を縮小することができる点にある。従来のＳＧＴにおいては、プレーナートランジスタの製造工程と異なり、ゲート形成後にゲートを覆う絶縁膜の膜厚分だけ、ＳＧＴの占有面積が大きくなり、その結果、回路占有面積が増加してしまう。本発明においては、この点に注目し、最終的にゲート電極の外周に形成される絶縁膜がコンタクトストッパー用のシリコン窒化膜のみとなるような構造となっている。
図１１に本発明を用いた場合のＳＧＴの平面図（ａ）と断面図（ｂ）、従来の技術を用いた場合のＳＧＴの平面図（ｃ）および断面（ｄ）を示した。本発明を用いていない場合には、窒化膜スペーサー１２６は除去されずにコンタクトストッパー用のシリコン窒化膜１２９の内側に存在している。このため、ＳＧＴの占有面積が大きくなる。
例えば、窒化膜スペーサー膜厚が３０ｎｍの場合には、本発明を用いることにより、ＳＧＴとコンタクト間の間隔を３０ｎｍだけ縮小することができる。通常ロジック回路部においては、面積を縮小するために、多くのコンタクトはＳＧＴと最小間隔で配置されるので、本発明を用いることによりロジック回路の面積を縮小することができる。
本実施例は、コンタクトストッパー窒化膜の成膜方法および構造を調整することにより、ＳＧＴの占有面積を縮小するための実施例である。
図１２（ａ）に本実施例における単体ＳＧＴの平面図を、図１２（ｂ）に断面図を示す。
本実施例において実施例１と異なる点は、本発明においてはコンタクトストッパー窒化膜の形状に関して、ゲート電極上に成膜される膜厚より、実際にコンタクトストッパーとして使用される柱状半導体層上面や下部拡散層上部に成膜される膜厚が厚く形成される構造となる点である。コンタクトストッパー窒化膜が上記のように成膜されることによって、ＳＧＴの占有面積を増加させることなく、コンタクトストッパーとしての機能を持たせることが可能である。
従来のプレーナートランジスタにおいては、コンタクトストッパー窒化膜にはカバレッジのよい成膜条件にて成膜されることが多い。しかし、ＳＧＴにおいてカバレッジのよい膜を使用すると、横方向の面積が増加するという問題がある。本発明では、上記のように横方向の成膜膜厚を抑えることにより、縦方向への成膜膜厚を十分に確保することができる。このような、窒化膜の構造は、スパッターによる成膜や、ＣＶＤを用いた反応律速による成膜、またはスパッターとＣＶＤの組み合わせによる成膜により実現することが可能である。
ゲート電極の周囲に形成されるコンタクトストッパー窒化膜膜厚をＴｓとし、上部シリサイド層上に成膜されるコンタクトストッパー窒化膜膜厚をＴｔとすると、通常は０．８Ｔｔ＜Ｔｓ＜１．２Ｔｔが成り立つ。ＳＧＴの占める面積の増加を抑えるためには、コンタクトストッパー窒化膜の成膜条件を調整して、０．５Ｔｔ＜Ｔｓ＜１．０Ｔｔの関係が成り立つような窒化膜の形状であることが望ましい。この場合には、上部シリサイド層上の窒化膜膜厚Ｔｔを保持したまま面積の増加を抑制することができる。０．２５Ｔｔ＜Ｔｓ＜０．５Ｔｔの関係が成り立つ場合には、さらに面積の増加を抑制できる。
以下に本発明を用いることによる効果を定量的に評価しやすいＳＲＡＭセルにおける実施例を示す。特に、本実施例においてはＳＯＩ基板上に形成されるＳＧＴを用いたＣＭＯＳ型６Ｔ－ＳＲＡＭを例として本発明の効果を示す。
まず、図１３に本実施例に用いたＣＭＯＳ型６Ｔ－ＳＲＡＭのメモリセルの等価回路図を示す。図１３において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｃｃ１は電源電位、Ｖｓｓ１は接地電位、Ｑｎ１１およびＱｎ２１はメモリセルにアクセスするためのアクセストランジスタ、Ｑｎ３１およびＱｎ４１はメモリセルを駆動するドライバトランジスタ、Ｑｐ１１およびＱｐ２１はメモリセルに電荷を供給するロードトランジスタ、ＱａおよびＱｂはデータを記憶するための記憶ノードを示している。
以下に図１３のメモリセルの動作の一例として、記憶ノードＱａに“Ｌ”のデータが、記憶ノードＱｂに“Ｈ”のデータが記憶されている場合の読み出し動作について説明する。読み出しを行う場合には、ビット線ＢＬ１およびＢＬＢ１が“Ｈ”電位にプリチャージされる。プリチャージ完了後にワード線ＷＬ１が“Ｈ”になることでアクセストランジスタＱｎ１１およびＱｎ２１がオンになり、“Ｈ”になっているビット線ＢＬ１の電位は、記憶ノードＱｂが“Ｈ”電位に近い値であるためドライバトランジスタＱｎ３１がオンになり、アクセストランジスタＱｎ１１から記憶ノードＱａ、ドライバトランジスタＱｎ３１を通してディスチャージされ、“Ｌ”電位に近づく。一方、ビット線ＢＬＢ１の電位は、記憶ノードＱａが“Ｌ”電位に近い値であるためにドライバトランジスタＱｎ４１はオフであり、ディスチャージされず、逆にロードトランジスタＱｐ２１より電荷が供給されるため “Ｈ”電位に近い値のままである。ＢＬ１とＢＬＢ１の電位差がセンスアンプによって増幅できるレベルになった時点で、図には示されていないがビット線に接続されているセンスアンプを起動することで、メモリセルのデータが増幅され出力される。
図１４に本発明の実施例としてＳＲＡＭメモリセルのレイアウト図を示す。図１４（ｂ）は、見やすくするために、図１４（ａ）から配線層を削除した図である。ＳＲＡＭセルアレイ内においては図１４に示したユニットセルが繰り返し配置されている。図１５（ａ）～（ｄ）に図１４のレイアウト図のカットラインＡ－Ａ’～Ｄ－Ｄ’における断面構造を示す。
以下に、図１４および図１５を参考にして本実施例のレイアウトについて説明する。
埋め込み酸化膜層（ＢＯＸ）３０１上に平面状シリコン層（３０２ａ、３０２ｂ）が形成され、上記平面状シリコン層（３０２ａ、３０２ｂ）は不純物注入等により、Ｎ＋拡散層（３０３ａ、３０３ｂ、３０５ａ、３０５ｂ）およびＰ＋拡散層（３０４ａ、３０４ｂ）から構成され、同一の平面状シリコン層に形成されるＮ＋拡散層とＰ＋拡散層は平面状シリコン層（３０２ａ、３０２ｂ）の表面に形成されるシリサイド層（３１３ａ、３１３ｂ）によって互いに接続される。平面状シリコン層（３０２ａ、３０２ｂ）はそれぞれ記憶ノード（Ｑａ、Ｑｂ）として機能する。Ｑｎ１１およびＱｎ２１はＮＭＯＳであるメモリセルにアクセスするためのアクセストランジスタ、Ｑｎ３１およびＱｎ４１はＮＭＯＳであるメモリセルを駆動するドライバトランジスタ、Ｑｐ１１およびＱｐ２１はＰＭＯＳであるメモリセルに電荷を供給するロードトランジスタである。平面状シリコン層３０２ａ上に形成されるコンタクト３１０ａはノード接続配線Ｎａ１によりドライバトランジスタＱｎ４１およびロードトランジスタＱｐ２１のゲート電極より延在するゲート配線上に形成されるコンタクト３１１ｂと接続され、平面状シリコン層３０２ｂ上に形成されるコンタクト３１０ｂはノード接続配線Ｎｂ１によりドライバトランジスタＱｎ３１およびロードトランジスタＱｐ１１のゲート電極より延在するゲート配線上に形成されるコンタクト３１１ａと接続される。アクセストランジスタＱｎ１１上部に形成されるコンタクト３０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｎ２１上部に形成されるコンタクト３０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱｎ１１のゲート電極から延在するゲート配線上に形成されるコンタクト３０７ａおよびアクセストランジスタＱｎ２１のゲート電極から延在するゲート配線上に形成されるコンタクト３０７ｂはワード線ＷＬ１に接続される。ドライバトランジスタ（Ｑｎ３１、Ｑｎ４１）上部に形成されるコンタクト（３０８ａ、３０８ｂ）は接地電位である配線層（Ｖｓｓ１ａ、Ｖｓｓ１ｂ）にそれぞれ接続され、ロードトランジスタ（Ｑｐ１１、Ｑｐ２１）上部に形成されるコンタクト（３０９ａ、３０９ｂ）は電源電位である配線層Ｖｃｃ１に接続される。
図１４にＮ＋注入領域（３２４ａ、３２４ｂ）およびＰ＋注入領域３２５を示す。本実施例のＳＲＡＭセルアレイ領域においてはＮ＋注入領域（３２４ａ、３２４ｂ）およびＰ＋注入領域３２５を形成するパターンは単純なライン＆スペースにより形成される。また、上記ＳＲＡＭセルは記憶ノードやゲート配線の形状が長方形のみで構成されているために、ＯＰＣ（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ）によるパターン形状の補正が容易であり、小さいＳＲＡＭセル面積を実現するために適したレイアウトである。
本発明において、ＳＲＡＭを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ（Ｑｎ３１、Ｑｎ４１）については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。ロードトランジスタ（Ｑｐ１１、Ｑｐ２１）については、電源電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタ（Ｑｎ１１、Ｑｎ２１）については、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。
続いて、図１５の断面構造を参照して本発明のＳＲＡＭの構造について説明する。
図１５（ａ）に示されるように、埋め込み酸化膜層（ＢＯＸ）３０１上に記憶ノードである平面状シリコン層（３０２ａ、３０２ｂ）が形成され、上記平面状シリコン層（３０２ａ、３０２ｂ）には不純物注入等によりＮ＋ドレイン拡散層（３０３ａ、３０５ｂ）が形成されている。平面状シリコン層（３０２ａ、３０２ｂ）を分離するための素子分離は平面状シリコン層をエッチングにより分離するだけで形成することができるので、素子分離を形成するために必要な工程数が少なく、最小加工寸法の素子分離を形成することができる。Ｎ＋ドレイン拡散層（３０３ａ、３０５ｂ）上にはシリサイド層（３１３ａ、３１３ｂ）が形成されている。Ｎ＋ドレイン拡散層３０３ａ上にアクセストランジスタＱｎ１１を構成する柱状シリコン層３２１ａが形成され、Ｎ＋ドレイン拡散層３０５ｂ上にドライバトランジスタＱｎ４１を構成する柱状シリコン層３２２ｂが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜３１７およびゲート電極３１８が形成されている。柱状シリコン層上部にはＮ＋ソース拡散層３１４が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層３１５が形成されている。アクセストランジスタＱｎ１１上に形成されるコンタクト３０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｎ１１のゲートより延在するゲート配線３１８ａ上に形成されるコンタクト３０７ａはワード線ＷＬ１に接続され、ドライバトランジスタＱｎ４１上に形成されるコンタクト３０８ｂは接地電位配線Ｖｓｓ１ｂに接続される。
図１５（ｂ）に示されるように、埋め込み酸化膜層（ＢＯＸ）３０１上に記憶ノードである平面状シリコン層（３０２ａ、３０２ｂ）が形成され、上記平面状シリコン層（３０２ａ、３０２ｂ）には不純物注入等によりＮ＋ドレイン拡散層（３０３ａ、３０５ｂ）が形成されている。Ｎ＋ドレイン拡散層上にはシリサイド層（３１３ａ、３１３ｂ）が形成されている。ドレイン拡散層３０３ａ上に形成されるコンタクト３１０ａはＮ＋ドレイン拡散層３０３ａとＰ＋ドレイン拡散層３０４ａの境界上に形成され、記憶ノード接続配線Ｎａ１を通じてドライバトランジスタＱｎ４１およびロードトランジスタＱｐ２１のゲート電極から延在するゲート配線３１８ｄ上に形成されるコンタクト３１１ｂに接続される。
図１５（ｃ）に示されるように、埋め込み酸化膜層（ＢＯＸ）３０１上に記憶ノードである平面状シリコン層（３０２ａ、３０２ｂ）が形成され、上記平面状シリコン層（３０２ａ、３０２ｂ）には不純物注入等によりＰ＋ソース拡散層（３０４ａ、３０４ｂ）が形成され、Ｐ＋ドレイン拡散層（３０４ａ、３０４ｂ）表面にシリサイド層（３１３ａ、３１３ｂ）が形成されている。Ｐ＋ドレイン拡散層３０４ａ上にロードトランジスタＱｐ１１を構成する柱状シリコン層３２３ａが形成され、Ｐ＋ドレイン拡散層３０４ｂ上にロードトランジスタＱｐ２１を構成する柱状シリコン層３２３ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜３１７およびゲート電極３１８が形成されている。柱状シリコン層上部にはＰ＋ソース拡散層３１６が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層３１５が形成されている。ロードトランジスタ（Ｑｐ１１、Ｑｐ２１）上に形成されるコンタクト（３０９ａ、３０９ｂ）はともに配線層を通して電源電位配線Ｖｃｃ１に接続される。
図１５（ｄ）に示されるように、埋め込み酸化膜層（ＢＯＸ）３０１上に記憶ノードである平面状シリコン層（３０２ａ、３０２ｂ）が形成され、上記平面状シリコン層には不純物注入等により、Ｎ＋ドレイン拡散層（３０３ａ、３０５ａ）およびＰ＋ドレイン拡散層３０４ａが形成される。ドレイン拡散層上にはシリサイド層３１３ａが形成され、シリサイド層３１３ａによってＮ＋ドレイン拡散層（３０３ａ、３０５ａ）とＰ＋ドレイン拡散層３０４ａは直接接続されている。Ｎ＋ドレイン拡散層３０３ａ上にアクセストランジスタＱｎ１１を構成する柱状シリコン層３２１ａが形成され、Ｎ＋ドレイン拡散層３０５ａ上にドライバトランジスタＱｎ３１を構成する柱状シリコン層３２２ａが形成され、Ｐ＋ドレイン拡散層３０４ａ上にロードトランジスタＱｐ１１を構成する柱状シリコン層３２３ａが形成される。Ｎ＋ドレイン拡散層３０３ａとＰ＋ドレイン拡散層３０４ａとＮ＋ドレイン拡散層３０５ａは平面状シリコン層３３２ａの表面に形成されたシリサイド層３１３ａにより直接接続される。それぞれの柱状シリコン層の周囲にゲート絶縁膜３１７およびゲート電極３１８が形成されている。それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層３１５が形成されている。アクセストランジスタＱｎ１１上に形成されるコンタクト３０６ａはビット線ＢＬ１に接続され、ドライバトランジスタＱｎ３１上に形成されるコンタクト３０８ａは電源電位配線Ｖｓｓ１ａに接続され、ロードトランジスタＱｐ１１上に形成されるコンタクト３０９ａは電源電位配線Ｖｃｃ１ａに接続される。
ドライバトランジスタＱｎ３１とロードトランジスタＱｐ１１のゲート電極から延在するゲート配線３１８ｃ上に形成されるコンタクト３１１ａは、記憶ノード接続配線Ｎｂ１を通じて記憶ノード３０２ｂのドレイン拡散層上に形成されるコンタクト３１０ｂに接続される。配線上に形成されるコンタクト３１１ａは、平面状シリコン層３０５ｂに接続されるコンタクト３１６ｂと配線層により接続される。
上記ＳＲＡＭセルおいては、記憶ノードである平面状シリコン層（３０２ａ、３０２ｂ）に形成されるＮ＋ドレイン拡散層とＰ＋ドレイン拡散層が平面状シリコン層表面に形成されるシリサイド層で直接接続されることにより、アクセストランジスタ、ドライバトランジスタ、およびロードトランジスタのドレイン領域は共通化され、ＳＲＡＭの記憶ノードとして機能している。
本実施例においては、シリサイド層形成後にシリコン窒化膜スペーサーを除去しているため、ゲート電極の周囲に形成される窒化膜はコンタクトストッパー用のシリコン窒化膜のみより形成されている。このため、コンタクトと柱状シリコン層の間隔を狭く形成することができ、ＳＲＡＭ面積を縮小することができる。
以下に本発明の半導体装置を形成するための製造方法の一例を図１６～図３４を参照して説明する。各図において（ａ）は平面図、（ｂ）はＤ－Ｄ’間の断面図である。
図１６に示されるように、埋め込み酸化膜（ＢＯＸ）３０１上に形成されたＳＯＩ基板上に、シリコン窒化膜のマスク３１９を成膜する。その後、柱状シリコン層（３２１ａ～３２３ａ、３２１ｂ～３２３ｂ）のパターンをリソグラフィーにより形成し、エッチングすることにより柱状シリコン層（３２１ａ～３２３ａ、３２１ｂ～３２３ｂ）を形成する。このとき、柱状半導体底部にシリコンを平面状に形成しておく。
図１７に示されるように、平面状シリコン層を分離して、記憶ノードとなる平面状シリコン層（３０２ａ、３０２ｂ）を形成する。上記の素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法の分離幅を持つ素子分離を形成することができる。
図１８に示されるように、Ｎ＋注入領域およびＰ＋注入領域にそれぞれイオン注入などにより不純物を導入し、平面状シリコン層（３０２ａ、３０２ｂ）に柱状シリコン層下部のドレイン拡散層を形成する。このときに、不純物は埋め込み酸化膜３０１まで到達し、さらに不純物は柱状シリコン層の底部を覆うように分布するように注入条件を調整することが好ましい。また、シリコン窒化膜３１９により柱状シリコン層上部には不純物が導入されないようにする。
図１９に示されるように、ゲート絶縁膜３１７を成膜後、ゲート導電膜３１８を成膜する。
図２０に示されるように、シリコン酸化膜３３１を成膜して柱状シリコン層間を埋め込む。
図２１に示されるように、ＣＭＰによりシリコン酸化膜３３１、柱状シリコン層上部のゲート導電膜３１８、ゲート絶縁膜３１７を研磨し、ゲート上面を平坦化する。ＣＭＰ時においては、柱状シリコン層上部のシリコン窒化膜マスク３１９をＣＭＰのストッパーとして使用する。シリコン窒化膜マスク１９をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。
図２２に示されるように、ゲート長を決定するために、ゲート導電膜３１８およびシリコン酸化膜３３１をエッチバックして、柱状シリコン層側壁のゲート電極を形成する。このとき、シリコン窒化膜マスク３１９に対して高選択比を取るようなエッチング条件を使用する。
図２３に示されるように、シリコン窒化膜を成膜して、エッチバックすることにより、メタルゲートの上部にシリコン窒化膜サイドウォール３３２を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール３３２がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートは後工程のゲートエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができる。
図２４に示されるように、メタルゲート上に残存するシリコン酸化膜３３１をウェットエッチにて除去する。
図２５に示されるように、レジストまたは多層レジストを用いて、リソグラフィーによりゲート配線パターン３３３を形成する。
図２６に示されるように、レジスト３３３をマスクにして、ゲート導電膜およびゲート絶縁膜をエッチングし、除去する。これによりゲート配線（３１８ａ～３１８ｄ）が形成さ　
図２７に示されるように、シリコン窒化膜マスク３１９およびシリコン窒化膜サイドウォール３３２をウェット処理により除去する。
図２８に示されるように、シリコン窒化膜スペーサー３３４を成膜する。
図２９に示されるように、シリコン窒化膜をエッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜スペーサー３３４で覆う構造にする。このような構造にすることにより、ゲート絶縁膜３１７がシリコン窒化膜３４により覆われるので、後工程におけるゲート絶縁膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
また、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜スペーサー３３４により、シリサイド層に起因するドレイン－ゲート間およびソース－ゲート間のショートを抑制することができる。
図３０に示されるように、Ｎ＋注入領域およびＰ＋注入領域にそれぞれイオン注入などにより不純物を導入し、柱状シリコン層上部のソース拡散層（３１４、３１６）を形成する。
図３１に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、ドレイン拡散層上のシリサイド層（３１３ａ、３１３ｂ）および柱状シリコン層上部のソース拡散層上のシリサイド層３１５を形成する。
図３２に示されるように、柱状シリコン層およびゲート電極の側壁に存在するシリコン窒化膜スペーサー３３４をウェットエッチまたはドライエッチにより除去する。
図３３に示されるように、コンタクトストッパー用のシリコン窒化膜３３５を成膜する。
図３４に示されるように、層間膜であるシリコン酸化膜を形成後にコンタクト（３０６ａ～３１０ａ、３０６ｂ～３１０ｂ）を形成する。
図３５（ａ）に本発明を用いた場合のＳＲＡＭセル、図３５（ｂ）に本発明を用いていない場合におけるＳＲＡＭセルを示す。図３５（ａ）においては、柱状シリコン層の周囲に形成されるゲート電極を覆う窒化膜はコンタクトストッパー用のシリコン窒化膜３３５のみであるのに対して、図３５（ｂ）においては、柱状シリコン層の周囲に形成されるゲート電極を覆う窒化膜はシリサイド化前に形成されるシリコン窒化膜スペーサー４３４およびコンタクトストッパー用シリコン窒化膜４３５の積層構造となる。
ＳＲＡＭセルにおいては、柱状シリコン層とコンタクトは縦方向に最密間隔で形成されているので、本発明と従来例を比較すると、シリコン窒化膜スペーサーの膜厚分だけ、本発明における柱状シリコン層とコンタクトの間隔は小さくすることができる。
ＳＲＡＭにおいては、縦方向に柱状シリコン層とコンタクトが最小間隔で並ぶ箇所が４箇所存在する。具体的には、図３５（ａ）においては、柱状シリコン層Ｑｎ１１およびＱｐ１１とコンタクト３１０ａが最小間隔で形成され、また、柱状シリコン層Ｑｐ１１およびＱｎ３１とコンタクト３１１ａが最小間隔で形成される。また、ＳＲＡＭセルの横方向に柱状シリコン層とコンタクト間隔が最小間隔で並ぶ箇所が４箇所存在する。具体的には、図３５（ａ）においては、柱状シリコン層Ｑｎ１１およびＱｎ４１とコンタクト３１０ａが最小間隔で形成される。
実施例１の場合と同様に、シリコン窒化膜スペーサーの膜厚を３０ｎｍとした場合には、柱状シリコン層とコンタクトの最小間隔は本発明を用いた場合には３０ｎｍだけ縮小される。したがって、ＳＲＡＭセルの縦方向の長さは３０ｎｍ×４＝１２０ｎｍだけ縮小される。柱状シリコン層の直径を３０ｎｍ、ゲート膜厚を５０ｎｍ、コンタクト寸法を６０ｎｍ及び素子分離幅６０ｎｍとすると、従来例におけるＳＲＡＭの縦方向の長さは８４０ｎｍ程度と見積もることができるので、ＳＲＡＭセルの縦方向の長さを１４％程度シュリンクすることができる。
同様に、ＳＲＡＭの横方向の長さは、柱状シリコン層とコンタクトが最小間隔で形成される箇所が２箇所あるため、３０ｎｍ×２＝６０ｎｍだけ縮小される。柱状シリコン層の直径を３０ｎｍ、ゲート膜厚を５０ｎｍ、コンタクト寸法を６０ｎｍ及び素子分離幅６０ｎｍとすると、従来例におけるＳＲＡＭの横方向の長さは５６０ｎｍ程度と見積もることができるので、ＳＲＡＭセルの横方向の長さを１１％程度シュリンクすることができる。
以上より、本発明と従来例におけるＳＲＡＭ面積を見積もると、
本発明：６９０ｎｍ×４２０ｎｍ＝０．２９ｕｍ2
従来例：８１０ｎｍ×４８０ｎｍ＝０．３９ｕｍ2
となり、本発明においては従来例の７４％程度にＳＲＡＭセル面積を縮小することができる。
上記のように本発明においてはＳＧＴのゲート電極の外周のシリコン窒化膜厚を低減することによってＳＧＴにより形成される回路占有面積を縮小することができる。
本発明の第１の実施例の平面図および断面図である。 本発明の第１の実施例の製造方法を工程順に示す工程図である。 本発明の第１の実施例の製造方法を工程順に示す工程図である。 本発明の第１の実施例の製造方法を工程順に示す工程図である。 本発明の第１の実施例の製造方法を工程順に示す工程図である。 本発明の第１の実施例の製造方法を工程順に示す工程図である。 本発明の第１の実施例の製造方法を工程順に示す工程図である。 本発明の第１の実施例の製造方法を工程順に示す工程図である。 本発明の第１の実施例の製造方法を工程順に示す工程図である。 本発明の第１の実施例の製造方法を工程順に示す工程図である。 本発明と従来例を比較した平面図および断面図である。 本発明の第２の実施例の平面図および断面図である。 本発明の第３の実施例であるＳＲＡＭの等価回路図である。 本発明の第３の実施例であるＳＲＡＭの平面図である。 本発明の第３の実施例であるＳＲＡＭの断面図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの製造方法を工程順に示す工程図である。 本発明の第３の実施例であるＳＲＡＭの本発明と本発明を用いない場合を比較した平面図である。 本発明の第３の実施例であるＳＲＡＭの本発明と本発明を用いない場合を比較した断面図である。 本発明の従来例を示す鳥瞰図および断面図である。
符号の説明
１０１、２０１：柱状シリコン層
１０２、２０２：ゲート絶縁膜
１０３、２０３：ゲート電極
１０４、２０４：下部拡散層
１０５、２０５：上部拡散層
１０６：シリコン窒化膜スペーサー
１０７、２０７：下部シリサイド層
１０８、２０８：上部シリサイド層
１０９、２０９：コンタクトストッパー用シリコン窒化膜
１１０：コンタクト
３０１：埋め込み酸化膜
３０２ａ、３０２ｂ：平面状シリコン層
３０３ａ、３０３ｂ、３０５ａ、３０５ｂ：Ｎ＋ドレイン拡散層
３０４ａ、３０４ｂ：Ｐ＋ドレイン拡散層
３０６ａ、３０６ｂ：アクセストランジスタソース拡散層上コンタクト
３０７ａ、４０７ａ、３０７ｂ、４０７ｂ：アクセストランジスタワード配線上コンタクト
３１０ａ、４１０ａ、３１０ｂ、４１０ｂ：平面状シリコン層上コンタクト
３１１ａ、４１１ａ、３１１ｂ、４１１ｂ：ゲート配線上コンタクト
３１３ａ、３１３ｂ：ドレイン部シリサイド層
３１４：Ｎ＋ソース拡散層領域
３１５：ソース部シリサイド層
３１６：Ｐ＋ソース拡散層領域
３１７：ゲート絶縁膜
３１８：ゲート電極
３１８ａ、３１８ｂ、３１８ｃ、３１８ｄ：ゲート配線
３１９：マスク層
３２１ａ、３２１ｂ：アクセストランジスタ柱状シリコン層
３２２ａ、３２２ｂ：ドライバトランジスタ柱状シリコン層
３２３ａ、３２３ｂ：ドライバトランジスタ柱状シリコン層
３２４ａ、３２４ｂ：Ｎ＋注入領域
３２５：Ｐ＋注入領域
３３１：シリコン酸化膜
３３２：シリコン窒化膜サイドウォール
３３３：レジスト
３３４、３３５：シリコン窒化膜

Claims (7)

  1. 　MOSトランジスタを用いて構成された半導体装置であって、
    　前記MOSトランジスタは、シリコン基板上に形成された柱状半導体層の上部と下部にソースまたはドレインがそれぞれ配置され、ゲート電極が柱状半導体層を取り囲む構造を有しており、
    　前記柱状半導体層の上部および下部に配置されるソースまたはドレインの表面に自己整合的に形成される上部シリサイド層および下部シリサイド層であって、該シリサイド層を形成するときに前記柱状半導体層の側壁およびゲート電極の表面を保護するために、前記柱状半導体層の側壁およびゲート電極の表面に第１の絶縁膜を形成した後に形成される上部シリサイド層および下部シリサイド層と、
    　前記上部シリサイド層および前記下部シリサイド層を形成し、前記第１の絶縁膜を除去した後に、前記柱状半導体層の上部に形成されるソースまたはドレインと柱状半導体層の側壁に形成されるゲート電極と柱状半導体層の下部に形成されるソースまたはドレインとを覆うように形成された第２の絶縁膜と、
    　層間膜として前記第２の絶縁膜を覆う第３の絶縁膜とを備えた半導体装置。
  2. 　請求項１に記載の半導体装置において、ゲート電極を覆う前記第２の絶縁膜における第１の部分の厚さＴｓと、柱状半導体層の上面を覆う前記第２の絶縁膜における第２の部分の厚さＴｔが、０．８Ｔｔ＜Ｔｓ＜１．２Ｔｔの関係を持つことを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、ゲート電極を覆う前記第２の絶縁膜における第１の部分の厚さＴｓと柱状半導体層の上面を覆う前記第２の絶縁膜における第２の部分の厚さＴｔが、０．５Ｔｔ＜Ｔｓ＜１．０Ｔｔの関係を持つことを特徴とする半導体装置。
  4. 　請求項１に記載の半導体装置において、ゲート電極を覆う前記第２の絶縁膜における第１の部分の厚さＴｓと柱状半導体層の上面を覆う前記第２の絶縁膜における第２の部分の厚さＴｔが、０．２５Ｔｔ＜Ｔｓ＜０．５Ｔｔの関係を持つことを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、前記第２の絶縁膜はシリコン窒化膜であり、前記第３の絶縁膜はシリコン酸化膜であることを特徴とする半導体装置。
  6. 　シリコン基板上に形成された柱状半導体層の上部と下部にソースまたはドレインがそれぞれ形成され、ゲート電極が柱状半導体層を取り囲む構造を有するMOSトランジスタを用いて構成される半導体装置を製造する方法であって、
    　シリコン基板をエッチングして柱状半導体層を形成する工程と、
    　前記柱状半導体層の上部および下部に形成されるソースまたはドレインの各拡散層と前記柱状半導体層の側壁との表面にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜の表面にゲート導電膜を形成する工程と、
    　前記ゲート絶縁膜と前記ゲート導電膜の各々をエッチングしてゲート電極を形成する工程と、
    　前記柱状半導体層の上部および下部に配置される拡散層上に自己整合的にシリサイド層を形成するときに前記柱状半導体層の側壁およびゲート電極の表面を保護するために、第１の絶縁膜を前記柱状半導体層の側壁およびゲート電極の表面に形成する工程と、
    　前記柱状半導体層の上部および下部に配置される拡散層の各々の上にシリサイド層を自己整合的に形成する工程と、
    　前記シリサイド層が形成された後に前記第１の絶縁膜を除去する工程と、
    　コンタクトストッパーとして前記柱状半導体層および前記ゲート電極上に第２の絶縁膜を成膜する工程と、
    　前記第２の絶縁膜上に第３の絶縁膜を層間膜として形成する工程とを備えたことを特徴とする方法。
  7. 　請求項６に記載の半導体装置を製造する方法において前記第１および第２の絶縁膜はシリコン窒化膜であり、前記第３の絶縁膜はシリコン酸化膜であることを特徴とする半導体装置を製造する方法。
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