KR101195804B1 - 반도체 기억장치 - Google Patents
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Abstract
본 발명은 SGT의 게이트 전극 바깥둘레의 실리콘 질화막 막두께를 저감한 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치는, MOS 트랜지스터를 사용하여 구성되고, MOS 트랜지스터는, 드레인, 게이트 및 소스가 기판에 대해 수직방향으로 배치되고, 게이트가 기둥형상 반도체층을 둘러싼 구조를 가지고 있으며, 기둥형상 반도체층의 상부 및 하부에 배치되는 확산층 각각의 위에 자기정합적으로 형성되는 실리사이드층이며, 실리사이드층을 형성할 때에 기둥형상 반도체층의 측벽을 보호하기 위해, 기둥형상 반도체층의 측벽에 제1 절연막을 형성한 후에 형성되는 실리사이드층; 및 실리사이드층을 형성하고, 제1 절연막을 제거한 후, 기둥형상 반도체층의 하부에 형성되는 소스 또는 드레인 영역과 기둥형상 반도체층의 측벽에 형성되는 게이트 전극과 기둥형상 반도체층의 상부에 형성되는 소스 또는 드레인 영역을 덮도록 형성된 제2 절연막을 구비하고 있다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것이며, 특히 기둥형상 반도체층을 가지며, 그 측벽을 채널 영역으로 하고, 게이트 전극이 채널 영역을 둘러싸도록 형성된 종형 MOS 트랜지스터인 SGT(Surrounding Gate Transistor)의 구조 및 그 제조방법에 관한 것이다.
LSI의 고집적화나 고성능화를 실현하기 위해, 반도체 기판의 표면에 기둥형상 반도체층을 형성하고, 그 측벽에 기둥형상 반도체층을 둘러싸도록 형성된 게이트를 갖는 종형 게이트 트랜지스터인 SGT(Surrounding Gate Transistor)가 제안되었다(예를 들면, 특허문헌 1: 일본공개특허공보 평2-188966호). SGT에서는 드레인, 게이트, 소스가 수직방향으로 배치되므로, 종래의 플레이너형 트랜지스터에 비해 트랜지스터의 점유면적을 큰 폭으로 축소할 수 있다.
도 37a 및 도 37b는 특허문헌 1의 SGT의 사시도 및 단면 구조를 나타낸다. 이들 도면을 참조하여 SGT에 대해 설명한다. 실리콘 기판상에 기둥형상 실리콘층(501)이 형성되고, 기둥형상 실리콘층(501)을 둘러싸도록 게이트 절연막(502)이 형성되고, 게이트 절연막(502)을 둘러싸도록 게이트 전극(503)이 형성되어 있다. 게이트 전극이 주위에 형성된 기둥형상 실리콘층(501)의 측면은 트랜지스터의 채널이 된다. 기둥형상 실리콘층(501)의 상하에는 소스/드레인 영역인 하부 확산층(504)과 상부 확산층(505)이 형성되어 있다. 상부 확산층(505)은 콘택을 통해 배선층과 접속된다.
그런데, 도 37a 및 도 37b에 나타낸 특허문헌 1의 SGT를 CPU 등의 고집적이면서 고성능인 로직 디바이스에 적용할 경우에는, 트랜지스터 성능을 향상시키기 위해 소스/드레인 영역에 실리사이드층을 자기정합적으로 형성하여 소스/드레인 영역의 기생저항(parasitic resistance)을 저감시킬 필요가 있다. 한편, 트랜지스터 성능을 향상시킴으로써, SGT의 점유면적이 증가하지 않는 것이 중요하다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, SGT의 게이트 전극 바깥둘레의 실리콘 질화막 막두께를 저감함으로써, SGT 및 SGT에 의해 형성되는 회로 점유면적, 특히 SRAM과 같이 SGT와 콘택이 최소 간격으로 배치되는 회로에 있어서의 점유면적을 축소하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 본 발명에서는 이하의 구성을 갖는다. 본 발명의 일 특징에 따르면, MOS 트랜지스터를 사용하여 구성된 반도체 장치로서, 상기 MOS 트랜지스터는, 드레인, 게이트 및 소스가 기판에 대해 수직방향으로 배치되고, 상기 게이트가 기둥형상 반도체층을 둘러싼 구조를 가지고 있으며, 상기 기둥형상 반도체층의 상부 및 하부에 배치되는 확산층 각각의 위에 자기정합적으로 형성되는 실리사이드층이며, 상기 실리사이드층을 형성할 때에 상기 기둥형상 반도체층의 측벽을 보호하기 위해, 상기 기둥형상 반도체층의 측벽에 제1 절연막을 형성한 후에 형성되는 실리사이드층; 상기 실리사이드층을 형성하고, 상기 제1 절연막을 제거한 후, 상기 기둥형상 반도체층의 하부에 형성되는 소스 또는 드레인 영역과 기둥형상 반도체층의 측벽에 형성되는 게이트 전극과 기둥형상 반도체층의 상부에 형성되는 소스 또는 드레인 영역을 덮도록 형성된 제2 절연막; 및 층간막으로서 상기 제2 절연막을 덮는 제3 절연막을 구비한 반도체 장치가 제공된다.
본 발명의 바람직한 양태에서는, 상기 반도체 장치에 있어서, 기둥형상 반도체층의 측벽 및 게이트 전극을 덮는 상기 제2 절연막에 있어서의 제1 부분의 두께(Ts)와 기둥형상 반도체층의 상부 및 하부를 덮는 상기 제2 절연막에 있어서의 제2 부분의 두께(Tt)가 거의 동일하며, 0.8 Tt ＜ Ts ＜ 1.2 Ts의 관계를 갖는다.
또한, 본 발명의 다른 바람직한 양태에서는, 상기 반도체 장치에 있어서, 기둥형상 반도체층의 측벽 및 게이트 전극을 덮는 상기 제2 절연막에 있어서의 제1 부분의 두께(Ts)와 기둥형상 반도체층의 상부 및 하부를 덮는 상기 제2 절연막에 있어서의 제2 부분의 두께(Tt)가 0.5 Tt ＜ Ts ＜ 1.0 Ts의 관계를 갖는다.
또한, 본 발명의 다른 바람직한 양태에서는, 상기 반도체 장치에 있어서, 기둥형상 반도체층의 측벽 및 게이트 전극을 덮는 상기 제2 절연막에 있어서의 제1 부분의 두께(Ts)와 기둥형상 반도체층의 상부 및 하부를 덮는 상기 제2 절연막에 있어서의 제2 부분의 두께(Tt)가 0.25 Tt ＜ Ts ＜ 0.5 Ts의 관계를 갖는다.
또한, 본 발명의 다른 바람직한 양태에서는, 상기 반도체 장치에 있어서, 상기 제2 절연막은 실리콘 질화막이고, 상기 제3 절연막은 실리콘 산화막이다.
또한, 본 발명의 다른 특징에 따르면, 드레인, 게이트 및 소스가 수직방향으로 배치되고, 상기 게이트가 기둥형상 반도체층을 둘러싼 구조를 갖는 MOS 트랜지스터를 사용하여 구성되는 반도체 장치를 제조하는 방법으로서, 실리콘 기판을 식각하여 기둥형상 반도체층을 형성하는 공정; 상기 기둥형상 반도체층의 상부 및 하부에 형성되는 소스 영역 또는 드레인 영역의 각 확산층과 상기 기둥형상 반도체층의 측벽과의 표면에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막의 표면에 게이트 도전막을 형성하는 공정; 상기 게이트 절연막과 상기 게이트 도전막의 각각을 식각하여 게이트 전극을 형성하는 공정; 상기 기둥형상 반도체층의 상부 및 하부에 배치되는 확산층상에 자기정합적으로 실리사이드층을 형성할 때에 상기 기둥형상 반도체층의 측벽을 보호하는 제1 절연막을 상기 기둥형상 반도체층의 측벽에 형성하는 공정; 상기 기둥형상 반도체층의 상부 및 하부에 배치되는 확산층 각각의 위에 실리사이드층을 자기정합적으로 형성하는 공정; 상기 실리사이드층이 형성된 후에 상기 제1 절연막을 제거하는 공정; 콘택 스토퍼로서 상기 기둥형상 반도체층 및 상기 게이트 전극상에 제2 절연막을 성막하는 공정; 및 상기 제2 절연막상에 제3 절연막을 층간막으로서 형성하는 공정을 구비한 방법이 제공된다.
본 발명의 바람직한 양태에서는, 상기 반도체 장치를 제조하는 방법에 있어서, 상기 제1 및 제2 절연막은 실리콘 질화막이고, 상기 제3 절연막은 실리콘 산화막이다.
도 1a 및 도 1b는 본 발명의 제1 실시예의 평면도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 3a 및 도 3b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 4a 및 도 4b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 5a 및 도 5b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 6a 및 도 6b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 7a 및 도 7b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 8a 및 도 8b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 9a 및 도 9b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 10a 및 도 10b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 11a 내지 도 11d는 본 발명과 종래예를 비교하여 나타낸 평면도 및 단면도이다.
도 12a 및 도 12b는 본 발명의 제2 실시예의 평면도 및 단면도이다.
도 13은 본 발명의 제3 실시예인 SRAM의 등가회로도이다.
도 14a 및 도 14b는 본 발명의 제3 실시예인 SRAM의 평면도이다.
도 15a 내지 도 15d는 본 발명의 제3 실시예인 SRAM의 단면도이다.
도 16a 및 도 16b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 17a 및 도 17b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 18a 및 도 18b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 19a 및 도 19b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 20a 및 도 20b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 21a 및 도 21b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 22a 및 도 22b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 23a 및 도 23b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 24a 및 도 24b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 25a 및 도 25b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 26a 및 도 26b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 27a 및 도 27b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 28a 및 도 28b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 29a 및 도 29b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 30a 및 도 30b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 31a 및 도 31b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 32a 및 도 32b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 33a 및 도 33b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 34a 및 도 34b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 35a 및 도 35b는 본 발명의 제3 실시예인 SRAM의 본 발명을 이용한 경우와 본 발명을 이용하지 않은 경우를 비교하여 나타낸 평면도이다.
도 36a 및 도 36b는 본 발명의 제3 실시예인 SRAM의 본 발명을 이용한 경우와 본 발명을 이용하지 않은 경우를 비교하여 나타낸 단면도이다.
도 37a 및 도 37b는 본 발명의 종래예를 나타낸 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 3a 및 도 3b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 4a 및 도 4b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 5a 및 도 5b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 6a 및 도 6b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 7a 및 도 7b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 8a 및 도 8b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 9a 및 도 9b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 10a 및 도 10b는 본 발명의 제1 실시예의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 11a 내지 도 11d는 본 발명과 종래예를 비교하여 나타낸 평면도 및 단면도이다.
도 12a 및 도 12b는 본 발명의 제2 실시예의 평면도 및 단면도이다.
도 13은 본 발명의 제3 실시예인 SRAM의 등가회로도이다.
도 14a 및 도 14b는 본 발명의 제3 실시예인 SRAM의 평면도이다.
도 15a 내지 도 15d는 본 발명의 제3 실시예인 SRAM의 단면도이다.
도 16a 및 도 16b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 17a 및 도 17b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 18a 및 도 18b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 19a 및 도 19b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 20a 및 도 20b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 21a 및 도 21b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 22a 및 도 22b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 23a 및 도 23b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 24a 및 도 24b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 25a 및 도 25b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 26a 및 도 26b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 27a 및 도 27b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 28a 및 도 28b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 29a 및 도 29b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 30a 및 도 30b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 31a 및 도 31b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 32a 및 도 32b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 33a 및 도 33b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 34a 및 도 34b는 본 발명의 제3 실시예인 SRAM의 제조방법을 공정 순서대로 나타낸 공정도이다.
도 35a 및 도 35b는 본 발명의 제3 실시예인 SRAM의 본 발명을 이용한 경우와 본 발명을 이용하지 않은 경우를 비교하여 나타낸 평면도이다.
도 36a 및 도 36b는 본 발명의 제3 실시예인 SRAM의 본 발명을 이용한 경우와 본 발명을 이용하지 않은 경우를 비교하여 나타낸 단면도이다.
도 37a 및 도 37b는 본 발명의 종래예를 나타낸 사시도 및 단면도이다.
이하에 단일체 SGT를 사용한 본 발명의 실시예를 나타낸다.
제1
실시예
도 1a는 SGT의 평면도, 도 1b는 단면도이다. 이들 도면을 참고로 본 실시예의 SGT에 대해 설명한다. 실리콘(Si) 기판상에 기둥형상 반도체층(101)이 형성되고, 기둥형상 반도체층(101)을 둘러싸도록 게이트 절연막(102)이 형성되고, 게이트 절연막(102)을 둘러싸도록 게이트 전극(103)이 형성되어 있다. 게이트 전극이 주위에 형성된 기둥형상 반도체층(101)의 측면은 트랜지스터의 채널부가 된다. 기둥형상 반도체층(101)의 상하에는 소스/드레인 영역인 하부 확산층(104)과 상부 확산층(105)이 형성되고, 하부 확산층상에는 실리사이드층(107)이 형성되고, 상부 확산층상에는 실리사이드층(108)이 형성된다. 기둥형상 반도체층 및 게이트를 덮도록 콘택 스토퍼용 질화막(109)이 형성되고, 상부 확산층(105)은 콘택(110)에 접속된다.
본 실시예의 SGT에 있어서는 실리사이드 형성시에 필요한 게이트를 덮는 질화막 등으로 이루어진 스페이서는 제거되어 있고, 게이트를 덮는 질화막은 콘택 스토퍼 질화막(109) 뿐이므로, 1개의 SGT의 면적은 필요 최소한의 크기로 억제되어 있다.
본 실시예의 SGT를 형성하기 위한 제조방법을 이하에 나타낸다.
도 2a 및 도 2b에 나타낸 바와 같이, 실리콘 기판을 식각하여 기둥형상 반도체층(101)을 형성한다.
도 3a 및 도 3b에 나타낸 바와 같이, 게이트 절연막(102) 및 게이트 도전막(103)을 성막한다.
도 4a 및 도 4b에 나타낸 바와 같이, 게이트 절연막의 표면에 게이트 도전막을 형성한 후, 게이트 절연막과 게이트 도전막의 각각을 식각하여 게이트 전극(103)을 형성한다.
도 5a 및 도 5b에 나타낸 바와 같이, 이온 주입에 의해 하부 확산층(104) 및 상부 확산층(105)을 형성한다.
도 6a 및 도 6b에 나타낸 바와 같이, 실리콘 질화막을 성막하여 에치백한다. 기둥형상 반도체층의 측벽부나 게이트 전극을 실리콘 질화막(106)으로 덮음으로써, 소스/드레인 확산층상에 자기정합적으로 실리사이드를 형성할 수 있고, 기둥형상 반도체층의 측벽으로부터의 실리사이드화나, 게이트 전극과 확산층 사이의 실리사이드를 통한 단락 등을 억제할 수 있다.
또, 본 공정에서 성막되는 절연막은 실리사이드 전처리로서 사용되는 불산(hydrofluoric acid)에 용해되지 않는 실리콘 질화막 등인 것이 바람직하다.
도 7a 및 도 7b에 나타낸 바와 같이, Co나 Ni 등의 금속을 스퍼터링한 후, 열처리를 가하여 미반응 금속을 제거함으로써, 하부 확산층(104)상 및 상부 확산층(105)상에만 실리사이드층(107, 108)을 자기정합적으로 형성한다.
도 8a 및 도 8b에 나타낸 바와 같이, 실리사이드화 이전에 형성한 실리콘 질화막 스페이서(106)를 습식 식각에 의해 제거한다. 이러한 공정에 있어서, 게이트 전극상에 형성된 실리콘 질화막 스페이서(106)를 제거함으로써, SGT가 차지하는 면적을 축소할 수 있다.
도 9a 및 도 9b에 나타낸 바와 같이, 콘택 스토퍼용 실리콘 질화막(109)을 성막한다. 이어서, 층간막인 실리콘 산화막을 성막한다.
도 10a 및 도 10b에 나타낸 바와 같이, 콘택(110)을 형성한다.
본 발명의 특징은, 제조공정의 설명에서 언급한 바와 같이, 소스/드레인 확산층상에 실리사이드층을 형성한 후, 게이트 전극상에 형성된 실리콘 질화막 스페이서를 제거함으로써, SGT의 점유면적을 축소할 수 있고, SGT끼리의 간격이나 SGT와 콘택의 간격을 축소할 수 있는 점에 있다. 종래의 SGT에 있어서는, 플레이너 트랜지스터의 제조공정과 달리, 게이트 형성 후에 게이트를 덮는 절연막의 막두께분만큼 SGT의 점유면적이 커지고, 그 결과, 회로 점유면적이 증가하게 된다. 본 발명에 있어서는, 이러한 점에 주목하여 최종적으로 게이트 전극의 바깥둘레에 형성되는 절연막이 콘택 스토퍼용 실리콘 질화막만으로 이루어지는 구조로 되어 있다.
도 11a 및 도 11b에는 본 발명을 이용한 경우의 SGT의 평면도 및 단면도를 나타냈고, 도 11c 및 도 11d에는 종래의 기술을 이용한 경우의 SGT의 평면도 및 단면도를 나타냈다. 본 발명을 이용하지 않은 경우에는, 질화막 스페이서(126)는 제거되지 않고 콘택 스토퍼용 실리콘 질화막(129)의 내측에 존재한다. 따라서, SGT의 점유면적이 커진다.
예를 들면, 질화막 스페이서 막두께가 30㎚인 경우에는 본 발명을 이용함으로써 SGT와 콘택 사이의 간격을 30㎚만큼 축소할 수 있다. 통상적으로 로직 회로부에서는 면적을 축소시키기 위해 많은 콘택이 SGT와 최소 간격으로 배치되므로, 본 발명을 이용함으로써 로직 회로의 면적을 축소할 수 있다.
제2
실시예
본 실시예는 콘택 스토퍼 질화막의 성막방법 및 구조를 조절함으로써, SGT의 점유면적을 축소하기 위한 실시예이다.
도 12a에는 본 실시예에 있어서의 단일체 SGT의 평면도를, 도 12b에는 단면도를 나타낸다.
본 실시예에서 제1 실시예와 다른 점은, 본 발명에서는 콘택 스토퍼 질화막의 형상과 관련하여 게이트 전극상에 성막되는 막두께보다 실제로 콘택 스토퍼로 사용되는 기둥형상 반도체층 상면이나 하부 확산층 상부에 성막되는 막두께가 두껍게 형성되는 구조로 이루어지는 점이다. 콘택 스토퍼 질화막이 상기와 같이 성막됨으로써, SGT의 점유면적을 증가시키지 않고 콘택 스토퍼로서의 기능을 갖게 하는 것이 가능하다.
종래의 플레이너 트랜지스터에 있어서는, 콘택 스토퍼 질화막으로는 커버리지(coverage)가 좋은 성막 조건으로 성막되는 경우가 많다. 그러나, SGT에서 커버리지가 좋은 막을 사용하면 횡방향의 면적이 증가하는 문제가 있다. 본 발명에서는, 상기와 같이 횡방향의 성막 막두께를 억제함으로써, 종방향으로의 성막 막두께를 충분히 확보할 수 있다. 이와 같은 질화막의 구조는 스퍼터링에 의한 성막이나, CVD를 이용한 반응율속에 의한 성막, 또는 스퍼터링과 CVD의 조합에 의한 성막에 의해 실현하는 것이 가능하다.
게이트 전극의 주위에 형성되는 콘택 스토퍼 질화막 막두께를 Ts로 하고, 상부 실리사이드층상에 성막되는 콘택 스토퍼 질화막 막두께를 Tt로 하면, 통상적으로는 0.8 Tt ＜ Ts ＜ 1.2 Tt가 성립한다. SGT가 차지하는 면적의 증가를 억제하기 위해서는, 콘택 스토퍼 질화막의 성막 조건을 조절하여 0.5 Tt ＜ Ts ＜ 1.0 Tt의 관계가 성립하는 질화막의 형상인 것이 바람직하다. 이러한 경우에는, 상부 실리사이드층상의 질화막 막두께(Tt)를 유지한 상태로 면적의 증가를 억제할 수 있다. 0.25 Tt ＜ Ts ＜ 0.5 Tt의 관계가 성립하는 경우에는 추가적으로 면적의 증가를 억제할 수 있다.
제3
실시예
이하에 본 발명을 이용함에 따른 효과를 정량적으로 용이하게 평가할 수 있는 SRAM 셀에 있어서의 실시예를 나타낸다. 특히, 본 실시예에 있어서는 SOI 기판상에 형성되는 SGT를 사용한 CMOS형 6T-SRAM을 일례로 본 발명의 효과를 나타낸다.
먼저, 도 13에는 본 실시예에 사용한 CMOS형 6T-SRAM의 메모리 셀의 등가회로도를 나타낸다. 도 13에 있어서, BL1 및 BLB1은 비트선, WL1은 워드선, Vcc1은 전원전위, Vss1은 접지전위, Qn11 및 Qn21은 메모리 셀에 액세스하기 위한 액세스 트랜지스터, Qn31 및 Qn41은 메모리 셀을 구동하는 드라이버 트랜지스터, Qp11 및 Qp21은 메모리 셀에 전하를 공급하는 로드 트랜지스터, Qa 및 Qb는 데이터를 기억하기 위한 기억 노드를 나타내고 있다.
이하에 도 13의 메모리 셀 동작의 일례로서, 기억 노드(Qa)에 "L" 데이터가, 기억 노드(Qb)에 "H" 데이터가 기억되어 있을 경우의 읽기 동작에 대해 설명한다. 읽기를 수행하는 경우에는, 비트선(BL1 및 BLB1)이 "H" 전위로 프리차지된다. 프리차지 완료 후에 워드선(WL1)이 "H"가 되어 액세스 트랜지스터(Qn11 및 Qn21)가 ON이 되고, "H"로 되어 있는 비트선(BL1)의 전위는 기억 노드(Qb)가 "H" 전위에 가까운 값이므로 드라이버 트랜지스터(Qn31)가 ON이 되고, 액세스 트랜지스터(Qn11)로부터 기억 노드(Qa), 드라이버 트랜지스터(Qn31)를 통해 디스차지되어 "L" 전위에 근접한다. 한편, 비트선(BLB1)의 전위는 기억 노드(Qa)가 "L" 전위에 가까운 값이므로 드라이버 트랜지스터(Qn41)는 OFF로 디스차지되지 않고, 반대로 로드 트랜지스터(Qp21)로부터 전하가 공급되므로 "H" 전위에 가까운 값인 상태가 된다. BL1과 BLB1의 전위차가 센스앰프에 의해 증폭될 수 있는 레벨이 된 시점에서, 도시되지는 않았지만 비트선에 접속되어 있는 센스앰프를 기동하여 메모리 셀의 데이터가 증폭되고 출력된다.
도 14a 및 도 14b에는 본 발명의 실시예로서 SRAM 메모리 셀의 레이아웃 도면을 나타낸다. 도 14b는 보기 편하도록 하기 위해, 도 14a로부터 배선층을 삭제한 도면이다. SRAM 셀 어레이 내에서는 도 14a에 나타낸 유닛 셀이 반복적으로 배치되어 있다. 도 15a 내지 도 15d에는 도 14a의 레이아웃 도면의 절단선 A-A' 내지 D-D'의 단면 구조를 나타낸다.
이하, 도 14a 및 도 14b, 도 15a 내지 도 15d를 참고로 본 실시예의 레이아웃에 대해 설명한다.
매립산화막층(BOX)(301)상에 평면형상 실리콘층(302a, 302b)이 형성되고, 상기 평면형상 실리콘층(302a, 302b)은 불순물 주입 등에 의해 N+ 확산층(303a, 303b, 305a, 305b) 및 P+ 확산층(304a, 304b)으로 구성되고, 동일한 평면형상 실리콘층에 형성되는 N+ 확산층과 P+ 확산층은 평면형상 실리콘층(302a, 302b)의 표면에 형성되는 실리사이드층(313a, 313b)에 의해 서로 접속된다. 평면형상 실리콘층(302a, 302b)은 각각 기억 노드(Qa, Qb)로서 기능한다. Qn11 및 Qn21은 NMOS인 메모리 셀에 액세스하기 위한 액세스 트랜지스터, Qn31 및 Qn41은 NMOS인 메모리 셀을 구동하는 드라이버 트랜지스터, Qp11 및 Qp21은 PMOS인 메모리 셀에 전하를 공급하는 로드 트랜지스터이다. 평면형상 실리콘층(302a)상에 형성되는 콘택(301a)은 노드 접속 배선(Na1)에 의해 드라이버 트랜지스터(Qn41) 및 로드 트랜지스터(Qp21)의 게이트 전극으로부터 연장되어 있는 게이트 배선상에 형성되는 콘택(311b)과 접속되고, 평면형상 실리콘층(302b)상에 형성되는 콘택(310b)은 노드 접속 배선(Nb1)에 의해 드라이버 트랜지스터(Qn31) 및 로드 트랜지스터(Qp11)의 게이트 전극으로부터 연장되어 있는 게이트 배선상에 형성되는 콘택(311a)과 접속된다. 액세스 트랜지스터(Qn11) 상부에 형성되는 콘택(306a)은 비트선(BL1)에 접속되고, 액세스 트랜지스터(Qn21) 상부에 형성되는 콘택(306b)은 비트선(BLB1)에 접속된다. 액세스 트랜지스터(Qn11)의 게이트 전극으로부터 연장되어 있는 게이트 배선상에 형성되는 콘택(307a) 및 액세스 트랜지스터(Qn21)의 게이트 전극으로부터 연장되어 있는 게이트 배선상에 형성되는 콘택(307b)은 워드선(WL1)에 접속된다. 드라이버 트랜지스터(Qn31, Qn41) 상부에 형성되는 콘택(308a, 308b)은 접지전위인 배선층(Vss1a, Vss1b)에 각각 접속되고, 로드 트랜지스터(Qp11, Qp21) 상부에 형성되는 콘택(309a, 309b)은 전원전위인 배선층(Vcc1)에 접속된다.
도 14a 및 도 14b에는 N+ 주입 영역(324a, 324b) 및 P+ 주입 영역(325)을 나타낸다. 본 실시예의 SRAM 셀 어레이 영역에 있어서는 N+ 주입 영역(324a, 324b) 및 P+ 주입 영역(325)을 형성하는 패턴은 단순한 라인 & 스페이스에 의해 형성된다. 또한, 상기 SRAM 셀은 기억 노드나 게이트 배선의 형상이 장방형만으로 구성되어 있으므로, OPC(Optical Proximity Correction)에 의한 패턴 형상의 보정이 용이하고, 작은 SRAM 셀 면적을 실현하기에 적합한 레이아웃이다.
본 발명에 있어서, SRAM을 구성하는 각 트랜지스터의 소스 및 드레인을 이하와 같이 정의한다. 드라이버 트랜지스터(Qn31, Qn41)에 대해서는, 접지전압에 접속되는 기둥형상 반도체층의 상부에 형성되는 확산층을 소스 확산층, 기둥형상 반도체층의 하부에 형성되는 확산층을 드레인 확산층으로 정의한다. 로드 트랜지스터(Qp11, Qp21)에 대해서는, 전원전압에 접속되는 기둥형상 반도체층의 상부에 형성되는 확산층을 소스 확산층, 기둥형상 반도체층의 하부에 형성되는 확산층을 드레인 확산층으로 정의한다. 액세스 트랜지스터(Qn11, Qn21)에 대해서는, 동작 상태에 따라서는 기둥형상 반도체층의 상부에 형성되는 확산층 및 하부에 형성되는 확산층이 모두 소스 또는 드레인이 되지만, 편의적으로 기둥형상 반도체층의 상부에 형성되는 확산층을 소스 확산층, 기둥형상 반도체층의 하부에 형성되는 확산층을 드레인 확산층으로 정의한다.
이어서, 도 15a 내지 도 15d의 단면 구조를 참조하여 본 발명의 SRAM의 구조에 대해 설명한다.
도 15a에 나타난 바와 같이, 매립산화막층(BOX)(301)상에 기억 노드인 평면형상 실리콘층(302a, 302b)이 형성되고, 상기 평면형상 실리콘층(302a, 302b)에는 불순물 주입 등에 의해 N+ 드레인 확산층(303a, 305b)이 형성되어 있다. 평면형상 실리콘층(302a, 302b)을 분리하기 위한 소자분리는 평면형상 실리콘층을 식각에 의해 분리하는 것만으로 형성할 수 있으므로, 소자분리를 형성하기 위해 필요한 공정 수가 적어 최소 가공 치수의 소자분리를 형성할 수 있다. N+ 드레인 확산층(303a, 305b)상에는 실리사이드층(313a, 313b)이 형성되어 있다. N+ 드레인 확산층(303a)상에 액세스 트랜지스터(Qn11)를 구성하는 기둥형상 실리콘층(321a)이 형성되고, N+ 드레인 확산층(305b)상에 드라이버 트랜지스터(Qn41)를 구성하는 기둥형상 실리콘층(322b)이 형성된다. 각각의 기둥형상 실리콘층의 주위에는 게이트 절연막(317) 및 게이트 전극(318)이 형성되어 있다. 기둥형상 실리콘층 상부에는 N+ 소스 학산층(314)이 불순물 주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(315)이 형성되어 있다. 액세스 트랜지스터(Qn11)상에 형성되는 콘택(306a)은 비트선(BL1)에 접속되고, 액세스 트랜지스터(Qn11)의 게이트로부터 연장되어 있는 게이트 배선(318a)상에 형성되는 콘택(307a)은 워드선(WL1)에 접속되고, 드라이버 트랜지스터(Qn41)상에 형성되는 콘택(308b)은 접지전위 배선(Vss1b)에 접속된다.
도 15b에 나타난 바와 같이, 매립산화막층(BOX)(301)상에 기억 노드인 평면형상 실리콘층(302a, 302b)이 형성되고, 상기 평면형상 실리콘층(302a, 302b)에는 불순물 주입 등에 의해 N+ 드레인 확산층(303a, 305b)이 형성되어 있다. N+ 드레인 확산층상에는 실리사이드층(313a, 313b)이 형성되어 있다. 드레인 확산층(303a)상에 형성되는 콘택(310a)은 N+ 드레인 확산층(303a)과 P+ 드레인 확산층(304a)의 경계상에 형성되고, 기억 노드 접속 배선(Na1)을 통해 드라이버 트랜지스터(Qn41) 및 로드 트랜지스터(Qp21)의 게이트 전극으로부터 연장되어 있는 게이트 배선(318d)상에 형성되는 콘택(311b)에 접속된다.
도 15c에 나타난 바와 같이, 매립산화막층(BOX)(301)상에 기억 노드인 평면형상 실리콘층(302a, 302b)이 형성되고, 상기 평면형상 실리콘층(302a, 302b)에는 불순물 주입 등에 의해 P+ 소스 확산층(304a, 304b)이 형성되고, P+ 드레인 확산층(304a, 304b) 표면에 실리사이드층(313a, 313b)이 형성되어 있다. P+ 드레인 확산층(304a)상에 로드 트랜지스터(Qp11)를 구성하는 기둥형상 실리콘층(323a)이 형성되고, P+ 드레인 확산층(304b)상에 로드 트랜지스터(Qp21)를 구성하는 기둥형상 실리콘층(323b)이 형성된다. 각각의 기둥형상 실리콘층의 주위에 게이트 절연막(317) 및 게이트 전극(318)이 형성되어 있다. 기둥형상 실리콘층 상부에는 P+ 소스 확산층(316)이 불순물 주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(315)이 형성되어 있다. 로드 트랜지스터(Qp11, Qp21)상에 형성되는 콘택(309a, 309b)은 모두 배선층을 통해 전원전위 배선(Vcc1)에 접속된다.
도 15d에 나타난 바와 같이, 매립산화막층(BOX)(301)상에 기억 노드인 평면형상 실리콘층(302a)이 형성되고, 상기 평면형상 실리콘층에는 불순물 주입 등에 의해 N+ 드레인 확산층(303a, 305a) 및 P+ 드레인 확산층(304a)이 형성된다. 드레인 확산층상에는 실리사이드층(313a)이 형성되고, 실리사이드층(313a)에 의해 N+ 드레인 확산층(303a, 305a)과 P+ 드레인 확산층(304a)은 직접 접속되어 있다. N+ 드레인 확산층(303a)상에 액세스 트랜지스터(Qn11)를 구성하는 기둥형상 실리콘층(321a)이 형성되고, N+ 드레인 확산층(305a)상에 드라이버 트랜지스터(Qn31)를 구성하는 기둥형상 실리콘층(322a)이 형성되고, P+ 드레인 확산층(304a)상에 로드 트랜지스터(Qp11)를 구성하는 기둥형상 실리콘층(323a)이 형성된다. N+ 드레인 확산층(303a)과 P+ 드레인 확산층(304a)과 N+ 드레인 확산층(305a)은 평면형상 실리콘층(302a)의 표면에 형성된 실리사이드층(313a)에 의해 직접 접속된다. 각각의 기둥형상 실리콘층의 주위에 게이트 절연막(317) 및 게이트 전극(318)이 형성되어 있다. 각각의 기둥형상 실리콘층 상부에는 소스 확산층이 불순물 주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(315)이 형성되어 있다. 액세스 트랜지스터(Qn11)상에 형성되는 콘택(306a)은 비트선(BL1)에 접속되고, 드라이버 트랜지스터(Qn31)상에 형성되는 콘택(308a)은 접지전위 배선(Vss1a)에 접속되고, 로드 트랜지스터(Qp11)상에 형성되는 콘택(309a)은 전원전위 배선(Vcc1)에 접속된다.
드라이버 트랜지스터(Qn31)와 로드 트랜지스터(Qp11)의 게이트 전극으로부터 연장되어 있는 게이트 배선(318c)상에 형성되는 콘택(311a)은 기억 노드 접속 배선(Nb1)을 통해 기억 노드(302b)의 드레인 확산층상에 형성되는 콘택(310b)에 접속된다. 배선상에 형성되는 콘택(311a)은 평면형상 실리콘층(305b)에 접속되는 콘택(316b)과 배선층에 의해 접속된다.
상기 SRAM 셀에 있어서는, 기억 노드인 평면형상 실리콘층(302a, 302b)에 형성되는 N+ 드레인 확산층과 P+ 드레인 확산층이 평면형상 실리콘층 표면에 형성되는 실리사이드층에서 직접 접속됨으로써, 액세스 트랜지스터, 드라이버 트랜지스터 및 로드 트랜지스터의 드레인 영역은 공통화되고, SRAM의 기억 노드로서 기능하고 있다.
본 실시예에 있어서는, 실리사이드층 형성 후에 실리콘 질화막 스페이서를 제거하였으므로, 게이트 전극의 주위에 형성되는 질화막은 콘택 스토퍼용 실리콘 질화막만으로 형성되어 있다. 따라서, 콘택과 기둥형상 실리콘층의 간격을 좁게 형성할 수 있어 SRAM 면적을 축소할 수 있다.
이하에 본 발명의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 16a 내지 도 34b를 참조하여 설명한다. 각 도면에 있어서 "a"는 평면도, "b"는 D-D'간 단면도이다.
도 16a 및 도 16b에 나타난 바와 같이, 매립산화막(BOX)(301)상에 형성된 SOI 기판상에 실리콘 질화막의 마스크(319)를 성막한다. 그 후, 기둥형상 실리콘층(321a～323a, 321b～323b)의 패턴을 리소그래피에 의해 형성하고 식각함으로써 기둥형상 실리콘층(321a～323a, 321b～323b)을 형성한다. 이때, 기둥형상 실리콘층 바닥부에 실리콘을 평면형상으로 형성해 둔다.
도 17a 및 도 17b에 나타난 바와 같이, 평면형상 실리콘층을 분리하여 기억 노드가 되는 평면형상 실리콘층(302a, 302b)을 형성한다. 상기 소자분리는 평면형상 실리콘층을 분리하는 것만으로 형성할 수 있으므로, 공정 수가 적어 최소 가공 치수의 분리폭을 갖는 소자분리를 형성할 수 있다.
도 18a 및 도 18b에 나타난 바와 같이, N+ 주입 영역 및 P+ 주입 영역에 각각 이온 주입 등으로 불순물을 도입하고, 평면형상 실리콘층(302a, 302b)에 기둥형상 실리콘층 하부의 드레인 확산층을 형성한다. 이때, 불순물은 매립산화막(301)까지 도달하고, 추가적으로 불순물은 기둥형상 실리콘층의 바닥부를 덮도록 분포하도록 주입 조건을 조절하는 것이 바람직하다. 또한, 실리콘 질화막(319)에 의해 기둥형상 실리콘층 상부에는 불순물이 도입되지 않도록 한다.
도 19a 및 도 19b에 나타난 바와 같이, 게이트 절연막(317)을 성막한 후, 게이트 도전막(318)을 성막한다.
도 20a 및 도 20b에 나타난 바와 같이, 실리콘 산화막(331)을 성막하여 기둥형상 실리콘층 사이를 매립한다.
도 21a 및 도 21b에 나타난 바와 같이, CMP에 의해 실리콘 산화막(331), 기둥형상 실리콘층 상부의 게이트 도전막(318), 게이트 절연막(317)을 연마하여 게이트 상면을 평탄화한다. CMP시에는 기둥형상 실리콘층 상부의 실리콘 질화막 마스크(319)를 CMP의 스토퍼로 사용한다. 실리콘 질화막 마스크(319)를 CMP 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 22a 및 도 22b에 나타난 바와 같이, 게이트 길이를 결정하기 위해, 게이트 도전막(318) 및 실리콘 산화막(331)을 에치백하여 기둥형상 실리콘층 측벽의 게이트 전극을 형성한다. 이때, 실리콘 질화막 마스크(319)에 대해 높은 선택비를 취하는 식각 조건을 사용한다.
도 23a 및 도 23b에 나타난 바와 같이, 실리콘 질화막을 성막하고 에치백함으로써, 메탈 게이트의 상부에 실리콘 질화막 측벽(332)을 형성한다. 이때, 게이트상에 잔존하는 실리콘 질화막 측벽(332)이 정확히 게이트를 덮도록 실리콘 질화막 성막량과 에치백량을 설정한다. 이 질화막 측벽으로 덮인 부분의 게이트는 후공정의 게이트 식각시에 보호되므로, 게이트 전극을 원하는 막두께로 자기정합적으로 형성할 수 있다.
도 24a 및 도 24b에 나타난 바와 같이, 메탈 게이트상에 잔존하는 실리콘 산화막(331)을 습식 식각으로 제거한다.
도 25a 및 도 25b에 나타난 바와 같이, 레지스트 또는 다층 레지스트를 이용하여 리소그래피에 의해 게이트 배선 패턴(333)을 형성한다.
도 26a 및 도 26b에 나타난 바와 같이, 레지스트(333)를 마스크로 하여 게이트 도전막 및 게이트 절연막을 식각하여 제거한다. 이에 따라 게이트 배선(318a～318d)이 형성된다.
도 27a 및 도 27b에 나타난 바와 같이, 실리콘 질화막 마스크(319) 및 실리콘 질화막 측벽(332)을 습식 처리에 의해 제거한다.
도 28a 및 도 28b에 나타난 바와 같이, 실리콘 질화막 스페이서(334)를 성막한다.
도 29a 및 도 29b에 나타난 바와 같이, 실리콘 질화막을 에치백하여 기둥형상 실리콘층의 측벽 및 게이트 전극의 측벽을 실리콘 질화막 스페이서(334)로 덮는 구조로 한다. 이와 같은 구조로 함으로써, 게이트 절연막(317)이 실리콘 질화막 스페이서(334)에 의해 덮이므로, 후공정에 있어서의 게이트 절연막에의 습식 처리에 의한 손상이나, 불순물 주입에 의한 손상을 방지할 수 있다.
또한, 기둥형상 실리콘층 및 게이트 전극의 측벽을 덮고 있는 실리콘 질화막 스페이서(334)에 의해 실리사이드층에 기인하는 드레인-게이트간 및 소스-게이트간 단락을 억제할 수 있다.
도 30a 및 도 30b에 나타난 바와 같이, N+ 주입 영역 및 P+ 주입 영역에 각각 이온 주입 등으로 불순물을 도입하고, 기둥형상 실리콘층 상부의 소스 확산층(314, 316)을 형성한다.
도 31a 및 도 31b에 나타난 바와 같이, Co나 Ni 등의 금속을 스퍼터링하고 열처리를 수행함으로써, 소스/드레인 확산층을 선택적으로 실리사이드화하여 드레인 확산층상의 실리사이드층(313a, 313b) 및 기둥형상 실리콘층 상부의 소스 확산층상의 실리사이드층(315)을 형성한다.
도 32a 및 도 32b에 나타난 바와 같이, 기둥형상 실리콘층 및 게이트 전극의 측벽에 존재하는 실리콘 질화막 스페이서(334)를 습식 식각 또는 건식 식각에 의해 제거한다.
도 33a 및 도 33b에 나타난 바와 같이, 콘택 스토퍼용 실리콘 질화막(335)을 성막한다.
도 34a 및 도 34b에 나타난 바와 같이, 층간막인 실리콘 산화막을 형성한 후에 콘택(306a～310a, 306b～310b)을 형성한다.
도 35a에는 본 발명을 이용한 경우의 SRAM 셀, 도 35b에는 본 발명을 이용하지 않은 경우에 있어서의 SRAM 셀을 나타낸다. 도 35a에서는 기둥형상 실리콘층의 주위에 형성되는 게이트 전극을 덮는 질화막은 콘택 스토퍼용 실리콘 질화막(335)뿐인 것에 비해, 도 35b에서는 기둥형상 실리콘층의 주위에 형성되는 게이트 전극을 덮는 질화막은 실리사이드화 이전에 형성되는 실리콘 질화막 스페이서(434) 및 콘택 스토퍼용 실리콘 질화막(435)의 적층 구조가 된다.
SRAM 셀에 있어서는, 기둥형상 실리콘층과 콘택은 종방향으로 가장 조밀한 간격으로 형성되어 있으므로, 본 발명과 종래예를 비교할 때, 실리콘 질화막 스페이서의 막두께분만큼 본 발명에서의 기둥형상 실리콘층과 콘택의 간격을 작게 할 수 있다.
SRAM에 있어서는, 종방향으로 기둥형상 실리콘층과 콘택이 최소 간격으로 나열되는 곳이 4군데 존재한다. 구체적으로, 도 35a에서는 기둥형상 실리콘층(Qn11 및 Qp11)과 콘택(310a)이 최소 간격으로 형성되고, 또한, 기둥형상 실리콘층(Qp11 및 Qn31)과 콘택(311a)이 최소 간격으로 형성된다. 또한, SRAM 셀의 횡방향으로 기둥형상 실리콘층과 콘택 간격이 최소 간격으로 나열되는 곳이 4군데 존재한다. 구체적으로, 도 35a에서는 기둥형상 실리콘층(Qn11 및 Qn41)과 콘택(307a)이 최소 간격으로 형성된다.
제1 실시예의 경우와 마찬가지로, 실리콘 질화막 스페이서의 막두께를 30㎚로 할 경우, 기둥형상 실리콘층과 콘택의 최소 간격은 본 발명을 이용한 경우에는 30㎚만큼 축소된다. 따라서, SRAM 셀의 종방향의 길이는 30㎚ × 4 ＝ 120㎚만큼 축소된다. 기둥형상 실리콘층의 직경을 30㎚, 게이트 막두께를 50㎚, 콘택 치수를 60㎚ 및 소자분리폭을 60㎚로 하면, 종래예에 있어서의 SRAM의 종방향의 길이는 840㎚ 정도로 추산할 수 있으므로, SRAM 셀의 종방향의 길이를 14％ 정도 줄일 수 있다.
마찬가지로, SRAM의 횡방향의 길이는 기둥형상 실리콘층과 콘택이 최소 간격으로 형성되는 곳이 2군데 있으므로, 30㎚ × 2 ＝ 60㎚만큼 축소된다. 기둥형상 실리콘층의 직경을 30㎚, 게이트 막두께를 50㎚, 콘택 치수를 60㎚ 및 소자분리폭을 60㎚로 하면, 종래예에 있어서의 SRAM의 횡방향의 길이는 560㎚ 정도로 추산할 수 있으므로, SRAM 셀의 횡방향의 길이를 11％ 정도 줄일 수 있다.
이상에서 본 발명과 종래예에 있어서의 SRAM 면적을 추산하면,
본 발명: 690㎚ × 420㎚ ＝ 0.29㎛2
종래예 : 810㎚ × 480㎚ ＝ 0.39㎛2
가 되며, 본 발명에서는 종래예의 74％ 정도로 SRAM 셀 면적을 축소할 수 있다.
상기와 같이, 본 발명에 있어서는 SGT의 게이트 전극 바깥둘레의 실리콘 질화막 두께를 저감함으로써, SGT에 의해 형성되는 회로 점유면적을 축소할 수 있다.
101, 201: 기둥형상 실리콘층
102, 202: 게이트 절연막
103, 203: 게이트 전극
104, 204: 하부 확산층
105, 205: 상부 확산층
106: 실리콘 질화막 스페이서
107, 207: 하부 실리사이드층
108, 208: 상부 실리사이드층
109, 209: 콘택 스토퍼용 실리콘 질화막
110: 콘택
310: 매립산화막
302a, 302b: 평면형상 실리콘층
303a, 303b, 305a, 305b: N+ 드레인 확산층
304a, 304b: P+ 드레인 확산층
306a, 306b: 액세스 트랜지스터 소스 확산층상의 콘택
307a, 407a, 307b, 407b: 액세스 트랜지스터 워드 배선상의 콘택
310a, 410a, 310b, 410b: 평면형상 실리콘층상의 콘택
311a, 411a, 311b, 411b: 게이트 배선상의 콘택
313a, 313b: 드레인부 실리사이드층
314: N+ 소스 확산층 영역
315: 소스부 실리사이드층
316: P+ 소스 확산층 영역
317: 게이트 절연막
318: 게이트 전극
318a, 318b, 318c, 318d: 게이트 배선
319: 마스크층
321a, 321b: 액세스 트랜지스터 기둥형상 실리콘층
322a, 322b: 드라이버 트랜지스터 기둥형상 실리콘층
323a, 323b: 드라이버 트랜지스터 기둥형상 실리콘층
324a, 324b: N+ 주입 영역
325: P+ 주입 영역
331: 실리콘 산화막
332: 실리콘 질화막 측벽
333: 레지스트
334, 335: 실리콘 질화막
102, 202: 게이트 절연막
103, 203: 게이트 전극
104, 204: 하부 확산층
105, 205: 상부 확산층
106: 실리콘 질화막 스페이서
107, 207: 하부 실리사이드층
108, 208: 상부 실리사이드층
109, 209: 콘택 스토퍼용 실리콘 질화막
110: 콘택
310: 매립산화막
302a, 302b: 평면형상 실리콘층
303a, 303b, 305a, 305b: N+ 드레인 확산층
304a, 304b: P+ 드레인 확산층
306a, 306b: 액세스 트랜지스터 소스 확산층상의 콘택
307a, 407a, 307b, 407b: 액세스 트랜지스터 워드 배선상의 콘택
310a, 410a, 310b, 410b: 평면형상 실리콘층상의 콘택
311a, 411a, 311b, 411b: 게이트 배선상의 콘택
313a, 313b: 드레인부 실리사이드층
314: N+ 소스 확산층 영역
315: 소스부 실리사이드층
316: P+ 소스 확산층 영역
317: 게이트 절연막
318: 게이트 전극
318a, 318b, 318c, 318d: 게이트 배선
319: 마스크층
321a, 321b: 액세스 트랜지스터 기둥형상 실리콘층
322a, 322b: 드라이버 트랜지스터 기둥형상 실리콘층
323a, 323b: 드라이버 트랜지스터 기둥형상 실리콘층
324a, 324b: N+ 주입 영역
325: P+ 주입 영역
331: 실리콘 산화막
332: 실리콘 질화막 측벽
333: 레지스트
334, 335: 실리콘 질화막
Claims (8)
- 삭제
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- 실리콘 기판상에 형성된 기둥형상 반도체층의 상부와 하부에 소스 또는 드레인이 각각 형성되고, 게이트 전극이 기둥형상 반도체층을 둘러싼 구조를 갖는 MOS 트랜지스터를 사용하여 구성되는 반도체 장치를 제조하는 방법으로서,
실리콘 기판을 식각하여 기둥형상 반도체층을 형성하는 공정;
상기 기둥형상 반도체층의 상부 및 하부에 형성되는 소스 또는 드레인의 각 확산층과 상기 기둥형상 반도체층의 측벽과의 표면에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막의 표면에 게이트 도전막을 형성하는 공정;
상기 게이트 절연막과 상기 게이트 도전막의 각각을 식각하여 게이트 전극을 형성하는 공정;
상기 기둥형상 반도체층의 상부 및 하부에 배치되는 확산층상에 있어서, 확산층이 표면에 노출된 부분에만 실리사이드층을 형성할 때에 적어도 상기 기둥형상 반도체층 상부의 측벽을 실리사이드화로부터 보호하는 제1 절연막을 상기 기둥형상 반도체층 상부의 측벽에 형성하는 공정;
상기 기둥형상 반도체층의 상부 및 하부에 배치되는 확산층상에 있어서, 확산층이 표면에 노출된 부분에만 실리사이드층을 형성하는 공정;
상기 실리사이드층이 형성된 후에 상기 제1 절연막을 제거하는 공정;
콘택 스토퍼로서 상기 기둥형상 반도체층 및 상기 게이트 전극상에 제2 절연막을 성막하는 공정; 및
상기 제2 절연막상에 제3 절연막을 층간막으로서 형성하는 공정을 구비한
반도체 장치의 제조방법. - 제6항에 있어서,
상기 제1 절연막은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화막과 실리콘 질화막의 적층막인
반도체 장치의 제조방법. - 제6항 또는 제7항에 있어서,
상기 제2 절연막은 실리콘 질화막이고, 상기 제3 절연막은 실리콘 산화막인
반도체 장치의 제조방법.
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| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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