JP2003530690A - 半導体装置を製造する方法 - Google Patents
半導体装置を製造する方法Info
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Abstract
(57)【要約】
半導体装置を製造する方法において、シリコン基体内に、該シリコン基体のシリサイド化によりチタンシリサイドの低オーミック相を備えたｐ＋領域が形成される。チタンシリサイドの低オーミック相の形成を促進するために、前記シリコン基体内に、Ｂイオン及びＢＦ２イオンを１：４と４：１との間のＢ対ＢＦ２比で注入することにより、上記ｐ＋領域が形成される。
Description
【０００１】
本発明は集積回路装置の分野に関し、より詳細には、ホウ素イオンを用いて接
合部を形成するｐ型半導体技術、例えばｐ型にドープされた金属−酸化物−半導
体（ｐＭＯＳ）技術の浅い注入接合部のシリサイド化(silicidation)に関する。
合部を形成するｐ型半導体技術、例えばｐ型にドープされた金属−酸化物−半導
体（ｐＭＯＳ）技術の浅い注入接合部のシリサイド化(silicidation)に関する。
【０００２】
例えば高性能相補型金属−酸化物−半導体（ＣＭＯＳ）技術において、双方の
ＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）に関する最小寸法
が高速を獲得すべく必要とされている。小さなＭＯＳＦＥＴ内、特に小さなｐ型
ＭＯＳＦＥＴ内での短チャネル効果を回避するために、適切なウェル設計及びド
レイン設計が必要とされている。
ＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）に関する最小寸法
が高速を獲得すべく必要とされている。小さなＭＯＳＦＥＴ内、特に小さなｐ型
ＭＯＳＦＥＴ内での短チャネル効果を回避するために、適切なウェル設計及びド
レイン設計が必要とされている。
【０００３】
ｐ型ＭＯＳＦＥＴにおける短チャネル効果及びパンチスルーを低減する課題へ
の殆どのアプローチは、高濃度にドープされたドレイン、即ちＨＤＤ領域である
極めて浅い接合部の形成に基づくものである。本発明は、この浅い接合部のシリ
サイド化、特にそのサリサイド化（salicidation，自己整合シリサイド化）に関
し、好ましくはそのチタンサリサイド化に関する。
の殆どのアプローチは、高濃度にドープされたドレイン、即ちＨＤＤ領域である
極めて浅い接合部の形成に基づくものである。本発明は、この浅い接合部のシリ
サイド化、特にそのサリサイド化（salicidation，自己整合シリサイド化）に関
し、好ましくはそのチタンサリサイド化に関する。
【０００４】
浅い接合部の形成に関する従来技術は、一般に、陽イオンであるＢイオン又は
陽イオンであるＢＦ２イオンの何れかの注入を利用する。しかしながら、これら
両イオンはそれらの固有の課題を有している。Ｂイオンは、深く侵入し、アニー
リング後により水平方向への拡散を引き起こして、短チャネル効果をもたらす。
ＢＦ２イオンは、浅い接合部のために使用可能であり、良好なトランジスタ性能
を生み出すが、その表面内及び表面上におけるフッ素イオンの存在によってシリ
サイド化工程に負の効果をもたらす。
陽イオンであるＢＦ２イオンの何れかの注入を利用する。しかしながら、これら
両イオンはそれらの固有の課題を有している。Ｂイオンは、深く侵入し、アニー
リング後により水平方向への拡散を引き起こして、短チャネル効果をもたらす。
ＢＦ２イオンは、浅い接合部のために使用可能であり、良好なトランジスタ性能
を生み出すが、その表面内及び表面上におけるフッ素イオンの存在によってシリ
サイド化工程に負の効果をもたらす。
【０００５】
更には、いくつかの技術が、１つの製造プロセスでＢＦ２イオン及びＢイオン
の両方のドーピングを利用している。
の両方のドーピングを利用している。
【０００６】
例えば国際公開公報ＷＯ-Ａ-９９／３５６８０号では、ｐ＋ポリゲート及びＳ
／Ｄドーピングに関して、ＢＦ２の注入よりも低エネルギーのＢ（１１Ｂ＋、７
，０００ボルト未満の加速電圧）イオンを用いることにより、ＣＭＯＳの製造に
おいてホウ素の侵入が抑制され得ることが記載されている。Ｂの場合に観測され
るホウ素の侵入の低減は、ＢＦ２のそれと比較した場合に大きく、その低減はフ
ッ素が存在しないことに起因するものであり、フッ素が存在するとＳｉＯ２を通
るホウ素の拡散を高める。加えて、ゲート酸化物を通るホウ素の侵入は抑制され
るが、シリコン内におけるＢの拡散性はＢＦ２と比較してかなり高い。この後者
の効果は、高速熱アニール（ＲＴＡ）中におけるＢＦ２ドレイン拡張部（extens
ion）内へのＰ＋の注入の水平拡散に至る。この拡散性効果を低減するため、又
は、この工程がｎＭＯＳトランジスタ考察に関連する問題につながる場合そして
特にダイオードリークにつながる場合、ＢＦ２が少量であるＢ／ＢＦ２接合部の
共同注入によって、Ｓ／ＤのＲＴＡ温度を低減させることが提案されている。
／Ｄドーピングに関して、ＢＦ２の注入よりも低エネルギーのＢ（１１Ｂ＋、７
，０００ボルト未満の加速電圧）イオンを用いることにより、ＣＭＯＳの製造に
おいてホウ素の侵入が抑制され得ることが記載されている。Ｂの場合に観測され
るホウ素の侵入の低減は、ＢＦ２のそれと比較した場合に大きく、その低減はフ
ッ素が存在しないことに起因するものであり、フッ素が存在するとＳｉＯ２を通
るホウ素の拡散を高める。加えて、ゲート酸化物を通るホウ素の侵入は抑制され
るが、シリコン内におけるＢの拡散性はＢＦ２と比較してかなり高い。この後者
の効果は、高速熱アニール（ＲＴＡ）中におけるＢＦ２ドレイン拡張部（extens
ion）内へのＰ＋の注入の水平拡散に至る。この拡散性効果を低減するため、又
は、この工程がｎＭＯＳトランジスタ考察に関連する問題につながる場合そして
特にダイオードリークにつながる場合、ＢＦ２が少量であるＢ／ＢＦ２接合部の
共同注入によって、Ｓ／ＤのＲＴＡ温度を低減させることが提案されている。
【０００７】
米国特許第５，２２５，３５７号公報はＰＭＯＳ集積回路を製造する方法を記
載しており、該製造方法は、シリコン基板上のゲート誘電体部の上にシリコンゲ
ート電極のパターンを設け、そのパターンをマスクとして用いてＢＦ２イオン注
入と１１Ｂ＋イオン注入（好ましくはこの順序で）とによる高濃度にドープされ
たドレインの形成が追随され、続けて８５０℃以上の温度でアニーリングを行う
ことを含む。こうして得られる構造は、シリコン酸化物又はホウリンケイ酸ガラ
ス（ＢＰＳＧ）の絶縁層を堆積し、設けられた接点開口の上方又はその側面上に
金属層を堆積することにより完成される。この方法は、より高速のＣＭＯＳ集積
回路に関して、Ｐ＋領域へのより低い接触抵抗とより低いシート抵抗とをもたら
すと言われている。
載しており、該製造方法は、シリコン基板上のゲート誘電体部の上にシリコンゲ
ート電極のパターンを設け、そのパターンをマスクとして用いてＢＦ２イオン注
入と１１Ｂ＋イオン注入（好ましくはこの順序で）とによる高濃度にドープされ
たドレインの形成が追随され、続けて８５０℃以上の温度でアニーリングを行う
ことを含む。こうして得られる構造は、シリコン酸化物又はホウリンケイ酸ガラ
ス（ＢＰＳＧ）の絶縁層を堆積し、設けられた接点開口の上方又はその側面上に
金属層を堆積することにより完成される。この方法は、より高速のＣＭＯＳ集積
回路に関して、Ｐ＋領域へのより低い接触抵抗とより低いシート抵抗とをもたら
すと言われている。
【０００８】
これら先行技術に係る文献は、形成されたＰ＋領域上に、チタンシリサイドが
形成される方法とは関係しない。
形成される方法とは関係しない。
【０００９】
更に、特願昭６３−１４６１８３号（ＮＥＣ社）公報には、Ｐ＋／Ｎ拡散層が
形成されている半導体基板上に高融点金属シリサイド膜を形成することで、Ｐ＋ ／Ｎ拡散層の特性の偏差及びＰ＋／Ｎ接合部の破壊電圧の低下が除去され得るこ
とが記載されている。更に詳細には、シリコン基板にＢイオンを含浸させてから
熱処理することでゲートポリシリコン層に隣接してＰ−拡散層が形成される。次
いで、酸化膜がその表面上に形成され、そののちエッチバックすることで、ゲー
トポリシリコン電極に側壁酸化物層を付与する。引き続いて、Ｐ−拡散層の一部
にＢＦ２を含有させ、熱処理して、Ｐ＋拡散層をもたらす。表面全体におけるチ
タン膜の形成後、アニーリングが実行され、エッチングされてから、チタンシリ
サイド膜をゲート電極及びＰ＋拡散層の上に形成する。最後にシリコン酸化膜が
蓄積され、アルミニウム電極が形成される。
形成されている半導体基板上に高融点金属シリサイド膜を形成することで、Ｐ＋ ／Ｎ拡散層の特性の偏差及びＰ＋／Ｎ接合部の破壊電圧の低下が除去され得るこ
とが記載されている。更に詳細には、シリコン基板にＢイオンを含浸させてから
熱処理することでゲートポリシリコン層に隣接してＰ−拡散層が形成される。次
いで、酸化膜がその表面上に形成され、そののちエッチバックすることで、ゲー
トポリシリコン電極に側壁酸化物層を付与する。引き続いて、Ｐ−拡散層の一部
にＢＦ２を含有させ、熱処理して、Ｐ＋拡散層をもたらす。表面全体におけるチ
タン膜の形成後、アニーリングが実行され、エッチングされてから、チタンシリ
サイド膜をゲート電極及びＰ＋拡散層の上に形成する。最後にシリコン酸化膜が
蓄積され、アルミニウム電極が形成される。
【００１０】
以上に鑑みて、本発明の目的は、極めて浅い接合部の形成によって短チャネル
効果が低減されることで、集積回路をスケールダウン（縮小）することである。
本発明は特にその浅い接合部の適切なシリサイド化、特にサリサイド化を提供す
ることを目標としている。安定した高オーミックのＣ４９相から低オーミックの
Ｃ５４相までのチタンシリサイドの不完全な変換が、ＢＦ２が注入され、高濃度
にドープされたドレイン（ｐ＋ソース／ドレイン（Ｓ／Ｄ））に対する問題を構
成することが分かった。これはより高いシート抵抗に至る。チタンシリサイド形
成に関してＢＦ２注入の使用に関連する問題及び効果は、例えば、Choi等のJ. A
ppl. Phys. 72(1992),２９７乃至２９９頁や、Georgiou等のJ. Electrochem. So
c. 139(1992), ３６４４−３６４８頁に記載されている。これらの文献は、主に
、ダイオードリーク及び形成されたシリサイド層の物理的特性に焦点を当ててい
る。
効果が低減されることで、集積回路をスケールダウン（縮小）することである。
本発明は特にその浅い接合部の適切なシリサイド化、特にサリサイド化を提供す
ることを目標としている。安定した高オーミックのＣ４９相から低オーミックの
Ｃ５４相までのチタンシリサイドの不完全な変換が、ＢＦ２が注入され、高濃度
にドープされたドレイン（ｐ＋ソース／ドレイン（Ｓ／Ｄ））に対する問題を構
成することが分かった。これはより高いシート抵抗に至る。チタンシリサイド形
成に関してＢＦ２注入の使用に関連する問題及び効果は、例えば、Choi等のJ. A
ppl. Phys. 72(1992),２９７乃至２９９頁や、Georgiou等のJ. Electrochem. So
c. 139(1992), ３６４４−３６４８頁に記載されている。これらの文献は、主に
、ダイオードリーク及び形成されたシリサイド層の物理的特性に焦点を当ててい
る。
【００１１】
ＢＦ２の代わりにＢを注入することは、ｐ＋Ｓ／Ｄ領域（ｐ＋アクティブ領域
）及びｐ＋ポリシリコンゲート上のシリサイドの上記Ｃ５４相へのシリサイド化
変換を改善することが分かった。しかしながら、Ｓ／Ｄ注入のためのＢイオンの
注入は、特にトランジスタリーク及びパンチスルー等のより大きな短チャネル効
果を引き起こし、ホウ素の侵入の発生を増大させる。
）及びｐ＋ポリシリコンゲート上のシリサイドの上記Ｃ５４相へのシリサイド化
変換を改善することが分かった。しかしながら、Ｓ／Ｄ注入のためのＢイオンの
注入は、特にトランジスタリーク及びパンチスルー等のより大きな短チャネル効
果を引き起こし、ホウ素の侵入の発生を増大させる。
【００１２】
本発明の目的は、接合部が問題なくシリサイド化され得る一方で非常に良好な
トランジスタ性能を有する、当該浅い接合部を含む装置を提供することである。
言い換えれば、本発明は、Ｂの注入及びＢＦ２の注入の正の効果を兼ね備えるが
、注入されたＢ及びＢＦ２イオンの悪影響を及ぼさない装置を提供することを目
標としている。
トランジスタ性能を有する、当該浅い接合部を含む装置を提供することである。
言い換えれば、本発明は、Ｂの注入及びＢＦ２の注入の正の効果を兼ね備えるが
、注入されたＢ及びＢＦ２イオンの悪影響を及ぼさない装置を提供することを目
標としている。
【００１３】
本発明によれば、Ｂ及びＢＦ２の双方が特定の比率でｐ＋Ｓ／Ｄのために用い
られれば、ｐ＋アクティブ部及びｐ＋ポリシリサイド部上でのＣ４９からＣ５４
へのチタンシリサイド相転移は本質的に完全となる。Ｃ５４相はＣ４９相と比較
して低い抵抗を有し、それは、Ｃ４９相をＣ５４相へ変換することで、その装置
における回路速度が改善され得ることを意味する。特に小さな構造において、先
行技術を用いてＣ５４相への相転移を生じさせることは、可能であるにしても難
しい。
られれば、ｐ＋アクティブ部及びｐ＋ポリシリサイド部上でのＣ４９からＣ５４
へのチタンシリサイド相転移は本質的に完全となる。Ｃ５４相はＣ４９相と比較
して低い抵抗を有し、それは、Ｃ４９相をＣ５４相へ変換することで、その装置
における回路速度が改善され得ることを意味する。特に小さな構造において、先
行技術を用いてＣ５４相への相転移を生じさせることは、可能であるにしても難
しい。
【００１４】
よって本発明は、シリコン基体内に、該シリコン基体のシリサイド化によりチ
タンシリサイドの低オーミック相を備えたｐ＋領域が形成される半導体装置を製
造する方法に関し、前記シリコン基体内に、Ｂイオン及びＢＦ２イオンを１：４
と４：１との間、好ましくは１：３と３：１との間のＢ対ＢＦ２比で注入するこ
とにより、前記ｐ＋領域が形成されることを特徴としている。上記Ｂ対ＢＦ２比
は、約１：１であることがより好ましい。Ｂ対ＢＦ２の最適な比は、装置及び回
路の振る舞いに依存し、本明細書における情報に基づき当業者であれば容易に決
定され得る。更には、Ｂ及びＢＦ２の混合物は必要とされる技術に依存して投与
（dose）されるべきである。０．３５ミクロンＣＭＯＳ技術の場合、２〜５×１
０１５ｃｍ−２の合計投与量での１：１の混合物が適している。
タンシリサイドの低オーミック相を備えたｐ＋領域が形成される半導体装置を製
造する方法に関し、前記シリコン基体内に、Ｂイオン及びＢＦ２イオンを１：４
と４：１との間、好ましくは１：３と３：１との間のＢ対ＢＦ２比で注入するこ
とにより、前記ｐ＋領域が形成されることを特徴としている。上記Ｂ対ＢＦ２比
は、約１：１であることがより好ましい。Ｂ対ＢＦ２の最適な比は、装置及び回
路の振る舞いに依存し、本明細書における情報に基づき当業者であれば容易に決
定され得る。更には、Ｂ及びＢＦ２の混合物は必要とされる技術に依存して投与
（dose）されるべきである。０．３５ミクロンＣＭＯＳ技術の場合、２〜５×１
０１５ｃｍ−２の合計投与量での１：１の混合物が適している。
【００１５】
本発明に係る方法の好適実施例においては、ＢＦ２イオンが最初に注入され、
引き続いてＢイオンが注入される。公知のプレアモルファス化からのこの実施例
の利点は、ＢＦ２注入中にシリサイド化を生じさせることである。
引き続いてＢイオンが注入される。公知のプレアモルファス化からのこの実施例
の利点は、ＢＦ２注入中にシリサイド化を生じさせることである。
【００１６】
ＢＦ２イオンの停止パワーは、Ｂイオンのそれよりも高いので、Ｂイオンは一
般に２〜１０ｅＶの範囲内、好ましくは８ｅＶ未満そして最も好ましくは７ｅＶ
未満のエネルギーで注入される。ＢＦ２イオンは１０〜５０ｅＶのエネルギーで
注入され得る。
般に２〜１０ｅＶの範囲内、好ましくは８ｅＶ未満そして最も好ましくは７ｅＶ
未満のエネルギーで注入される。ＢＦ２イオンは１０〜５０ｅＶのエネルギーで
注入され得る。
【００１７】
上記Ｂ及びＢＦ２イオンの注入は、エネルギー準位の変動にそれほど影響を受
けないという利点を有する。特にＢイオンの場合、水平方向にも、エネルギーの
小さな変動がＢイオンの侵入に顕著な影響を及ぼすので、上記利点は重要である
。この利点の故に、本発明のプロセスは標準的な注入ツールに対してより適合す
る。
けないという利点を有する。特にＢイオンの場合、水平方向にも、エネルギーの
小さな変動がＢイオンの侵入に顕著な影響を及ぼすので、上記利点は重要である
。この利点の故に、本発明のプロセスは標準的な注入ツールに対してより適合す
る。
【００１８】
以下、本発明はこの発明の範囲を制限するような意図を有することがない図１
乃至図３を参照してより詳細に説明される。図１乃至図３は、本発明の方法に使
用可能であるシリサイド化プロセスの概略を与える。
乃至図３を参照してより詳細に説明される。図１乃至図３は、本発明の方法に使
用可能であるシリサイド化プロセスの概略を与える。
【００１９】
図１には典型的なｐ型ＭＯＳＦＥＴが示されており、このｐ型ＭＯＳＦＥＴは
、Ｎ型ウェル領域１及びフィールド酸化物領域（不図示）が具備されたシリコン
基板を有している。このシリコン基板上にはゲート酸化層２及びポリシリコンゲ
ート電極３が形成される。次いで、不純物イオンが上記シリコン基板内へ注入さ
れて、低濃度にドープされたドレイン（ＬＤＤ）領域４を形成する。側壁スペー
サ５がゲート電極３の側面に形成される。浅く、高濃度にドープされたドレイン
６に、ｎ型ＭＯＳＦＥＴに関してはヒ素が注入され、本発明に従ったｐ型ＭＯＳ
ＦＥＴに関してはＢＦ2と組み合わされたＢが注入され、それにソース／ドレイ
ン領域を形成すべく熱処理が追随される。次いで、この装置は従来の技術を用い
てシリサイド化されて、図３に示されるような装置となる。図２に示されるよう
に、チタン層７が例えば約２０〜５０ｎｍの厚みを有する層として堆積され、次
いで表面ＴｉＮ層８が例えば１０〜３０ｎｍの厚みで堆積され、それに窒素雰囲
気下での高速熱アニール（ＲＴＡ）工程が追随される。このＲＴＡにおいて、チ
タンとシリコンとが反応して、安定したＣ４９相のチタンシリサイド膜９を形成
する。未反応のチタン及び窒化チタンの表面膜は、例えば硫酸と過酸化水素水溶
液との混合物を用いている間に選択的に除去される（図３）。このプロセスは、
チタン−シリサイド化Ｓ／Ｄ領域及びポリＳｉゲートをもたらす。
、Ｎ型ウェル領域１及びフィールド酸化物領域（不図示）が具備されたシリコン
基板を有している。このシリコン基板上にはゲート酸化層２及びポリシリコンゲ
ート電極３が形成される。次いで、不純物イオンが上記シリコン基板内へ注入さ
れて、低濃度にドープされたドレイン（ＬＤＤ）領域４を形成する。側壁スペー
サ５がゲート電極３の側面に形成される。浅く、高濃度にドープされたドレイン
６に、ｎ型ＭＯＳＦＥＴに関してはヒ素が注入され、本発明に従ったｐ型ＭＯＳ
ＦＥＴに関してはＢＦ2と組み合わされたＢが注入され、それにソース／ドレイ
ン領域を形成すべく熱処理が追随される。次いで、この装置は従来の技術を用い
てシリサイド化されて、図３に示されるような装置となる。図２に示されるよう
に、チタン層７が例えば約２０〜５０ｎｍの厚みを有する層として堆積され、次
いで表面ＴｉＮ層８が例えば１０〜３０ｎｍの厚みで堆積され、それに窒素雰囲
気下での高速熱アニール（ＲＴＡ）工程が追随される。このＲＴＡにおいて、チ
タンとシリコンとが反応して、安定したＣ４９相のチタンシリサイド膜９を形成
する。未反応のチタン及び窒化チタンの表面膜は、例えば硫酸と過酸化水素水溶
液との混合物を用いている間に選択的に除去される（図３）。このプロセスは、
チタン−シリサイド化Ｓ／Ｄ領域及びポリＳｉゲートをもたらす。
【００２０】
図３の構造は、次いで、本発明に従った低オーミックＣ５４シリサイド相を形
成するために、８００℃以上、好ましくは８２０℃と９５０℃との間の温度まで
の加熱を含む第２温度工程にかけられる。より詳細には、本発明によれば、上記
変換に対するｐ＋Ｓ／Ｄ注入の影響、特にＣ５４チタンシリサイドへのＣ４９の
転移の完全性に対するｐ＋Ｓ／Ｄ注入の影響が大きいことが分かったことに注意
されたい。先行技術に係る方法において、この方法は完全とはならないか又は低
減されたトランジスタ振る舞いに関連していた。本発明に従った方法を用いると
、トランジスタ性能は本質的に維持される。
成するために、８００℃以上、好ましくは８２０℃と９５０℃との間の温度まで
の加熱を含む第２温度工程にかけられる。より詳細には、本発明によれば、上記
変換に対するｐ＋Ｓ／Ｄ注入の影響、特にＣ５４チタンシリサイドへのＣ４９の
転移の完全性に対するｐ＋Ｓ／Ｄ注入の影響が大きいことが分かったことに注意
されたい。先行技術に係る方法において、この方法は完全とはならないか又は低
減されたトランジスタ振る舞いに関連していた。本発明に従った方法を用いると
、トランジスタ性能は本質的に維持される。
【００２１】
何等かの理論によって縛られることが無ければ、ＢＦ２イオンのみが用いられ
る場合、注入領域の表面はフッ素原子によって不動態化される。より少量のＢＦ２ イオンが使用されると、飽和電流及び回路速度が減少するので、装置の性能は
低下する。ＢＦ２イオンの不足を補償するために、Ｂイオンが必要とされる。
る場合、注入領域の表面はフッ素原子によって不動態化される。より少量のＢＦ２ イオンが使用されると、飽和電流及び回路速度が減少するので、装置の性能は
低下する。ＢＦ２イオンの不足を補償するために、Ｂイオンが必要とされる。
【００２２】
上記Ｓ／Ｄ内に注入される陽イオンの総量は、一般に、５×１０１５ｃｍ−２
、そして好適には１〜４．５×１０１５ｃｍ−２の範囲内である。
【００２３】
好適実施例において、陽イオンであるＢイオン及び陽イオンであるＢＦ２イオ
ンを組合せた注入は、Ｃ４９からＣ５４への相転移を改善し得る他の方法と組合
せ可能である。こうした他の方法の内の１つは図２のＴｉ層７の層厚みを、例え
ば２５ｎｍから４０ｎｍまで又は５０ｎｍまでも増大させることから成る。別の
そうした方法はシリサイド化における第１のＲＴＡ工程の温度を上昇させるため
に使用される。更に、第２のＲＴＡ工程を導入することが可能であり、図２に示
されるようなＴｉ／ＴｉＮ堆積後の選択的エッチング工程はできり限り短くすべ
きである。代替的には、上記ＴｉＮ層は厚みに関して低減可能であるか又は無く
ともよく、それによってより低い抵抗を有する装置に導く。
ンを組合せた注入は、Ｃ４９からＣ５４への相転移を改善し得る他の方法と組合
せ可能である。こうした他の方法の内の１つは図２のＴｉ層７の層厚みを、例え
ば２５ｎｍから４０ｎｍまで又は５０ｎｍまでも増大させることから成る。別の
そうした方法はシリサイド化における第１のＲＴＡ工程の温度を上昇させるため
に使用される。更に、第２のＲＴＡ工程を導入することが可能であり、図２に示
されるようなＴｉ／ＴｉＮ堆積後の選択的エッチング工程はできり限り短くすべ
きである。代替的には、上記ＴｉＮ層は厚みに関して低減可能であるか又は無く
ともよく、それによってより低い抵抗を有する装置に導く。
【００２４】
使用された技術に依存して、当業者であれば、シリサイド化と、ｐ＋ポリ及び
ｐ＋アクティブ間のリーク路と、シリサイドのクラッキングとの間において折衷
策が作られることを可能とする適切なプロセス条件を見出すことができる。
ｐ＋アクティブ間のリーク路と、シリサイドのクラッキングとの間において折衷
策が作られることを可能とする適切なプロセス条件を見出すことができる。
【図１】
図１は、本発明の方法を使用可能であるシリサイド化の概略を与える図である
。
。
【図２】
図２は、本発明の方法を使用可能であるシリサイド化の概略を与える他の図で
ある。
ある。
【図３】
図３は、本発明の方法を使用可能であるシリサイド化の概略を与える更に他の
図である。
図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 29/78 ３０１Ｌ
29/78
(72)発明者 ヘンドリクス アントニウス エム ピー
ジェイ
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６
Ｆターム(参考） 4M104 AA01 BB25 CC01 DD26 DD84
GG09 GG10 GG14
5F048 AC03 BB06 BB07 BB08 BC06
BC15 BC18 BF06
5F140 AA10 AA21 AA39 AB03 AC01
BA01 BF04 BF11 BF18 BF38
BG08 BG27 BG32 BG34 BG35
BG44 BG45 BG56 BH15 BH21
BJ01 BJ08 BK13 BK20 BK34
BK35 BK38 BK39 CB01 CB08
CF04 CF07
Claims (4)
- 【請求項１】 シリコン基体内に、該シリコン基体のシリサイド化によりチ
タンシリサイドの低オーミック相を備えたｐ＋領域が形成される半導体装置を製
造する方法であって、前記シリコン基体内に、Ｂイオン及びＢＦ２イオンを１：
４と４：１との間のＢ対ＢＦ２比で注入することにより、前記ｐ＋領域が形成さ
れることを特徴とする方法。 - 【請求項２】 前記Ｂ対ＢＦ２比が約１：１であることを特徴とする、請求
項１に記載の方法。 - 【請求項３】 まずＢＦ２イオンが注入され、引き続いてＢイオンが注入さ
れることを特徴とする、請求項１又は２に記載の方法。 - 【請求項４】 注入されるＢ陽イオン及びＢＦ2陽イオンの総量が５×１０
１５ｃｍ−２未満であり、好ましくは１．０×１０１５ｃｍ−２から４．５×１
０１５ｃｍ−２までの範囲内である、請求項１乃至３の内の何れか一項に記載の
方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00201318.3 | 2000-04-12 | ||
| EP00201318 | 2000-04-12 | ||
| PCT/EP2001/003752 WO2001078121A1 (en) | 2000-04-12 | 2001-04-03 | Method of manufacturing a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003530690A true JP2003530690A (ja) | 2003-10-14 |
Family
ID=8171340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001574878A Withdrawn JP2003530690A (ja) | 2000-04-12 | 2001-04-03 | 半導体装置を製造する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20010031546A1 (ja) |
| EP (1) | EP1275137A1 (ja) |
| JP (1) | JP2003530690A (ja) |
| KR (1) | KR20020019462A (ja) |
| WO (1) | WO2001078121A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024587A (ja) * | 2004-07-06 | 2006-01-26 | Renesas Technology Corp | 半導体装置の製造方法 |
| KR101195804B1 (ko) | 2008-06-20 | 2012-11-05 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 반도체 기억장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022138A (ja) * | 1988-06-13 | 1990-01-08 | Nec Corp | 半導体装置の製造方法 |
| US5225357A (en) * | 1992-01-02 | 1993-07-06 | Chartered Semiconductor Manufacturing | Low P+ contact resistance formation by double implant |
| US5565369A (en) * | 1993-09-03 | 1996-10-15 | United Microelectronics Corporation | Method of making retarded DDD (double diffused drain) device structure |
| US6110763A (en) * | 1997-05-22 | 2000-08-29 | Intersil Corporation | One mask, power semiconductor device fabrication process |
-
2001
- 2001-04-03 KR KR1020017015955A patent/KR20020019462A/ko not_active Application Discontinuation
- 2001-04-03 WO PCT/EP2001/003752 patent/WO2001078121A1/en not_active Application Discontinuation
- 2001-04-03 EP EP01931559A patent/EP1275137A1/en not_active Withdrawn
- 2001-04-03 JP JP2001574878A patent/JP2003530690A/ja not_active Withdrawn
- 2001-04-10 US US09/829,795 patent/US20010031546A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024587A (ja) * | 2004-07-06 | 2006-01-26 | Renesas Technology Corp | 半導体装置の製造方法 |
| KR101195804B1 (ko) | 2008-06-20 | 2012-11-05 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 반도체 기억장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1275137A1 (en) | 2003-01-15 |
| KR20020019462A (ko) | 2002-03-12 |
| US20010031546A1 (en) | 2001-10-18 |
| WO2001078121A1 (en) | 2001-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080603 |