JP2008066721A - 垂直型電界効果トランジスタ・アレイ及びその製造方法 - Google Patents

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Abstract

【課題】 性能が向上した垂直型電界効果トランジスタ・アレイを提供すること。
【解決手段】 垂直型電界効果トランジスタの半導体構造体、及び垂直型電界効果トランジスタの半導体構造体を製造する方法が、半導体ピラーのアレイを提供する。半導体ピラー・アレイ内の各半導体ピラーの各垂直部分は、隣接する半導体ピラーまでの分離距離より広い線幅を有する。代替的に、アレイは、随意的に上記の線幅及び分離距離の制限の中で、異なる線幅を有する半導体ピラーを含むことができる。半導体ピラーのアレイを製造する方法は、エッチング・マスクとして用いられる前に少なくとも１つのスペーサ層が環状に増大される、フォトリソグラフィを用いて最小寸法に作られたピラー・マスク層を用いる。
【選択図】 図２１

Description

本発明は、一般に、垂直型電界効果トランジスタに関する。より具体的には、本発明は、性能が向上した垂直型電界効果トランジスタ・アレイに関する。
半導体製造技術分野において、プレーナ型電界効果トランジスタは、一般的なデバイスである。プレーナ型電界効果トランジスタは、ソース／ドレイン領域を半導体基板内に形成するために、ゲート電極を自己整合されたマスクとして用いる自己整合法を用いて、ドープされた相補的な対として容易に製造される。プレーナ型電界効果トランジスタは、数１０年の間、ますます小さい横方向及び横断方向の線幅寸法（すなわち、プレーナ型トランジスタの平面に対して垂直な線幅寸法ではなく、プレーナ型トランジスタの平面内の線幅寸法）に縮小することに成功した。
プレーナ型電界効果トランジスタ・デバイスの拡大縮小（スケーリング）における引き続きの傾向と競合するものである、電界効果トランジスタの設計及び製造における最近の傾向は、垂直型電界効果トランジスタ・デバイスの設計及び製造へと変わりつつある。ゲート電極が半導体基板内の平坦なチャネルを覆うプレーナ型電界効果トランジスタ・デバイスと比較すると、第１の例において、垂直型電界効果トランジスタ・デバイスは、半導体ピラーを含み、その水平方向の上部領域及びその基部の水平領域が、一般に、ソース／ドレイン領域を含む。ピラーの周囲及びピラーの高さが、半導体ピラー内のチャネル領域を定める。したがって、垂直型電界効果トランジスタは、水平方向に対して、垂直方向に拡大縮小する際のオフセットから利益を得ることができる（すなわち、ピラーの線幅がより狭い線幅寸法に縮小されるに従って、ピラーの高さを増大させ、一定の垂直型電界効果トランジスタ・チャネル領域を維持することが可能である）。このようなプレーナ型デバイスの拡大縮小は、横方向の平面方向及び横断方向の平面方向の両方に生じるため、プレーナ型電界効果トランジスタについて、拡大縮小におけるこうしたオフセットを達成することができない。
このように、垂直型電界効果トランジスタ・デバイスは、プレーナ型電界効果トランジスタ・デバイスと比べて利点を有するが、それにもかかわらず、垂直型電界効果トランジスタ・デバイスに全く問題がないわけではない。特に、垂直型電界効果トランジスタ・デバイスによって、多くの用途に用いるための最適なチャネル特性が常に与えられるわけではない。
半導体製造技術分野において、種々の垂直型電界効果トランジスタ・デバイス構造体及びその製造方法が知られている。
例えば、非特許文献１において、Ｔａｋａｔｏ他は、半導体ピラーの上部及び該半導体ピラーに隣接する半導体基板の床部に配置された、ソース／ドレイン領域を有するサラウンディング・ゲート・トランジスタ（surrounding gate transistor、ＳＧＴ）を教示する。この特定の従来技術の参照により、回路を製造するとき、プレーナ型トランジスタと比較すると、上記のサラウンディング・ゲート・トランジスタ（ＳＧＴ）を用いる場合に５０％の回路面積の低減が考えられる。
さらに、非特許文献２において、Ｈｉｏｋｉ他は、高速二極書込・消去動作を実現する浮動チャネル・サラウンディング・ゲート・トランジスタ（ＦＣ−ＳＧＴ）を教示する。浮動チャネル・サラウンディング・ゲート・トランジスタ（ＦＣ−ＳＧＴ）は、半導体ピラーの上部領域及び下部領域にソース／ドレイン領域を含み、半導体ピラーの中央部分内のチャネル領域によって分離された半導体ピラーを含む。
さらに、非特許文献３及び非特許文献４において、Ｅｎｄｏｈ他は、それぞれ、メモリセル用途における積層されたサラウンディング・ゲート・トランジスタ（Ｓ−ＳＧＴ）の使用を教示する。積層されたサラウンディング・ゲート・トランジスタは、メモリセル用途の範囲内の別個のコンポーネントを収容するために、階段状の側壁を有する半導体ピラーを含む。
さらに、特許文献１において、Ｍａｔｓｕｏｋａ他は、半導体メモリセル、及び半導体メモリセルを製造する方法を教示する。半導体メモリセルは、４Ｆ２構造のコンテクスト内で構成された垂直型選択トランジスタを使用し、大容量のメモリセル面積を回避する。
最後に、特許文献２において、Ｋｉｍは、垂直型電界効果トランジスタ構造体、及び垂直型電界効果トランジスタ構造体を製造する方法を教示する。垂直型メモリセルもまた、半導体基板の面積の利用を最大にする４Ｆ２構造を含む。
米国特許公開第２００４／０２３３７６９号 米国特許公開第２００５／０１８６７４０号 Ｔａｋａｔｏ他、「Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＬＳＩ」、ＩＥＥＥ ＩＥＤＭ １９８８、ｐｐ．２２２−２５ Ｈｉｏｋｉ他、「Ａｎ Ａｎａｌｙｓｉｓ ｏｆ Ｐｒｏｇｒａｍ ａｎｄ Ｅｒａｓｅ Ｏｐｅｒａｔｉｏｎｓ ｆｏｒ ＦＣ−ＳＧＴ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌｓ」、０−７８０３−６２７９−９／００、ＩＥＥＥ ２０００、ｐｐ．１１６−１８ Ｅｎｄｏｈ他、「２．４Ｆ２ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（Ｓ−ＳＧＴ）ＤＲＡＭ」、ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、４５（８）、２００１年８月、ｐｐ．１５９９−１６０３ Ｅｎｄｏｈ他、「Ｎｏｖｅｌ Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｗｉｔｈ ａ Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（Ｓ−ＳＧＴ）Ｓｔｒｕｃｔｕｒｅｄ Ｃｅｌｌ」、ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、５０（４）、２００３年４月、ｐｐ．９４５−５１
半導体構造体及びデバイス寸法が縮小し続けることは確かであり、その結果として、性能特性を危うくすることなく容易に拡大縮小可能な半導体構造体が望ましい。そのため、垂直型電界効果トランジスタ・デバイス及びアレイの融通性及び性能の向上を可能にする、サラウンディング・ゲート・トランジスタ（ＳＧＴ）デバイス及びアレイのような垂直型電界効果トランジスタ・デバイス及びアレイ、並びに該デバイス及びアレイを製造する方法も望ましい。
本発明は、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイのような垂直型電界効果トランジスタ・アレイを含む半導体構造体と、該半導体構造体を製造する方法とを含む。半導体構造体は、随意的に異なる線幅をもつ複数の半導体ピラーを含む。各々の半導体ピラーの全ての垂直部分が、隣接する半導体ピラーからの分離距離より広い半導体ピラー線幅を有する。
半導体構造体を製造する方法は、環状に増大された、フォトリソグラフィを用いて最小の寸法に作られたピラー・マスク層を用いる。
本発明による垂直型電界効果トランジスタ・アレイの半導体構造体は、複数の半導体ピラーを含む。半導体基板内では、各々の半導体ピラーの全ての垂直部分が、隣接する半導体ピラーからの分離距離より広い半導体ピラー線幅を有する。
本発明による別の垂直型電界効果トランジスタ・アレイの半導体構造体もまた、複数の半導体ピラーを含み、各々の半導体ピラーの全ての垂直部分が、隣接する半導体ピラーからの分離距離より広い半導体ピラー線幅を有する。この他の半導体構造体内では、少なくとも１つの半導体ピラーが第１の線幅を有し、少なくとも１つの他の半導体ピラーが、第１の線幅とは異なる第２の線幅を有する。
本発明に従って垂直型電界効果トランジスタ・アレイの半導体構造体を製造する方法は、半導体基板上に配置された、複数の同じサイズのマスク層を形成するステップを含む。この特定の方法はまた、複数の同じサイズのマスク層の各々を環状に増大させて、半導体基板上に環状に増大された複数のマスク層を形成するステップも含む。この特定の方法はまた、環状に増大された複数のマスク層をエッチング・マスクとして用いて、半導体基板の少なくとも最初の部分をエッチングし、エッチングされた半導体基板内に複数の半導体ピラーを準備するステップも含む。
垂直型電界効果トランジスタ・アレイの半導体構造体を製造する別の方法は、半導体基板上に、第１の直径を有する少なくとも１つの第１マスク層と、第１の直径とは異なる第２の直径を有する少なくとも１つの第２マスク層とを形成するステップを含む。この特定の方法はまた、第１マスク層及び第２マスク層をエッチング・マスク層として用いながら、半導体基板をエッチングし、第１の線幅を有する対応する第１半導体ピラーと、第１の線幅とは異なる第２の線幅を有する第２半導体ピラーとを準備するステップも含む。
本発明の目的、特徴及び利点は、以下に述べられるような好ましい実施形態の説明の文脈内で理解される。好ましい実施形態の説明は、添付図面の文脈内で理解され、本開示の重要な部分を形成する、
サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイのような垂直型電界効果トランジスタ・アレイと、垂直型電界効果トランジスタ・アレイを製造する方法とを含む、本発明が、以下の説明の文脈内で理解される。以下の説明は、以下に説明される図面の文脈内で理解される。図面は、説明目的のものであるように意図されるので、必ずしも縮尺に合わせて描かれていない。
図１〜図１０は、本発明の実施形態による、半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び概略的な平面図を示す。本発明のこの特定の実施形態は、本発明の第１の実施形態を構成する。その概略的な断面図及び概略的な平面図が図１〜図１０に示される半導体構造体は、垂直型電界効果トランジスタ・デバイス・アレイ、特に、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む。
図１は、第１の実施形態による、内部に垂直型電界効果トランジスタ・アレイを製造する初期段階における、半導体構造体の概略的な断面図を示す。
図１は、半導体基板１０を示す。複数の第１ピラー・マスク層１２が、半導体基板１０上に配置される。
半導体基板１０は、半導体製造技術分野において通常の、又は通常のものではない幾つかの半導体材料のいずれかを含むことができる。半導体材料は、これらに限定されるものではないが、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、炭化シリコン、シリコン・ゲルマニウム炭化物合金及び化合物半導体材料を含むことができる。化合物半導体材料の限定されない例は、ヒ化ガリウム、ヒ化インジウム及びリン化インジウム半導体材料を含む。典型的には、半導体基板１０は、約０．５ｍｍから約１．５ｍｍまでの厚さを有する、シリコン又はシリコン・ゲルマニウム合金の半導体材料からなる。
第１ピラー・マスク層１２は、幾つかのマスク材料のいずれかを含むことができる。これらに限定されるものではないが、フォトレジスト・マスク材料及びハード・マスク材料が含まれる。通常、ハード・マスク材料がより一般的である。ハード・マスク材料の限定されない例は、シリコンの酸化物、窒化物及び酸窒化物を含む。他の元素の酸化物、窒化物及び酸窒化物も除外されない。第１ピラー・マスク層１２がハード・マスク材料を含むとき、第１ピラー・マスク層１２は、典型的には、一般的な通常のフォトリソグラフィ法を用いながら、ブランケット・ハード・マスク材料層からパターン形成される。このような一般的な通常のフォトリソグラフィ法は、典型的には、フォトレジスト層をエッチング・マスクとして使用し、対応するブランケット・ハード・マスク材料層から第１ピラー・マスク層１２をパターン形成する。
ブランケット・ハード・マスク材料層は、ブランケット・ハード・マスク材料層の材料組成に適切な幾つかの方法のいずれかを用いて形成することができる。限定されない例は、熱酸化法又はプラズマ酸化法、或いは熱窒化法又はプラズマ窒化法、化学気相堆積法及び物理気相堆積法を含む。典型的には、ブランケット・ハード・マスク材料層は、約５００オングストロームから約１０００オングストロームまでの厚さを有する酸化シリコン・ハード・マスク材料又は窒化シリコン・ハード・マスク材料（例えば、一般的に、酸化シリコン・ハード・マスク材料）を含む。
図２は、図１の概略的な断面図内に具体的に示される、第１ピラー・マスク層１２を含む第１ピラー・マスク層１２のアレイを示す概略的な平面図を示す。図２の概略的な平面図内に示されるように、各々の第１ピラー・マスク層１２の形状は円形であるが、この実施形態も、本発明も、形状が円形のピラー・マスク層に限定されるものではない。各々の第１ピラー・マスク層１２は、１Ｆに等しい直径（すなわち、線幅）と、同じく１Ｆに等しい、隣接する第１ピラー・マスク層１２からの分離距離とを有する。この実施形態及び本発明において、Ｆは、特定のフォトリソグラフィ装置の関数として変わる、フォトリソグラフィによる最小分解可能寸法に等しい。
したがって、図２に示すように、各々の第１ピラー・マスク層１２は、隣接する第１ピラー・マスク層１２までの２Ｆのピッチ寸法を有する。さらに、各々の第１ピラー・マスク層１２の直径と、全体で２Ｆのピッチ寸法をもたらす隣接する第１ピラー・マスク層１２までの隣接する分離距離とが、垂直型電界効果トランジスタの４Ｆ２のセル面積を定める。
図３及び図４は、その概略的な断面図が図１に示される半導体構造体と、その概略的な平面図が図２に示される部分的な半導体構造体とをさらに処理した結果を示す、概略的な平面図及び概略的な断面図を示す。
図３及び図４は、各々が複数の第１ピラー・マスク層１２を環状に囲む、複数の第１スペーサ層１４を示す。図４により具体的に示されるように、第１ピラー・マスク層１２及び第１スペーサ層１４からなる個々の構造体は、第１複合マスク層Ｍ１を含む。
複数の第１スペーサ層１４は、スペーサ材料を含み、半導体製造技術分野において通常の方法を用いて形成することができる。複数の第１スペーサ層１４は、これらに限定されるものではないが、導体スペーサ材料、半導体スペーサ材料及び誘電体スペーサ材料を含む、幾つかのスペーサ材料のいずれかを含むことができるが、通常、誘電体スペーサ材料が、最も一般的である。第１ピラー・マスク層１２がハード・マスク材料を含むとき、このような誘電体スペーサ材料は、第１ピラー・マスク層１２からなる同じ群の誘電体材料から選択することができる。上の開示によると、この特定の群は、これらに限定されるものではないが、シリコンの酸化物、窒化物及び酸窒化物を含む。他の元素の酸化物、窒化物及び酸窒化物も除外されない。
一般的には、複数の第１スペーサ層１４は、複数の第１ピラー・マスク層１２とは異なる誘電体材料組成を含む。例えば、制限なく、複数の第１ピラー・マスク層１２が酸化シリコン材料を含むとき、複数の第１スペーサ層１４は、窒化シリコン材料を含むことができる。複数の第１ピラー・マスク層１２及び複数の第１スペーサ層１４の代替的な材料組成もまた、本実施形態の文脈内にある。
複数の第１スペーサ層１４は、一般的な通常のブランケット・スペーサ材料層堆積法及び異方性エッチバック法を用いて形成することができる。異方性エッチバック法は、一般に、複数の第１ピラー・マスク層１２からなるハード・マスク材料に対して、複数の第１スペーサ層１４からなるスペーサ材料の特異性を有するエッチャント・ガス組成を用いるプラズマ・エッチング法である。
図５及び図６は、その概略的な平面図及び概略的な断面図が図３及び図４に示される半導体構造体をさらに処理した結果を示す、概略的な平面図及び概略的な断面図を示す。
図５及び図６は、複数の第１複合マスク層Ｍ１をエッチング・マスク層として用いながら、半導体基板１０（すなわち、半導体基板１０の少なくとも上部及び半導体基板１０のほぼ全ての部分）をエッチングし、エッチングされた半導体基板１０´上に配置された複数の半導体ピラー１１を提供した結果を示す。
図６の概略的な断面図内に示されるように、各々の半導体ピラー１１の垂直部分の各々は、Ｆ＋２ｓに等しい線幅ｄ１（すなわち、直径）を有し、ここで、ｓは、複数の第１スペーサ層１４のいずれか１つの環状の線幅に等しい。図６内にさらに示されるように、この実施形態は、各々の半導体ピラー１１が実質的に真っ直ぐな側壁（すなわち、各半導体ピラー１１の中間の側壁で測定された、約２０オングストロームより少ない真の真直度からの偏位を有する）を含むこと、及び、実質的に真っ直ぐな側壁が、垂直に配向されるか、又はほぼ垂直に（すなわち、垂線から約５度〜約７度の範囲内に）配向されることが好ましいことを意図する。
上述のように、各半導体ピラー１１の垂直部分の各々は、Ｆ＋２ｓに等しい線幅ｄ１を有し、（１）第１ピラー・マスク層１２に対して半導体ピラー１１の線幅を広幅化し、（２）これに対応して、ある半導体ピラー１１から隣接する半導体ピラー１１までの分離距離を狭幅化する。半導体ピラー１１から隣接する半導体ピラー１１までのこのような分離距離は、図６ではｓｄ１１と示され、ここで、ｓｄ１１は、Ｆ−２ｓに等しい。
このように半導体ピラー１１を均一に広幅化し、これに対応して隣接する半導体ピラー１１間の分離距離を狭幅化することにより、本質的に（すなわち、第１ピラー・マスク層１２の直径、及び第１ピラー・マスク層１２の分離距離の各々が、フォトリソグラフィによる最小分解可能線幅Ｆに等しい、実施形態の文脈内で）、半導体ピラー１１の垂直部分の各々が、隣接する半導体ピラー１１までの分離距離より広い線幅をもつようになる。次に、このように半導体ピラー１１の線幅を均一に広幅化することにより、個々の半導体ピラー１１をチャネル領域として用いて製造される個々の垂直型電界効果トランジスタ・デバイス内の駆動電流もより均一に増大される。
図７は、図６に示される複数の半導体ピラー１１から、複数の第１複合マスク層Ｍ１（すなわち、複数の第１ピラー・マスク層１２を囲む複数の第１スペーサ層１４からなる）を剥離した結果を示す。複数の第１複合マスク層Ｍ１を剥離することにより、各々がエッチングされた半導体基板１０´上にむきだしのまま配置された複数の半導体ピラー１１がもたらされる。
複数の第１スペーサ層１４及び複数の第１ピラー・マスク層１２を含む材料に適切な方法及び材料を用いて、複数の第１複合マスク層Ｍ１を剥離することができる。湿式化学剥離法及び乾式プラズマ剥離法が含まれるが、これらに限定されるものではない。湿式化学剥離法を用いる場合、酸化シリコン・ベースの材料を剥離するために、フッ化水素酸エッチャント材料が一般的に用いられ、窒化シリコン・ベースの材料を剥離するために、リン酸エッチャント材料除去が一般的に用いられる。特定のプラズマ・エッチング法は、窒化シリコン材料と比較すると、酸化シリコン材料に対して特有のものではない特定のエッチャント・ガス組成を用いることができる。
図８は、あるドーズ量のドーパント・イオン２２を図７の半導体構造体にイオン注入し、（１）半導体ピラー１１の複数の上部、及び（２）半導体ピラー１１間に挿置されたエッチングされた半導体基板１０´の複数の基部に（すなわち、半導体ピラー１１のフットプリントに）、複数のソース／ドレイン領域１６を形成した結果を示す。
ドーパント・イオン２２は、典型的には、１平方センチメートル当たり約５×１０１４ドーパント・イオンから約５×１０１５ドーパント・イオンまでのドーズ量、及び約５ｋｅＶから約２０ｋｅＶまでのイオン注入エネルギーで与えられる。上記のイオン注入条件は、ソース／ドレイン領域１６に、１立方センチメートル当たり約５×１０１８ドーパント原子から約５×１０１９ドーパント原子までのドーパント濃度を与える。このドーズ量のドーパント・イオン２２により、垂直型電界効果トランジスタに所望の極性を与えるように選択された極性が与えられる。
図９は、その概略的な断面図が図８に示される半導体構造体上に共形に（conformally）、特に半導体ピラー１１上に共形に配置され形成されたゲート誘電体１８を示す。図９はまた、ゲート誘電体１８上に配置され形成されたゲート電極材料層２０も示す。
ゲート誘電体１８は、半導体製造技術分野において通常の又は通常とは異なる幾つかのゲート誘電体材料のいずれかを含むことができる。
第１の例において、ゲート誘電体１８は、一般に、真空で計測された約４から約２０までの誘電率を有する従来のゲート誘電体材料を含むことができる。このような一般的な従来のゲート誘電体材料の限定されない例は、シリコンの酸化物、窒化物及び酸窒化物を含む。他の元素の酸化物、窒化物及び酸窒化物も除外されない。
第２の例において、ゲート誘電体１８は、代替的に、真空で計測された約２０から少なくとも約１００までの誘電率を有する、全体的により高い誘電率のゲート誘電体材料を含むこともできる。これらの全体的により高い誘電率のゲート誘電体材料の限定されない例は、酸化チタン、酸化ランタン、酸化ハフニウム、ハフニウム・シリケート、チタン酸バリウム・ストロンチウム（ＢＳＴ）及びチタン・ジルコン酸鉛（ＲＺＴ）を含む。
上記のゲート誘電体材料のいずれも、それらの組成に適切な方法を用いて形成することができる。限定されない例は、熱酸化法又はプラズマ酸化法、或いは熱窒化法又はプラズマ窒化法、化学気相成長法（原子層化学気相堆積法を含む）及び物理気相成長法（スパッタリング法を含む）を含む。
典型的には、ゲート誘電体１８は、約１０オングストロームから約５０オングストロームまでの厚さを有する、熱酸化シリコンのゲート誘電体材料を含む。
ゲート電極材料層２０は、幾つかのゲート電極材料のいずれを含むこともできる。限定されない例は、特定の金属、金属窒化物、金属シリサイド、ドープされたポリシリコン（すなわち、１立方センチメートル当たり約１×１０１８ドーパント原子から約１×１０２２ドーパント原子までのドーパント濃度を有する）及びポリサイド（ドープされたポリシリコン／金属シリサイドの積層体）のゲート電極材料を含む。ゲート電極材料層２０は、同様に、ゲート電極材料層２０の材料組成に適切な幾つかの方法のいずれかを用いて形成することもできる。限定されない例は、めっき法、化学気相堆積法（原子層化学気相堆積法を含む）及び物理気相堆積法（スパッタリング法を含む）を含む。典型的には、ゲート電極材料層２０は、フォトリソグラフィによる最小分解可能線幅の約４分の１（すなわち、１／４Ｆ、ここで、Ｆは、図２の文脈内で上に開示される）の厚さを有する、ドープされたポリシリコン又は金属シリサイドのゲート電極材料を含む。
図１０は、ゲート電極材料層２０を異方性にエッチングし、複数の半導体ピラー１１の各々を環状に囲むように意図された複数のゲート電極２０´を形成した結果を示す。
上記の異方性エッチングは、ゲート電極材料層２０の材料の組成に適切なエッチャント・ガス組成を用いて行うことができる。多くの材料組成に対して、塩素含有エッチャント・ガス組成を用いることもできる。代替的に、フッ素含有エッチャント・ガス組成を用いながら、幾つかの他のゲート電極材料を異方性にエッチングすることができる。
サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを提供する複数の垂直型電界効果トランジスタ・デバイスＴ１が、前述のエッチングの結果物である。各々の垂直型電界効果トランジスタ・デバイスは、その一部がチャネル領域を含む半導体ピラー１１を含む。ゲート誘電体１８は、各々の半導体ピラー１１上に配置され形成される。ソース／ドレイン領域１６が、半導体ピラー１１の上部、及び半導体ピラー１１の隣接する対の間に挿置された、注入されエッチングされた半導体基板１０´´の床部に配置される。最終的に、スペーサ形状の環状のサラウンディング・ゲート電極２０´が、ゲート誘電体１８上に配置され、かつ、その内部がソース／ドレイン領域１６を分離するチャネル領域である半導体ピラー１１の側壁から分離される。
図１０は、本発明の第１の実施形態を構成する本発明の特定の実施形態による、垂直型電界効果トランジスタ・アレイの概略的な断面図を示す。垂直型電界効果トランジスタ・アレイは、複数の垂直型電界効果トランジスタ・デバイスＴ１（すなわち、サラウンディング・ゲート・トランジスタ（ＳＧＴ）デバイス）を含む。垂直型電界効果トランジスタ・アレイ内では、各々の垂直型電界効果トランジスタ・デバイスＴ１は、一部がチャネル領域として用いられる半導体ピラー１１を含む。半導体ピラー１１の垂直部分の各々は、隣接する半導体ピラー１１までの分離距離より広い線幅を有する。典型的には、半導体ピラー１１の線幅及び半導体ピラー１１の分離距離は、第１ピラー・マスク層１２を環状に囲むように形成された環状の第１スペーサ層１４についての環状の第１スペーサ層１４の線幅と４倍異なる。
図１１〜図２１は、本発明の別の実施形態による、半導体構造体を製造する際の進行段階の結果を示す一連の概略的な断面図を示す。この本発明の他の実施形態が、本発明の第２の実施形態を構成する。この本発明の他の実施形態に従って製造された半導体構造体もまた、垂直型電界効果トランジスタ・アレイ、より具体的には、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む。
図１１は、この本発明の他の実施形態による、半導体構造体を製造する際の初期段階における半導体構造体の概略的な断面図を示す。
図１１は、図４とほぼ類似しており、同様の構造体及び層は同じ数字で示されている。しかしながら、図１１はまた、複数の第１ピラー・マスク層１２上に整合された状態で配置された複数の第２ピラー・マスク層１３も示す。複数の第２ピラー・マスク層１３は、一般に、複数の第１ピラー・マスク層１２と比較すると、異なるピラー・マスク材料を含む。一般に、複数の第２ピラー・マスク層１３は、複数の第１スペーサ層１４と同じ材料を含む。したがって、第１ピラー・マスク層１２が酸化シリコン材料を含む環境においては、第２ピラー・マスク層１３及び第１スペーサ層１４は、一般に、窒化シリコン材料を含む。第１ピラー・マスク層１２、第２ピラー・マスク層１３及び第１スペーサ層１４のために、代替的な材料選択を用いることもできる。上の第１の実施形態の文脈内で開示された、熱酸化法又はプラズマ酸化法、或いは熱窒化法又はプラズマ窒化法、化学気相堆積法及び物理気相堆積法を用いて、特定の酸化シリコン材料及び窒化シリコン材料を形成することができる。
図１１にも示されるように、（１）第１ピラー・マスク層１２、（２）第２ピラー・マスク層１３及び（３）第１スペーサ層１４を含む個々のセットが、第１複合マスク層Ｍ１´を構成する。
図１２は、第１スペーサ層１４上に配置され、かつ、該第１スペーサ層１４を覆っている複数の第２スペーサ層１５を形成し、よって、複数の第２複合マスク層Ｍ２´を提供した結果を示す。第２スペーサ層１５は、一般に、第１スペーサ層１４からなるスペーサ材料とは異なるスペーサ材料を含む。特定の例として、第１スペーサ層１４が窒化シリコン材料を含むとき、第２スペーサ層１５は、第１ピラー・マスク層１２と類似した酸化シリコン材料を含む。第２スペーサ層１５は、スペーサ材料組成を置き換え、第２ピラー・マスク層１３と比較すると好ましくは第２スペーサ層１５を構成する材料の特異性を有するエッチャント・ガス組成を選択した状態で、第１スペーサ層１４を形成するために用い得る異方性エッチバック法に類似した異方性エッチバック法を用いて形成することができる。
図１３は、左側及び中央の第２複合マスク層Ｍ２´を露出したままのブロック・マスク１９を用いながら、一番右側の第２複合マスク層Ｍ２´をマスクした結果を示す。
ブロック・マスク１９は、幾つかのマスク材料のいずれかを含むことができる。限定されない例は、ハード・マスク材料及びフォトレジスト・マスク材料を含む。フォトレジスト・マスク材料の限定されない例は、ポジ型フォトレジスト材料、ネガ型フォトレジスト材料及びハイブリッド型フォトレジスト材料を含む。一般に、ブロック・マスク１９は、フォトレジスト・マスク材料を含むが、この実施形態がそのように限定されることが意図されるものではない。一般に、ブロック・マスク１９は、約２０００オングストロームから約５０００オングストロームまでの厚さを有する。一般に、ブロック・マスク１９は、特定の精度をもつように形成する必要はなく、寧ろ、ブロック・マスク１９は、図１３に示される一番右側の第２複合マスク層Ｍ２´構造体を効果的にマスクする必要がある。
図１４は、図１３に示される左側及び中央の第２複合マスク層Ｍ２´から第２スペーサ層１５を剥離し、それから第１複合マスク層Ｍ１´を再び提供した結果を示す。第２スペーサ層１５は、半導体製造技術分野において通常の方法及び材料を用いて剥離することができる。限定されない例は、湿式化学エッチング法及び乾式プラズマ・エッチング法を含む。湿式化学エッチング法が一般的であり、湿式化学エッチング法は、第２スペーサ層１５が酸化シリコン材料を含み、第１スペーサ層１４が窒化シリコン材料を含むときに効率的に用いることができる。代替的に、適切な特異性を有するプラズマ・エッチング法も周知であり、このようなプラズマ・エッチング法を用いることもできる。
図１５は、第１に、その概略的な断面図が図１４に示される半導体構造体からブロック・マスク１９を剥離した結果を示す。ブロック・マスク１９は、その材料組成に適切な方法及び材料を用いて剥離することができる。フォトレジスト材料から形成されるブロック・マスク１９の場合、湿式化学エッチング法、乾式プラズマ・エッチング法、又は湿式化学エッチング法と乾式プラズマ・エッチング法の組み合わせを用いて、ブロック・マスク１９を剥離することができる。
図１５もまた、２つの第１複合マスク層Ｍ１´及び単一の第２複合マスク層Ｍ２´をエッチング・マスク層として用いながら、半導体基板１０をエッチングし、エッチングされた半導体基板１０´を提供した結果を示す。第１の実施形態と同様に、半導体ピラー１１は、第１複合マスク層Ｍ１をエッチング・マスクとして用いながら、半導体基板１０をエッチングすることによってもたらされる。さらに、第２複合マスクＭ２´をエッチング・マスク層として用いながら、半導体基板１０をエッチングすることによって、半導体ピラー１１´がもたらされる。
上記の第１の実施形態と同様に、第１半導体ピラー１１は、Ｆ＋２ｓ１（すなわち、フォトリソグラフィによる最小分解可能線幅に、第１のスペーサ１４の線幅の２倍を加えたもの）に等しい第１の線幅ｄ１を有する。第１の実施形態とは対照的に、第２半導体ピラー１１´は、Ｆ＋２ｓ１＋２ｓ２に等しい第２の線幅ｄ２を有する（ここで、Ｆがフォトリソグラフィによる最小線幅に等しい場合、ｓ１は第１スペーサ層１４の線幅に等しく、ｓ２は第２スペーサ層１５の線幅に等しい）。
同様に第１の実施形態によると、半導体ピラー１１は、Ｆ−２ｓ１に等しい距離ｓｄ１１だけ分離される。半導体ピラー１１は、Ｆ−２ｓ１−ｓ２に等しい分離距離ｓｄ１２だけ、半導体ピラー１１´から分離される。最終的に、図１５には具体的に示されないが、半導体ピラー１１´は、Ｆ−２ｓ１−２ｓ２に等しい分離距離ｓｄ２２だけ、別の半導体ピラー１１´から分離され、ここで、Ｆ、ｓ１、及びｓ２は、上記に定められたものである。
図１４の半導体構造体に関連した半導体構造体を形成するための別の実施形態は、ブロック・マスク１９´を用いて図１１の半導体構造体内の左側の２つの複合マスク層Ｍ１´をマスクし、図１６に示される半導体構造体を提供する。ブロック・マスク１９´は、他の点では、図１３及び図１４に示されるブロック・マスク１９にほぼ類似している。
次に、図１６に示される一番右側の第１複合マスク層Ｍ１´上に第２のスペーサ１５を形成し、図１７に示される第２複合マスク層Ｍ２´を提供することができる。次に、ブロック・マスク層１９´を剥離し、図１８の半導体構造体を提供することができる。エッチングによって、図１８の半導体構造体は、図１５の半導体構造体をもたらす。
図１９、図２０及び図２１は、図１５の半導体構造体をさらに処理した結果を示す。図１９、図２０及び図２１は、第１の実施形態内の図７、図８、図９及び図１０と同じように続く。特に、図１９（図７及び図８、並びに関連した説明と相互に関連する）は、最初に、エッチングされた半導体基板１０´内の対応する半導体ピラー１１及び１１´から適切な複合マスク層Ｍ１´及びＭ２´を剥離した結果を示す。図１９はまた、（１）半導体ピラー１１及び１１´の上部、及び（２）隣接する半導体ピラー１１と１１´との間に挿置された半導体基板１０´領域内にソース／ドレイン領域１６を形成した結果を示す。
同様に、図２０（図９と相互に関連する）は、図１９の半導体構造体の上にゲート誘電体１８を形成し、ゲート誘電体１８上にゲート電極材料層２０を形成した結果を示す。
最終的に、図２１（図１０と相互に関連する）は、ゲート電極材料層２０を異方性にエッチングし、複数のゲート電極２０´を形成した結果を示す。
図２１は、本発明の第２の実施形態による、半導体構造体の概略的な断面図を示す。本発明の第１の実施形態と同様に、第２の実施形態はまた、垂直型電界効果トランジスタ・アレイ、特に、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイをも含む。
第１の実施形態と対照的に、第２の実施形態内の半導体ピラー１１及び１１´は、異なる線幅（すなわち、ｄ１及びｄ２）を有する。異なる線幅は、半導体構造体１０から半導体ピラー１１及び１１´をエッチングするとき、（１）第１スペーサ層１４のみ、又は（２）第１スペーサ層１４及び第２スペーサ層１５のどちらかを有するピラー・マスク層１２を用いて、対応する第１複合エッチング・マスク層Ｍ１´又は対応する第２複合エッチング・マスク層Ｍ２´を提供することに起因して生じる。
半導体ピラー１１及び１１´についての半導体ピラー幅ｄ１及びｄ２の差異が、異なる性能特性をもつ多数の垂直型電界効果トランジスタを有する垂直型電界効果トランジスタ・アレイの製造を可能にする。
本発明の好ましい実施形態は、本発明を限定するものではなく、本発明の例証となるものである。本発明に従った、さらに添付の特許請求の範囲に従った半導体構造体及びその製造方法を依然として提供しながら、本発明の好ましい実施形態に従った半導体構造体の方法、材料、構造体及び寸法、並びにその製造方法に対して改訂及び修正をなすことができる。
本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な平面図を示す。 本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な平面図を示す。 本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な平面図を示す。 本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の実施形態による、サラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。 本発明の別の実施形態による、同様にサラウンディング・ゲート・トランジスタ（ＳＧＴ）アレイを含む垂直型電界効果トランジスタ・アレイを備える半導体構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
符号の説明
１０、１０´、１０´´：半導体基板
１１、１１´：半導体ピラー
１２、１３：ピラー・マスク層
１４、１５：スペーサ層
１６：ソース／ドレイン領域
１８：ゲート誘電体
１９、１９´：ブロック・マスク
２０：ゲート電極材料層
２０´：ゲート電極
Ｍ１´、Ｍ２´：複合マスク層
Ｔ１：垂直型電界効果トランジスタ・デバイス

Claims (17)

  1. 垂直型電界効果トランジスタ・アレイの半導体構造体であって、
    複数の半導体ピラーを備え、各々の半導体ピラーの全ての垂直部分が、隣接する半導体ピラーからの分離距離より広い半導体ピラー線幅を有する、半導体構造体。
  2. 各々の半導体ピラーは、特定のフォトリソグラフィ装置のフォトリソグラフィによる最小分解可能線幅の２倍に等しい、隣接する半導体ピラーまでのピッチ距離を有する、請求項１に記載の半導体構造体。
  3. 各々の半導体ピラーは、実質的に垂直な側壁を有する、請求項１に記載の半導体構造体。
  4. 前記複数の半導体ピラーは、前記垂直型電界効果トランジスタ内に複数のチャネル領域を含む、請求項１に記載の半導体構造体。
  5. 垂直型電界効果トランジスタ・アレイの半導体構造体であって、
    複数の半導体ピラーを備え、各々の半導体ピラーの全ての垂直部分が、隣接する半導体ピラーからの分離距離より広い半導体ピラー線幅を有し、且つ、少なくとも１つの半導体ピラーが第１の線幅を有し、少なくとも１つの他の半導体ピラーが、前記第１の線幅とは異なる第２の線幅を有する、半導体構造体。
  6. 各々の半導体ピラーは、特定のフォトリソグラフィ装置のフォトリソグラフィによる最小分解可能線幅の２倍に等しい、隣接する半導体ピラーまでのピッチ距離を有する、請求項５に記載の半導体構造体。
  7. 各々の半導体ピラーは、実質的に垂直な側壁を有する、請求項５に記載の半導体構造体。
  8. 前記複数の半導体ピラーは、前記垂直型電界効果トランジスタ内に複数のチャネル領域を含む、請求項５に記載の半導体構造体。
  9. 垂直型電界効果トランジスタ・アレイの半導体構造体を製造する方法であって、
    半導体基板上に配置された複数の同じサイズのマスク層を形成するステップと、
    前記複数の同じサイズのマスク層の各々を環状に増大させ、前記半導体基板上に複数の環状に増大されたマスク層を準備するステップと、
    前記複数の環状に増大されたマスク層をエッチング・マスクとして用いて、前記半導体基板の少なくとも最初の部分をエッチングし、エッチングされた半導体基板内に複数の半導体ピラーを準備するステップと
    を含む方法。
  10. 前記複数の半導体ピラーの各々の上にゲート誘電体を形成するステップをさらに含む、請求項９に記載の方法。
  11. 前記ゲート誘電体によって前記複数の半導体ピラーから分離された複数のゲート電極を形成するステップをさらに含む、請求項１０に記載の方法。
  12. 前記エッチングするステップは、前記半導体基板をエッチングするために、前記半導体基板上に配置された前記環状に増大されたマスク層のみを用いる、請求項９に記載の方法。
  13. 垂直型電界効果トランジスタ・アレイの半導体構造体を製造する方法であって、
    半導体基板上に、第１の直径を有する少なくとも１つの第１マスク層と、前記第１の直径とは異なる第２の直径を有する少なくとも１つの第２マスク層とを形成するステップと、
    前記第１マスク層及び前記第２マスク層をエッチング・マスク層として用いながら、前記半導体基板をエッチングし、第１の線幅を有する対応する第１半導体ピラーと、前記第１の線幅とは異なる第２の線幅を有する第２半導体ピラーとを準備するステップと
    を含む方法。
  14. 前記第１半導体ピラー上に第１のゲート誘電体を形成し、前記第２半導体ピラー上に第２のゲート誘電体を形成するステップをさらに含む、請求項１３に記載の方法。
  15. 前記第１のゲート誘電体上に第１のゲート電極を形成し、前記第１半導体ピラーを囲むステップと、前記第２のゲート誘電体上に第２のゲート電極を形成し、前記第２半導体ピラーを囲むステップとをさらに含む、請求項１４に記載の方法。
  16. 前記少なくとも１つの第１マスク層及び前記少なくとも１つの第２マスク層を形成する前記ステップは、
    前記半導体基板上に、単一の直径を有する第１ピラー・マスク層及び第２ピラー・マスク層を形成するステップと、
    前記第１ピラー・マスク層及び前記第２ピラー・マスク層を異なるように環状に増大させるステップと
    を含む、請求項１３に記載の方法。
  17. 前記半導体基板をエッチングする前記ステップは、前記第１半導体ピラー又は前記第２半導体ピラーの側壁マスキングを用いない、請求項１３に記載の方法。
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