JPH03285352A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用性′！Ｉｆ） 本発明は、１トランジスタ／１キャパシタ構造のメモリ
セルを用いたダイナミック型半導体記憶装置（ＤＲＡＭ
）に関する。

（従来の技術） 半導体集積回路、なかでもＭＯ３Ｉ−ランジスタを用い
た集積回路は、高集積化の一途を辿っている。この高集
積化に伴なって、用いられるＭＯＳトランジスタはサブ
ミクロン領域まで微細化が進んでいる。特にＤ　ＲＡ　
Ｍにおいては、メモリセルの微細化技術が目覚ましく進
んでいる。

ＤＲＡＭのメモリセルの微細化技術の一つとして、半導
体基板に溝を掘って形成した柱状半導体層を用いてその
外周にゲート絶縁膜を介してゲート電極を形成し、柱状
半導体層の上面と溝底部にそれぞれソース、ドレイン拡
散層を形成したＭＯＳトランジスタ（Ｓ　ｕｒｒｏｕｎ
ｄｌｎｇ　　Ｇ　ａｔｅＴ　ｒａｎｓｉｓｔｏｒ　、以
下ＳＧＴという）をスイッチングＭＯＳトランジスタに
用いた縦型のＳＧＴセルが提案されている。このＳＧＴ
セルは、従来の平面構造のＭＯＳトランジスタを用いた
場合に比べて、サイズを大幅に小型化できる。

しかしながら、ＳＧＴセルでは、柱状半導体層の周囲を
ゲートとするためにＭＯＳトランジスタのチャネル幅が
大きくなり、このためワード線の容量Ｃが増大し、ワー
ド線抵抗Ｒとの関係でＲＣ遅延が大きくなる。これは、
アクセス時間の増大をもたらす。この弊害を克服する方
法としては、ワード線を分割してワード線−本当たりの
長さを短くすることが考えられるが、ワード線を分割す
るとそれだけロウ・デコーダの数を多くしなければなら
ない。したがってロウ・デコーダ部分を従来どおり平面
構造のＭＯＳトランジスタで構成すると、ロウ・デコー
ダの占有面積が増大して、ＤＲＡＭチップ全体の小形化
ができない。

一方、ＤＲＡＭのメモリセルアレイのビット線方式には
、フォールデッドビット線方式とオーブンビット線方式
とがある。従来の平面トランジスタを用いたＤＲＡＭセ
ル構造では、キャパシタ領域上をワード線をとおすこと
ができ、フォールデッドビット線方式が有効であったが
、ＳＧＴセルを用いた場合、キャパシタの無駄な面積が
ないので、セル上をワード線が通過する必要のないオー
ブンビット線方式が有利である。ところがオーブンビッ
ト線方式のセンスアンプを平面トランジスタで構成した
場合、複数本のビット線が一つのセンスアンプ上を通過
するような、チャネル幅の大きい複数のＭＯＳトランジ
スタをビット線と平行に並べて配置しなければならず、
センスアンプが大きい面積を占有する。

さらにＤＲＡＭにおいてメモリセルアレイ以外の回路部
の占有面積を小さくする事も、ＤＲＡＭチップ全体の小
形化にとっては重要であり、メモリセルアレイにのみＳ
ＧＴ構造を用いても、小形化には限界がある。また、Ｓ
ＧＴ構造と従来の平面構造のトランジスタを混在させる
ことは、それぞれ異なる製造工程を必要とするため、Ｄ
ＲＡＭの製造工程上も不利になる。

（発明が解決しようとする課題） 以上のように、ＳＧＴセルを用いたＤＲＡＭが既に提案
されているが、メモリセルアレイ領域のみＳＧＴ構造を
用いてもＤＲＡＭチップ全体としての小形化には限界が
あり、また製造工程上も不利であるといった問題があっ
た。

本発明は、その様な問題を解決して、−層の小型化を図
ったＤＲＡＭを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係るＤＲＡＭは、メモリセルアレイのみならず
、ロウ・デコーダ、ビット線センスアンプ、周辺回路の
いずれかの領域、好ましくは全ての領域のん１０Ｓトラ
ンジスタにＳＧＴ構造を用いたことを特徴とする。

（作　用） 本発明によれば、メモリセルアレイ以外にもＳＧＴ構造
を適用することによって、ＤＲＡＭチップの大幅な小型
化を図ることができる。またＤＲＡＭチップ全体をＳＧ
Ｔ構造により統一すれば、平面トランジスタを混在させ
る方式に比べて製造プロセスが簡単になる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は、ＤＲＡＭチップの全体構成を示す。

】は、複数本ずつのワード線とビット線が交差配設され
、それらの交点にＳＧＴセルが配置されたメモリセルア
レイ、２はワード線選択を行なうロウ・デコーダ、３は
ビット線のデータを検出するビット線センスアンプ、４
はビット線選択を行なうカラム・デコーダ、５は入出力
データバッファ、６は外部アドレスを取り込むアドレス
バッファ、６．７はそれぞれＣＡＳ系、ＲＡＳ系のクロ
ック・ジェネレータである。

第１７図（ａ）　（ｂ）は、この実施例のＤＲＡＭのコ
ア回路部の構成を示す平面図とそのＡ−Ａ’断面図であ
る。（ａ）に示すように中心部にビット線センスアンプ
３が配置され、その両側にメモリセルアレイ１８，１□
が配置されたオーブンビット線方式となっている。その
メモリセルアレイ部はｎ型シリコン基板１１に形成され
たｐ型ウェル１２に格子縞状の溝が形成されて多数の柱
状シリコン層１３が配列形成されて、各シリコン層１３
に一つのＳＧＴセルが構成されている。すなわち溝の底
部には連続的にキャパシタ電極３１が埋込み形成されて
いる。キャパシタ電極３１はゲート絶縁膜を介して柱状
シリコン層１３の側壁に対向する。その対向部にはキャ
パシタの他方の電極となりＭＯＳトランジスタのドレイ
ンとなるｎ″′型拡散拡散層１６成されている。埋め込
まれたキャパシタ電極３１上には更に絶縁膜を介してス
イッチングＭＯＳトランジスタのゲート電極１４が埋込
み形成されている。ゲート電極１４はやはりゲート絶縁
膜を介して柱状シリコン層１３の上部側壁に対向する。

このゲート電極１４は第１７図（ａ）の縦方向に連続的
に配設されてワード線を構成する。各柱状シリコン層１
３に上面にはドレインとなるｎ゛型型数散層１５形成さ
れている。各ＭＯ３トランジスタのドレインは、第１７
図の横方向に配設された配線１７に共通接続されており
、この配線１７がビット線を構成する。

この実施例では、メモリセルアレイ１の他にロウ・デコ
ーダ２もＳＧＴ構造のＭＯＳトランジスタにより構成す
る。このロウ・デコーダ２の部分の具体的な構成を以下
に説明する。

第２図（ａ）はロウ・デコーダ２の具体回路であり、２
本のワード線Ｂｌ、Ｂ２に対して、４人力のＮＯＲゲー
トＮとインバータＩからなるプリデコーダＰと、トラン
スファゲートＴＩ、Ｔ２とｎチャネルＭＯ８トランジス
タＱｌ、Ｑ２．Ｑ３゜Ｑ４からなる二つの出力ドライバ
Ｄｉ、Ｄ２により構成されている。このロウ・デコーダ
は、入力ＡＩ、Ａ２．Ａ３．Ａ４およびクロ・ンクφ１
゜φ２を受けて、２本のワード線Ｂｌ、Ｂ２の一方に出
力を出す。第２図（ｂ）は、ロウ・デコーダのメモリセ
ルアレイ１に対する配置であり、図のようにＢ１−８４
のワード線４本に対して２個のロウ・デコーダＲ１、Ｒ
２が左右に分散されて配置される。第３図は、第２図（
ａ）のロウ・デコーダのトランジスタ配置を実際のレイ
アウトに近い形で示したものである。プリデコーダＰと
出力ドライバＤｉ、Ｄ２はワード線に平行に配置され、
電源線、入力信号線等は、ワード線と直交する形で配設
される。

第４図（ａ）　（ｂ）は、第３図の出力ドライバＤＩＤ
２部分のレイアウトとそのＡ−Ａ’断面図である。ｎ型
シリコン基板１１に形成されたｐ型ウェル１２に、ＲＩ
Ｅにより溝が形成されて、トランジスタ領域にそれぞれ
柱状シリコン層１３が形成されている。ドライバＭＯＳ
トランジスタＱｌ〜Ｑ４およびトランスファゲートＭＯ
ＳトランジスタＴＩ、Ｔ２はこれらの柱状シリコン層］
３を用いて構成されている。すなわち柱状シリコン層１
３の外周を取り囲むようにゲート絶縁膜を介して多結晶
シリコン膜によるゲート電極１４が配設され、シリコン
層１３の上面および溝底部にソース、ドレイン拡散層と
なるＢ１型層１５および１６が形成されている。配線は
、主として横方向に走る第１層配［１７と縦方向に走る
第２層配線１８の２層配線により形成されている。第１
層配線１７は例えばゲート電極１４を第１層多結晶シリ
コン膜として第２層多結晶シリコン膜により形成され、
第２層配線１８は例えばＡ１等の金属膜により形成され
る。なおＭＯＳトランジスタのゲート電極１４に対する
配線接続を容易にするために、各トランジスタ領域に隣
接してダミーの柱状シｊｌコン層１３′が形成されてい
る。このダミーの柱状シリコン層り３′上にゲート電極
】４を延在させて、この部分で配線１７，１．８をゲー
ト絶縁膜１４にコンタクトさせている。

以上のように、クロック線φ１．φ２および接地線ＶＳ
Ｓに沿ってマトリクス状に配置されるＭＯＳトランジス
タ０１〜Ｑ４は、それぞれクロック線φ１．φ２．接地
線■ＳＳを共通のノードとして持つことができる。従っ
て第４図（ａ）の縦方向のトランジスタ間スペースは極
めて小さく、素子分離の必要もない為、余分に面積を必
要としない。横方向には素子分離の必要はあるが、ＳＧ
Ｔ構造ではチャネル幅が柱状シリコン層の外周で決まる
ため、大きいチャネル幅の場合にも横方向のスペースを
それ程必要としない。例えば大きい駆動電流を流す出力
段のＭＯＳトランジスタＱｌ。

Ｑ３は大きいチャネル幅を必要とし、これを平面トラン
ジスタで構成すると非常に大きい面積を占有するが、こ
の実施例の場合、これらのＭＯＳトランジスタＱｌ、Ｑ
３は第４図（ａ）から明らかなように、縦に細長いパタ
ーンの柱状シリコン層を用いて小さい横方向スペースの
なかに収めることができる。

第４図（ａ）　（ｂ）は、第３図のプリデコーダＰの部
分のレイアウトとそのＡ−Ａ’断面図である。

ここでも第４図と同様に形成された柱状シリコン１３を
用いて、ＳＧＴ構造のＭＯＳトランジスタＱ５〜Ｑｌｌ
が構成されている。

このプリデコーダ部分のＭＯＳトランジスタＱ７〜Ｑｌ
ｌまでは、ソースが共通に接地線ＶＳＳに接続されてい
るため、これらの間に素子分離は必要なく、したがって
パターンの小型化が可能である。またロジックゲートを
構成するＭＯＳトランジスタＱ８〜Ｑ１．ｌはドレイン
が共通であり、第１層配線１７による出力配線が簡単に
実現できている。５ＧＴＩ造を用いてロウ・デコーダ部
分を構成することは、単にパターン面積の縮小のみなら
ず、基板バイアスの効果の影響が小さくなるという利点
も得られる。すなわちＳＧＴ構造では、第１６図に示し
たように、柱状シリコン層１３の周囲から中心部に向か
って空乏層１９が伸びるため、中心部が空乏化し易く、
空乏化しないとしても高抵抗になり、これにより基板バ
イアス依存性の小さい特性が得られる。

次にビット線センスアンプ３の部分の構成を説明する。

第６図はビット線センスアンプの単位回路である。ビッ
ト線ＢＬ、ＢＬにそれぞれドレイン、ゲートが接続され
るセンス用ＭＯＳトランジスタＱ１２．Ｑ１４と、それ
らのソースに共通接続される活性化用ＭＯＳトランジス
タＱ１３により構成される。

第７図（ａ）　（ｂ）はこのようなビット線センスアン
プ部のレイアウトとそのＡ−Ａ’断面図である。

ロウ・デコーダ部分と同様に柱状シリコン層１３を用い
てＳＧＴ構造のセンス用ＭＯＳトランジスタＱ　１２．
　　Ｑ　１４が構成されている。ＭＯＳトランジスタを
形成する細長い柱状シリコン層１３およびゲート電極取
りだしのためのダミー柱状シリコン層１３′が図示のよ
うに一本のビット線に沿って配列形成されて、２層の配
線１７．１８を用いて各トランジスタのゲート・ドレイ
ン相互接続が行われている。

こうしてこのビット線センスアンプは、ビット線１ピツ
チのなかにレイアウトすることができる。

通常平面トランジスタを用いた場合、ビット線センスア
ンプは複数本のビット線に対して一つレイアウトするこ
とが行われ、ビット線ピッチを小さくするとセンスアン
プのレイアウトが非常に難しくなる。この実施例によれ
ば小さい占有面積に、容易にビット線センスアンプを配
置することができる。ビット線センスアンプはＤＲＡＭ
チップ内で通常１０％程度の面積を占めるため、この実
施例によるビット線センスアンプ部の面積縮小はＤＲＡ
Ｍチップサイズの縮小にとって効果的である。

第８図（ａ）　（ｂ）は、別の実施例のビット線センス
アンプのレイアウトとそのＡ−Ａ’断面図である。第７
図では２層の配線を用いてＭＯＳトランジスタ間の相互
接続を行ったのに対してこの実施例では、例えば第２層
多結晶シリコン膜のみの一層配線で相互接続を行ってい
る。すなわち、ＭＯＳトランジスタＱ１２．Ｑ１４の相
対向するエツジ部分で、Ｑ１２のドレインとＱ１４のゲ
ートを配線１７ａにより接続し、Ｑ１０のドレインとＱ
１０のゲトを配線１７ｂにより接続している。これらの
相ｒｊ配線１７ａ、１７ｂは図示のように他がいに迂回
させるため、第７図の場合と異なり複数本のビット線幅
を必要とする。

しかしながら第８図（ａ）のレイアウトがら明らかなよ
うに、隣接する二つのセンスアンプがビット線方向にず
れた状態とすることによって、ビット線ピッチを広げる
ことなく、しかも２層配線を用いることなく実質的にビ
ット線−本の幅内にセンスアンプを配置することができ
る。またビット線対ＢＬ、ＢＬはそれぞれＭＯＳトラン
ジスタＱ１４．　　Ｑ１２のドレインに接続されており
、ＭＯＳトランジスタＱ１４．　Ｑ１２が完全に左右対
称となる。

これはレイアウト上有利であるのみならず、特性的にも
優れたものとなる。

以上では、ｎチャネルＭＯＳトランジスタを用いたセン
スアンプ単位回路の構成を説明したが、次にｐチャネル
ＭＯＳトランジスタを組み合わせたＣＭＯＳセンスアン
プ部の実施例を説明する。

第９図はそのＣＭＯＳセンスアンプの等価回路である。

このセンスアンプは、ｎチャネルＭＯＳトランジスタＱ
２１とｐチャネルＭＯＳトランジスタＱ２３からなるＣ
ＭＯＳインバータと、ｎチャネルＭＯＳトランジスタＱ
２２とｐチャネルＭＯＳトランジスタＱ２４からなるＣ
ＭＯＳインバータを交差接続して構成されたフリップフ
ロップを主体とする。このフリップフロップのノードに
ビット線対ＢＬ、Ｔ’Ｔが接続され、これらのビット線
ＢＬ。

ＢＬにそれぞれソースが接続されたプリチャージ用ｎチ
ャネルＭＯＳトランジスタＱ２５．　Ｑ２Ｂを有する。

第１０図（ａ）　（ｂ）はこのＣＭＯＳセンスアンプの
レイアウトとそのＡ−Ａ’断面図である。ｎチャネルＭ
ＯＳトランジスタＱ２１．　Ｑ２２は、ｐ型ウェル１２
にビット線方向に沿って並べて形成された二つの細長い
柱状シリコン層１３ｐにそれぞれ形成されている。ｐチ
ャネルＭＯＳｌ−ランジスタＱ２３．　Ｑ２４は１、こ
れらｎチャネルＭＯＳトランジスタＱ２１．　Ｑ２２の
ビット線方向の両側のｎ型基板１１（またはｎ型ウェル
）に複数個ずつ配列形成された柱状シリコン層１３ｎに
形成されている。

ｐチャネルＭＯＳトランジスタＱ２３．　　Ｑ２４をそ
れぞれ複数個の柱状シリコン層を用いているのは、電流
駆動能力がｎチャネルに比べて低いｐチャネルＭＯＳｌ
−ランジスタのチャネル幅を稼ぐためである。ｐチャネ
ルＭＯＳトランジスタＱ２３．　Ｑ２４もこれまで説明
したｎチャネルＭＯＳトランジスタと同様に柱状シリコ
ン層１３ｎの上面および溝底部にソース、ドレイン拡散
層であるｐ＋型層２１．２０が形成されている。

一方のビット線ＢＬは、ＭＯＳトランジスタＱ２３とＱ
２１のドレインに接続され、他方のビット線ＢＬは、Ｍ
ＯＳトランジスタＱ２２とＱ２４のドレインに接続され
ている。ＭＯＳトランジスタＱ２１のドレインはＭＯＳ
トランジスタＱ２２のゲートに対してビット線ＢＬ、Ｂ
Ｌと同じ第１層配線１７により接続され、ＭｏＳトラン
ジスタＱ２２のゲートと０２１のドレインは第２層配線
１８により接続されている。このゲート・ドレインの交
差接続部分は、先に第８図の実施例で説明したと同様に
、１層の配線のみを用いて行うことも可能である。

ｎチャネルＭＯＳトランジスタＱ２１と０２２のソース
は溝底部に連続的に配設されたｎ゛型層より共通接続さ
れており、図には示していないがビット線と直交して走
る第２層配線に接続される。ｐチャネルＭＯＳトランジ
スタＱ２３．　０２４のソースも同様である。

第１１図（ａ）　（ｂ）は、第９図のプリチャージ用Ｍ
Ｏ３トランジスタＱ２５．０２６部分の構造を示す平面
図とそのＡ−Ａ’断面図である。これらのＭＯＳトラン
ジスタＱ　２５．　０２Ｇも、第１０図におけるセンス
用ＭＯＳトランジスタＱ２＋−０２４と同様に柱状シリ
コン層１３を用いたＳＧＴ構造を有する。これらのＭＯ
ＳトランジスタＱ　２５．　０２Ｇは第１０図のセンス
用ＭＯ５Ｉ−ランジスタＱ２１〜Ｑ２４の両側にピント
線方向に並べて配置される。

そしてこれらのＭＯＳトランジスタＱ　２５．　　Ｑ　
２Ｇのソースを金属配線により共通接続すれば、イコラ
イズ回路を構成することができる。

以上では、メモリセルアレイの他、ロウ・デコーダ部分
およびビット線センスアンプ部分にＳＧＴ構造を採用す
る例を説明したが、さらに本発明ではＤＲＡＭチップ面
積の２０％を占める周辺回路部分にも同様にＳＧＴ構造
のＭＯ５Ｉ−ランジスタを用いることが望ましい。周辺
回路には、大きい負荷容量を高速に充電するためのイン
バータにより構成されるバッファ回路、複数の入力信号
のロジックをとるロジック回路、電流量を制限したいト
ランジスタが内部に存在する回路等、種々のものがある
。それらの周辺回路部の構造を次に説明する。

第１２図（ａ）　（ｂ）は、ＳＧＴ構造を採用した周辺
回路のＣＭＯＳインバータバッファの平面図と等価回路
である。第１３図（ａ）〜（ｄ）はそれぞれ、第１２図
（ａ）のＡ−Ａ’　、Ｂ−Ｂ’　、Ｃ−Ｃ’およびＤ−
Ｄ’断面図である。このインバータバッファは先に第１
０で説明したセンスアンプのＣＭＯＳインバータと基本
的に同様の構造を有する。すなわちｎ型シリコン基板１
１に形成されたｐ型ウェル１２およびｎ型ウェル１１′
にそれぞれ複数個ずつの柱状シリコン層１３ｐ　、　　
１３ｎが配列形成され、これらの柱状シリコン層１３ｐ
。

１３ｎにそれぞれＳＧＴ構造のｎチャネルＭＯＳトラン
ジスタＱＮ、ｐチャネルＭＯ３トランジスタＱＰが形成
されている。柱状シリコン層１３ｐ。

１３ｎは例えば最小加工寸法を一辺とする正方形パター
ンをもって形成される。それぞれのソース拡散層にコン
タクトする金属配線１８からなる出力電極部の下には、
第１３図（ｂ）に示すようにコンタクト層としてｎ４型
層１６’、２０’が形成されている。

この様なＳＧＴ構造のインバータバッファを形成した場
合、通常の平面型トランジスタと比べてどれだけ面積が
縮小できるかを、第１５図を参照して説明する。第１５
図（ａ）は、最小加工寸法をＦとして、これを−辺とす
るＳＦＴ型トランジスタを構成した場合の平面図であり
、同図（ｂ）は同じく最小加工寸法をＦとして平面型ト
ランジスタを成した場合の平面図である。ＳＧＴ構造の
場合、側壁に形成されるゲート電極部の厚みをＦ／２と
して、面積４Ｆ２のなかにチャネル幅４ＦのＭＯＳトラ
ンジスタが得られる。これに対して平面型の場合、同じ
４Ｆ２の面積を取ると、チャネル幅は２Ｆである。すな
わち同じ面積内でＳＧＴ構造を用いれば平面型の場合に
比べて２倍のチャネル幅を実現することができる。電流
駆動能力が等しくてよいとすれば、ＳＧＴ構造では平面
型の場合に比べて占有面積を半分にすることができるこ
とになる。

次にロジック回路にＳＧＴ構造を採用する場合の好まし
い回路形式について説明する。第１４図（ａ）　（ｂ）
はＮＯＲゲート構成を示す。（ａ）では、並列接続され
た複数個のドライバＭＯＳトランジスタＱ３１．　　Ｑ
３２．−＝、　Ｑ３ｎと一個の負荷ＭＯＳトランジスタ
Ｑ４１により構成される。（ｂ）では、並列接続された
複数個のドライバＭＯＳトランジスタＱ３１．　　Ｑ３
２．・・、　　Ｑ３０とちたよくれつ接続された複数個
のＭＯＳトランジスタＱ５１．　　Ｑ５２．・・Ｑ５ｎ
により構成される。ＳＧＴ構造を用いる場合には（ａ）
に示すようにソースまたはドレインが共通電位となる回
路形式を採用する。これはＳＧＴ構造においてはソース
またはドレインの一方が溝底部に形成されるためである
。すなわち第１４図（ｂ）のようなＮＯＲゲート形式を
用いると、ＭＯＳトランジスタＱ５１．　Ｑ５２．−、
　Ｑ５ｎが直列に並ぶ部分について溝底部に素子分離が
必要になり、回路の小型化のメリットが少なくなる。し
たかって第１４図（ａ）のようにドライバトランジスタ
が並列に並び、負荷トランジスタは一つとしてこれをク
ロックφにより制御するダイナミック型のＮＯＲ構成と
すれば、柱状シリコンの底部に必要な素子分離が必要最
小限の数となり、この結果ロジック回路の十分な小形化
が実現できる。

最後に周辺回路において電流量を制限するＭＯＳトラン
ジスタをＳＧＴ構造で構成する場合を第１４図（ｃ）　
（ｄ）により説明する。バイアス回路では第１４図（ｄ
）に示すように、チャネル長に長いＭＯＳトランジスタ
Ｑ６１．　　ＱＢ２を電源端子および接地端子側に挿入
して電流制限を行うことがしばしばある。この様なバイ
アス回路を構成する場合本発明においては、第１４図（
Ｃ）に示すように、チャネル長の長いＭＯＳトランジス
タＱ８１゜Ｑ６２に対応する部分にそれぞれ、最小加工
寸法を一辺とするＳＧＴ構造の複数個ずつのＭｏｓトラ
ンジスタＱ７１．　　Ｑ７２．−＝、　　Ｑ７ｎおよび
Ｑ　８１゜Ｑ８２．・・、Ｑ８ｎを並べる。これらの直
列接続されたＭＯＳトランジスタのゲートは共通に接続
される。

ＳＧＴ構造では第１６図で先に説明したように底部のド
レイン近傍から空乏層が伸びるとチャネル部と基板領域
が分離されるため、しきい値の基板バイアス効果の影響
が小さい。したがって第１４図（ｃ）のようにＳＧＴ構
造のＭＯＳトランジスタをｎ個直列に並べると、そこに
流れる電流は単純に１個のＭＯＳトランジスタの１／ｎ
となるから、電流制限バイアス回路の設計が非常に容易
になる。この場合、第１４図（ｄ）のように−個のＭＯ
Ｓトランジスタを用いた場合に比べて面積が若干増加す
る可能性がある。しかしこの様なバイアス回路は周辺回
路の中でも数％程度であるので、ＤＲＡＭチップ全体と
しての面積増加はほとんど無視できる。

［発明の効果］ 以上説明したように本発明によれば、メモリセルアレイ
の他、ロウ・デコーダ、ビット線センスアンプ、周辺回
路のなかのいずれかの領域好ましくは全ての領域のＭＯ
ＳトランジスタにＳＧＴ構造を採用することによって、
ＤＲＡＭチップの面積を効果的に縮小することができる
。

【図面の簡単な説明】

第１図は本発明の実施例のＤＲＡＭの全体構成を示す図
、 第２図（ａ）　（ｂ）はロウ・デコーダの等価回路とレ
イアウトを示す図、 第３図は同じくロウ・デコーダの等価回路を実際のレイ
アウトに近い状態で示す図、 第４図（ａ）　（ｂ）はそのロウ・デコーダの出力ドラ
イバ部の構造を示す平面図とそのＡ−Ａ’断面図、 第５図（ａ）　（ｂ）は同じくプリデコーダ部の構造を
示す平面図とそのＡ−Ａ’断面図、 第６図はビット線センスアンプの単位回路を示す図、 第７図（ａ）　（ｂ）はそのセンスアンプの構造を示す
平面図とそのＡ−Ａ’断面図、 第８図（ａ）　（ｂ）は他の実施例のビット線センスア
ンプの構造を示す平面図とそのＡ−Ａ’断面図、第９図
はＣＭＯＳセンスアンプの構成を示す図、第１０図（ａ
）　（ｂ）はそのＣＭＯＳセンスアンプのセンス用トラ
ンジスタ部の構造を示す平面図とそのＡ−Ａ’断面図、 第１１図（ａ）　（ｂ）は同じくプリチャージ用トラン
ジスタ部の構造を示す平面図とそのＡ−Ａ’断面図、 第１２図（ａ）　（ｂ）は周辺回路に用いられるインバ
ータバッファの構造を示す平面図と等価回路図、第１３
図（ａ）　〜（ｄ）は第１２図（ａ）の各部所面図、 第１４図（ａ）〜（ｄ）は他の好ましい回路構成例を説
明するための図、 第１５図（ａ）　（ｂ）はＳＧＴ構造と平面構造のトラ
ンジスタを比較して示す平面図、 第１６図はＳＧＴ構造の利点を説明するための図、 第１７図（ａ）　（ｂ）はメモリセルアレイ部の構造を
示す平面図とそのＡ−Ａ’断面図である。 １・・・メモリセルアレイ、２・・・ロウ−デコーダ、
３・・・ビット線センスアンプ、４・・・カラム・デコ
ーダ、５・・・人出力バッファ、６・・・アドレスバッ
ファ、７．８・・・クロックジェネレータ、１１・・ｎ
型シリコン基板、１２・・・ｐ型ウェル、１３．１３ｐ
。 １３ｎ・・・柱状ンリコン層、１４・・ゲート電極、１
５．１６・・ｎ′″型拡散拡散層７・第１層配線、１８
・・・第２層配線、２０．２１・・・ｐ１型拡散層、３
】・・キャバンタ電極。

Claims (4)

【特許請求の範囲】
1. （１）複数本のワード線とこれと交差する複数本のビッ
   ト線が配設され、それらの交点位置に１トランジスタ／
   １キャパシタ構造のメモリセルが配列形成され、前記メ
   モリセルが半導体基板に格子縞状の溝を掘って形成され
   た柱状半導体層を取り囲むように溝底部に埋め込まれた
   キャパシタ電極を有し、このキャパシタ電極上に重ねて
   ゲート電極が埋め込まれた縦型構造を有するメモリセル
   アレイと、 チップ外部から取り込まれたアドレスに応じてそれぞれ
   ワード線選択およびビット線選択を行うロウ・デコーダ
   およびカラム・デコーダと、ビット線のデータの検出す
   るビット線センスアンプと、 これらのロウ・デコーダ、カラム・デコーダおよびビッ
   ト線センスアンプを制御する周辺回路とを有するダイナ
   ミック型半導体記憶装置において、前記ロウ・デコーダ
   は、半導体基板に溝を掘って形成された柱状半導体層の
   上面と溝底部にそれぞれソース、ドレイン拡散層が形成
   され、前記柱状半導体層の外周にゲート電極が形成され
   たＭＯＳトランジスタを用いて構成されていることを特
   徴とするダイナミック型半導体記憶装置。
2. （２）複数本のワード線とこれと交差する複数本のビッ
   ト線が配設され、それらの交点位置に１トランジスタ／
   １キャパシタ構造のメモリセルが配列形成され、前記メ
   モリセルが半導体基板に格子縞状の溝を掘って形成され
   た柱状半導体層を取り囲むように溝底部に埋め込まれた
   キャパシタ電極を有し、このキャパシタ電極上に重ねて
   ゲート電極が埋め込まれた縦型構造を有するメモリセル
   アレイと、 チップ外部から取り込まれたアドレスに応じてそれぞれ
   ワード線選択およびビット線選択を行うロウ・デコーダ
   およびカラム・デコーダと、ビット線のデータの検出す
   るビット線センスアンプと、 これらのロウ・デコーダ、カラム・デコーダおよびビッ
   ト線センスアンプを制御する周辺回路とを有するダイナ
   ミック型半導体記憶装置において、前記ビット線センス
   アンプは、半導体基板に溝を掘って形成された柱状半導
   体層の上面と溝底部にそれぞれソース、ドレイン拡散層
   が形成され、前記柱状半導体層の外周にゲート電極が形
   成されたＭＯＳトランジスタを用いて構成されているこ
   とを特徴とするダイナミック型半導体記憶装置。
3. （３）複数本のワード線とこれと交差する複数本のビッ
   ト線が配設され、それらの交点位置に１トランジスタ／
   １キャパシタ構造のメモリセルが配列形成され、前記メ
   モリセルが半導体基板に格子縞状の溝を掘って形成され
   た柱状半導体層を取り囲むように溝底部に埋め込まれた
   キャパシタ電極を有し、このキャパシタ電極上に重ねて
   ゲート電極が埋め込まれた縦型構造を有するメモリセル
   アレイと、 チップ外部から取り込まれたアドレスに応じてそれぞれ
   ワード線選択およびビット線選択を行うロウ・デコーダ
   およびカラム・デコーダと、ビット線のデータの検出す
   るビット線センスアンプと、 これらのロウ・デコーダ、カラム・デコーダおよびビッ
   ト線センスアンプを制御する周辺回路とを有するダイナ
   ミック型半導体記憶装置において、前記周辺回路は、半
   導体基板に溝を掘って形成された柱状半導体層の上面と
   溝底部にそれぞれソース、ドレイン拡散層が形成され、
   前記柱状半導体層の外周にゲート電極が形成されたＭＯ
   Ｓトランジスタを用いて構成されていることを特徴とす
   るダイナミック型半導体記憶装置。
4. （４）複数本のワード線とこれと交差する複数本のビッ
   ト線が配設され、それらの交点位置に１トランジスタ／
   １キャパシタ構造のメモリセルが配列形成され、前記メ
   モリセルが半導体基板に格子縞状の溝を掘って形成され
   た柱状半導体層を取り囲むように溝底部に埋め込まれた
   キャパシタ電極を有し、このキャパシタ電極上に重ねて
   ゲート電極が埋め込まれた縦型構造を有するメモリセル
   アレイと、 チップ外部から取り込まれたアドレスに応じてそれぞれ
   ワード線選択およびビット線選択を行うロウ・デコーダ
   およびカラム・デコーダと、ビット線のデータの検出す
   るビット線センスアンプと、 これらのロウ・デコーダ、カラム・デコーダおよびビッ
   ト線センスアンプを制御する周辺回路とを有するダイナ
   ミック型半導体記憶装置において、前記カラム・デコー
   ダ、ビット線センスアンプおよび周辺回路のすべてが、
   半導体基板に溝を掘って形成された柱状半導体層の上面
   と溝底部にそれぞれソース、ドレイン拡散層が形成され
   、前記柱状半導体層の外周にゲート電極が形成されたＭ
   ＯＳトランジスタを用いて構成されていることを特徴と
   するダイナミック型半導体記憶装置。