TW202141747A - 半導體結構以及積體電路及半導體結構 - Google Patents

半導體結構以及積體電路及半導體結構 Download PDF

Info

Publication number
TW202141747A
TW202141747A TW109112695A TW109112695A TW202141747A TW 202141747 A TW202141747 A TW 202141747A TW 109112695 A TW109112695 A TW 109112695A TW 109112695 A TW109112695 A TW 109112695A TW 202141747 A TW202141747 A TW 202141747A
Authority
TW
Taiwan
Prior art keywords
transistor
transistors
adjacent
semiconductor structure
electrically connected
Prior art date
Application number
TW109112695A
Other languages
English (en)
Other versions
TWI730725B (zh
Inventor
車行遠
李世平
蔡博安
Original Assignee
力晶積成電子製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力晶積成電子製造股份有限公司 filed Critical 力晶積成電子製造股份有限公司
Priority to TW109112695A priority Critical patent/TWI730725B/zh
Priority to US17/008,642 priority patent/US11152367B1/en
Application granted granted Critical
Publication of TWI730725B publication Critical patent/TWI730725B/zh
Publication of TW202141747A publication Critical patent/TW202141747A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

本揭露實施例提供半導體結構及積體電路。半導體結構包括位於半導體基底中的多個第一井區與第二井區、位於多個第一井區的範圍中的多個第一電晶體、位於第二井區的範圍中的多個第二電晶體與多條位元線。多個第一井區沿第一方向與第二方向而間隔地排列。第二井區連續地延伸於多個第一井區之間。多個第一電晶體分別鄰接於一第二電晶體，且相鄰接的第一電晶體與第二電晶體的共汲極或共源極電性連接於儲存電容，而與儲存電容共同形成記憶胞元。多條位元線分別延伸於兩列第一井區之間。在第二方向上相鄰的兩記憶胞元共同地電性連接至同一位元線。

Description

半導體結構以及積體電路及半導體結構
本發明是有關於一種半導體結構及積體電路，且特別是有關於一種記憶體結構及記憶體積體電路。
記憶體可依據斷電後是否能夠保留資料而分為非揮發性記憶體與揮發性記憶體。揮發性記憶體可作為電子裝置運作時的資料暫存媒介，而揮發性記憶體的操作速度相當大程度地影響電子裝置的操作速度。動態隨機存取記憶體（dynamic random access memory，DRAM）與靜態隨機存取記憶體（static random access memory，SRAM）為兩種被廣泛應用的揮發性記憶體。DRAM雖然具有高儲存密度的優點，但一般而言存取速度不如SRAM。相反地，SRAM具有較快的存取速度，但一般在相同儲存容量下所佔的體積較大。
本發明實施例提供一種新型的記憶體結構及記憶體積體電路，可具有更佳的讀取效能。
本揭露的一態樣提供一種半導體結構，包括：位於半導體基底中的多個第一井區以及第二井區，其中所述多個第一井區沿第一方向與交錯於所述第一方向的第二方向而間隔地排列以形成沿所述第一方向延伸的多數列以及沿所述第二方向延伸的多數行，所述第二井區連續地延伸於所述多個第一井區之間，所述第二井區與所述半導體基底具有第一導電型，而所述多個第一井區具有與所述第一導電型互補的第二導電型；多個第一電晶體，位於所述多個第一井區的範圍中且具有所述第一導電型；多個第二電晶體，位於所述第二井區的範圍中且具有所述第二導電型，其中所述多個第一電晶體分別鄰接於所述多個第二電晶體中的一者，且其中相鄰接的第一電晶體與第二電晶體的共汲極或共源極電性連接於儲存電容，而與所述儲存電容共同形成記憶胞元；以及多條位元線，分別延伸於兩列第一井區之間，其中所述多個記憶胞元中在所述第二方向上相鄰的兩者共同地電性連接至所述多條位元線的一者。
在一些實施例中，所述多列第一井區中的每一列相對於相鄰的另一列而沿所述第一方向偏移。
在一些實施例中，所述多列第一井區中的每一列相對於相鄰的另一列而偏移第一偏移量，所述第一偏移量大於各第一井區在所述第一方向上的長度。
在一些實施例中，所述多行第一井區中的每一行相對於相鄰的另一行而沿所述第二方向偏移。
在一些實施例中，所述多行第一井區中的每一行相對於相鄰的另一行而偏移第二偏移量，所述第二偏移量實質上等於各第一井區在所述第二方向上的長度。
在一些實施例中，所述多行第一井區中的相鄰兩行彼此間隔開。
在一些實施例中，各第一井區的範圍內設置有所述多個第一電晶體中的兩者，且所述多個第一電晶體中的所述兩者在所述第一方向上相互鄰接。
在一些實施例中，各第一井區的範圍內設置有所述多個第一電晶體中的四者，且所述多個第一電晶體中的所述四者包括兩組分別在所述第一方向上鄰接的兩個第一電晶體。
在一些實施例中，所述多個記憶胞元中在所述第二方向上相鄰的兩者共同地藉由兩條內連線而電性連接至所述多條位元線的一者。
在一些實施例中，所述兩條內連線交錯於所述多條位元線中的對應一者。
在一些實施例中，半導體結構更包括多條第一字元線與多條第二字元線，其中所述多條第一字元線的每一者藉由反相器而連接於所述多條第二字元線中的一者，且所述多個記憶胞元分別電性連接於經由所述反相器而相互連接的所述多條第一字元線的一者與所述多條第二字元線的一者。
本揭露的另一態樣提供一種積體電路，包括：第一記憶胞元，包括第一電晶體、第二電晶體與第一儲存電容，其中所述第一電晶體與所述第二電晶體的導電型態互補且藉由共汲極或共源極而電性連接於所述第一儲存電容；第二記憶胞元，包括第三電晶體、第四電晶體與第二儲存電容，其中所述第三電晶體與所述第四電晶體的導電型態互補且藉由共汲極或共源極而電性連接於所述第二儲存電容；以及位元線，延伸於所述第一記憶胞元與所述第二記憶胞元之間，其中所述位元線電性連接於所述第一電晶體與所述第二電晶體的未彼此共用之汲極或源極，且電性連接於所述第三電晶體與所述第四電晶體的未彼此共用之汲極或源極。
在一些實施例中，積體電路更包括：第一字元線，電性連接於導電型互補的所述第一電晶體與所述第三電晶體；以及第二字元線，電性連接於導電型互補的所述第二電晶體與所述第四電晶體。
在一些實施例中，積體電路更包括：反相器，連接於所述第一字元線與所述第二字元線之間。
基於上述，本揭露實施例的半導體結構與積體電路包括陣列排列的多個記憶胞元。各記憶胞元包括導電型互補且彼此並聯連接的兩個電晶體，且包括連接於此兩個電晶體的共汲極或共源極的儲存電容。相較於具有更多電晶體的SRAM胞元而言，本揭露實施例的記憶胞元可具有較小的體積。另一方面，相較於包括單一電晶體與一儲存電容的DRAM胞元而言，本揭露實施例的記憶胞元因兩個電晶體並聯而可具有更低的導通電阻（on resistance），故可提高操作速度。此外，在本揭露實施例中，同一行中相鄰的兩個記憶胞元可連接於同一條位元線。如此一來，可將位元線的總數減半。因此，可大幅降低位元線之間的寄生電容，故可有效地提高記憶體胞元的讀取邊限（read margin）。再者，多個記憶胞元中具有相同導電型的一種電晶體可設置於沿列方向與行方向間隔地設置的多個井區中，而具有另一種導電型的電晶體則可設置於連續地延伸在上述井區之間的另一井區中。以此佈局方式設置多個記憶胞元，可提高儲存密度。
圖1是依照本揭露一些實施例的積體電路10的電路圖。
請參照圖1，在一些實施例中，積體電路10為記憶體積體電路，例如是揮發性記憶體積體電路。積體電路10可包括陣列排列的多個記憶胞元MC。舉例而言，多個記憶胞元MC可經排列為具有沿方向Y延伸的多數行以及沿方向X延伸的多數列。方向Y與方向X相互交錯（例如是相互垂直）。在一些實施例中，各記憶胞元MC包括彼此相連的電晶體T1與電晶體T2，且包括連接於電晶體T1、電晶體T2的儲存電容SC。電晶體T1與電晶體T2可分別為金氧半導體場效電晶體（metal-oxide-semiconductor field effect transistor，MOSFET），且可具有彼此互補（或稱相反）的導電型。舉例而言，電晶體T1具有第一導電型（例如是N型），而電晶體T2具有與第一導電型互補（或稱相反）的第二導電型（例如是P型）。此外，電晶體T1與電晶體T2藉由共汲極（common drain）或共源極（common source）而彼此相連，且儲存電容SC的一端連接於此共汲極或共源極。在一些實施例中，各記憶胞元MC中的電晶體T1與電晶體T2在方向X上彼此相鄰且相連。再者，在一些實施例中，在方向X上相鄰的記憶胞元MC的電晶體T1、電晶體T2的排序可相互顛倒，以使此相鄰記憶胞元MC的兩個電晶體T1或兩個相鄰電晶體T2相互鄰接。相互鄰接的兩個電晶體T1可構成重複單元U1，而相互鄰接的兩個電晶體T2可構成重複單元U2。重複單元U1與重複單元U2可沿方向X交替排列。另一方面，在一些實施例中，每一行的多個電晶體T1與多個電晶體T2可交替地沿著方向Y排列。換言之，在重複單元U1與重複單元U2沿方向X交替排列的實施例中，重複單元U1與重複單元U2更可沿方向Y交替排列。
此外，積體電路10更包括多條字元線WL1與多條字元線WL2。須注意的是，為避免遮蓋其他構件，圖1中的字元線WL1與字元線WL2以虛線繪示。在一些實施例中，字元線WL1與字元線WL2分別沿方向Y延伸。各記憶胞元MC的電晶體T1、電晶體T2的閘極分別連接於一條字元線（字元線WL1或字元線WL2）。字元線WL1與字元線WL2經配置以接收不同電壓，而使對應的記憶胞元MC中的電晶體T1、電晶體T2可同時導通或同時關閉。在一些實施例中，相鄰的字元線WL1與字元線WL2藉由反相器IV而彼此相連。在欲導通經選定的記憶胞元MC中的電晶體T1、電晶體T2時，對應的字元線WL1可經配置以接收第一邏輯電位。第一邏輯電位可作為連接至此字元線WL1的反相器IV的輸入電壓，且此反相器IV更可接收一工作電壓與一參考電壓（例如是地電壓），而輸出與第一邏輯電位互補（或相反）的第二邏輯電位。當第一邏輯電位為高邏輯電位時，此反相器IV將參考電壓（亦即第二邏輯電位）輸出至連接於此反相器IV的字元線WL2。如此一來，連接於此字元線WL1的第一導電型（例如是N型）的電晶體T1被導通，且連接於此字元線WL2的第二導電型（例如是P型）的電晶體T2被導通。另一方面，連接於此字元線WL1的第二導電型（例如是P型）的電晶體T2以及連接於此字元線WL2的第一導電型（例如是N型）的電晶體T1為關閉狀態。相反地，當第一邏輯電位為低邏輯電位時，此反相器IV將工作電壓（高邏輯電位）輸出至此字元線WL2。如此一來，連接於此字元線WL1的第二導電型（例如是P型）的電晶體T2以及連接於此字元線WL2的第一導電型（例如是N型）的電晶體T1被導通。另一方面，連接於此字元線WL1的第一導電型（例如是N型）的電晶體T1以及連接於此字元線WL2的第二導電型（例如是P型）的電晶體T2為關閉狀態。在同一行的電晶體T1、電晶體T2沿方向Y交替排列的實施例中，在其中一記憶胞元MC的電晶體T1、電晶體T2被導通時，在Y方向上相鄰的另一記憶胞元MC的電晶體T1、電晶體T2則為關閉狀態。
在一些實施例中，欲關閉整行記憶胞元MC的電晶體T1、電晶體T2時，對應的字元線WL1可接收其絕對值低於電晶體T1、電晶體T2的起始電壓（threshold voltage）的通行電壓（pass voltage）。此時，對應的反相器IV可經配置以接收與上述通行電壓相同的工作電壓以及與通行電壓極性相反但絕對值相同或更小的參考電壓。換言之，當此字元線WL1所接收的上述通行電壓為正電壓時，對應的字元線WL2則接收負的通行電壓。相反地，當此字元線WL1所接收的上述通行電壓為負電壓時，對應的字元線WL2則接收正的通行電壓。基於此通行電壓的絕對值低於電晶體T1、電晶體T2的起始電壓，連接於此字元線WL1與字元線WL2的整行電晶體T1、電晶體T2皆可保持於關閉狀態。
再者，積體電路10更包括多條位元線BL。在一些實施例中，多條位元線BL沿方向X延伸。各記憶胞元MC的電晶體T1、電晶體T2的未被共用的汲極或源極電性連接到同一條位元線BL。如此一來，各記憶胞元MC的電晶體T1、電晶體T2並聯連接於儲存電容SC與對應的位元線BL之間。此外，在方向Y上相鄰的兩個記憶胞元MC連接到同一位元線BL，以使此位元線BL能控制此兩個記憶胞元MC。由於各記憶胞元MC僅會連接至單一位元線BL，多條位元線BL沿方向Y間隔地設置於多列記憶胞元MC之間。換言之，各列的記憶胞元MC僅有一側鄰接於一位元線BL，而並非相對兩側分別鄰接於一位元線BL。在同一行的電晶體T1、電晶體T2沿方向Y交替排列的實施例中，方向Y上相鄰的兩個記憶胞元MC中同時僅會有一個記憶胞元MC的電晶體T1、T2被導通。因此，即便方向Y上相鄰的兩個記憶胞元MC連接至同一位元線BL，同一時間僅可有一個記憶胞元MC被選定以進行讀取、寫入等操作。由於相鄰列的記憶胞元MC可共用同一位元線BL，故可減半位元線BL的數量。如此一來，可大幅降低位元線BL之間的寄生電容。因此，可有效地提高記憶體積體電路10的讀取邊限（read margin）。
圖2A與圖2B分別為用於實現圖1所示的積體電路10的一種示例性半導體結構100之一些部分的平面示意圖。需注意的是，圖2A省略繪示位元線BL與內連線IC，而圖2B省略繪示井區W2。
請參照圖1與圖2A，各記憶胞元MC中第一導電型（例如是N型）的電晶體T1可包括具有第二導電型（例如是P型）的主動區AA1，且包括字元線WL1/字元線WL2的交錯於主動區AA1的一部分。字元線WL1/字元線WL2的交錯於主動區AA1的上述部分可作為電晶體T1的閘極，而主動區AA1的位於此閘極的相對兩側的部分可經摻雜為第一導電型（例如是N型）並作為電晶體T1的汲極與源極SD1。相似地，各記憶胞元MC中第二導電型（例如是P型）的電晶體T2可包括具有第一導電型（例如是N型）的主動區AA2，且包括字元線WL2/字元線WL1的交錯於主動區AA2的一部分。字元線WL2/字元線WL1的交錯於主動區AA2的上述部分可作為電晶體T2的閘極，而主動區AA2的位於此閘極的相對兩側的部分可經摻雜為第二導電型（例如是P型）並作為電晶體T2的汲極與源極SD2。各記憶胞元MC中電晶體T1、電晶體T2的彼此相鄰的汲極或源極（汲極與源極SD1的其中一者以及汲極與源極SD2的相鄰一者）共同連接至交疊於此些汲極或源極的儲存電容SC，且可作為共汲極或共源極。儲存電容SC可位於主動區AA1、主動區AA2上方，且可交疊於主動區AA1與主動區AA2。此外，連接於各記憶胞元MC的字元線WL1與字元線WL2可藉由形成於週邊電路區（未繪示）的反相器IV（如圖1所示）而彼此相連。
構成第一導電型（例如是N型）的電晶體T1的主動區AA1可為半導體基底（未繪示）中的井區W1之一部分，且井區W1具有第二導電型（例如是P型）。形成於半導體基底中的隔離結構TI可定義出主動區AA1的範圍。在半導體基底為第二導電型（例如是P型半導體晶圓）的實施例中，具有第二導電型（例如是P型）的井區W1可為半導體基底的一些部分。此些井區W1可彼此側向分離，且可經由半導體基底的底層部分而相互連通。在一些實施例中，多個井區W1陣列排列。在方向X上相鄰記憶胞元MC的電晶體T1、電晶體T2的排序相互顛倒實施例中，方向X上相鄰記憶胞元MC中的兩個電晶體T1（亦即如圖1所說明的重複單元U1）可設置於同一井區W1中，且同一行的井區W1可沿方向X而間隔地設置。再者，在同一行的電晶體T1、電晶體T2沿方向Y交替排列的實施例中，同一行的井區W1沿方向Y間隔地設置。當井區W1在方向X與方向Y上均間隔設置時，各行的井區W1可視為相較於相鄰一行的井區W1而沿方向Y平移，且各列的井區W1可視為相較於相鄰一列的井區W1而沿方向X平移。相鄰行的井區W1在方向Y上的平移量可實質上等於井區W1在方向Y上的長度WW1 。此外，相鄰列的井區W1在方向X上的平移量可大於井區W1在方向X上的長度LW1 ，而可約等於長度LW1 加上一非零距離SW1 。此非零距離SW1亦為相鄰行的井區W1之間的間距。
另一方面，構成第二導電型（例如是P型）的電晶體T2的主動區AA2為位於半導體基底中的井區W2之一部分，且井區W2具有第一導電型（例如是N型）。相似於上述針對主動區AA1的描述，主動區AA2的範圍也可由形成於半導體基底（未繪示）中的隔離結構TI來定義。井區W2連續地延伸於多個側向分離的井區W1之間。如此一來，在需要使井區W2接收特定電壓時，可減少輸入端點的數量。在半導體基底具有第二導電型（例如是P型）的實施例中，井區W2為經摻雜為第一導電型（例如是N型）的摻雜區。
請參照圖1與圖2B，各位元線BL設置於相鄰兩列記憶胞元MC之間，且在方向Y上相鄰的兩個記憶胞元MC共同地電性連接於延伸於兩者之間的位元線BL，以使得在方向Y上相鄰的此兩個記憶胞元MC能夠共同地被此位元線BL控制。如此一來，各位元線BL延伸於相鄰兩列井區W1之間，且沿方向X而穿過井區W2（未繪示，連續地延伸於多個井區W1之間）的一些部分。此外，基於多條位元線BL沿方向Y而間隔地設置於多列記憶胞元MC之間（如參照圖1所描述），多條位元線BL沿方向Y而間隔地設置於多列井區W1之間。在一些實施例中，各記憶胞元MC中電晶體T1、電晶體T2的彼此遠離的汲極或源極（汲極與源極SD1的未連接於儲存電容SC的一者以及汲極與源極SD2的未連接於儲存電容SC的一者）分別經由一內連線IC而電性連接於對應的位元線BL。此外，電性連接於各記憶胞元MC與對應的位元線BL之間的兩內連線IC更延伸至在方向Y上相鄰的另一記憶胞元MC，而將此另一記憶胞元MC的電晶體T1、電晶體T2電性連接於此位元線BL。在一些實施例中，各內連線IC沿方向Y延伸，而交錯於一位元線BL。此外，在方向Y上相鄰的內連線IC彼此間隔開，而彼此電性隔離。再者，在一些實施例中，內連線IC與位元線BL可屬於同一層的導體，且位於半導體基底（未繪示）與字元線WL1、字元線WL2上方。
圖3是依照本揭露替代實施例的積體電路10a的電路圖。圖3所示的積體電路10a相似於圖1所示的積體電路10，以下僅僅描述兩者之間的差異，相同或相似處則不再贅述。此外，相同或相似的元件符號代表相同或相似的構件。
請參照圖3，在替代實施例中，各記憶胞元MC中電晶體T1、電晶體T2的排序可與在方向Y上相鄰的一記憶胞元MC中電晶體T1、電晶體T2的排序相同，且與在方向Y上相鄰的另一記憶胞元MC中電晶體T1、電晶體T2的排序相反。在方向Y上相鄰且排序相同的兩個記憶胞元MC中，兩個電晶體T1沿方向Y排列，且兩個電晶體T2亦沿方向Y排列。此外，在方向Y上相鄰且排序相反的兩個記憶胞元MC由延伸於兩者之間的一位元線BL控制，而在方向Y上相鄰且排序相同的兩個記憶胞元MC之間則並未有位元線穿過。再者，在方向X上相鄰的兩個記憶胞元MC的電晶體T1、電晶體T2的排序可彼此顛倒，以使此兩相鄰記憶胞元MC的兩個電晶體T1或兩個相鄰電晶體T2相互鄰接。如此一來，在方向Y上相鄰且排序相同的兩個記憶胞元MC會與其在方向X上相鄰的兩個記憶胞元MC具有相反的排序，使得此四個記憶胞元MC中的四個電晶體T1群聚在一起而形成重複單元U1’，且此四個記憶胞元MC中的四個電晶體T2群聚在一起而形成重複單元U2’。重複單元U1’與重複單元U2’沿方向X與方向Y交替排列，而形成積體電路10a的電晶體陣列。相較而言，圖1所示的積體電路10的重複單元U1僅包括兩個電晶體T1，且重複單元U2僅包括兩個電晶體T2。
圖4A與圖4B分別為用於實現圖3所示的積體電路10a的一種示例性半導體結構100a之一些部分的平面示意圖。需注意的是，圖4A省略繪示位元線BL與內連線IC，而圖4B省略繪示井區W2’。圖4A與圖4B所示的半導體結構100a相似於圖2A與圖2B所示的半導體結構100，以下僅描述兩者之間的差異，相同或相似處則不再贅述。此外，相似的元件符號代表相似的構件。
請參照圖3與圖4A，如參照圖3所說明，相鄰的四個記憶胞元MC中的四個電晶體T1或四個電晶體T2可群聚在一起而形成一重複單元（如參照圖3所說明的重複單元U1’或重複單元U2’）。因此，各包括四個電晶體T1的多個重複單元（亦即參照圖3所說明的重複單元U1’）可分別設置於同一井區W1’中，而各包括四個電晶體T2的多個重複單元（亦即參照圖3所說明的重複單元U2’）可設置於延伸在多個井區W1’之間的井區W2’中。多個井區W1’沿方向X與方向Y而間隔地設置，而形成多數行與多數列。各行的井區W1’可視為較相鄰一行的井區W1’而沿方向Y平移，且各列的井區W1可視為相較於相鄰一列的井區W1而沿方向X平移。相鄰行的井區W1’在方向Y上的平移量可實質上等於井區W1’在方向Y上的長度WW1’ 。基於各井區W1’的範圍涵蓋在相鄰兩列中的四個電晶體T1，因此各井區W1’在方向Y上的長度WW1’ 約為圖2A所示的長度WW1 的兩倍。此外，相鄰列的井區W1’在方向X上的平移量可大於井區W1’在方向X上的長度LW1’ ，而可約等於長度LW1’ 加上一非零距離SW1’ 。圖4A所示的長度LW1’ 與非零距離SW1’ 分別約等於圖2A所示的長度LW1 與非零距離SW1 ，且非零距離SW1’ /非零距離SW1 為相鄰行的井區W1’/井區W1之間的間距。
相較於參照圖2A所描述的井區W1，參照圖4A所描述的井區W1’容納較多的電晶體T1，而具有較大的面積。如此一來，圖4A所示的佈局可包含較少的井區W1’，故可減少井區W1’與井區W2’之間的介面。具有第二導電型（例如是P型）的井區W1’與具有第一導電型（例如是N型）的井區W2’之間可形成半導體接面（例如是PN接面（PN junction）），且電流可能在特定情況下穿過此半導體接面而形成漏電。減少井區W1’與井區W2’之間的介面能減少此半導體接面的面積，而可減少漏電的形成。
請參照圖3與圖4B，各位元線BL延伸於相鄰兩列井區W1’之間，且穿過井區W2’（未繪示，連續地延伸於多個井區W1’之間）的一些部分。如此一來，在方向Y上相鄰的兩個記憶胞元MC可共同地經由內連線IC而電性連接於延伸於兩者之間的位元線BL，以使得此兩相鄰的記憶胞元MC可共同地被此位元線BL控制。此外，相似於參照圖2B所說明，位元線BL沿方向Y而間隔地設置於多列井區W1’之間。
綜上所述，本揭露實施例的半導體結構與積體電路包括陣列排列的多個記憶胞元。各記憶胞元包括導電型互補且彼此並聯連接的兩個電晶體，且包括連接於此兩個電晶體的共汲極或共源極的儲存電容。相較於具有更多電晶體的SRAM胞元而言，本揭露實施例的記憶胞元可具有較小的體積。另一方面，相較於包括單一電晶體與一儲存電容的DRAM胞元而言，本揭露實施例的記憶胞元因兩個電晶體並聯而可具有更低的導通電阻（on resistance），故可提高操作速度。此外，在本揭露實施例中，同一行中相鄰的兩個記憶胞元可連接於同一條位元線。如此一來，可將位元線的總數減半。因此，可大幅降低位元線之間的寄生電容，故可有效地提高記憶體胞元的讀取邊限（read margin）。再者，多個記憶胞元中具有相同導電型的一種電晶體可設置於沿列方向與行方向間隔地設置的多個井區中，而具有另一種導電型的電晶體則可設置於連續地延伸在上述井區之間的另一井區中。以此佈局方式設置多個記憶胞元，可提高儲存密度。
10、10a:積體電路 100、100a:半導體結構 AA1、AA2:主動區 BL:位元線 IC:內連線 IV:反相器 LW1 、LW1’ 、WW1 、WW1’ :長度 MC:記憶胞元 SC:儲存電容 SD1、SD2:汲極與源極 SW1 、SW1’ :非零距離 T1、T2:電晶體 TI:隔離結構 U1、U1’、U2、U2’:重複單元 W1、W1’、W2、W2’:井區 WL1、WL2:字元線 X、Y:方向
圖1是依照本揭露一些實施例的積體電路的電路圖。 圖2A與圖2B分別為用於實現圖1所示的積體電路的一種示例性半導體結構之一些部分的平面示意圖。 圖3是依照本揭露替代實施例的積體電路的電路圖。 圖4A與圖4B分別為用於實現圖3所示的積體電路的一種示例性半導體結構之一些部分的平面示意圖。
100:半導體結構
AA1、AA2:主動區
BL:位元線
MC:記憶胞元
SC:儲存電容
SD1、SD2:汲極與源極
T1、T2:電晶體
TI:隔離結構
W1:井區
WL1、WL2:字元線
X、Y:方向

Claims (14)

  1. 一種半導體結構，包括： 位於半導體基底中的多個第一井區以及第二井區，其中所述多個第一井區沿第一方向與交錯於所述第一方向的第二方向而間隔地排列以形成沿所述第一方向延伸的多數列以及沿所述第二方向延伸的多數行，所述第二井區連續地延伸於所述多個第一井區之間，所述第二井區與所述半導體基底具有第一導電型，而所述多個第一井區具有與所述第一導電型互補的第二導電型； 多個第一電晶體，位於所述多個第一井區的範圍中且具有所述第一導電型； 多個第二電晶體，位於所述第二井區的範圍中且具有所述第二導電型，其中所述多個第一電晶體分別鄰接於所述多個第二電晶體中的一者，且其中相鄰接的第一電晶體與第二電晶體的共汲極或共源極電性連接於儲存電容，而與所述儲存電容共同形成記憶胞元；以及 多條位元線，分別延伸於兩列第一井區之間，其中所述多個記憶胞元中在所述第二方向上相鄰的兩者共同地電性連接至所述多條位元線的一者。
  2. 如請求項1所述的半導體結構，其中所述多列第一井區中的每一列相對於相鄰的另一列而沿所述第一方向偏移。
  3. 如請求項2所述的半導體結構，其中所述多列第一井區中的每一列相對於相鄰的另一列而偏移第一偏移量，所述第一偏移量大於各第一井區在所述第一方向上的長度。
  4. 如請求項1所述的半導體結構，其中所述多行第一井區中的每一行相對於相鄰的另一行而沿所述第二方向偏移。
  5. 如請求項1所述的半導體結構，其中所述多行第一井區中的每一行相對於相鄰的另一行而偏移第二偏移量，所述第二偏移量實質上等於各第一井區在所述第二方向上的長度。
  6. 如請求項1所述的半導體結構，其中所述多行第一井區中的相鄰兩行彼此間隔開。
  7. 如請求項1所述的半導體結構，其中各第一井區的範圍內設置有所述多個第一電晶體中的兩者，且所述多個第一電晶體中的所述兩者在所述第一方向上相互鄰接。
  8. 如請求項1所述的半導體結構，其中各第一井區的範圍內設置有所述多個第一電晶體中的四者，且所述多個第一電晶體中的所述四者包括兩組分別在所述第一方向上鄰接的兩個第一電晶體。
  9. 如請求項1所述的半導體結構，其中所述多個記憶胞元中在所述第二方向上相鄰的兩者共同地藉由兩條內連線而電性連接至所述多條位元線的一者。
  10. 如請求項1所述的半導體結構，其中所述兩條內連線交錯於所述多條位元線中的對應一者。
  11. 如請求項1所述的半導體結構，更包括多條第一字元線與多條第二字元線，其中所述多條第一字元線的每一者藉由反相器而連接於所述多條第二字元線中的一者，且所述多個記憶胞元分別電性連接於經由所述反相器而相互連接的所述多條第一字元線的一者與所述多條第二字元線的一者。
  12. 一種積體電路，包括： 第一記憶胞元，包括第一電晶體、第二電晶體與第一儲存電容，其中所述第一電晶體與所述第二電晶體的導電型態互補且藉由共汲極或共源極而電性連接於所述第一儲存電容； 第二記憶胞元，包括第三電晶體、第四電晶體與第二儲存電容，其中所述第三電晶體與所述第四電晶體的導電型態互補且藉由共汲極或共源極而電性連接於所述第二儲存電容；以及 位元線，延伸於所述第一記憶胞元與所述第二記憶胞元之間，其中所述位元線電性連接於所述第一電晶體與所述第二電晶體的未彼此共用之汲極或源極，且電性連接於所述第三電晶體與所述第四電晶體的未彼此共用之汲極或源極。
  13. 如請求項12所述的積體電路，更包括： 第一字元線，電性連接於導電型互補的所述第一電晶體與所述第三電晶體；以及 第二字元線，電性連接於導電型互補的所述第二電晶體與所述第四電晶體。
  14. 如請求項13所述的積體電路，更包括： 反相器，連接於所述第一字元線與所述第二字元線之間。
TW109112695A 2020-04-15 2020-04-15 半導體結構以及積體電路及半導體結構 TWI730725B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109112695A TWI730725B (zh) 2020-04-15 2020-04-15 半導體結構以及積體電路及半導體結構
US17/008,642 US11152367B1 (en) 2020-04-15 2020-09-01 Semiconductor structure and integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109112695A TWI730725B (zh) 2020-04-15 2020-04-15 半導體結構以及積體電路及半導體結構

Publications (2)

Publication Number Publication Date
TWI730725B TWI730725B (zh) 2021-06-11
TW202141747A true TW202141747A (zh) 2021-11-01

Family

ID=77517174

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109112695A TWI730725B (zh) 2020-04-15 2020-04-15 半導體結構以及積體電路及半導體結構

Country Status (2)

Country Link
US (1) US11152367B1 (zh)
TW (1) TWI730725B (zh)

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW313706B (en) 1997-01-10 1997-08-21 United Microelectronics Corp Read only memory structure and manufacturing method thereof
TW468273B (en) * 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
JP3955404B2 (ja) * 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US20070114631A1 (en) * 2000-01-20 2007-05-24 Hidenori Sato Method of manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
JP2010157289A (ja) * 2008-12-26 2010-07-15 Elpida Memory Inc 半導体記憶装置
JP5759091B2 (ja) * 2009-01-30 2015-08-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及び半導体記憶装置の製造方法
TWI396261B (zh) 2009-11-11 2013-05-11 Inotera Memories Inc 堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法
WO2011089835A1 (en) * 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
WO2011114867A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
US8409944B2 (en) * 2010-06-24 2013-04-02 Semiconductor Components Industries, Llc Process of forming an electronic device including a nonvolatile memory cell having a floating gate electrode or a conductive member with different portions
US8422272B2 (en) * 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9129703B2 (en) * 2010-08-16 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor memory device
KR102334169B1 (ko) * 2010-08-27 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
US8848464B2 (en) * 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP6012450B2 (ja) * 2011-12-23 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8704221B2 (en) * 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6145972B2 (ja) * 2012-03-05 2017-06-14 富士通セミコンダクター株式会社 不揮発性ラッチ回路及びメモリ装置
US8921175B2 (en) * 2012-07-20 2014-12-30 Semiconductor Components Industries, Llc Process of forming an electronic device including a nonvolatile memory cell
WO2014142043A1 (en) * 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
US8890227B1 (en) 2013-04-26 2014-11-18 AP Memory Corp, USA Memory cell
JP6516978B2 (ja) * 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
US9424890B2 (en) * 2014-12-01 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9773787B2 (en) * 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
JP6807725B2 (ja) * 2015-12-22 2021-01-06 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
WO2018073708A1 (en) * 2016-10-20 2018-04-26 Semiconductor Energy Laboratory Co., Ltd. Storage device, driving method thereof, semiconductor device, electronic component, and electronic device
US10685983B2 (en) * 2016-11-11 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10020311B1 (en) 2017-08-02 2018-07-10 Ap Memory Technology Corporation Semiconductor memory device provided with DRAM cell including two transistors and common capacitor
KR20200044851A (ko) * 2017-09-05 2020-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2019066967A1 (en) * 2017-09-29 2019-04-04 Intel Corporation FERROELECTRIC CAPACITORS WITH BACKSTREAM TRANSISTORS
US11037622B2 (en) * 2017-11-24 2021-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and dynamic logic circuit
US11355504B2 (en) * 2018-05-31 2022-06-07 Intel Corporation Anti-ferroelectric capacitor memory cell
KR102630024B1 (ko) * 2018-10-04 2024-01-30 삼성전자주식회사 반도체 메모리 소자
US10833059B2 (en) * 2018-12-07 2020-11-10 Micron Technology, Inc. Integrated assemblies comprising vertically-stacked decks of memory arrays
CN111383686A (zh) * 2018-12-28 2020-07-07 恩智浦美国有限公司 电阻存储器设备和操作电阻存储器设备的方法
KR102634622B1 (ko) * 2019-02-28 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
JP7313853B2 (ja) * 2019-03-22 2023-07-25 キオクシア株式会社 半導体メモリ
KR20200127101A (ko) * 2019-04-30 2020-11-10 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
TWI707344B (zh) * 2019-10-08 2020-10-11 億而得微電子股份有限公司 單閘極多次寫入非揮發性記憶體陣列及其操作方法

Also Published As

Publication number Publication date
US20210327879A1 (en) 2021-10-21
TWI730725B (zh) 2021-06-11
US11152367B1 (en) 2021-10-19

Similar Documents

Publication Publication Date Title
US10522554B2 (en) SRAM cells with vertical gate-all-around MOSFETs
US11676654B2 (en) SRAM structure with reduced capacitance and resistance
US8169030B2 (en) Semiconductor memory device and production method thereof
US20180308540A1 (en) Sram arrays and methods of manufacturing same
US10515691B2 (en) Memory array with bit-lines connected to different sub-arrays through jumper structures
KR100468780B1 (ko) 더블 포트 반도체 메모리 장치
JP2011515826A (ja) メモリ・セル
US20230363133A1 (en) Memory Device and Method for Forming Thereof
US20240112746A1 (en) Semiconductor storage device
CN108431894B (zh) 半导体存储装置
US20220068942A1 (en) Semiconductor storage device
KR20000017482A (ko) 구동성 강화 구동기 트랜지스터 구성체 및 증가된 전류 제공트랜지스터 구성체
US20140191327A1 (en) Semiconductor memory device
US6911687B1 (en) Buried bit line-field isolation defined active semiconductor areas
TWI730725B (zh) 半導體結構以及積體電路及半導體結構
CN109545251B (zh) 由静态随机存取存储器组成的存储器元件的布局图案
TWI818716B (zh) 動態隨機存取記憶體結構
US11688480B2 (en) Semiconductor storage device
JP3560763B2 (ja) 半導体記憶装置の製造方法