CN111383686A - 电阻存储器设备和操作电阻存储器设备的方法 - Google Patents

电阻存储器设备和操作电阻存储器设备的方法 Download PDF

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Abstract

公开一种电阻存储器设备和操作电阻存储器设备的方法。在实施例中，电阻存储器设备可包括存储器单元，所述存储器单元包括至少两个晶体管和电阻元件。所述电阻存储器设备还可包括：位线，通过所述位线与所述存储器单元交换数据，其中所述位线以电子方式与所述存储器单元互连；以及位线调节器，所述位线调节器连接到所述位线。所述位线调节器能够基于所述电阻元件的状态来调节所述位线。形成信号和电压设置可通过所述位线调节器且跨越所述位线传输到所述存储器单元。

Description

电阻存储器设备和操作电阻存储器设备的方法
技术领域
本发明涉及一种电阻存储器设备和操作电阻存储器设备的方法。
背景技术
非易失性存储器可用于广泛多种商用、军用电子装置和设备。RRAM(电阻性随机存取存储器)因其简单的结构和在RRAM的形成和操作中涉及的CMOS(互补金属氧化物半导体)逻辑兼容工艺技术而成为下一代非易失性存储器技术的有前景候选者。
RRAM，也称为ReRAM，是一种可通过改变专门制定的固体电介质材料的电阻而操作的非易失性存储装置形式。RRAM单元可包括包夹在顶部电极与底部电极之间的金属氧化物材料。此金属氧化物材料可拥有可变电阻，其电阻等级可对应于存储在RRAM单元中的数据状态。
发明内容
公开一种电阻存储器设备和操作电阻存储器设备的方法的实施例。在实施例中，电阻存储器设备可包括存储器单元，所述存储器单元可包括至少两个晶体管和电阻元件。所述电阻存储器设备还可包括位线，可通过所述位线与存储器单元交换数据，其中所述位线以电子方式与所述存储器单元互连。所述电阻存储器设备还可包括连接到位线的位线调节器，其中所述位线调节器基于电阻元件的状态来调节位线。形成信号和电压设置可通过位线调节器且跨越位线传输到存储器单元。
在实施例中，电阻元件可包括可变电阻器。
在实施例中，位线调节器可在形成操作期间引导到存储器单元，形成信号可在形成操作中传输到存储器单元。
在实施例中，电阻存储器设备还可包括与存储器单元互连的字线、源极线和中间感测线。
在实施例中，位线调节器可包括在写入操作期间连接到中间感测线的电容分压器，所述写入操作涉及在位线处将数据写入到存储器单元。
在实施例中，中间感测线可在重置写入模式中连接到源极线以增大存储器单元的至少两个晶体管中的至少一个的晶体管强度。
在实施例中，电阻存储器设备还包括RRAM(电阻性随机存取存储器)，所述RRAM可包括存储器单元、位线和位线调节器。
在实施例中，电阻元件可包括电阻存储元件。
在另一实施例中，电阻存储器设备可包括多个存储器单元，其中所述多个存储器单元当中的每个存储器单元包括至少两个晶体管和电阻元件。此类电阻存储器设备还可包括多个位线，可通过所述多个位线与所述多个存储器单元交换数据，其中所述多个位线以电子方式与所述多个存储器单元互连。所述电阻存储器设备还可包括连接到所述多个位线的至少一个位线调节器，其中所述至少一个位线调节器基于电阻元件的状态来调节所述多个位线。形成信号和电压设置可通过所述至少一个位线调节器且跨越所述多个位线传输到所述多个存储器单元。
在电阻存储器设备的实施例中，电阻元件可包括可变电阻器。
在电阻存储器设备的实施例中，电阻存储器设备还可包括与所述多个存储器单元互连的多个字线、多个源极线和多个中间感测线。
在电阻存储器设备的实施例中，所述多个存储器单元当中的每个存储器单元可分别连接到所述多个字线当中的字线、所述多个位线当中的位线、所述多个源极线当中的源极线和中间感测线。
在申请保护的电阻存储器设备的实施例中，所述至少一个位线调节器可包括连接到多个晶体管的多个电容器，其中所述多个晶体管当中的至少一个晶体管连接到中间感测线，且所述多个晶体管当中的至少一个其它晶体管连接到所述多个位线当中的位线。
在另一实施例中，一种操作电阻存储器设备的方法可涉及基于存储器单元的电阻元件的状态来通过连接到位线的位线调节器调节所述位线，所述存储器单元包括至少两个晶体管和所述电阻元件，其中所述位线以电子方式互连到存储器单元，且通过位线调节器且跨越位线传输形成信号和电压设置到存储器单元。
在操作电阻存储器设备的方法的实施例中，电阻元件可包括可变电阻器。
在实施例中，操作电阻存储器设备的方法还可涉及在形成信号传输到存储器单元的形成操作期间将位线调节器引导到存储器单元。
在操作电阻存储器设备的方法的实施例中，存储器单元可与字线、源极线和中间感测线互连。
在操作电阻存储器设备的方法的实施例中，位线调节器可包括在写入操作期间连接到中间感测线的电容分压器，所述写入操作涉及在位线处将数据写入到存储器单元。
在操作电阻存储器设备的方法的实施例中，中间感测线可在重置写入模式中连接到源极线以增大存储器单元的至少两个晶体管中的至少一个的晶体管强度。
在操作电阻存储器设备的方法的实施例中，电阻存储器设备可包括RRAM(电阻性随机存取存储器)，所述RRAM可包括存储器单元、位线和位线调节器。
附图说明
图1描绘电阻存储器设备的电路图。
图2描绘位线调节器的电路图。
图3描绘包括在形成/设置操作期间适用的电压和位参数的电阻存储器设备的电路图，；
图4描绘展示在电阻存储器设备的形成/设置操作中的所选和未选位的表；
图5描绘包括在重置操作或读取操作期间适用的电压和位参数的电阻存储器设备的电路图；
图6描绘展示在电阻存储器设备的重置操作中的所选和未选位的表；
图7描绘展示在电阻存储器设备的读取操作中的所选和未选位的表；以及
图8描绘示出操作电阻存储器设备的方法的逻辑操作步骤的流程图。
具体实施方式
可容易理解，本文中总体描述且在附图中示出的实施例的组件可按广泛多种不同配置来布置和设计。因此，以下如图中所表示的各种实施例的更详细描述并非意图限制本公开的范围，而仅仅是表示各种实施例。虽然在图中呈现了实施例的各种方面，但除非特别地指示，否则各图未必按比例绘制。
在不脱离本发明精神或特性的情况下，可按其它特定形式实施本发明。所描述实施例在所有方面可视为仅具说明性而非限制性。因此，本发明的范围由所附权利要求书指示，而非由此具体实施方式指示。在权利要求书的等效含义和范围内的所有改变均涵盖在所述权利要求书的范围内。
贯穿本说明书提及特征、优势或类似语言并不暗示可通过本发明实现的所有特征和优势应在或存在于本发明的任何单个实施例中。提及特征和优势的语言可理解为意指结合实施例所描述的特定特征、优势或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书对特征和优势的论述以及类似语言可指相同的实施例。
此外，本发明的所描述特征、优势和特性可在一个或多个实施例中以任何合适方式组合。相关领域的技术人员可认识到，鉴于本文的描述，可在没有特定实施例的一个或多个特定特征或优势的情况下实践本发明。在其它情况下，在某些实施例中可辨识在本发明的所有实施例中可能不存在的附加特征和优势。
贯穿本说明书提及“一个实施例”、“实施例”或类似语言意指结合所指示实施例而描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在实施例中”和类似语言可指相同的实施例。
参考各种系统、方法和装置呈现所公开实施例的若干方面。这些系统、方法和装置在下文的具体实施方式中描述，且在附图中通过各种框、模块、组件、电路、步骤、操作、方法、算法、引擎、应用等(其可个别地或统称为一个“元件”或“元件”)示出。这些元件可使用电子硬件、计算机软件或其任何组合来实施。此类元件是实施为硬件还是软件取决于特定应用和外加于整个系统的设计约束。
图1描绘电阻存储器设备100的电路图，电阻存储器设备100包括一个或多个存储器单元202、204、206、208、210、212、214、216和218的阵列以及一个或多个位线调节器，所述一个或多个位线调节器包括位线调节器102、位线调节器104和位线调节器106。电阻存储器设备100可形成为包括存储器单元202、204、206、208、210、212、214、216和218的阵列。应注意，电阻存储器设备100可以是RRAM(电阻性随机存取存储器)。
电阻存储器设备100还可包括一个或多个字线，所述一个或多个字线包括字线108、字线110和字线112。应注意，如本文所用，首字母缩写词WL可指“字线”。因此，“WL1”可指第一字线，“WL2”可指第二字线，“WL3”可指第三字线，诸如此类。字线108(还在图1中指示为“WL1”)可与存储器单元202、存储器单元208和存储器单元214交互且连接到存储器单元202、存储器单元208和存储器单元214。字线110(在图1中还示为“WL2”)可与存储器单元204、存储器单元210和存储器单元216交互且连接到存储器单元204、存储器单元210和存储器单元216。字线112(在图1中还示为“WL3”)可与存储器单元206、存储器单元212和存储器单元218交互且连接到存储器单元206、存储器单元212和存储器单元218。
电阻存储器设备100还可包括一个或多个位线，所述一个或多个位线包括位线114、位线116和位线118。应注意，如本文所用，首字母缩写词“BL”可指位线。因此，“BL1”可指第一位线，“BL2”可指第二位线，“BL3”可指第三位线，诸如此类。
位线114(还标记为“BL1”)可以电子方式与存储器单元202、存储器单元204和存储器单元206交互和互连。位线114还可连接到位线调节器102。位线116(还标记为“BL2”)可以电子方式与存储器单元208、存储器单元210和存储器单元212交互和互连。
另外，位线116还可连接到位线调节器104。位线118(还标记为“BL3”)可以电子方式与存储器单元214、存储器单元216和存储器单元218交互和互连，并且还连接到位线调节器106。应注意，如本文所使用的首字母缩写词“BL”和“bl”是指“位线(Bit Line或bitline)”。因此，可利用相应的位线来与存储器单元202、204、206、208、210、212、214、216或218交换数据。
位线调节器102可基于存储器单元202、存储器单元204和存储器单元206内相应的电阻元件的状态来调节位线114(即，“BL1”)。举例来说，位线调节器102具体地可基于存储器单元202的电阻元件138的状态来调节位线114，诸如此类。
位线调节器104可类似地基于存储器单元208、存储器单元210和存储器单元212的相应电阻元件中的一个或多个的状态来调节位线116。应注意，所公开的电阻元件可包括电阻存储元件，例如可变电阻器。位线调节器106可基于存储器单元214、存储器单元216和存储器单元218的相应电阻元件的状态来调节位线118。如将在本文更详细地论述，形成信号和电压设置可通过位线调节器102、位线调节器104或位线调节器106且跨越位线114、位线116或位线118分别传输到存储器单元202、204、206和存储器单元208、210、212以及存储器单元214、216、218。
应注意，如本文所用的术语“形成”可涉及电阻存储器设备100的“形成”或“形成”工艺，可执行所述“形成”或“形成”工艺以起始存储器单元的(例如存储器单元的电阻存储元件的)电阻切换属性。所述形成工艺可以是电铸工艺，所述电铸工艺可包括可充当存储器单元的切换元件的初始导电丝的形成。此类形成工艺可在新的存储器单元上执行(例如为了初始化可能未经历设置/重置操作的存储器单元)，和/或在与免形成存储器单元(例如可能不需要形成工艺来初始化双稳态切换能力的电阻存储器单元)相关联的“尾位”上执行。如本文所用的术语“重置”和“设置”可分别涉及高电阻(重置)状态和低电阻(设置)状态。
电阻存储器设备100还可包括一个或多个源极线，所述一个或多个源极线包括源极线120、源极线122和源极线124。应注意，如本文所用，首字母缩写词“SL”可指“源极线”。因此，“SL1”可指第一源极线，“SL2”可指第二源极线，“SL3”可指第三源极线，诸如此类。
源极线120(还标记为“SL1”)可与存储器单元202、存储器单元204和存储器单元206交互和连接。源极线122(还标记为“SL2”)可与存储器单元208、存储器单元210和存储器单元212交互和连接。另外，源极线124(还标记为“SL3”)可与存储器单元214、存储器单元216和存储器单元218交互和连接。
电阻存储器设备100还可包括一个或多个中间感测线，所述一个或多个中间感测线包括中间感测线126、中间感测线128和中间感测线130。中间感测线126(还标记为“INTsense1”)还可与存储器单元202、存储器单元204、存储器单元206和位线调节器102交互和连接。中间感测线128(还标记为“INTsense2”)可与存储器单元208、存储器单元210、存储器单元212和位线调节器104交互和连接。中间感测线130(还标记为“INTsense3”)可与存储器单元214、存储器单元216、存储器单元218和位线调节器106交互和连接。因此，每个存储器单元可与字线、源极线和中间感测线互连。
如图1中所示，阵列中的每个存储器单元202、204、206、208、210、212、214、216和218可包括两个或更多个晶体管和电阻元件。包括两个或更多个晶体管和电阻元件的存储器单元的实例是存储器单元202，其可包括晶体管134、晶体管136和可以是可变电阻器的电阻元件138。应注意，为了简明起见，未详细论述图1中所描绘的其它各种晶体管和电阻元件。因此，每个存储器单元202、204、206、208、210、212、214、216和218可包括两个或更多个晶体管和可以是可变电阻器的电阻元件。
电阻元件，例如电阻元件138，可以是导电丝或可由一组导电丝形成。所施加电压可分别形成以及断开电阻存储器设备100的电阻切换层中的导电丝，从而使电阻存储器设备100切换于低电阻状态(LRS)和高电阻状态(HRS)之间。
应注意，LRS和HRS可以是个别电阻元件而非整个阵列的状态。由于RRAM可以是EEPROM(电可擦除可编程只读存储器)字节，因此用户可相对于存储器执行操作，而非执行例如可发生在快闪存储器中的批量操作(即，然而应注意，“形成”可实施为由装置制造商执行的一次操作)。可能需要形成操作来形成导电丝以便操作电阻存储器设备100。设置操作和重置操作可分别用于使电阻存储器设备100的电阻切换于LRS与HRS之间。
图2描绘例如位线调节器102的位线调节器的电路图。可了解，尽管图2中示出位线调节器102的电路图，但也可针对位线调节器104和位线调节器106实施具有类似电子组件的类似电路图。为便于解释，参考图2中的位线调节器102。
图2中示出的位线调节器102可包括可以电子方式连接到电容器144(还标记为“C2”)的电容器142(还标记为“C1”)。电容器144可以电子方式连接到晶体管148和晶体管146。电容器142可以电子方式连接到晶体管146和晶体管148。电容器142还可以电子方式连接到晶体管140，晶体管140继而可连接到中间感测线126。电容器142和电容器144还可以电子方式连接到晶体管150，晶体管150继而连接到位线114。晶体管146和晶体管148在其相应的栅极处彼此连接。
如图2中进一步示出，位线调节器102可包括可用于控制到图2中的位线114(还标记为“BL”)的电压的节点B。当电阻元件138或存储器单元204和206的电阻元件等电阻元件在“工厂”利用“高电阻”重置或制造时，中间感测线126(在图2中还标记为“INTsense”，其中“INT”是指“中间”)的电压可大约为0伏。应注意，中间感测线126处的电压可作为INTsense电压或中间感测电压，且“INTsense”还可称作“INTsense节点"。
当电阻元件138或存储器单元204和206的电阻元件等电阻元件中的一个或多个变得越来越导电时，位线114的电压可上升，且节点B处的电压也可上升。随着节点B的电压上升，位线114的电压可因晶体管150(在图2中还标记为“P1”)增大的阻抗而减小。晶体管150还可连接到写入电压Vwrite，如图2所示。电压Vwrite可以是写入电压。
电容器142和电容器144可取决于晶体管150和一个或多个电阻元件的行为，所述电阻元件例如存储器单元202的电阻元件138或与存储器单元204和存储器单元206相关联的电阻元件。电容器142和144可形成电容分压器，所述电容分压器可用于在写入操作期间使中间感测线126负载DC(直流电)。
应注意，如本文所用的术语“写入”和“读取”可涉及从公开的存储器单元等存储器读取数据或将数据写入存储器。换句话说，可访问(读取)数据或写入(写入)数据到电阻存储器设备100内的个别存储位置，例如所公开的存储器单元202、204、206、208、210、212、214、216和218。此类数据交换可通过读取操作或写入操作发生。可通过施加到电阻存储器设备100的读取/写入信号(例如电压脉冲)确定读取操作(“读取”)或写入操作(“写入”)的选择。
晶体管140可充当写入晶体管，其可用于将中间感测线126与用于电容分压器的重置电路系统(未示出)隔离。重置信号149(在图2中还标记为“重置”)可输入到晶体管146和晶体管148，晶体管146和晶体管148在图2中示为在其相应的栅极处彼此联接。重置信号149可在设置操作、重置操作和读取操作之前施加到位线调节器102，使得节点B可设置成接地(0伏)。
在图2中，可引入晶体管140以在除“写入”模式外的模式中将位线调节器102的其余部分与中间感测线126(图2中示出的“INTsense”节点)隔离。因此，晶体管140的栅极电极可通过“写入”信号(即，在图2中示出为“WRITE”)驱动。可包括晶体管146和148以调零电容器142和144(即，分别为C1和C2)的极板上的电荷。晶体管146和148可包括连接在一起且通过重置信号149(在图2中还标记为“重置”)驱动的栅极电极。一旦重置，电容器142和144还可使节点B(即，图2中的“B”)在响应于INTsense电压而上升之前处于接地电势。
图3描绘包括在形成/设置操作期间适用的电压和位参数的电阻存储器设备100的电路图。应注意，在图1到图7中，相同部分或元件可由相同附图标记指示。应注意，如本文所用的首字母缩写词“CSC”可指“控制感测电路”。因此，“CSC1”可指第一控制感测电路，“CSC2”可指第二控制感测电路，且“CSC3”可指第三控制电路。CSC1可指位线调节器102，且CSC2可指位线调节器104。另外，CSC3可指位线调节器106。另外，在图3中，“Vbl1”可指第一位线电压，“Vbl2”可指第二位线电压，且“Vbl3”可指第三位线电压。
首字母缩写词“AG”可指“辅助栅极”。因此，“AG1”可指第一辅助栅极，“AG2”可指第二辅助栅极，诸如此类。另外，首字母缩写词“SG”可指“感测栅极”。因此，“SG1”可指第一感测栅极，“SG2”可指第二感测栅极，诸如此类。
图4描绘表160，该表展示在图3中示出的电阻存储器设备100的形成/设置操作中的所选和未选位。
应注意，A1、A1'、A2、A2'、A3、A3'和A4、A4'可指电阻存储器设备100内的节点，且R1、R2、R3和R4可指电阻存储器设备100的电阻值或电阻器。因此，VA1可指节点A1处的电压，且VA1A1'可指节点A1和A1'处的电压。VA2可指节点A2处的电压，且VA2A2'可指节点A2和A2'处的电压。同样地，VA3可指节点A3处的电压，且VA3A3'可指节点A3和A3'处的电压。VA4可指节点A4处的电压，且VA4A4'可指节点A4和A4'处的电压。
在表160中，Bit1、Bit2、Bit3和Bit4在相应的表头161、163、165和167处分别标记为1(选择)、2(行)、3(列)和4(对角)。Bit1可以是所选单元，且Bit2可表示相同行中的未选单元。Bit3可表示相同列中的未选单元。Bit4可表示既不在相同行中也不在相同列中的未选单元。在形成/设置操作之前，单独的电压脉冲Vrs(例如重置电压)可施加以将位线调节器102的节点B设置成0V。
在形成或设置操作开始时，图4中标记为R1的电阻元件(其可对应于图1所示的电阻元件138)可处于HRS(高电阻状态)。电压Vbl1(即，“BL1”电压)可通过P1(其对应于图2中示出的晶体管150)传到节点A1，且节点A1'可为0V，而电压VA1A1'可大约为电压Vbl1(电压Vbl1可为第一位线电压，也称为“BL1电压”)。
当开始形成/设置电阻层中的丝时，R1可降低，且VA1可升高且可通过SC1(SC1对应于图1所示的晶体管136)、CSC1和电容分压器传到节点B，且晶体管P1可变得不大导电，且电压VA1A1'可进一步减小以约束丝的继续形成。应注意，电压VA2A2'、电压VA3A3'和电压VA4A4'可大约是0V，其中Vbl＝0V或Vwl＝0V。电压Vset可指设置电压，且Vform可指形成电压。应注意，电压Vrs可指重置电压，且此重置电压可涉及电容分压器的重置。
图5描绘包括在重置操作或读取操作期间适用的电压和位参数的电阻存储器设备100的电路图。图5中示出的电阻存储器设备100的电路图类似于图4中示出的电路图，其中添加了可表示电阻存储器设备100的其它电阻元件(例如电阻存储元件)的R2、R3和R4等标记。
图6描绘表170，该表展示可用于图5中示出的电阻存储器设备100的重置操作的所选和未选位。类似于图5中示出的表160，图6中所描绘的表170包括在相应的表头171、173、175和177处分别标记为1(选择)、2(行)、3(列)和4(对角)的Bit1、Bit2、Bit3和Bit4。
在表170中，Vbl可指位线电压(其中“bl”可指“位线”)。应注意，因为在重置写入模式中，位线可完全处于接地(“GND”)，因此接地路径可存在于位线的任一侧，其中在重置期间，位线可完全连接到GND(且因此可无需解码)。另外，Vsl可指源极线电压(其中“sl”可指源极线)，且Vwl是指字线电压(其中“wl”是指字线)。
Vsc可指迭加电容器电压，且Vrs可指重置电压。在重置期间，可能无需位线调节器，因此Vrs可用作电容器142和144的重置，且用于INTsense(即中间感测线)与迭加电容器的连接的Vsc可处于GND，因此可停用位线调节器。在重置写入模式中，INTsense可连接到源极线以增大(例如加倍)存储器单元晶体管的晶体管强度。换句话说，中间感测线可在重置写入模式中连接到感测线以增大存储器单元的晶体管中的一个或多个的晶体管强度。最后，Vreset还可指重置电压，且Vwlrs可指字线重置电压。首字母缩写词“NW”或“nw”可指“N阱”。因此，NW(N阱)、NW1(N-Well1)等涉及位线调节器的p沟道的NW。举例来说，Vnw可涉及晶体管140的p沟道的NW电压。
在重置操作中，重置之前的Vrs电压脉冲可以是任选的，因为与节点B相关联的电势确实可能不会调制重置行为。另外，在重置操作(即，“重置”)期间，存储器单元可从LRS(低电阻状态)变化到HRS。应注意，如早先所论述，BL(“位线”)可不通过阱二极管而是通过晶体管(N沟道)下拉连接到GND(“接地”)。应注意，至少一n通道装置可连接到阵列的每个BL以提供与GND信号的连接。位线调节器102可在CSC1处于关闭状态时断开连接。另外，在Vwl2处于关闭状态时，电流不流过R3。在Vsl2处于0V时，电流也不流过R2和R4。
图7描绘展示在电阻存储器设备100的读取操作中的所选和未选位的表。类似于先前论述的图5中示出的表160和图6中所描绘的表170，图7中示出的表180包括在相应的表头181、133、185和187处分别标记为1(选择)、2(行)、3(列)和4(对角)的Bit1、Bit2、Bit3和Bit4。
图7中示出的表180指示Vrs电压脉冲是任选的，因为节点B电势并不模块化读取行为。电阻存储器设备100的读取操作在一些方面类似于重置操作，但在其它方面可能不同于重置操作。举例来说，可通过SL施加Vread(“读取”电压)信号，且位线调节器102可在CSC处于关闭状态的情况下与电阻存储器设备100断开连接。应注意，每当存在读取操作或重置写入操作时，n沟道晶体管可将所有位线连接到GND。对于Bit2和Bit 4，具有Vsl2的电流可能并不近似处于0V。对于Bit3，在Vwl2处于0V的情况下，可能几乎不存在电流。
图8描绘示出操作电阻存储器设备(例如电阻存储器设备100)的方法300的逻辑操作步骤的流程图。如在框302处指示，可起始过程。如在框304处所示，位线调节器可在形成操作期间引导到存储器单元，形成信号可在形成操作中传输到存储器单元。接下来，如在框306处所示，可通过位线调节器基于存储器单元的电阻元件的状态调节位线(即，如先前所论述--存储器单元可包括至少两个晶体管和电阻元件，且位线可以电子方式互连到存储器单元)。此后，如框308处所描绘，可通过位线调节器且跨越位线将形成信号和电压设置传输到存储器单元。如在框310处所示，过程可接着结束。
尽管以特定次序示出和描述本文的方法的操作，但操作次序可更改，使得某些操作可逆序执行或某些操作可至少部分地与其它操作同时执行。在另一实施例中，不同操作的指令或子操作可以间断和/或交替方式实施。
本文所描述的方法的至少一些操作可使用存储在通过计算机执行的计算机可用存储媒体上的软件指令来实施。举例来说，计算机程序产品的实施例包括用于存储计算机可读程序的计算机可用存储媒体。
所述计算机可用或计算机可读存储媒体可以是电子、磁性、光学、电磁、红外线或半导体系统(或设备或装置)。非暂时性计算机可用和计算机可读存储媒体的例子包括半导体或固态存储器、磁带、可拆卸计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和光盘。光盘的当前例子包括只读存储器光盘(CD-ROM)、读取/写入光盘(CD-R/W)、数字视频光盘(DVD)、快闪存储器等。
或者，本发明的实施例可实施于硬件或含有硬件元件和软件元件的实施方案中。在确实利用软件的实施例中，软件可包含固件、常驻软件、微码等。
在一些替代实施方案中，框中提及的功能可能不按图中所提及的次序发生。举例来说，取决于所涉及的功能，连续示出的两个框实际上可能同时执行，或所述框可能有时以相反次序执行。还应注意，框图和/或流程图图解中的框以及框图和/或流程图图解中的框的组合可通过专用的基于硬件的系统实施，所述系统执行指定功能或动作，或实行专用硬件和计算机指令的组合。
虽然已描述和示出本发明的具体实施例，但本发明不限于如此描述和示出的部分的具体形式或布置。本发明的范围将由本文所附的权利要求书及其等同物限定。

Claims (10)

1.一种电阻存储器设备，其特征在于，包括：
存储器单元，所述存储器单元包括至少两个晶体管和电阻元件；
位线，通过所述位线与所述存储器单元交换数据，其中所述位线以电子方式与所述存储器单元互连；以及
位线调节器，所述位线调节器连接到所述位线，其中所述位线调节器基于所述电阻元件的状态来调节所述位线，其中形成信号和电压设置通过所述位线调节器且跨越所述位线传输到所述存储器单元。
2.根据权利要求1所述的电阻存储器设备，其特征在于，所述电阻元件包括可变电阻器。
3.根据权利要求1所述的电阻存储器设备，其特征在于，所述位线调节器在所述形成信号传输到所述存储器单元的形成操作期间引导到所述存储器单元。
4.根据权利要求1所述的电阻存储器设备，其特征在于，进一步包括与所述存储器单元互连的字线、源极线和中间感测线。
5.根据权利要求4所述的电阻存储器设备，其特征在于，所述位线调节器包括在写入操作期间连接到所述中间感测线的电容分压器，所述写入操作涉及在所述位线处将数据写入到所述存储器单元。
6.根据权利要求4所述的电阻存储器设备，其特征在于，所述中间感测线在重置写入模式中连接到所述源极线以增大所述存储器单元的所述至少两个晶体管中的至少一个的晶体管强度。
7.根据权利要求1所述的电阻存储器设备，其特征在于，进一步包括RRAM(电阻性随机存取存储器)，所述RRAM包括所述存储器单元、所述位线和所述位线调节器。
8.根据权利要求1所述的电阻存储器设备，其特征在于，所述电阻元件包括电阻存储元件。
9.一种电阻存储器设备，其特征在于，包括：
多个存储器单元，其中所述多个存储器单元当中的每个存储器单元包括至少两个晶体管和电阻元件；
多个位线，通过所述多个位线与所述多个存储器单元交换数据，其中所述多个位线以电子方式与所述多个存储器单元互连；以及
至少一个位线调节器，所述至少一个位线调节器连接到所述多个位线，其中所述至少一个位线调节器基于所述电阻元件的状态来调节所述多个位线，其中形成信号和电压设置通过所述至少一个位线调节器且跨越所述多个位线传输到所述多个存储器单元。
10.一种操作电阻存储器设备的方法，其特征在于，包括：
基于存储器单元的电阻元件的状态，通过连接到位线的位线调节器来调节所述位线，所述存储器单元包括至少两个晶体管和所述电阻元件，其中所述位线以电子方式互连到所述存储器单元；以及
通过所述位线调节器且跨越所述位线将形成信号和电压设置传输到所述存储器单元。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730725B (zh) * 2020-04-15 2021-06-11 力晶積成電子製造股份有限公司 半導體結構以及積體電路及半導體結構
US20230402093A1 (en) * 2022-06-13 2023-12-14 Applied Materials, Inc. Memory cell selector for high-voltage set and reset operations
TWI816628B (zh) * 2023-02-17 2023-09-21 環宇積體電路股份有限公司 電阻式記憶體及其操作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1624462A1 (en) * 2004-08-02 2006-02-08 STMicroelectronics S.r.l. An improved sensing circuit for a semiconductor memory
DE102005052058B4 (de) * 2005-10-31 2007-07-12 Infineon Technologies Ag Spannungsregler für eine Bitleitung einer Halbleiterspeicher-Zelle
US8045361B2 (en) 2008-10-09 2011-10-25 Seagate Technology Llc Non-volatile memory cell with complementary resistive memory elements
US8730708B2 (en) 2011-11-01 2014-05-20 Micron Technology, Inc. Performing forming processes on resistive memory
US8593854B1 (en) 2012-05-21 2013-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming conductive path in resistive random-access memory device
CN103839585A (zh) 2014-03-03 2014-06-04 山东华芯半导体有限公司 一种具有读取自参考功能的 2-1t1r rram 存储单元
US10755779B2 (en) * 2017-09-11 2020-08-25 Silicon Storage Technology, Inc. Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof

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