JP6389843B2 - 抵抗変化型メモリ装置およびそのセンス回路 - Google Patents

Description

本発明は、抵抗変化型メモリ（ＲＲＡＭ（ＲＲＡＭはシャープ株式会社の登録商標））装置およびＲＲＡＭ用のセンス回路に関し、特に、ＲＲＡＭセルを効率的に読み出し、書き込むセンス回路に関するものである。

近年、例えば、抵抗変化型メモリ（ＲＲＡＭ）などの新しい不揮発性メモリ装置が提供されている。ＲＲＡＭのユニットセルは、２つの電極および前記２つの電極の間に狭設された抵抗変化材料層を有するデータ記憶素子を含む。抵抗変化材料層、即ち、データ記憶材料層は、フィラメント、導電路、または低抵抗路が電極間に印加された電気信号（電圧または電流）により、抵抗材料層内に形成されるかどうかに応じて可逆的に変化する抵抗変化特性を有する。

ＲＲＡＭ装置の読み出し動作は、２つの相反する動作、即ち、順方向（ｆｏｒｗａｒｄ）読み出し動作と逆方向（ｒｅｖｅｒｓｅ）読み出し動作を含み、ＲＲＡＭ装置のセンス回路は、どの読み出し動作でもビット線とソース線間を切り替えられなければならない。順方向読み出し動作と逆方向読み出し動作のセンス回路の動作を簡素化するために、ＲＲＡＭセルの論理状態を読み出す効率的なセンス回路が必要である。

上述の問題を解決するために、本発明は、抵抗変化型メモリ（ＲＲＡＭ）装置およびＲＲＡＭセルの論理状態を効率的に読み出し、書き込むセンス回路を提供する。

実施形態では、抵抗変化型メモリ装置は、ＲＲＡＭアレイ、コントローラ、ビット線デコーダ、およびセンス回路を含む。ＲＲＡＭアレイは、ソース線に接続された複数のＲＲＡＭセルを含む。各ＲＲＡＭセルは、論理状態を保存し、対応するビット線と対応するワード線によって選択される。コントローラは、ビット線信号と選択されたワード線によって、選択されたＲＲＡＭセルを選択する。コントローラは、感知信号（センス信号、検出信号）に従って、選択されたＲＲＡＭセルに保存された論理状態を判定する。ビット線デコーダ（ビットラインデコーダ）は、ビット線信号に従ってデータビット線を選択されたビット線に接続する。センス回路は、データビット線に接続され、選択されたＲＲＡＭを流れるメモリ電流と基準電流を比較して、センス信号を生成する。センス回路は、コントローラがリセット動作および逆方向読み出し動作で動作したとき、データビット線からメモリ電流を流入する。

抵抗変化型メモリ装置の実施形態では、センス回路は、コントローラがリセット動作および逆方向読み出し動作で動作したとき、供給電圧をソース線に印加し、コントローラが逆読み出し動作で動作したとき、選択されたＲＲＡＭセルの両端電圧が所定のレベルに更にクランプされる。

抵抗変化型メモリ装置の実施形態では、ソース線とデータビット線は、初めに短絡し、次いで、コントローラがリセット動作で動作したとき、供給電圧が上昇される。

抵抗変化型メモリ装置の実施形態では、センス回路は、コントローラがセット動作および順方向読み出し動作で動作したとき、供給電圧をソース線に印加し、メモリ電流は、選択されたＲＲＡＭセルによってデータビット線からソース線（ソースライン）に流れ、コントローラが順読み出し動作で動作したとき、選択されたＲＲＡＭセルの両端電圧が所定のレベルに更にクランプされる。

抵抗変化型メモリ装置の実施形態では、センス回路は、第１のカレントミラー、第１のスイッチ、第２のカレントミラー、第２のスイッチ、およびコンパレータを含む。第１のカレントミラーは、第１の伝達比を有する第１のノードの基準電流を第２のノードにコピーする。第１のスイッチは、コントローラによって生成された第１の動作信号によって、第２のノードをデータビット線に接続する。第２のカレントミラーは、第２の伝達比を有するデータビット線のメモリ電流を第２のノードにコピーする。第２のスイッチは、コントローラによって生成された第２の動作信号によって、第２のカレントミラーをデータビット線に接続する。コントローラがセット動作および順方向読み出し動作で動作するとき、第１のスイッチはオンになり、第２のスイッチはオフになる。コントローラがリセット動作および逆方向読み出し動作で動作するとき、第１のスイッチはオフになり、第２のスイッチはオンになる。コンパレータは、第１のノードの第１の電圧を第２のノードの第２の電圧と比較して、感知信号を生成する。

抵抗変化型メモリ装置の実施形態では、センス回路は、第３のスイッチを更に含む。第３のスイッチは、コントローラによって生成されたイネーブル信号によって、データビット線をソース線または第３のノードのいずれかに接続する。第３のノードは、第１のスイッチおよび第２のスイッチとの間にある。コントローラがセット動作とリセット動作で動作したとき、データビット線（データビットライン）は、第３のスイッチによってソース線に初めに接続され、次いでデータビット線は、第３のノードに接続される。

抵抗変化型メモリ装置の実施形態では、第１のスイッチは、コントローラが順方向読み出し動作で動作したとき、選択されたＲＲＡＭセルの両端電圧をクランプするように構成され、第１の動作信号の電圧は、選択されたＲＲＡＭセルの両端電圧を調整するように構成される。

抵抗変化型メモリ装置の実施形態では、第１のスイッチは、メモリ電流が第２のノードからデータビット線に流れたとき、Ｎ型トランジスタであり、第１のスイッチは、メモリ電流がデータビット線から第２のノードに流れたとき、Ｐ型トランジスタである。

抵抗変化型メモリ装置の実施形態では、第２のスイッチは、コントローラが順方向読み出し動作で動作したとき、選択されたＲＲＡＭセルの両端電圧をクランプするように構成され、第２の動作信号の電圧は、選択されたＲＲＡＭセルの両端電圧を調整するように構成される。

抵抗変化型メモリ装置の実施形態では、第２のスイッチは、メモリ電流がデータビット線から第２のカレントミラーに流れたとき、Ｐ型トランジスタであり、第２のスイッチは、メモリ電流が第２のカレントミラーからデータビット線に流れたとき、Ｎ型トランジスタである。

実施形態では、センス回路は、論理状態を保存したＲＲＡＭユニットのデータビット線に接続される。ＲＲＡＭユニットは、データビット線とソース線との間に接続される。センス回路は、第１のカレントミラー、第１のスイッチ、第２のカレントミラー、第２のスイッチ、およびコンパレータを含む。第１のカレントミラーは、第１の伝達比を有する第１のノードの基準電流を第２のノードにコピーし、基準電流に従って第１のノードの第１の電圧を生成する。第１のスイッチは第１の動作信号によって、第２のノードをデータビット線に接続する。第２のカレントミラーは、第２の伝達比を有するＲＲＡＭユニットを流れるメモリ電流を第２のノードにコピーし、第２のノードの第２の電圧を生成する。第２のスイッチは、第２の動作信号によって、第２のカレントミラーをデータビット線に接続する。ＲＲＡＭユニットがリセット動作および逆方向読み出し動作で動作したとき、第１のスイッチはオフになり、第２のスイッチはオンになる。コンパレータは、第１の電圧を第２の電圧と比較して、感知信号を生成する。センス回路は、ＲＲＡＭユニットがリセット動作および逆方向読み出し動作で動作したとき、データビット線からメモリ電流を流入する。論理状態は、感知信号に従って判定される。

センス回路の実施形態では、センス回路は、ＲＲＡＭユニットがリセット動作および逆方向読み出し動作で動作したとき、ＲＲＡＭユニットの供給電圧をソース線に印加し、ＲＲＡＭユニットが逆読み出し動作で動作したとき、ＲＲＡＭユニットの両端電圧が所定のレベルに更にクランプされる。

センス回路の実施形態では、ソース線とデータビット線は、初めに短絡し、次いで、ＲＲＡＭユニットがリセット動作で動作したとき、供給電圧が上昇される。

センス回路の実施形態では、第２のスイッチは、ＲＲＡＭユニットが逆方向読み出し動作で動作したとき、ＲＲＡＭユニットの両端電圧をクランプするように構成され、第２の動作信号の電圧は、選択されたＲＲＡＭユニットの両端電圧を調整するように構成される。

センス回路の実施形態では、第２のスイッチは、メモリ電流がデータビット線から第２のカレントミラーに流れたとき、Ｐ型トランジスタであり、第２のスイッチは、メモリ電流が第２のカレントミラーからビット線に流れたとき、Ｎ型トランジスタである。

センス回路の実施形態では、センス回路は、ＲＲＡＭユニットがセット動作および順方向読み出し動作で動作したとき、メモリ電流はＲＲＡＭユニットによってデータビット線からソース線に流れ、ＲＲＡＭユニットが順読み出し動作で動作したとき、ＲＲＡＭユニットの両端電圧が所定のレベルに更にクランプされる。

センス回路の実施形態では、第１のスイッチは、ＲＲＡＭユニットが順方向読み出し動作で動作したとき、ＲＲＡＭユニットの両端電圧をクランプするように構成され、第１の動作信号の電圧は、選択されたＲＲＡＭユニットの両端電圧を調整するように構成される。

センス回路の実施形態では、第１のスイッチは、メモリ電流が第２のノードＮ２からデータビット線に流れたとき、Ｎ型トランジスタであり、第１のスイッチは、メモリ電流がデータビット線から第２のノードに流れたとき、Ｐ型トランジスタである。

センス回路の実施形態では、センス回路は、第３のスイッチを更に含む。第３のスイッチは、イネーブル信号に従って、ソース線をデータビット線または第３のノードに接続する。第３のノードは、第１のスイッチおよび第２のスイッチとの間にある。ＲＲＡＭユニットがセット動作とリセット動作で動作したとき、データビット線は、第３のスイッチによってソース線に初めに接続され、次いでデータビット線は、第３のノードに接続される。

詳細な説明は、添付の図面と併せて以下の実施形態に説明される。

添付の図面とともに以下の本発明の様々な実施形態の詳細な説明を検討することで、本発明はより完全に理解できる。
図１は、本発明の実施形態に係る、ＲＲＡＭユニットのブロック図である。 図２は、コンパイルモジュールの実施形態のブロック図である。 図３は、本発明のもう１つの実施形態に係る、抵抗変化型メモリ装置のブロック図である。 図４は、本発明の実施形態に係る、図３のセンス回路の概略図である。 図５は、本発明のもう１つの実施形態に係る、図３のセンス回路の概略図である。

以下の説明は、本発明を実施するベストモードが開示されている。この説明は、本発明の一般原理を例示する目的のためのもので本発明を限定するものではない。本発明の範囲は、添付の請求の範囲を参考にして決定される。

図１は、本発明の実施形態に係る、ＲＲＡＭユニットのブロック図である。図１に示されるように、ＲＲＡＭユニット１００は、ビット線ＢＬとソース線ＳＬとの間に接続され、且つワード線ＷＬによって選択されたトランジスタ１０１とＲＲＡＭセル１０２を含む。ＲＲＡＭユニット１００が順方向読み出し動作とセット動作で動作したとき、正バイアスがビット線ＢＬに印加され、ＲＲＡＭセル１０２によってメモリ電流がビット線ＢＬからソース線ＳＬに流れる。ＲＲＡＭユニット１００が逆方向読み出し動作とリセット動作で動作したとき、正バイアスがソース線ＳＬに印加され、ＲＲＡＭセル１０２によってメモリ電流がソース線ＳＬからビット線ＢＬに流れる。

図２は、本発明の実施形態に係る、抵抗変化型メモリ装置のブロック図である。図２に示されるように、ＲＲＡＭ装置２００は、ＲＲＡＭアレイ２１０、ビット線デコーダ２２０、ソース線デコーダ２３０、コントローラ２４０、およびセンス回路２５０を含む。ＲＲＡＭアレイ２１０は、複数のＲＲＡＭセル、ビット線ＢＬ[０]、ＢＬ[１]、．．．、ＢＬ[Ｎ]、Ｎソース線ＳＬ[０]、ＳＬ[１]、．．．、ＳＬ[Ｎ]、およびＭワード線ＷＬ[０]、ＷＬ[１]、．．．、ＷＬ[Ｍ]を含む。

ビット線デコーダ２２０は、ビット線信号ＳＢＬに基づいて、データビット線ＤＢＬに接続されるビット線ＢＬ[０]、ＢＬ[１]、．．．、ＢＬ[Ｎ]の中の１つを選択する。本発明の実施形態によれば、ビット線デコーダ２２０は、データビット線ＤＢＬに接続されるビット線ＢＬ[０]、ＢＬ[１]、．．．、ＢＬ[Ｎ]の中の１つを選択するように構成された複数のＹゲート（図２に図示されていない）を含む。ソース線デコーダ２３０は、ソース線信号ＳＳＬに基づいて、データソース線ＤＳＬに接続されるソース線ＳＬ[０]、ＳＬ[１]、．．．、ＳＬ[Ｎ] の中の１つを選択する。

コントローラ２４０は、ワード線ＷＬ[０]、ＷＬ[１]、．．．、ＷＬ[Ｍ] の中の１つを選択し、ビット線信号ＳＢＬとソース線信号ＳＳＬを生成し、ＲＲＡＭアレイ２１０のＲＲＡＭセルの中の１つを選択する。本発明の実施形態によれば、選択されたＰＰＡＭセル２１１が選ばれたとき、コントローラ２４０は、ワード線ＷＬ[０]を選択し、ビット線信号ＳＢＬをビット線デコーダ２２０に提供して、ビット線ＢＬ[３]をデータビット線ＤＢＬに接続させ、ソース線信号ＳＳＬをソース線デコーダ２３０に提供して、ソース線ＳＬ[３]をデータソースビット線ＤＳＬに接続させる。

本発明の実施形態によれば、ビット線信号ＳＢＬに従って、ビット線デコーダ２２０のＹゲートがオンにされ、ビット線ＢＬ[３]をデータビット線ＤＢＬに接続させる。本発明の実施形態によれば、ビット線ＢＬ[３]がデータビット線ＤＢＬに接続されたとき、ビット線ＢＬ[３]を除く全てのビット線ＢＬ[０]、ＢＬ[１]、．．．、ＢＬ[Ｎ]は、グランドレベルと接続される。

選択されたＰＰＡＭセル２１１が選ばれたとき、センス回路２５０は、データビット線ＤＢＬによって選択されたＲＲＡＭセル２１１を読み出し、または書き込み、感知信号ＳＳを生成する。コントローラ２４０は、感知信号ＳＳに従って選択されたＰＰＡＭセル２１１に保存された論理状態の状態を判定する。

本発明の実施形態によれば、コントローラ２４０が順方向読み出し動作とセット動作で動作したとき、センス回路２５０は、正バイアスをデータビット線ＤＢＬに、グランドレベルをデータソース線ＤＳＬに提供し、データビット線ＤＢＬから選択されたＲＲＡＭセル２１１のメモリ電流を感知し(センスし、検出し)、感知信号ＳＳを生成する。本発明のもう１つの実施形態によれば、コントローラ２４０が逆方向読み出し動作とリセット動作で動作したとき、センス回路２５０は、正バイアスをデータソース線ＤＳＬに、グランドレベルをデータビット線ＤＢＬに提供し、データソース線ＤＳＬから選択されたＲＲＡＭセル２１１のメモリ電流を感知し、感知信号ＳＳを生成する。

センス回路２５０は、データビット線ＤＢＬまたはデータソース線ＤＳＬのどちらかから、メモリ電流を感知しなければならないため、センス回路２５０の複雑さは、どちらの方向のメモリ電流も感知するように２つのサブ回路を有することができる。一旦、センス回路２５０がメモリ電流を流出または流入することができたとき、センス回路２５０の複雑さおよび面積は、大幅に減少されるであろう。

図３は、本発明のもう１つの実施形態に係る、抵抗変化型メモリ装置のブロック図である。図３に示されるように、ＲＲＡＭ装置３００は、ＲＲＡＭアレイ３１０、ビット線デコーダ３２０、コントローラ３４０、およびセンス回路３５０を含む。図３を図２と比較すると、その違いは、図３のソース線ＳＬ[０]、ＳＬ[１]、．．．、ＳＬ[Ｎ]は、全てソース線ＳＬと接続され、図２のソース線デコーダ２３０は不要となる。従って、センス回路３５０は、メモリ電流を流出または流入することができ、選択されたＲＲＡＭセル３１１を感知する。センス回路３５０は、次の説明で詳述する。

図４は、本発明の実施形態に係る、図３のセンス回路の概略図である。図４に示されるように、ＲＲＡＭユニット４０に接続されたセンス回路４００は、第１のカレントミラー４１０、第１のスイッチ４２０、第２のスイッチ４３０、第２のカレントミラー４４０、およびコンパレータ４５０を含む。本発明の実施形態によれば、ＲＲＡＭユニット４０は、図３のビット線デコーダ３２０のＹゲートおよび図１のＲＲＡＭセル１００を含む。

本発明の実施形態によれば、第１のカレントミラー４１０は、Ｐ型カレントミラーであり、第２のカレントミラー４４０は、Ｎ型カレントミラーである。本発明のもう１つの実施形態に係る、第１のカレントミラー４１０は、Ｎ型カレントミラーであり、第２のカレントミラー４４０は、Ｐ型カレントミラーであり、センス電流４００は、それに応じて変更されなければならない。以下の説明では、第１のカレントミラー４１０は、Ｐ型カレントミラーとして示され、第２のカレントミラー４４０は、Ｎ型カレントミラーとして示される。

図４に示されるように、第１のＰ型トランジスタ４１１と第２のＰ型トランジスタ４１２を含む第１のカレントミラー４１０は、第１の伝達比Ｋ１を有する第１のノードＮ１の基準電流ＩＲＥＦを第２のノードＮ２にコピーする。第２のノードＮ２は、第１の動作信号ＳＯ１によって制御された第１のスイッチ４２０によってデータビット線ＤＢＬに接続される。

本発明の実施形態によれば、第１のスイッチ４２０は、図３のコントローラ３４０が順方向読み出し動作で動作したとき、ＲＲＡＭユニット４０のＲＲＡＭセルを所定のレベルにクランプするように構成される。本発明の実施形態によれば、所定のレベルは、０．２Ｖである。本発明のもう１つの実施形態によれば、第１のスイッチ４２０は、コントローラ３４０がセット動作で動作されているとき、完全にオンにされる。

第１のＮ型トランジスタ４４１と第２のＮ型トランジスタ４４２を含む第２のカレントミラー４４０は、第２の伝達比Ｋ２を有するデータビット線ＤＢＬのメモリ電流ＩＭを第２のノードＮ２にコピーする。第２のカレントミラー４４０の第１のＮ型トランジスタ４４１は、ノードＮ２は、第２の動作信号ＳＯ２によって制御された第２のスイッチ４３０によってデータビット線ＤＢＬに接続される。

本発明の実施形態によれば、第２のスイッチ４３０は、図３のコントローラ３４０が逆方向読み出し動作で動作したとき、ＲＲＡＭユニット４０のＲＲＡＭセルを所定のレベルにクランプするように構成される。本発明のもう１つの実施形態によれば、所定のレベルは、０．２Ｖである。本発明のもう１つの実施形態によれば、第２のスイッチ４３０は、コントローラ３４０がリセット動作で動作されているとき、完全にオンにされる。

説明を簡素化するために、第１の伝達比Ｋ１と第２の伝達比Ｋ２は、以下の説明において両方とも１である。本発明のもう１つの実施形態によれば、第１の伝達比Ｋ１と第２の伝達比Ｋ２は、任意の値を有するように適切に設計されることができる。

本発明の実施形態によれば、第１の動作信号ＳＯ１と第２の動作信号ＳＯ２は、図３のコントローラ３４０によって生成される。本発明の実施形態によれば、コントローラ３４０が順方向読み出し動作とセット動作で動作したとき、コントローラ３４０は、第１の動作信号ＳＯ１を生成して第１のスイッチ４２０をオンにし、且つ第２の動作信号ＳＯ２を生成して第２のスイッチ４３０をオフにし、第１のカレントミラー４１０が供給電圧ＶＣＣをＲＲＡＭユニット４０に提供する（即ち、第１の伝達比Ｋ１は、１と仮定される）。

本発明のもう１つの実施形態によれば、コントローラ３４０が逆方向読み出し動作とリセット動作で動作したとき、コントローラ３４０は、第１の動作信号ＳＯ１を生成して第１のスイッチ４２０をオフにし、且つ第２の動作信号ＳＯ２を生成して第２のスイッチ４３０をオンにし、ＲＲＡＭユニット４０のメモリ電流ＩＭが第２のカレントミラー４４０の第１のＮ型トランジスタ４４１内に流入される。次いで、第２のカレントミラー４４０は、第２のノードＮ２からメモリ電流ＩＭを流入する（即ち、第２の伝達比Ｋ２は、１と仮定される）。

コンパレータ４５０は、第１のノードＮ１の電圧を第２のノードＮ２の電圧と比較して、感知信号ＳＣＭを生成する。図３のコントローラ３４０は、感知信号ＳＣＭに従ってＰＰＡＭユニット４０に保存された論理状態を判定する。本発明の実施形態によれば、第２のノードＮ２の電圧が第１のノードＮ１の電圧を超えたとき、感知信号ＳＣＭは、高い論理状態にあり、第２のノードＮ２の電圧が第１のノードＮ１の電圧を超えないとき、感知信号ＳＣＭは、低い論理状態にある。

本発明のもう１つの実施形態によれば、第１のノードＮ１の電圧が第２のノードＮ２の電圧を超えたとき、コンパレータ３５０は、それに応じて高い論理状態の感知信号ＳＣＭを生成するように設計される。

本発明の実施形態によれば、コントローラ３４０が順方向読み出し動作で動作したとき、センス回路４００は、グランドレベルをソース線ＳＬに提供する（図４に図示されていない）。コントローラ３４０は、第１の動作信号ＳＯ１と第２の動作信号ＳＯ２を更に生成して第１のスイッチ４２０をオンにし、且つ第２のスイッチ４３０をオフにする。従って、第１のカレントミラー４１０は、供給電圧ＶＣＣをデータビット線ＤＢＬに提供し、メモリ電流ＩＭは、データビット線ＤＢＬからソース線ＳＬに流れる。

メモリ電流ＩＭが第２のＰ型トランジスタ４１２を流れる基準電流ＩＲＥＦを超えるとき（即ち、第１の伝達比Ｋ１は、１と仮定される）、第２のノードＮ２の電圧は、引き下げられる。コンパレータ４５０は、第１のノードＮ１の電圧を第２のノードＮ２の電圧と比較して、低い論理状態の感知信号ＳＣＭを生成する。従って、感知信号ＳＣＭが低い論理状態にあるため、コントローラ３４０は、ＰＰＡＭユニット４０に保存された論理状態が低い論じ状態にあるかどうかを判定する。

一方、メモリ電流ＩＭが基準電流ＩＲＥＦより小さいとき、第２のノードＮ２の電圧は、高く引き上げられ、第１のノードＮ１の電圧を超える。第１のノードＮ１の電圧を第２のノードＮ２の電圧と比較した後、コントローラ３４０は、ＰＰＡＭユニット４０に保存された論理状態が高い論理状態にあるかどうかを判定することができる。

本発明のもう１つの実施形態によれば、コントローラ３４０が逆方向読み出し動作で動作したとき、センス回路４００は、供給電圧ＶＣＣをソース線ＳＬに提供する（図４に示されない）。コントローラ３４０は、第１の動作信号ＳＯ１と第２の動作信号ＳＯ２を更に生成して第１のスイッチ４２０をオフにし、且つ第２のスイッチ４３０をオンにする。従って、第２のカレントミラー４４０は、データビット線ＤＢＬからメモリ電流ＩＭを流入し、メモリ電流ＩＭを第２のノードＮ２にコピーする（即ち、第２の伝達比Ｋ２は、１と仮定される）。

逆方向読み出し動作でのメモリ電流ＩＭの電流方向が第２のカレントミラー４４０によって切り換えられるため、センス回路４００は、メモリ電流ＩＭがどちらの方向に流れても、ＲＲＡＭユニット４０に保存された論理状態を感知することができる。

図５は、本発明のもう１つの実施形態に係る、図３のセンス回路の概略図である。図５に示されるように、センス回路５００は、Ｎ型スイッチ５２０、Ｐ型スイッチ５３０、および第３のスイッチ５６０を除き、図４のセンス回路と同じである。図５を図４と比較すると、図５の第１のスイッチ４２０は、Ｎ型スイッチ５２０と置き換えられ、第２のスイッチ４３０は、Ｐ型スイッチ５３０と置き換えられる。本発明のもう１つの実施形態によれば、図４の第１のスイッチ４２０は、第１のカレントミラー４１０がＮ型であり、且つ第２のカレントミラー４４０がＰ型のとき、Ｐ型スイッチと置き換えられ、第２のスイッチ４３０は、Ｎ型スイッチと置き換えられる。

第３のスイッチ５６０は、図３のコントローラ３４０によって生成されたイネーブル信号ＥＮによって、データビット線ＤＢＬをソース線ＳＬまたは第３のノードＮ３のいずれかに接続する。本発明のもう１つの実施形態によれば、図３のコントローラ３４０がセット動作とリセット動作で動作したとき、コントローラ３４０は、イネーブル信号ＥＮを生成してソース線ＳＬをデータビット線ＤＢＬに接続し、ＲＲＡＭユニット４０を不動作から防ぐ。

本発明のもう１つの実施形態によれば、コントローラ３４０がセット動作で動作したとき、センス回路５００は、グランドレベルをソース線ＳＬに提供し（図５に示されていない）、データビット線ＤＢＬは、イネーブル信号ＥＮによって制御された第３のスイッチ５６０によって初めに接続される。

一旦、データビット線ＤＢＬが、イネーブル信号ＥＮによって制御された第３のスイッチ５６０によって第３のノードＮ３に接続されると、第２のＰ型トランジスタ５１２は、供給電圧ＶＣＣをデータビット線ＤＢＬに提供し、Ｎ型スイッチ５２０は、第３のノードＮ３の電圧をクランプする代わりに完全にオンにされる。本発明の実施形態によれば、第１の動作信号ＳＯ１の電圧は、ＲＲＡＭユニット４０の両端電圧を調整するように構成される。

一方、コントローラ３４０がリセット動作で動作するとき、データビット線ＤＢＬもイネーブル信号ＥＮによって制御された第３のスイッチ５６０によってソース線ＳＬに初めに接続され、センス回路５００は、供給電圧ＶＣＣをソース線ＳＬに提供する。

データビット線ＤＢＬが第３のスイッチ５６０によって第３のノードＮ３に接続されると、第１のＮ型トランジスタ５４１は、データビット線ＤＢＬをグランドに接続し、Ｐ型スイッチ５３０は、第３のノードＮ３の電圧をクランプする代わりに完全にオンにされる。本発明の実施形態によれば、第２の動作信号ＳＯ２の電圧は、ＲＲＡＭユニット４０の両端電圧を調整するように構成される。本発明の実施形態によれば、供給電圧ＶＣＣは、上昇されてＰＰＡＭユニットを不動作から防ぐ。

図４と図５のセンス回路が提案される。提案されたセンス回路は、メモリ電流ＩＭを流出することも流入することもできるため、選択されたＲＲＡＭセルを感知するために、センス回路がデータビット線とデータソース線間を切り替える必要がなく、ＲＲＡＭ装置の読み出し動作と書き込み動作の両方とも、提案されたセンス回路でより効率的になることができる。また、ソース線デコーダは、ＲＲＡＭ装置の面積を縮小するために省かれることができる。

本発明は、実施例の方法及び望ましい実施の形態によって記述されているが、本発明は開示された実施形態に限定されるものではない。逆に、当業者には自明の種々の変更及び同様の配置をカバーするものである。よって、添付の請求の範囲は、最も広義な解釈が与えられ、全てのこのような変更及び同様の配置を含むべきである。

１００ ＲＲＡＭユニット
１０１ トランジスタ
１０２ ＲＲＡＭセル
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線
２００ ＲＲＡＭ装置
２１０ ＲＲＡＭアレイ
２２０ ビット線デコーダ
２３０ ソース線デコーダ
２４０ コントローラ
２５０ センス回路
ＢＬ[０]、ＢＬ[１]、．．．、ＢＬ[Ｎ] ビット線
ＳＬ[０]、ＳＬ[１]、．．．、ＳＬ[Ｎ] ソース線
ＷＬ[０]、ＷＬ[１]、．．．、ＷＬ[Ｍ] ワード線
ＳＳ 感知信号
ＳＢＬ ビット線信号
ＳＳＬ ソース線信号
ＤＢＬ データビット線
ＤＳＬ データソース線
３００ ＲＲＡＭ装置
３１０ ＲＲＡＭアレイ
３１１ ＲＲＡＭセル
３２０ ビット線デコーダ
３４０ コントローラ
３５０ センス回路
３２０ ビット線デコーダ
４００、５００ センス回路
４０ ＲＲＡＭユニット
４１０、５１０ 第１のカレントミラー
４１１、５１１ 第１のＰ型トランジスタ
４１２、５１２ 第２のＰ型トランジスタ
４２０、５２０ 第１のスイッチ
４３０、５３０ 第２のスイッチ
４４０、５４０ 第２のカレントミラー
４４１、５４１ 第１のＮ型トランジスタ
４４２、５４２ 第２のＮ型トランジスタ
４５０、５５０ コンパレータ
５６０ 第３のスイッチ
Ｋ１ 第１の伝達比
Ｋ２ 第２の伝達比
ＩＭ メモリ電流
Ｎ１ 第１のノード
Ｎ２ 第２のノード
Ｎ３ 第３のノード
ＳＣＭ 感知信号
ＩＲＥＦ 基準電流
ＳＯ１ 第１の動作信号
ＳＯ２ 第２の動作信号
ＶＣＣ 供給電圧
ＥＮ イネーブル信号

Claims (18)

1. 各々、ソース線に接続され、論理状態を保存し、対応するビット線と対応するワード線によって選択される複数のＲＲＡＭセルを含むＲＲＡＭアレイ、
   ビット線信号と選択されたワード線によって、選択されたＲＲＡＭセルを選択し、感知信号に従って、前記選択されたＲＲＡＭセルに保存された前記論理状態を判定するコントローラ、
   前記ビット線信号に従ってデータビット線を前記選択されたビット線に接続するビット線デコーダ、および
   前記データビット線に接続され、前記選択されたＲＲＡＭを流れるメモリ電流を基準電流と比較して、前記感知信号を生成し、前記コントローラがリセット動作および逆方向読み出し動作で動作したとき、前記データビット線から前記メモリ電流を流入するセンス回路
   を含み、
   前記センス回路は、
   第１の伝達比を有する第１のノードの基準電流を第２のノードにコピーする第１のカレントミラー、
   前記コントローラによって生成された第１の動作信号によって、前記第２のノードを前記データビット線に接続する第１のスイッチ、
   第２の伝達比を有する前記データビット線の前記メモリ電流を前記第２のノードにコピーする第２のカレントミラー、
   前記コントローラによって生成された第２の動作信号によって、前記第２のカレントミラーを前記データビット線に接続し、前記コントローラがセット動作および順方向読み出し動作で動作するとき、前記第１のスイッチはオンになり、第２のスイッチはオフになり、前記コントローラが前記リセット動作および前記逆方向読み出し動作で動作するとき、前記第１のスイッチはオフになり、第２のスイッチはオンになる第２のスイッチ、および
   前記第１のノードの第１の電圧を前記第２のノードの第２の電圧と比較して、前記感知信号を生成するコンパレータを含む
   抵抗変化型メモリ装置。
2. 前記センス回路は、前記コントローラが前記リセット動作および前記逆方向読み出し動作で動作したとき、供給電圧を前記ソース線に印加し、前記コントローラが前記逆方向読み出し動作で動作したとき、前記選択されたＲＲＡＭセルの両端電圧が所定のレベルに更にクランプされる請求項１に記載の抵抗変化型メモリ装置。
3. 前記ソース線と前記データビット線は、初めに短絡し、前記コントローラが前記リセット動作で動作したとき、前記供給電圧が上昇される請求項２に記載の抵抗変化型メモリ装置。
4. 前記センス回路は、前記コントローラが前記セット動作および前記順方向読み出し動作で動作したとき、グランドレベルを前記ソース線に印加し、前記メモリ電流は、前記選択されたＲＲＡＭセルによって前記データビット線から前記ソース線に流れ、前記コントローラが前記順方向読み出し動作で動作したとき、前記選択されたＲＲＡＭセルの両端電圧が所定のレベルに更にクランプされる請求項２に記載の抵抗変化型メモリ装置。
5. 前記センス回路は、第３のスイッチを更に含み、前記第３のスイッチは、前記コントローラによって生成されたイネーブル信号によって、前記データビット線を前記ソース線または第３のノードのいずれかに接続し、前記第３のノードは、前記第１のスイッチおよび前記第２のスイッチとの間にあり、前記コントローラが前記セット動作と前記リセット動作で動作したとき、前記データビット線は、前記第３のスイッチによって前記ソース線に初めに接続され、次いで前記データビット線は、前記第３のノードに接続される請求項４に記載の抵抗変化型メモリ装置。
6. 前記第１のスイッチは、前記コントローラが順方向読み出し動作で動作したとき、前記選択されたＲＲＡＭセルの前記両端電圧をクランプするように構成され、前記第１の動作信号の電圧は、前記選択されたＲＲＡＭセルの前記両端電圧を調整するように構成される請求項４に記載の抵抗変化型メモリ装置。
7. 前記第２のスイッチは、前記コントローラが逆方向読み出し動作で動作したとき、前記選択されたＲＲＡＭセルの前記両端電圧をクランプするように構成され、前記第２の動作信号の電圧は、前記選択されたＲＲＡＭセルの前記両端電圧を調整するように構成される請求項６に記載の抵抗変化型メモリ装置。
8. 前記第１のスイッチは、Ｎ型トランジスタであり、前記メモリ電流が前記第２のノードから前記データビット線に流れ、前記第２のスイッチは、Ｐ型トランジスタであり、前記メモリ電流が前記データビット線から前記第２のカレントミラーに流れる請求項７に記載の抵抗変化型メモリ装置。
9. 前記第１のスイッチは、Ｐ型トランジスタであり、前記メモリ電流が前記データビット線から前記第２のノードに流れ、前記第２のスイッチは、Ｎ型トランジスタであり、前記メモリ電流が前記第２のカレントミラーから前記データビット線に流れる請求項７に記載の抵抗変化型メモリ装置。
10. データビット線とソース線との間に接続され、論理状態を保存するＲＲＡＭユニットの前記データビット線に接続されるセンス回路であって、
    第１の伝達比を有する第１のノードの基準電流を第２のノードにコピーし、前記基準電流に従って前記第１のノードの第１の電圧を生成する第１のカレントミラー、
    第１の動作信号によって、前記第２のノードを前記データビット線に接続する第１のスイッチ、
    第２の伝達比を有する前記ＲＲＡＭユニットを流れるメモリ電流を前記第２のノードにコピーし、前記第２のノードの第２の電圧を生成する第２のカレントミラー、
    第２の動作信号によって、前記第２のカレントミラーを前記データビット線に接続し、前記ＲＲＡＭユニットがリセット動作および逆方向読み出し動作で動作したとき、前記第１のスイッチはオフになり、第２のスイッチはオンになる第２のスイッチ、および
    前記第１の電圧を前記第２の電圧と比較して、感知信号を生成し、前記ＲＲＡＭユニットが前記リセット動作および前記逆方向読み出し動作で動作したとき前記センス回路が前記データビット線から前記メモリ電流を流入し、前記論理状態が前記感知信号に従って判定されるコンパレータ
    を含むセンス回路。
11. 前記センス回路は、前記ＲＲＡＭユニットが前記リセット動作および前記逆方向読み出し動作で動作したとき、前記ＲＲＡＭユニットの供給電圧を前記ソース線に印加し、前記ＲＲＡＭユニットが前記逆方向読み出し動作で動作したとき、前記ＲＲＡＭユニットの両端電圧が所定のレベルに更にクランプされる請求項１０に記載のセンス回路。
12. 前記ソース線と前記データビット線は、初めに短絡し、前記ＲＲＡＭユニットが前記リセット動作で動作したとき、前記供給電圧が上昇される請求項１１に記載のセンス回路。
13. 前記センス回路は、前記ＲＲＡＭユニットがセット動作および順方向読み出し動作で動作されるとき、グランドレベルを前記ソース線に印加し、前記メモリ電流は、前記データビット線から前記ＲＲＡＭユニットを通って前記ソース線に流れ、前記ＲＲＡＭユニットが前記順方向読み出し動作で動作されたとき、前記ＲＲＡＭユニットの両端電圧が所定のレベルにクランプされる請求項１２に記載のセンス回路。
14. 前記第１のスイッチは、前記ＲＲＡＭユニットが前記順方向読み出し動作で動作されたとき、前記ＲＲＡＭユニットの前記両端電圧をクランプするように構成され、前記第１の動作信号の電圧は、前記ＲＲＡＭユニットの前記両端電圧を調整するように構成される請求項１３に記載のセンス回路。
15. 前記第２のスイッチは、前記ＲＲＡＭユニットが前記逆方向読み出し動作で動作されたとき、前記ＲＲＡＭユニットの前記両端電圧をクランプするように構成され、前記第２の動作信号の電圧は、前記ＲＲＡＭユニットの前記両端電圧を調整するように構成される請求項１４に記載のセンス回路。
16. 前記第１のスイッチは、Ｎ型トランジスタであり、前記メモリ電流が前記第２のノードから前記データビット線に流れ、前記第２のスイッチは、Ｐ型トランジスタであり、前記メモリ電流が前記データビット線から前記第２のカレントミラーに流れる請求項１５に記載のセンス回路。
17. 前記第１のスイッチは、Ｐ型トランジスタであり、前記メモリ電流が前記データビット線から前記第２のノードに流れ、前記第２のスイッチは、Ｎ型トランジスタであり、前記メモリ電流が前記第２のカレントミラーから前記データビット線に流れる請求項１５に記載のセンス回路。
18. イネーブル信号に従って、前記ソース線を前記データビット線または第３のノードに接続し、前記第３のノードは、前記第１のスイッチおよび前記第２のスイッチとの間にあり、前記ＲＲＡＭユニットが前記セット動作と前記リセット動作で動作したとき、前記データビット線は、第３のスイッチによって前記ソース線に初めに接続され、次いで前記データビット線は、前記第３のノードに接続される第３のスイッチを更に含む請求項１５に記載のセンス回路。

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