TWI739381B - 積體電路、電源驗證電路與電源驗證方法 - Google Patents

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Abstract

本發明提供一種電源驗證電路。上述電源驗證電路包括一電流源、一電阻式隨機存取記憶體單元以及一齊納二極體。上述電流源耦接於一電源端。上述電阻式隨機存取記憶體單元耦接於上述電流源以及一接地端之間。上述齊納二極體具有一陽極耦接於上述電阻式隨機存取記憶體單元以及一陰極耦接於上述電源端。上述電阻式隨機存取記憶體單元的阻抗是由施加在上述電源端的一電源電壓所決定。

Description

積體電路、電源驗證電路與電源驗證方法
本發明係有關於一種電源驗證電路，且特別係有關於一種具有電源驗證電路的積體電路。
現今，積體電路廣泛地應用在各種電子產品中。當積體電路操作異常時，電子產品會無法開機或是無法正常操作。因此，當積體電路的操作異常或損毀時，需要對積體電路進行分析，以判斷異常的類型，例如異常的情況是由積體電路本身的內部電路所造成或是外部的應用電路(例如印刷電路板上的電路或元件)所造成。
第1圖係顯示一般的積體電路異常反應的驗證流程。在階段110中，客戶端(即生產製造電子產品的公司)發現積體電路異常而造成電子產品無法正常使用。接著，在階段120中，積體電路設計(或生產或製造)公司的現場應用工程師(Field Applications Engineer，FAE)會在客戶端得到異常的積體電路。接著，在階段120中，現場應用工程師會對異常的積體電路進行初步的故障排除，例如確認積體電路的版本與相對應的應用程式是否正確。接著，在階段130中，積體電路設計公司內部的研發工程師、應用工程師及/或測試工程師會對現場應用工程師所提供之異常的積體電路進一步分析。接著，在階段140中，在得到分析結果之後，積體電路設計公司會透過現場應用工程師將分析結果提供給客戶。
由第1圖的傳統驗證流程可知，當客戶反應積體電路異常時，不容易快速判斷出積體電路的故障模式是屬於積體電路內部的異常或是客戶應用環境異常所造成。於是，異常的積體電路會往返在各個相關工程人員之間，以進行跨部門的合作驗證，因而耗費了許多的人力成本以及驗證時間。
因此，需要一種能快速判斷出積體電路之故障模式的機制。
本發明提供一種電源驗證電路。上述電源驗證電路包括一電流源、一電阻式隨機存取記憶體單元以及一齊納二極體。上述電流源耦接於一電源端。上述電阻式隨機存取記憶體單元耦接於上述電流源以及一接地端之間。上述齊納二極體具有一陽極耦接於上述電阻式隨機存取記憶體單元以及一陰極耦接於上述電源端。上述電阻式隨機存取記憶體單元的阻抗是由施加在上述電源端的一電源電壓所決定。
再者，本發明提供一種積體電路。上述積體電路包括一電源接腳、一測試接腳與一電源驗證電路。上述電源接腳用以接收一電源電壓。上述電源驗證電路包括一電流源、一齊納二極體與一電阻式隨機存取記憶體單元。上述電流源耦接於上述電源接腳以及上述測試接腳之間。上述齊納二極體具有一陽極耦接於上述測試接腳以及一陰極耦接於上述電源接腳之間。上述電阻式隨機存取記憶體單元耦接於上述測試接腳以及一接地端之間。上述測試接腳的電壓是指示上述電源電壓是否超過上述積體電路的一最大操作電壓，其中上述最大操作電壓是上述齊納二極體的一崩潰電壓。當上述電源電壓超過或等於上述積體電路的上述最大操作電壓時，上述測試接腳具有高電壓位準，以及當上述電源電壓未超過上述積體電路的上述最大操作電壓時，上述測試接腳具有低電壓位準。
再者，本發明提供一種電源驗證方法。得到一積體電路。上述積體電路包括一測試接腳、一電流源、一電阻式隨機存取記憶體單元以及一齊納二極體。上述電流源耦接於一電源端與上述測試接腳之間。上述電阻式隨機存取記憶體單元耦接於上述測試接腳以及一接地端之間。上述齊納二極體具有一陽極耦接於上述測試接腳以及一陰極耦接於上述電源端。根據上述測試接腳之電壓，得到上述電阻式隨機存取記憶體單元的阻抗。根據上述電阻式隨機存取記憶體單元的阻抗，判斷施加在上述電源端的一電源電壓是否超過上述積體電路的一最大操作電壓，其中上述最大操作電壓是上述齊納二極體的一崩潰電壓。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
第2圖係顯示根據本發明一些實施例所述之電源驗證電路10。電源驗證電路10包括電流源12、齊納二極體14以及電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)單元16。電流源12是耦接於電源端VDD以及節點n1之間，用以提供電流Is至電阻式隨機存取記憶體單元16。齊納二極體14是耦接於電源端VDD以及節點n1之間，即齊納二極體14是並聯於電流源12。此外，齊納二極體14的陽極是耦接於節點n1，而齊納二極體14的陰極是耦接於電源端VDD。電阻式隨機存取記憶體單元16是耦接於節點n1以及接地端GND之間。
一般而言，電阻式隨機存取記憶體是藉由電阻值之改變來達到記憶效應，並利用其非揮發之特性作為記憶體元件。電阻式隨機存取記憶體具有操作電壓小、記憶時間長、多狀態記憶、結構簡單及面積小等優點。透過電流對電阻式記憶體進行設定或是重置，可以改變電阻式記憶體的阻抗值，以便將資料儲存在電阻式記憶體中。值得注意的是，來自電流源12之電流Is是無法對電阻式隨機存取記憶體16進行設定與重置。
當齊納二極體為順偏(forward-biased)時，亦即以單向傳導時，其可當作一般的電晶體作動。然而，當齊納二極體在一定的臨界電壓(即崩潰電壓)之上而逆偏(reverse-biased)時，以逆向方向傳導。第3圖係顯示一般之齊納二極體之電流對電壓曲線圖。在第3圖中，V F是表示順偏電壓、V R是表示逆偏電壓、I F是表示順偏電流以及I R是表示逆偏電流。在第3圖，當逆偏在一定的電壓之上，亦即齊納臨界電壓(Zener threshold voltage)或崩潰電壓Vz，例如通常約高於5V，發生了在逆向電流(即Iz)上的突然上升。換言之，當逆偏時，在齊納二極體的電流-電壓曲線圖中，會出現膝點(knee)或尖銳的轉折。在逆偏的情況下，當進一步增加逆向電流時，橫跨齊納二極體的電壓大體上為定電壓。
參考回第2圖，當施加在電源端VDD的電源電壓PWR未超過齊納二極體14的崩潰電壓Vz時，齊納二極體14不會導通。於是，僅有電流Is會流過電阻式隨機存取記憶體單元16。如先前所描述，來自電流源12之電流Is是無法對電阻式隨機存取記憶體16進行設定與重置。在一些實施例中，電流Is是小於齊納二極體14逆向導通時的崩潰電流。因此，電阻式隨機存取記憶體單元16為低阻抗，而在節點n1上的測試電壓Vtest為低電壓位準。在一些實施例中，低阻抗的電阻式隨機存取記憶體單元16是表示電阻式隨機存取記憶體單元16所儲存的資料為邏輯"0"。此外，在一些實施例中，電阻式隨機存取記憶體單元16的初始狀態是低阻抗。反之，當施加在電源端VDD的電源電壓PWR超過或等於齊納二極體14的崩潰電壓Vz時，齊納二極體14會逆向導通，並產生大電流Iz至電阻式隨機存取記憶體單元16。於是，電流Is與電流Iz會同時流過電阻式隨機存取記憶體單元16。此外，電流Iz的電流量足以將電阻式隨機存取記憶體單元16的阻抗狀態轉變為高阻抗。於是，在節點n1上的測試電壓Vtest會為高電壓位準。在一些實施例中，高阻抗的電阻式隨機存取記憶體單元16是表示電阻式隨機存取記憶體單元16所儲存的資料為邏輯"1"。
在第2圖中，齊納二極體14的崩潰電壓Vz大體上等於施加在電源端VDD的電源電壓PWR的最大操作值Vmax，即Vz=Vmax。換言之，當施加在電源端VDD的電源電壓PWR超過最大操作值Vmax時，齊納二極體14會逆向導通而提供大電流至電阻式隨機存取記憶體單元16，以便將電阻式隨機存取記憶體單元16的阻抗狀態改變為高阻抗。於是，在節點n1上的測試電壓Vtest會為電壓位準。因此，在電源驗證電路10中，可根據電阻式隨機存取記憶體單元16的阻抗狀態來判斷施加在電源端VDD的電源電壓PWR是否超過最大操作值Vmax。此外，電源驗證電路10可應用在積體電路與其他電路中。
第4圖係顯示根據本發明一些實施例所述之積體電路200。積體電路200包括電源驗證電路210以及一或多個功能電路(或核心電路)220。在積體電路200中，電源驗證電路210與功能電路220的電源端VDD是耦接於電源接腳232，而電源驗證電路210與功能電路220的接地端GND是耦接於接地接腳(未顯示)。電源接腳232與接地接腳(未顯示)會分別耦接於其他電路或裝置(例如印刷電路板)的電源端與接地端。此外，電源驗證電路210以及功能電路220的電源端VDD是由施加在電源接腳232上的電源電壓PWR所供電。當電源電壓PWR超過積體電路200的最大操作電壓時，可能造成積體電路200的損壞或是操作異常。電源驗證電路210是用於驗證電源電壓PWR是否超過積體電路200的最大操作電壓。
電源驗證電路210包括電流源12、齊納二極體14、電阻式隨機存取記憶體單元(RRAM)16、反相器215以及電晶體A1、A2、B1與B2。電流源12是耦接於電源接腳232(或電源端VDD)以及測試接腳234之間，用以提供電流Is至電阻式隨機存取記憶體單元16。齊納二極體14是耦接於電源接腳232(或電源端VDD)以及測試接腳234之間，即齊納二極體14是並聯於電流源12。此外，齊納二極體14的陽極是耦接於測試接腳234，而齊納二極體14的陰極是耦接於電源接腳232。此外，齊納二極體14的崩潰電壓Vz大體上等於積體電路200的最大操作電壓。電晶體B1是耦接於測試接腳234以及節點n2之間。電阻式隨機存取記憶體單元16是耦接於節點n2以及節點n3之間。電晶體B2是耦接於節點n2以及接地端GND之間。電晶體A1是耦接於節點n2以及接地端GND之間，而電晶體A2是耦接於節點n3以及接地端GND之間。
在此實施例中，電晶體A1、A2、B1與B2為N型電晶體。此外，電晶體A1與A2的閘極是耦接於設定接腳236，用以接收設定信號Vset。反相器215的輸入端是耦接於設定接腳236，並用以接收來自設定接腳236的設定信號Vset。反相器215的輸出端是耦接於電晶體B1與B2的閘極，並用以提供反向之設定信號Vset至電晶體B1與B2。在電源驗證電路210中，當設定信號Vset控制電晶體A1與A2導通時，電晶體B1與B2為不導通。反之，當設定信號Vset控制電晶體B1與B2導通時，電晶體A1與A2為不導通。
當設定信號Vset為低邏輯位準時，例如邏輯"0"，電源驗證電路210是操作在偵測模式。在偵測模式下，設定信號Vset會控制電晶體B1與B2為導通，並控制電晶體A1與A2為不導通。因此，在偵測模式下，電源驗證電路210的電路大體上相似於第2圖的電源驗證電路10。如先前所描述，當施加在電源接點232的電源電壓PWR未超過齊納二極體14的崩潰電壓Vz時，齊納二極體14不會導通，且僅有電流Is會流過電阻式隨機存取記憶體單元16。於是，電阻式隨機存取記憶體單元16為低阻抗，而測試接腳234上的測試電壓Vtest為低電壓位準或低邏輯位準，例如邏輯"0"。反之，當施加在電源接點232的電源電壓PWR超過或等於齊納二極體14的崩潰電壓Vz時，齊納二極體14會逆向導通，並產生大電流Iz至電阻式隨機存取記憶體單元16。於是，電流Is與電流Iz會同時流過電阻式隨機存取記憶體單元16，而電流Iz的電流量足以將電阻式隨機存取記憶體單元16的阻抗狀態轉變為高阻抗。此外，在測試接腳234上的測試電壓Vtest為高電壓位準或高邏輯位準，例如邏輯"1"。
當積體電路200操作不正常時，可透過量測測試接腳234的電壓或邏輯位準來得到電阻式隨機存取記憶體單元16的阻抗狀態。當電阻式隨機存取記憶體單元16具有低阻抗時，可判斷出齊納二極體14並未逆向導通。因此，積體電路200的電源電壓PWR是正常的，並可進一步判斷出操作異常是由積體電路200本身所造成，例如功能電路220的操作是錯誤的或是積體電路200已損毀。此外，當電阻式隨機存取記憶體單元16具有高阻抗時，可判斷出齊納二極體14為逆向導通。因此，積體電路200的電源電壓PWR是不正常的，並可進一步判斷出操作異常是由環境操作異常所造成，例如印刷電路板所造成，而非積體電路200所造成。
在得到電阻式隨機存取記憶體單元16具有高阻抗之後，設定信號Vset會從低邏輯位準改變為高邏輯位準，例如邏輯"1"，於是電源驗證電路210操作在重置模式。在重置模式下，設定信號Vset會控制電晶體B1與B2為不導通，並控制電晶體A1與A2為導通。於是，電阻式隨機存取記憶體單元16的一端可經由節點n3與電晶體A2而耦接於電源接點232(或電源端VDD)。此外，電阻式隨機存取記憶體單元16的另一端可經由節點n2與電晶體A1而耦接於接地端GND。因此，來自電源接點232的電流Ireset會將電阻式隨機存取記憶體單元16重置，以便將電阻式隨機存取記憶體單元16從高阻抗變換成低阻抗，例如初始狀態。在重置電阻式隨機存取記憶體單元16之後，設定信號Vset會從高邏輯位準改變為低邏輯位準，使得電源驗證電路210可繼續驗證施加在電源接腳232上的電源電壓PWR是否超過積體電路200的最大操作電壓。
第5圖係顯示根據本發明一些實施例所述之電源驗證方法。首先，在步驟S310，可得到操作異常的積體電路，而積體電路包括電源驗證電路(例如第2圖之電源驗證電路10與第4圖之電源驗證電路210)。如先前所描述，電源驗證電路至少包括電流源12、齊納二極體14與電阻式隨機存取記憶體單元16。接著，在步驟S320，經由積體電路的測試接腳(例如第4圖之測試接腳234)，可得到對應於電阻式隨機存取記憶體單元16的電壓位準。接著，在步驟S330，根據所得到的電壓位準，可得到電阻式隨機存取記憶體單元16的阻抗狀態。假如電阻式隨機存取記憶體單元16具有低阻抗，則經由積體電路的測試接腳可得到低電壓位準。當電阻式隨機存取記憶體單元16具有低阻抗時，可判斷出異常是發生在積體電路(步驟S340)。於是，積體電路設計公司內的相關人員會對積體電路的功能進行驗證與偵錯，以便找出發生錯誤的內部電路或設定。反之，假如電阻式隨機存取記憶體單元16具有高阻抗，則經由積體電路的測試接腳可得到高電壓位準。當電阻式隨機存取記憶體單元16具有高阻抗時，可判斷出異常是發生在積體電路之外的電路(步驟S350)，例如印刷電路板。於是，可檢查客戶所提供的相關環境與設計，以便找出發生錯誤的電路或設定。
第6圖係顯示根據本發明一些實施例所述之積體電路異常反應的驗證流程。在階段410中，客戶(即生產製造電子產品的公司)發現積體電路異常，並造成電子產品無法正常使用。在階段420中，積體電路設計(或生產或製造)公司的現場應用工程師(FAE)會在客戶端得到異常的積體電路。接著，在階段420中，現場應用工程師會經由積體電路的測試接腳而得到對應於電阻式隨機存取記憶體單元的電壓位準。接著，在階段430中，現場應用工程師可根據所量測之在積體電路之測試接腳上的電壓位準，而得到電阻式隨機存取記憶體單元的阻抗狀態。當電阻式隨機存取記憶體單元具有高阻抗時，現場應用工程師可判斷出積體電路的內部電路是正常的，是因為客戶的環境操作有異常(例如過高的電源電壓)而造成積體電路無法正常操作。於是，現場應用工程師可即時跟客戶討論應用環境的相關問題並進行修正，以避免外部環境的誤操作會繼續損害積體電路。
在第6圖之階段430中，當電阻式隨機存取記憶體單元具有低阻抗時，現場應用工程師可判斷出客戶的電源電壓是正常的，是因為積體電路的內部電路可能有異常，才會造成積體電路無法正常操作或損壞。於是，現場應用工程師會將異常的積體電路提供至積體電路設計公司。接著，在階段440中，積體電路設計公司內部的研發工程師、應用工程師及/或測試工程師會對現場應用工程師所提供之異常的積體電路進一步分析與偵錯。接著，在階段450中，在得到分析結果之後，積體電路設計公司會透過現場應用工程師將分析結果提供給客戶。此外，積體電路設計公司亦會增加測試程式來驗證該異常，以確保提供給客戶的積體電路不會具有該異常。
本發明實施例可根據電阻式隨機存取記憶體單元16的阻抗狀態，來進一步判斷是積體電路本身有異常，還是外部操作應用發生異常，例如外部操作應用所提供的電源電壓超過了積體電路可允許的最大電壓值。於是，當偵測到電阻式隨機存取記憶體單元16具有高阻抗時，現場應用工程師可跟客戶反映積體電路的外部操作應用有問題，並立即進行修正。因此，相較於第1圖之傳統驗證流程，在本發明實施例中，積體電路設計公司內部的研發工程師、應用工程師及/或測試工程師不需要對具有高阻抗之電阻式隨機存取記憶體單元16的積體電路進行分析與偵錯。研發工程師、應用工程師及/或測試工程師僅需對具有低阻抗之電阻式隨機存取記憶體單元16的積體電路進行分析與偵錯。因此，可有效且明確地區分積體電路異常的類型，並進一步提供驗證方向，因而可加速驗證的週期，例如可減少一半的分析與偵錯時間。
雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10,210:電源驗證電路 12:電流源 14:齊納二極體 16:電阻式隨機存取記憶體單元 110-140,410-450:階段 200:積體電路 215:反相器 232:電源接腳 234:測試接腳 236:設定接腳 220:功能電路 A1,A2,B1,B2:電晶體 n1,n2,n3:節點 GND:接地端 Is,Iz,Ireset:電流 I F:順偏電流 I R:逆偏電流 PWR:電源電壓 S310-S350:步驟 VDD:電源端 Vset:設定電壓 Vtest:測試電壓 V F:順偏電壓 V R:逆偏電壓
第1圖係顯示一般的積體電路異常反應的驗證流程。 第2圖係顯示根據本發明一些實施例所述之電源驗證電路。 第3圖係顯示一般之齊納二極體之電流對電壓曲線圖。 第4圖係顯示根據本發明一些實施例所述之積體電路。 第5圖係顯示根據本發明一些實施例所述之電源驗證方法。 第6圖係顯示根據本發明一些實施例所述之積體電路異常反應的驗證流程。
10:電源驗證電路
12:電流源
14:齊納二極體
16:電阻式隨機存取記憶體單元
n1:節點
GND:接地端
Is,Iz:電流
VDD:電源端
Vtest:測試電壓

Claims (15)

  1. 一種電源驗證電路，包括：一電流源，耦接於一電源端以及一接地端之間；一電阻式隨機存取記憶體單元，耦接於上述電流源以及上述接地端之間；以及一齊納二極體，並聯於上述電流源，具有一陽極耦接於上述電阻式隨機存取記憶體單元以及一陰極耦接於上述電源端；其中上述電阻式隨機存取記憶體單元的阻抗是由施加在上述電源端的一電源電壓所決定。
  2. 如請求項1之電源驗證電路，其中當施加在上述電源端的上述電源電壓超過一特定電壓值時，上述齊納二極體會逆向導通，而使得上述電阻式隨機存取記憶體單元具有高阻抗，其中上述特定電壓值是上述齊納二極體的崩潰電壓值。
  3. 如請求項2之電源驗證電路，其中當施加在上述電源端的上述電源電壓未超過上述特定電壓值時，上述齊納二極體不會導通，而上述電阻式隨機存取記憶體單元具有低阻抗。
  4. 如請求項1之電源驗證電路，其中當施加在上述電源端的上述電源電壓超過或等於上述齊納二極體的一崩潰電壓時，相應於來自上述齊納二極體的一第一電流，上述電阻式隨機存取記憶體單元會從低阻抗改變成高阻抗。
  5. 如請求項4之電源驗證電路，其中當施加在上述電源端的上述電源電壓未超過上述齊納二極體的上述崩潰電壓時，相應於來自上述電流源的一第二電流，上述電阻式隨機存取記憶體單元具有低阻抗，其中上述第一電流大於上述第二電流。
  6. 一種積體電路，包括： 一電源接腳，用以接收一電源電壓； 一測試接腳；以及 一電源驗證電路，包括： 一電流源，耦接於上述電源接腳以及上述測試接腳之間； 一齊納二極體，具有一陽極耦接於上述測試接腳以及一陰極耦接於上述電源接腳之間；以及 一電阻式隨機存取記憶體單元，耦接於上述測試接腳以及一接地端之間； 其中上述測試接腳的電壓是指示上述電源電壓是否超過上述積體電路的一最大操作電壓，其中上述最大操作電壓是上述齊納二極體的一崩潰電壓； 其中當上述電源電壓超過或等於上述積體電路的上述最大操作電壓時，上述測試接腳具有高電壓位準，以及當上述電源電壓未超過上述積體電路的上述最大操作電壓時，上述測試接腳具有低電壓位準。
  7. 如請求項6之積體電路，其中當上述電源電壓未超過上述最大操作電壓時，上述電阻式隨機存取記憶體單元具有低阻抗，以使上述測試接腳具有低電壓位準。
  8. 如請求項6之積體電路，當上述電源電壓超過或等於上述最大操作電壓時，相應於來自上述齊納二極體的電流，上述電阻式隨機存取記憶體單元具有高阻抗，以使上述測試接腳具有高電壓位準。
  9. 如請求項6之積體電路，更包括： 一設定接腳，用以接收一設定信號； 其中上述電源驗證電路更包括： 一第一電晶體，耦接於上述測試接腳以及上述電阻式隨機存取記憶體單元之間；以及 一第二電晶體，耦接於上述電阻式隨機存取記憶體單元以及接地端之間； 其中上述設定信號是用以控制上述第一電晶體與上述第二電晶體導通或不導通。
  10. 如請求項9之積體電路，其中上述電源驗證電路更包括： 一反相器，具有一輸入端耦接於上述設定接腳，以及一輸出端耦接於上述第一電晶體與上述第二電晶體的閘極； 一第三電晶體，耦接於上述第二電晶體以及上述電源接腳之間，具有一閘極耦接於上述設定接腳；以及 一第四電晶體，耦接於上述第一電晶體以及上述接地端之間，具有一閘極耦接於上述設定接腳，其中上述第一、第二、第三與第四電晶體為N型電晶體。
  11. 如請求項10之積體電路，其中當上述設定信號控制上述第一與第二電晶體導通時，上述第三與第四電晶體為不導通，以及上述電阻式隨機存取記憶體單元的阻抗是由上述電源電壓所決定。
  12. 如請求項10之積體電路，其中當上述設定信號控制上述第三與第四電晶體導通時，上述第一與第二電晶體為不導通，以及上述電阻式隨機存取記憶體單元具有低阻抗。
  13. 一種電源驗證方法，包括： 得到一積體電路，其中上述積體電路包括： 一測試接腳； 一電流源，耦接於一電源端與上述測試接腳之間； 一電阻式隨機存取記憶體單元，耦接於上述測試接腳以及一接地端之間；以及 一齊納二極體，具有一陽極耦接於上述測試接腳以及一陰極耦接於上述電源端； 根據上述測試接腳之電壓，得到上述電阻式隨機存取記憶體單元的阻抗；以及 根據上述電阻式隨機存取記憶體單元的阻抗，判斷施加在上述電源端的一電源電壓是否超過上述積體電路的一最大操作電壓，其中上述最大操作電壓是上述齊納二極體的一崩潰電壓。
  14. 如請求項13之電源驗證方法，其中當上述電阻式隨機存取記憶體單元具有低阻抗時，施加在上述電源端的上述電源電壓並未超過上述積體電路的上述最大操作電壓，以及當上述電阻式隨機存取記憶體單元具有高阻抗時，施加在上述電源端的上述電源電壓超過或等於上述積體電路的上述最大操作電壓。
  15. 如請求項13之電源驗證方法，更包括： 經由上述積體電路的一設定接腳，重置上述電阻式隨機存取記憶體單元為低阻抗。
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