TWI571876B - 電阻式記憶體及其記憶胞 - Google Patents

Description

電阻式記憶體及其記憶胞

本發明是有關於一種電阻式記憶胞，且特別是有關於一種可調整讀取邊界的電阻式記憶胞。

隨著電子科技的進步，電子產品成為人們生活中必要的工具。為了因應電子產品需求的資料儲存功能，多種非揮發性記憶體被提出，其中包括電阻式記憶體。

在習知技藝中，電阻式記憶體的記憶胞經過設定-重置循環後，可能有一定的機率會發生高、低阻抗轉態失敗的現象。經過統計，這樣的轉態失敗現象約有35%。如此高比例的轉態失敗現象造成電阻式記憶體的儲存資料可靠度降低，大幅降低電阻式記憶體的效能。

針對上述的問題，習知技術提出透過使兩個記憶胞所提供的電阻值互補的方式來進行資料的儲存動作。然而，這種方式在當兩個記憶胞的其中之一轉態失敗時，更會使得所儲存的資料無法被判讀，並無法解決上述的問題。

本發明提供一種電阻式記憶胞，可調整其讀取邊界並減低記憶胞因設定-重置循環所產生的轉態現象而造成的資料錯誤的現象。

本發明的電阻式記憶胞，包括第一位元線開關、第一電阻、第一字線開關、第二位元線開關、第二電阻以及第二字線開關。第一位元線開關的第一端接收位元線信號，受控於位元線選擇信號以導通或斷開。第一電阻其第一端耦接至第一位元線開關的第二端。第一字線開關串接在第一電阻的第二端與源極線間，受控於字線信號以導通或斷開。第二位元線開關的第一端接收位元線信號，受控於位元線選擇信號以導通或斷開。第二電阻的第一端耦接至第二位元線開關的第二端。第二字線開關串接在第二電阻的第二端與源極線間，受控於字線信號以導通或斷開。其中，當電阻式記憶胞被程式化時，第一、第二電阻的電阻值同時被程式化為高阻抗值或同時被程式化為低阻抗值。

本發明的電阻式記憶體，包括至少一電阻式記憶胞以及感測放大器。電阻式記憶胞包括第一位元線開關、第一電阻、第一字線開關、第二位元線開關、第二電阻以及第二字線開關。第一位元線開關的第一端接收位元線信號，受控於位元線選擇信號以導通或斷開。第一電阻其第一端耦接至第一位元線開關的第二端。第一字線開關串接在第一電阻的第二端與源極線間，受控於字線信號以導通或斷開。第二位元線開關的第一端接收位元線信號，受控於位元線選擇信號以導通或斷開。第二電阻的第一端耦接至第二位元線開關的第二端。第二字線開關串接在第二電阻的第二端與源極線間，受控於字線信號以導通或斷開。其中，當電阻式記憶胞被程式化時，第一、第二電阻的電阻值同時被程式化為高阻抗值或同時被程式化為低阻抗值。感測放大器具有第一輸入端耦接第一電阻的第一端，以及第二輸入端接收參考信號，其中，感測放大器的輸出端產生讀取資料。

基於上述，本發明提供兩個電阻以記錄一個位元的資料。重點在於，當電阻式記憶胞被程式化時，其中的第一、第二電阻的電阻值同時被程式化為高阻抗值或同時被程式化為低阻抗值。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，圖1繪示本發明一實施例的電阻式記憶胞的示意圖。電阻式記憶胞100包括位元線開關BSW1、BSW2、電阻R1、R2以及字線開關WSW1、WSW2。位元線開關BSW1的第一端接收位元線信號BL，受控於位元線選擇信號BLS以導通或斷開。電阻R1的第一端耦接至位元線開關BSW1的第二端。字線開關WSW1串接在電阻R1的第二端與源極線SL0間，受控於字線信號WL0以導通或斷開。位元線開關BSW2的第一端接收位元線信號BL，受控於位元線選擇信號BLS以導通或斷開。電阻R2的第一端耦接至位元線開關BSW2的第二端。字線開關WSW2串接在電阻R2的第二端與源極線SL0間，並受控於字線信號WL0以導通或斷開。

在本實施例中，電晶體M6串接在電源電壓VPP及位元線開關BSW1、BSW2間。並在當電晶體M6依據控制信號CTR被導通時，電源電壓VPP被提供以作為位元線信號BL。另外，本實施例中的電阻式記憶胞100另包括電晶體M5，字線開關WSW1、WSW2透過電晶體M5耦接至源極線SL0。電晶體M5則可依據源極線選擇信號SLs以導通或斷開。

在針對電阻式記憶胞100進行程式化動作時，位元線開關BSW1、BSW2、字線開關WSW1、WSW2、電晶體M5、M6可以同時被導通。此時，電阻R1及R2的第一端接收實質上等於電源電壓VPP的位元線信號BL，電阻R1及R2的第二端則共同耦接至源極線SL0。在此同時，電阻R1及R2可以依據位元線信號BL的電壓值以及源極線SL0上的電壓值來進行程式化的動作，並藉以改變其電阻值。

在此請注意，在本實施例中，電阻R1及R2的兩端點所施加的電壓值都是相同的，也就是說，電阻R1及R2的變化趨勢會是相同的。具體來說明，電阻R1及R2可以同時被程式化為高阻抗值，或者，電阻R1及R2可以同時被程式化為低阻抗值。

附帶一提的，位元線開關BSW1與電阻R1耦接的端點可以形成資料讀取端點LDT，其中，資料讀取端點用來提供一個阻抗值LDR至感測放大器（未繪示），感測放大器則用來感測出電阻式記憶胞100所儲存的資料。

在另一方面，當針對電阻式記憶胞100進行讀取動作時，電晶體M6可以被斷開，位元線開關BSW1、BSW2、字線開關WSW1、WSW2、電晶體M5則可以同時被導通。而在此狀態下，電阻式記憶胞100可形成如圖2繪示的電阻式記憶胞進行讀取動作時的等效電路示意圖。以下請參照圖2，其中的字線開關WSW1以及WSW2是導通的，且電晶體M5也是導通的。假設源極線SL0耦接至參考接地電壓，如此一來，資料讀取端點LDT上所提供的阻抗值LDR實值上等於電阻R1以及R2相並聯的電阻值（若字線開關WSW1以及WSW2及電晶體M5的導通電阻不計算）。

透過使電阻R1以及R2相並聯，資料讀取端點LDT上所提供的阻抗值LDR可以調整為較小的阻抗值。舉例來說明，若電阻R1以及R2的電阻皆被程式化為低阻抗值LR，資料讀取端點LDT上所提供的阻抗值LDR則會約等於1/2乘上低阻抗值LR。另外，進行電阻式記憶胞100的讀取動作可透過感測放大器來執行。透過提供感測放大器參考信號來設定一臨界阻抗值，並感測放大器針對阻抗值LDR與臨界阻抗值進行比較，就可獲得讀取資料。

由上述的說明可以得知，本發明實施例中，電阻式記憶胞100的資料讀取端點LDT上所提供的阻抗值LDR，會較使用單一電阻所提供的低阻抗值LR為低。如此一來，阻抗值LDR與臨界阻抗值間的差距可以有效的被擴大，增加電阻式記憶胞100的讀取邊界（read margin）。

重點在於，當電阻式記憶胞100中的電阻R0、R1的其中之一發生轉態失敗的狀態時，針對電阻式記憶胞100所進行的讀取動作還是可以讀出正確的讀取資料。舉例來說明，當電阻R0的轉態作失敗而維持在高阻抗值HR時，電阻式記憶胞100的資料讀取端點LDT上所提供的阻抗值LDR會等於HR//LR（高阻抗值HR與低阻抗值LR並聯的值），且會小於低阻抗值LR，還是可藉以讀出正確的讀出資料。

請重新參照圖1，附帶一提的，在本發明實施例中，位元線開關BSW1以及BSW2分別由電晶體M1以及M2來建構。電晶體M1的第一端接收位元線信號BL，電晶體M1的第二端耦接至電阻R1的第一端，且電晶體M1的控制端接收位元線選擇信號BLS。電晶體M2的第一端接收位元線信號BL，電晶體M2的第二端耦接至電阻R2的第一端，且電晶體M2的控制端接收位元線選擇信號BLS。在此，電晶體M1以及M2皆可以為N型電晶體，且可依據相同的位元線選擇信號BLS同時被導通或同時被斷開。

字線開關WSW1及WSW2分別由電晶體M3及M4來建構，電晶體M3的第一端耦接至電阻R1的第二端，電晶體M3的第二端透過電晶體M5耦接至源極線SL0，電晶體M3的控制端接收字線信號WL0。另外，電晶體M4的第一端耦接至電阻R2的第二端，電晶體M4的第二端透過電晶體M5耦接至源極線SL0，電晶體M4的控制端接收字線信號WL0。在此，電晶體M3以及M4皆可以為N型電晶體，且可依據相同的字線信號WL0同時被導通或同時被斷開。

以下請參照圖3，圖3繪示本發明一實施例的電阻式記憶體的示意圖。電阻式記憶體300包括一個或多個的電阻式記憶胞301~30N、感測放大器SA1以及閂鎖器FF1。各電阻式記憶胞301~30N的結構與電路動作方式與前述實施例的電阻式記憶胞100相同，在此不多贅述。感測放大器SA1可以為一電流式的感測放大器。在本實施例中，感測放大器SA1的一輸入端耦接至電阻式記憶胞301~30N其中之一（例如電阻式記憶胞301）的資料讀取端點LDT，感測放大器SA1的另一輸入端則可以接收參考電流Iref。感測放大器SA1依據資料讀取端點LDT所提供的阻抗值LDR來產生電流，並將這個電流與參考電流Iref來進行比較，且藉此獲得讀取資料RDR。閂鎖器FF1則接收讀取資料RDR，並在感測放大器SA1穩定輸出讀取資料RDR後閂鎖住讀取資料RDR來產生最終的讀取結果OUT。

在此，閂鎖器FF1可以是數位邏輯閘的正反器，並可依據脈波信號來進行資料閂鎖的動作。脈波信號提供脈波的時間可以依據感測放大器SA1穩定輸出讀取資料RDR的時間點來設置。

附帶一提的，在本發明實施例中，當發現電阻式記憶體300中，有出現部分的電阻發生轉態失敗的現象時，可以利用測試的手段，測出發生轉態失敗現象的狀態及數量的分佈。具體來說明，當發現電阻式記憶體300中，同一電阻式記憶胞中的一電阻發生轉態失敗狀態都是發生在無法由高阻抗值HR轉態為低阻抗值LR時，則可以將同一電阻式記憶胞中的兩電阻發生一為高阻抗值HR一為低阻抗值LR的現象時，可判定高阻抗值HR的電阻發生轉態失敗的現象，並將為高阻抗值HR的電阻再行修正為低阻抗值LR，如此就可以維持電阻式記憶胞中電阻的正確狀態。

綜上所述，本發明在單一個電阻式記憶胞中設置兩個可程式化的電阻，並透過將兩個電阻程式化為相同趨勢的電阻值以儲存資料。如此一來，可在當進行電阻式記憶胞的讀取動作時，使兩個電阻相互並聯，並藉以提昇電阻式記憶胞的讀取邊界，降低電阻式記憶胞讀取失敗的可能。並且，當有一個電阻發生轉態失敗的現象，本發明的電阻式記憶胞仍可提供正確的讀取資料，維持資料的正確度。附帶一提的，本發明由於將單一電阻式記憶胞中的兩電阻程式化為相同的阻抗趨勢，因此，針對單一電阻式記憶胞所進行的兩個電阻的程式化動作可以同時完成，加快程式化所需的時間。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、301~30N‧‧‧電阻式記憶胞
300‧‧‧電阻式記憶體
BL‧‧‧位元線信號
BLS‧‧‧位元線選擇信號
BSW1、BSW2‧‧‧位元線開關
CTR‧‧‧控制信號
FF1‧‧‧閂鎖器
Iref‧‧‧參考電流
LDR‧‧‧阻抗值
LDT‧‧‧資料讀取端點

M1~M6‧‧‧電晶體

OUT‧‧‧讀取結果

R1、R2‧‧‧電阻

RDR‧‧‧讀取資料

SA1‧‧‧感測放大器

SL0‧‧‧源極線

VPP‧‧‧電源電壓

WL0‧‧‧字線信號

WSW1、WSW2‧‧‧字線開關

SLs‧‧‧源極線選擇信號

圖1繪示本發明一實施例的電阻式記憶胞的示意圖。 圖2繪示的電阻式記憶胞進行讀取動作時的等效電路示意圖。 圖3繪示本發明一實施例的電阻式記憶體的示意圖。

100‧‧‧電阻式記憶胞

BL‧‧‧位元線信號

BLS‧‧‧位元線選擇信號

BSW1、BSW2‧‧‧位元線開關

CTR‧‧‧控制信號

LDT‧‧‧資料讀取端點

LDR‧‧‧阻抗值

M1~M6‧‧‧電晶體

R1、R2‧‧‧電阻

SL0‧‧‧源極線

VPP‧‧‧電源電壓

WL0‧‧‧字線信號

WSW1、WSW2‧‧‧字線開關

SLs‧‧‧源極線選擇信號

Claims (10)

1. 一種電阻式記憶胞，包括：一第一位元線開關，其第一端接收一位元線信號，受控於一位元線選擇信號以導通或斷開；一第一電阻，其第一端耦接至該第一位元線開關的第二端；一第一字線開關，串接在該第一電阻的第二端與一源極線間，受控於一字線信號以導通或斷開；一第二位元線開關，其第一端接收該位元線信號，受控於該位元線選擇信號以導通或斷開；一第二電阻，其第一端耦接至該第二位元線開關的第二端；及一第二字線開關，串接在該第二電阻的第二端與該源極線間，受控於該字線信號以導通或斷開，其中，當該電阻式記憶胞被程式化時，該第一、第二電阻的電阻值同時被程式化為高阻抗值或同時被程式化為低阻抗值。
2. 如申請專利範圍第1項所述的電阻式記憶胞，其中該第一電阻與該第一位元線開關耦接的端點作為一資料讀取端點，並且，在該電阻式記憶胞被讀取時，該第一、第二位元線開關以及該第一、第二字線開關被導通，而該資料讀取端點提供一第一阻抗至一感測放大器。
3. 如申請專利範圍第2項所述的電阻式記憶胞，其中該第一阻抗等於該第一電阻與該第二電阻並聯的電阻值。
4. 如申請專利範圍第1項所述的電阻式記憶胞，其中該第一位元線開關為一第一電晶體，該第一電晶體的第一端接收該位元線信號，該第一電晶體的第二端耦接該第一電阻的第一端，該第一電晶體的控制端接收該位元線選擇信號，該第一字線開關為一第二電晶體，該第二電晶體的第一端耦接至該第一電阻的第二端，該第二電晶體的第二端耦接至該源極線，該第二電晶體的控制端接收該字線信號。
5. 如申請專利範圍第1項所述的電阻式記憶胞，其中該第二位元線開關為一第一電晶體，該第一電晶體的第一端接收該位元線信號，該第一電晶體的第二端耦接該第二電阻的第一端，該第一電晶體的控制端接收該位元線選擇信號，該第二字線開關為一第二電晶體，該第二電晶體的第一端耦接至該第二電阻的第二端，該第二電晶體的第二端耦接至該源極線，該第二電晶體的控制端接收該字線信號。
6. 一種電阻式記憶體，包括：至少一電阻式記憶胞，包括：一第一位元線開關，其第一端接收一位元線信號，受控於一位元線選擇信號以導通或斷開；一第一電阻，其第一端耦接至該第一位元線開關的第二端；一第一字線開關，串接在該第一電阻的第二端與一源極線間，受控於一字線信號以導通或斷開； 一第二位元線開關，其第一端接收該位元線信號，受控於該位元線選擇信號以導通或斷開；一第二電阻，其第一端耦接至該第二位元線開關的第二端；及一第二字線開關，串接在該第二電阻的第二端與該源極線間，受控於該字線信號以導通或斷開，其中，當該電阻式記憶胞被程式化時，該第一、第二電阻的電阻值同時被程式化為高阻抗值或同時被程式化為低阻抗值；以及一感測放大器，具有一第一輸入端耦接該第一電阻的第一端，以及一第二輸入端接收一參考信號，其中，該感測放大器的輸出端產生一讀取資料。
7. 如申請專利範圍第6項所述的電阻式記憶體，其中該感測放大器為電流式感測放大器，以依據該第一輸入端及該第二輸入端上的信號分別產生一第一電流及一第二電流，並依據比較該第一電流及該第二電流來產生該讀取資料。
8. 如申請專利範圍第6項所述的電阻式記憶體，其中該第一電阻與該第一位元線開關耦接的端點作為一資料讀取端點，並且，在該電阻式記憶胞被讀取時，該第一、第二位元線開關以及該第一、第二字線開關被導通，而該資料讀取端點提供一第一阻抗至該感測放大器。
9. 如申請專利範圍第8項所述的電阻式記憶體，其中該第一阻抗等於該第一電阻與該第二電阻並聯的電阻值。
10. 如申請專利範圍第6項所述的電阻式記憶體，其中該參考信號為一參考電流。