JP6239056B2 - 抵抗性メモリおよびそのメモリセル - Google Patents

Description

本発明は、抵抗性メモリセルに関するものであり、特に、調整可能なリードマージン（read margin）を有する抵抗性メモリセルに関するものである。

電子技術の進歩に伴い、電子製品は、日常生活において必需品となっている。電子製品に必要なデータ保存機能に応じるため、抵抗性メモリを含む多くの不揮発性メモリが提案されてきた。

従来の技術では、抵抗性メモリのメモリセルがセット−リセットサイクルを経た後、高低インピーダンス変換の失敗が起こる可能性がある。統計上、このような変換失敗が起こる確率は、約３５％である。このような高確率の変換失敗は、抵抗性メモリによるデータ保存の信頼度を下げ、抵抗性メモリの性能を大幅に低下させる。

上述した問題を克服するため、従来の技術において、データ保存操作のために２つのメモリセルの相補的な抵抗値を利用する方法が提案された。しかしながら、この方法は、変換失敗が２つのメモリセルのうちの１つに起こった場合に、保存したデータを読み出すことができないため、上述した問題を解決することができない。

本発明は、そのリードマージンを調整し、セット−リセットサイクルから生じた変換失敗によりメモリセルの読み出しデータエラーを下げることのできる抵抗性メモリセルを提供する。

本発明の抵抗性メモリセルは、第１ビット線スイッチと、第１レジスタと、第１ワード線スイッチと、第２ビット線スイッチと、第２レジスタと、第２ワード線スイッチとを含む。第１ビット線スイッチの第１端は、ビット線信号を受信し、第１ビット線スイッチは、ビット線選択信号によってオンまたはオフになるよう制御される。第１レジスタの第１端は、第１ビット線スイッチの第２端に結合される。第１ワード線スイッチは、第１レジスタの第２端とソース線の間に直列に接続され、ワード線信号によってオンまたはオフになるよう制御される。第２ビット線スイッチの第１端は、ビット線信号を受信し、第２ビット線スイッチは、ビット線選択信号によってオンまたはオフになるよう制御される。第２レジスタの第１端は、第２ビット線スイッチの第２端に結合される。第２ワード線スイッチは、第２レジスタの第２端とソース線の間に直列に接続され、ワード線信号によってオンまたはオフになるよう制御される。抵抗性メモリセルがプログラムされる時、第１および第２レジスタの抵抗値は、高インピーダンスまたは低インピーダンスに同時にプログラムされる。

本発明の抵抗性メモリは、少なくとも１つの抵抗性メモリセルと、センスアンプ（sense amplifier）とを含む。抵抗性メモリセルは、第１ビット線スイッチと、第１レジスタと、第１ワード線スイッチと、第２ビット線スイッチと、第２レジスタと、第２ワード線スイッチとを含む。第１ビット線スイッチの第１端は、ビット線信号を受信し、第１ビット線スイッチは、ビット線選択信号によってオンまたはオフになるよう制御される。第１レジスタの第１端は、第１ビット線スイッチの第２端に結合される。第１ワード線スイッチは、第１レジスタの第２端とソース線の間に直列に接続され、ワード線信号によってオンまたはオフになるよう制御される。第２ビット線スイッチの第１端は、ビット線信号を受信し、第２ビット線スイッチは、ビット線選択信号によってオンまたはオフになるよう制御される。第２レジスタの第１端は、第２ビット線スイッチの第２端に結合される。第２ワード線スイッチは、第２レジスタの第２端とソース線の間に直列に接続され、ワード線信号によってオンまたはオフになるよう制御される。抵抗性メモリセルがプログラムされる時、第１および第２レジスタの抵抗値は、高インピーダンスまたは低インピーダンスに同時にプログラムされる。センスアンプは、第１レジスタの第１端に結合された第１入力端、および基準信号を受信する第２入力端を有する。ここで、センスアンプの出力端は、読み出しデータを生成する。

以上のように、本発明は、２つのレジスタを提供して、１ビットのデータを記録する。重要な点は、抵抗性メモリセルがプログラムされる時、第１および第２レジスタの抵抗値が高インピーダンスまたは低インピーダンスに同時にプログラムされることである。

本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。

本発明の１つの実施形態に係る抵抗性メモリセルの概略図を示したものである。 抵抗性メモリセルの読み出し操作中の等価回路の概略図を示したものである。 本発明の１つの実施形態に係る抵抗性メモリの概略図を示したものである。

以下、添付の図面を例として、本発明の実施形態を詳細に説明する。各図面および関連説明において、同一または類似する構成要素には、同一の参照番号を使用する。

図１を参照すると、図１は、本発明の１つの実施形態に係る抵抗性メモリセルの概略図を示したものである。抵抗性メモリセル１００は、ビット線スイッチＢＳＷ１およびＢＳＷ２と、レジスタＲ１およびＲ２と、ワード線スイッチＷＳＷ１およびＷＳＷ２とを含む。ビット線スイッチＢＳＷ１は、ビット線信号ＢＬを受信する第１端を有し、ビット線選択信号ＢＬＳによってオンまたはオフになるよう制御される。レジスタＲ１の第１端は、ビット線スイッチＢＳＷ１の第２端に結合される。ワード線スイッチＷＳＷ１は、レジスタＲ１の第２端とソース線ＳＬ０の間に直列に接続され、ワード線信号ＷＬ０によってオンまたはオフになるよう制御される。ビット線スイッチＢＳＷ２は、ビット線信号ＢＬを受信する第１端を有し、ビット線選択信号ＢＬＳによってオンまたはオフになるよう制御される。レジスタＲ２の第１端は、ビット線スイッチＢＳＷ２の第２端に結合される。ワード線スイッチＷＳＷ２は、レジスタＲ２の第２端とソース線ＳＬ０の間に直列に接続され、ワード線信号ＷＬ０によってオンまたはオフになるよう制御される。

本実施形態において、トランジスタＭ６は、電源電圧ＶＰＰとビット線スイッチＢＳＷ１およびＢＳＷ２の間に直列に接続される。トランジスタＭ６が制御信号ＣＴＲに基づいてオンになった時、電源電圧ＶＰＰを提供してビット線信号ＢＬとして使用する。また、本実施形態の抵抗性メモリセル１００は、さらに、トランジスタＭ５を含み、ワード線スイッチＷＳＷ１およびＷＳＷ２は、トランジスタＭ５を介してソース線ＳＬ０に結合される。トランジスタＭ５は、ゲート選択信号ＳＬｓに基づいてオンまたはオフになる。

抵抗性メモリセル１００に対してプログラミング操作を行っている間、ビット線スイッチＢＳＷ１およびＢＳＷ２、ワード線スイッチＷＳＷ１およびＷＳＷ２、およびトランジスタＭ５およびＭ６は、同時にオンになってもよい。この時、レジスタＲ１およびＲ２の第１端は、電源電圧ＶＰＰに実質的に等しいビット線信号ＢＬを受信し、レジスタＲ１およびＲ２の第２端は、ソース線ＳＬ０に共通的に結合される。一方、レジスタＲ１およびＲ２は、ビット線信号ＢＬの電圧値およびソース線ＳＬ０の電圧値に基づいてプログラミング操作を行うことにより、これらの抵抗値を変えることができる。

ここで、注意すべきこととして、本実施形態において、各レジスタＲ１およびＲ２の２つの端子に印加された電圧値は、同じである。つまり、レジスタＲ１およびＲ２は、変化同向（variation tendency）が同じである。さらに詳しく説明すると、レジスタＲ１およびＲ２は、高インピーダンスに同時にプログラムされてもよく、あるいは、レジスタＲ１およびＲ２は、低インピーダンスに同時にプログラムされてもよい。

また、ビット線スイッチＢＳＷ１とレジスタＲ１の間のノードを使用して、データ読み出し端末ＬＤＴを形成してもよい。ここで、データ読み出し端末は、インピーダンスＬＤＲをセンスアンプ（図示せず）に提供するよう構成され、センスアンプは、抵抗性メモリセル１００によって保存されたデータを感知するよう構成される。

一方、抵抗性メモリセル１００に対して読み出し操作を行っている間、トランジスタＭ６をオフにすることができるため、ビット線スイッチＢＳＷ１およびＢＳＷ２、ワード線スイッチＷＳＷ１およびＷＳＷ２、およびトランジスタＭ５を同時にオンにすることができる。この状況において、抵抗性メモリセル１００は、抵抗性メモリセルに対して読み出し操作を行っている間、図２に示した等価回路の概略図を形成することができる。図２を参照すると、ワード線スイッチＷＳＷ１およびＷＳＷ２はオンであり、トランジスタＭ５もオフである。ソース線ＳＬ０が基準接地電圧に結合されると仮定すると、データ読み出し端末ＬＤＴに提供されたインピーダンスＬＤＲは、（ワード線スイッチＷＳＷ１およびＷＳＷ２およびトランジスタＭ５のオンになった抵抗値を計算に入れなくても）レジスタＲ１およびＲ２の並列抵抗値に実質的に等しい。

レジスタＲ１およびＲ２を並列に接続することによって、データ読み出し端末ＬＤＴに提供されたインピーダンスＬＤＲを比較的小さなインピーダンスに調整することができる。例えば、レジスタＲ１およびＲ２の抵抗値がいずれも低インピーダンスＬＲにプログラムされた場合、データ読み出し端末ＬＤＴに提供されたインピーダンスＬＤＲは、１／２かける低インピーダンスＬＲにほぼ等しい。さらに、抵抗性メモリセル１００に対する読み出し操作は、センスアンプを介して行うことができる。読み出しデータは、センスアンプに対して提供された基準信号により閾値インピーダンスを設定し、センスアンプでインピーダンスＬＤＲと閾値インピーダンスを比較することによって得ることができる。

以上からわかるように、本発明の実施形態において、抵抗性メモリセル１００のデータ読み出し端末ＬＤＴに提供されたインピーダンスＬＤＲは、１つの単一レジスタによって提供された低インピーダンスＬＲよりも低い。したがって、インピーダンスＬＤＲと閾値インピーダンスの間の差が効果的に拡大され、抵抗性メモリセル１００のリードマージンを増やすことができる。

重要な点は、抵抗性メモリセル１００のレジスタＲ０およびＲ１のうちの１つに変換失敗が生じても、抵抗性メモリセル１００の読み出し操作を行うことによって、正確な読み出しデータを読み出せることである。例えば、変換失敗の発生によりレジスタＲ０が高インピーダンスＨＲで維持された時、抵抗性メモリセル１００のデータ読み出し端末ＬＤＴに提供されたインピーダンスＬＤＲは、ＨＲ／／ＬＲ（高インピーダンスＨＲと低インピーダンスＬＲの並列値）に等しく、且つ低インピーダンスＬＲよりも小さいため、正確な読み出しデータを読み出すことができる。

再度図１を参照すると、さらに、本発明の実施形態において、ビット線スイッチＢＳＷ１およびＢＳＷ２は、それぞれトランジスタＭ１およびＭ２により構成される。トランジスタＭ１の第１端は、ビット線信号ＢＬを受信し；トランジスタＭ１の第２端は、レジスタＲ１の第１端に結合され；トランジスタＭ１の制御端は、ビット線選択信号ＢＬＳを受信する。トランジスタＭ２の第１端は、ビット線信号ＢＬを受信し；トランジスタＭ２の第２端は、レジスタＲ２の第１端に結合され；トランジスタＭ２の制御端は、ビット線選択信号ＢＬＳを受信する。ここで、トランジスタＭ１およびＭ２は、いずれもＮ型トランジスタであってもよく、同じビット線選択信号ＢＬＳに基づいて同時にオンまたはオフにされてもよい。

ワード線スイッチＷＳＷ１およびＷＳＷ２は、それぞれトランジスタＭ３およびＭ４により構成される。トランジスタＭ３の第１端は、レジスタＲ１の第２端に結合され；トランジスタＭ３の第２端は、トランジスタＭ５を介してソース線ＳＬ０に結合され；トランジスタＭ３の制御端は、ワード線信号ＷＬ０を受信する。トランジスタＭ４の第１端は、レジスタＲ２の第２端に結合され；トランジスタＭ４の第２端は、トランジスタＭ５を介してソース線ＳＬ０に結合され；トランジスタＭ４の制御端は、ワード線信号ＷＬ０を受信する。ここで、トランジスタＭ３およびＭ４は、いずれもＮ型トランジスタであってもよく、同じワード線信号ＷＬ０に基づいて同時にオンまたはオフにされてもよい。

図３を参照すると、図３は、本発明の１つの実施形態に係る抵抗性メモリの概略図を示したものである。抵抗性メモリ３００は、１つまたはそれ以上の抵抗性メモリセル３０１〜３０Ｎと、センスアンプＳＡ１と、ラッチ（latch）ＦＦ１とを含む。各抵抗性メモリセル３０１〜３０Ｎの構造および操作方法は、上述した実施形態において説明した抵抗性メモリセル１００の構造および操作方法と同じであるため、ここでは繰り返し説明しない。センスアンプＳＡ１は、電流型センスアンプであってもよい。本実施形態において、センスアンプＳＡ１の入力端は、抵抗性メモリセル３０１〜３０Ｎのうちの１つ（例えば、抵抗性メモリセル３０１）のデータ読み出し端末ＬＤＴに結合され、センスアンプＳＡ１の他端は、基準電流Ｉｒｅｆを受信することができる。センスアンプＳＡ１は、データ読み出し端末ＬＤＴに提供されたインピーダンスＬＤＲに基づいて電流を生成し、その電流と基準電流Ｉｒｅｆを比較することによって、読み出しデータＲＤＲを得る。ラッチＦＦ１は、読み出しデータＲＤＲを受信し、センスアンプＳＡ１が読み出しデータＲＤＲを安定して出力できるようになった後、読み出しデータＲＤＲをラッチすることによって最終読み出し結果ＯＵＴを生成する。

ここで、ラッチＦＦ１は、デジタル論理ゲートのフリップフロップであってもよく、パルス信号に基づいてデータラッチ操作を行うことができる。パルス信号によってパルスが提供される時間は、センスアンプＳＡ１が読み出しデータＲＤＲを安定して出力できるようになった時の時間点に基づいて設定される。

さらに、本発明の実施形態において、変換失敗が抵抗性メモリ３００のレジスタの一部で生じていることに気付いた時、測定手段を利用して、変換失敗の状態と数量の分布を測定することができる。さらに詳しく説明すると、抵抗性メモリ３００において、同じ抵抗性メモリセルの全てのレジスタの変換失敗が高インピーダンスＨＲを低インピーダンスＬＲに変換できない時に生じていることがわかった時、同じ抵抗性メモリセルの２つのレジスタの１つが高インピーダンスＨＲで、もう１つが低インピーダンスＨＲである時は必ず変換失敗が高インピーダンスＨＲのレジスタに生じていると判断することができるため、高インピーダンスＨＲのレジスタが低インピーダンスに戻るように調整することができる。したがって、抵抗性メモリセルのレジスタを正しい状態に維持することができる。

以上のように、本発明は、２つのプログラム可能なレジスタを１つの単一抵抗性メモリセル内に配置し、２つのレジスタを同じ傾向の抵抗値にプログラムすることによって、データを保存する。その結果、抵抗性メモリセルに対して読み出し操作を行っている間、２つのレジスタを並列に接続することによって抵抗性メモリセルのリードマージンを増やすことができ、それにより、抵抗性メモリセルに読み出し失敗が生じる確率を下げることができる。さらに、１つのレジスタに変換失敗が生じても、本発明の抵抗性メモリセルは正確な読み出しデータを提供することができるため、データの正確性を維持することができる。また、本発明は、１つの単一抵抗性メモリセルにおける２つのレジスタを同じインピーダンス傾向にプログラムするため、１つの単一抵抗性メモリセルの２つのレジスタに対して行うプログラミング操作を同時に完了させることができ、プログラムに必要な時間を減らすことができる。

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

本発明は、２つのプログラム可能なレジスタを提供して１つのビットデータを保存し、２つのプログラム可能なレジスタを同じ傾向の抵抗値にプログラムする。本発明の抵抗性メモリセルを使用することによって、２つのレジスタを並列に接続することによって抵抗性メモリセルのリードマージンを増やすことができ、それにより、抵抗性メモリセルに読み出し失敗が起こる確率を下げることができる。抵抗性メモリセルのデータの正確性も向上させることができる。

１００、３０１〜３０Ｎ 抵抗性メモリセル
３００ 抵抗性メモリ
ＢＬ ビット線信号
ＢＬＳ ビット線選択信号
ＢＳＷ１、ＢＳＷ２ ビット線スイッチ
ＣＴＲ 制御信号
ＦＦ１ ラッチ
Ｉｒｅｆ 基準電流
ＬＤＲ インピーダンス
ＬＤＴ データ読み出し端末
Ｍ１〜Ｍ６ トランジスタ
ＯＵＴ 読み出し結果
Ｒ１、Ｒ２ レジスタ
ＲＤＲ 読み出しデータ
ＳＡ１ センスアンプ
ＳＬ０ ソース線
ＷＬ０ ワード線信号
ＷＳＷ１、ＷＳＷ２ ワード線スイッチ
ＳＬｓ ソース線選択信号
ＶＰＰ 電源電圧

Claims (9)

1. ビット線信号を受信する第１端を有し、ビット線選択信号によってオンまたはオフになるよう制御される第１ビット線スイッチと、
   前記第１ビット線スイッチの第２端に結合された第１端を有する第１レジスタと、
   前記第１レジスタの第２端とソース線の間に直列に接続され、ワード線信号によってオンまたはオフになるよう制御される第１ワード線スイッチと、
   前記ビット線信号を受信する第１端を有し、前記ビット線選択信号によってオンまたはオフになるよう制御される第２ビット線スイッチと、
   前記第２ビット線スイッチの第２端に結合された第１端を有する第２レジスタと、
   前記第２レジスタの第２端と前記ソース線の間に直列に接続され、前記ワード線信号によってオンまたはオフになるよう制御される第２ワード線スイッチと、
   を含み、プログラムされる時、前記第１および第２レジスタの抵抗値が、高インピーダンスに同時にプログラムされるか、または低インピーダンスに同時にプログラムされ、
   前記第１レジスタと前記第１ビット線スイッチの間のノードをデータ読み出し端末として使用し、前記抵抗性メモリセルを読み出す時、前記第１および第２ビット線スイッチおよび前記第１および第２ワード線スイッチがオンになり、前記データ読み出し端末が第１インピーダンスをセンスアンプに提供する抵抗性メモリセル。
2. 前記第１インピーダンスが、前記第１レジスタおよび前記第２レジスタの並列抵抗値に等しい請求項１に記載の抵抗性メモリセル。
3. 前記第１ビット線スイッチが、第１トランジスタであり、前記第１トランジスタの第１端が、前記ビット線信号を受信し、前記第１トランジスタの第２端が、前記第１レジスタの前記第１端に結合され、前記第１トランジスタの制御端が、前記ビット線選択信号を受信し、前記第１ワード線スイッチが、第２トランジスタであり、前記第２トランジスタの第１端が、前記第１レジスタの前記第２端に結合され、前記第２トランジスタの第２端が、前記ソース線に結合され、前記第２トランジスタの制御端が、前記ワード線信号を受信する請求項１または２に記載の抵抗性メモリセル。
4. 前記第２ビット線スイッチが、第１トランジスタであり、前記第１トランジスタの第１端が、前記ビット線信号を受信し、前記第１トランジスタの第２端が、前記第２レジスタの前記第１端に結合され、前記第１トランジスタの制御端が、前記ビット線選択信号を受信し、前記第２ワード線スイッチが、第２トランジスタであり、前記第２トランジスタの第１端が、前記第２レジスタの前記第２端に結合され、前記第２トランジスタの第２端が、前記ソース線に結合され、前記第２トランジスタの制御端が、前記ワード線信号を受信する請求項１または２に記載の抵抗性メモリセル。
5. ビット線信号を受信する第１端を有し、ビット線選択信号によってオンまたはオフになるよう制御される第１ビット線スイッチと、
   前記第１ビット線スイッチの第２端に結合された第１端を有する第１レジスタと、
   前記第１レジスタの第２端とソース線の間に直列に接続され、ワード線信号によってオンまたはオフになるよう制御される第１ワード線スイッチと、
   前記ビット線信号を受信する第１端を有し、前記ビット線選択信号によってオンまたはオフになるよう制御される第２ビット線スイッチと、
   前記第２ビット線スイッチの第２端に結合された第１端を有する第２レジスタと、
   前記第２レジスタの第２端と前記ソース線の間に直列に接続され、前記ワード線信号によってオンまたはオフになるよう制御される第２ワード線スイッチと、
   を含み、プログラムされる時、前記第１および第２レジスタの抵抗値が、高インピーダンスに同時にプログラムされるか、または低インピーダンスに同時にプログラムされる少なくとも１つの抵抗性メモリセルと、
   前記第１レジスタの前記第１端に結合された第１入力端、および基準信号を受信する第２入力端を有し、出力端が読み出しデータを生成するセンスアンプと、
   を含む抵抗性メモリ。
6. 前記センスアンプが、前記第１入力端および前記第２入力端の信号に基づいてそれぞれ第１電流および第２電流を生成し、前記第１電流と前記第２電流を比較することによって前記読み出しデータを生成する電流型センスアンプである請求項５に記載の抵抗性メモリ。
7. 前記第１レジスタと前記第１ビット線スイッチの間のノードをデータ読み出し端末として使用し、前記抵抗性メモリセルを読み出す時、前記第１および第２ビット線スイッチおよび前記第１および第２ワード線スイッチがオンになり、前記データ読み出し端末が第１インピーダンスをセンスアンプに提供する請求項５または６に記載の抵抗性メモリ。
8. 前記第１インピーダンスが、前記第１レジスタおよび前記第２レジスタの並列抵抗値に等しい請求項７に記載の抵抗性メモリ。
9. 前記基準信号が、基準電流である請求項５〜８のいずれか１項に記載の抵抗性メモリ。