TWI606445B - 電阻式隨機存取記憶體（ｒｅｒａｍ）與導電橋式隨機存取記憶體（ｃｂｒａｍ）交叉耦合之熔線管與讀取方法及系統 - Google Patents

電阻式隨機存取記憶體（ｒｅｒａｍ）與導電橋式隨機存取記憶體（ｃｂｒａｍ）交叉耦合之熔線管與讀取方法及系統 Download PDF

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Description

電阻式隨機存取記憶體(RERAM)與導電橋式隨機存取記憶體(CBRAM)交叉耦合之熔線管與讀取方法及系統 [相關申請案之交叉參考]
本申請案主張2013年3月8日申請之共同擁有的美國專利臨時申請案第61/775,337號之優先權，該案針對所有目的以引用方式併入本文中。
本發明係關於電阻式隨機存取記憶體(ReRAM)及導電橋式隨機存取記憶體(CBRAM)且，特定言之係關於一種ReRAM與CBRAM交叉耦合之熔線管與讀取方法及系統。
電阻式隨機存取記憶體係基於一介電體(其通常為絕緣)可被強制導電之概念。此可藉由(例如)通過在跨介電材料施加一足夠高電壓之後形成之至少一個絲極或導電路徑來實現。不同機構(諸如缺損、金屬遷移等等)可導致形成此導電路徑。一旦形成導電路徑，可藉由適當施加一電壓將其重設(例如切斷)導致一高電阻或設定(例如重新成形)導致一更低電阻。接著可使用一適當電子評估電路以讀取包括經電子修改傳導性之此介電材料之記憶體胞。當被施加一外部電場時， ReRAM及CBRAM類記憶體胞改變其等之導電狀態。若使用一單極讀取操作來讀取記憶體胞之狀態，則將擾亂該記憶體胞所「記憶」之電阻值。
因此，存在即使當先前讀取操作改變電阻記憶體元件之電阻值時，或胞電阻值歸因於記憶體胞資料留存性不佳而改變時仍能可靠地讀取一電阻記憶體胞之需要。
根據一實施例，一電阻式隨機存取記憶體可包括：經組態為一記憶體胞之第一電阻式記憶體器件及第二電阻式記憶體器件；及耦合有該第一及第二電阻式記憶體器件以讀取其導電狀態值之一交叉耦合讀取電路，其中當第一及第二電阻式記憶體器件可針對不同導電狀態值經程式化時可儲存單一位元值。
根據一進一步實施例，當第一及第二電阻式記憶體器件之一者可經程式化以具有一第一導電狀態值且另一者可經程式化以具有一第二導電狀態值時，可將該單一位元值儲存在電阻式隨機存取記憶體中。根據一進一步實施例，第一導電狀態值可具有比第二導電狀態值更低之一電阻。根據一進一步實施例，第一導電狀態值可具有比第二導電狀態值高之一電阻。根據進一步實施例，當第一電阻式記憶體器件在第一導電狀態值且第二電阻式記憶體器件在第二導電狀態值時，該單一位元值可為邏輯一。根據一進一步實施例，當第一電阻式記憶體器件可在第二導電狀態值且第二電阻式記憶體器件可在第一導電狀態值時，該單一位元值可為一邏輯零。根據一進一步實施例，當第一電阻式記憶體器件可在第一導電狀態值且第二電阻式記憶體器件可在第二導電狀態值時，該單一位元值可為一邏輯零。根據一進一步實施例，當第一電阻式記憶體器件可在第二導電狀態值且第二電阻式記憶體器件可在第一導電狀態值時，該單一位元值可為邏輯一。根據一進 一步實施例，電阻式隨機存取記憶體可為一導電橋式隨機存取記憶體。
根據一進一步實施例，一電路可經組態以自適應調整交叉耦合讀取電路之一跳脫值。根據一進一步實施例，可在一讀取操作期間控制施加至第一電阻式記憶體器件之一暴露電壓。根據一進一步實施例，可使用一電流源控制讀取操作暴露電壓。根據一進一步實施例，可控制電流源之值以最佳化記憶體讀取速度及電阻式記憶體器件擾動強度。根據一進一步實施例，可從第一及第二電阻式記憶體器件讀取該單一位元值且將其儲存在單一位元鎖存器中。根據一進一步實施例，可在一微控制器中提供複數個第一及第二電阻式記憶體器件以儲存組態資訊。根據一進一步實施例，可從一未調節電壓電源向該複數個第一及第二電阻式記憶體器件供電。根據一進一步實施例，可使用至少一個感測放大器驗證該複數個第一及第二電阻式記憶體器件之讀出導電狀態值。
根據另一實施例，一電阻式隨機存取記憶體可包括：第一及第二電阻式記憶體器件；第一及第二電晶體，其具有連接至該第一及第二電阻式記憶體器件之各者之之源極，其中該等源極可藉由該等連接之第一及第二電阻式記憶體器件而簡併；及耦合至第一及第二電阻式記憶體器件且經調適以流入一參考電流之經二極體式連接之一電晶體；其中經二極體式連接之電晶體與該第一及第二電晶體形成一簡併電流鏡。
根據一進一步實施例，可藉由參考電流控制在第一及第二電阻式記憶體器件上之一暴露電壓。根據一進一步實施例，第一及第二電晶體之汲極可包括第一及第二寄生電容。
根據又一實施例，用於讀取在一電阻式隨機存取記憶體中之單一位元之一方法可包括如下步驟：提供經組態為一記憶體胞之第一及 第二電阻式記憶體器件及與該第一及第二電阻式記憶體器件耦合以讀取其導電狀態值之一交叉耦合讀取電路；讀取第一及第二電阻式記憶體器件之導電狀態值；及從第一及第二電阻式記憶體器件所讀出之導電狀態值判定單一位元值。
根據該方法之一進一步實施例，其可包括提供用於儲存複數個單一位元值之複數個記憶體胞之步驟。根據該方法之一進一步實施例，交叉耦合讀取電路讀取複數個記憶體胞之第一及第二電阻式記憶體器件之各者之導電狀態值以判定複數個單一位元值。
102‧‧‧NMOS電晶體
104‧‧‧NMOS電晶體
106‧‧‧寄生電容器
108‧‧‧電阻式記憶體器件/讀取胞
110‧‧‧NMOS電晶體
112‧‧‧寄生電容器
114‧‧‧電阻式記憶體器件/讀取胞
502‧‧‧電晶體
504‧‧‧電晶體
506‧‧‧電晶體
508‧‧‧電晶體
510‧‧‧電晶體
514‧‧‧電晶體/器件
516‧‧‧電晶體
518‧‧‧電晶體
520‧‧‧電晶體
522‧‧‧電晶體/器件
524‧‧‧擦除電路
530‧‧‧擦除電路
532‧‧‧電晶體/器件
534‧‧‧電晶體/器件
536‧‧‧電阻式記憶體胞/記憶體胞
538‧‧‧電阻式記憶體胞/記憶體胞
540‧‧‧電晶體/選擇電晶體
542‧‧‧電晶體/選擇電晶體
544‧‧‧寫入電路
546‧‧‧開關
547‧‧‧開關
548‧‧‧開關
549‧‧‧開關
550‧‧‧寫入電路
藉由參考下文結合隨附圖式之描述可獲得本發明之一更完整理解，其中：圖1根據本發明之一指定實例實施例繪示包括耦合在一簡併電流鏡電路中之兩個電阻式記憶體器件之一單獨位元電阻式隨機存取記憶體之一示意圖；圖2根據本發明之教示繪示與一跳脫值相比50毫伏及100毫伏之讀取電路偏移值(偏移誤差)之跳脫點分佈之一圖表；圖3及圖4根據本發明之教示繪示50毫伏及100毫伏偏移值各自之跳脫點分佈之圖表；圖5及圖5A根據本發明之一指定實施例繪示單獨位元電阻式隨機存取記憶體之一讀取及擦除/寫入電路之一示意圖；及圖6繪示圖5及圖5A所展示之讀取及擦除/寫入電路之一示意時序圖。
儘管本發明易受多種修改及替代形式影響，但已在圖式中展示且在本文詳細描述其指定實例實施例。然而應瞭解，本文指定實例實施例之描述不欲將本發明限制為本文所揭示之特定形式，而相反，本發明意欲涵蓋藉由隨附專利申請範圍所界定之所有修改及等效方案。
藉由將一導電與非導電電阻式記憶體胞配置為一交叉耦合配置以促進讀取一資料狀態，該等記憶體胞之電阻值可具有非常小之差異且仍能正確讀取。此允許該等記憶體胞兩者之電阻隨時間變化且仍具有介於其等之電阻之間之足夠差異來讀取經程式化之所需資料狀態。
根據多種實施例，可針對一讀取操作提供一配置，其將所選擇之電阻式記憶體器件暴露至一電場，該電場實質上不改變該等電阻式記憶體器件之導電狀態且，另外，可提供在記憶體器件之邏輯一(ON)與邏輯零(OFF)狀態之間一致之一適應性內建跳脫點。一單一位元記憶體胞包括兩個電阻式記憶體器件。
此讀取配置及操作之一潛在用途為低頻率讀取操作及低干擾目的，例如根據多種實施例使用組態熔線管之某些微控制器產品中。多種實施例亦可被用於熔線管電路(校準及組態熔線管)。
當跨電阻式記憶體器件施加一外部電場時，ReRAM(電阻式隨機存取記憶體)及CBRAM(導電橋式隨機存取記憶體)類記憶體胞改變電阻式記憶體器件之導電狀態。若採用一單極讀取裝置，則一讀取操作將擾亂電阻式記憶體器件所記憶之導電狀態值。為了不產生具有使電阻式記憶體器件之導電狀態改變為相反狀態的意義之一干擾機構且具有電阻式導電狀態解析度之更佳涵蓋範圍，可使用代表單一位元之兩個電阻式記憶體器件根據本發明之多種實施例實施一交叉耦合電路。因此所發生之讀取操作將使得所暴露之大部分電阻式記憶體器件為不在其相反方向改變其導電狀態值之一者。
此讀取裝置之另一特質為跳脫點介於兩個導電狀態值中間，所以即使導電狀態值可在兩個交叉耦合電阻式記憶體器件之相同方向上改變，當一正確讀取操作時可覆蓋之傳導性範圍比(將電阻式記憶體器件導電狀態與一固定參考相比之)其他實施方案更高。
可藉由一電流源控制在單極讀取期間所產生之干擾且可在讀取速度與干擾強度之間最佳化一電流值折衷。
使用此種讀取裝置，在因為可最大化此電路實施方案資料留存性的意義上，一熔線管實施方案可比其他方案更安全。因為即使兩個電阻式記憶體器件中之導電狀態都在改變；低導電狀態ReRAM或CBRAM電阻式記憶體器件更不導電且非傳導ReRAM或CBRAM電阻式記憶體器件甚至更不導電，由於跳脫點介於電阻式記憶體器件之兩個電阻值中間，讀取操作將被正確執行。根據本發明之教示，若兩者電阻式記憶體器件之電阻在相反方向(例如視窗崩潰)改變，則此讀取裝置將最大化記憶體胞值儲存壽命，因為只要有甚至一個小視窗，其仍可正確讀取直到在讀取電路中之電晶體誤差變得比介於包括記憶體胞之電阻式記憶體器件之ON與OFF(電阻)狀態之間之視窗值更大。
根據多種實施例，可實施與一ReRAM(電改變電阻RAM)或一CBRAM(導電橋RAM)電阻式記憶體器件搭配使用之一交叉耦合讀取結構。根據一實施例，需要兩個(2)電阻式記憶體器件以儲存一單獨位元之資料。一個ReRAM或CBRAM電阻式記憶體器件經程式化(低電阻狀態)而另一個經擦除(高電阻狀態)。此等被接線至一交叉耦合讀取電路。此類似於使用於一些習知EEPROM胞處理程序之熔線管讀取電路，但因為不可連續讀取ReRAM或CBRAM電阻式記憶體器件而不同。相同讀取原理亦有效，但必須控制跨ReRAM或CBRAM電阻式記憶體器件之電壓，使其不擾亂電阻式記憶體器件且不連續施加，因此熔線管位元較佳地僅在啟動時被讀取或若藉由邏輯偵測到一熔線管位元錯誤時被讀取。在讀取熔線管後可將其鎖入數位鎖存器。
此提供一穩健讀取電路，因為不需要用於與電阻式記憶體器件比較之一準確(經修正)參考。因為熔線管操作持有必須無校正讀取之校正資料，因此任何參考電路都必須無校正工作。根據多種實施例， 比較在相反導電(電阻)狀態經程式化之兩個(2)電阻式記憶體器件，藉此直接製造一穩健讀取電路。
此外，根據多種實施例，資料留存性經最大化且讀取跳脫點總是介於兩個(2)電阻式記憶體器件之狀態之間。因為不需要固定電壓參考，所以可使用介於兩個(2)電阻式記憶體器件之電阻之間之一非常小的差異來實現一成功讀取操作。再者，本文所揭示之多種實施例提供靈活性，因為可將其等容易地實施於多種微控制器設計中，其中在啟動時無需一狀態機讀取記憶體區塊而自動讀取熔線管及儲存在鎖存器中之其內容。根據多種實施例，可一次讀取且鎖定所有熔線管，例如若各熔線管具有其自身專用之讀取電路。不需要如在習知器件中所需之啟動時讀取熔線管之一狀態機。
根據一些實施例，可在電位未調節電源Vdd輸入/輸出(I/O)放置熔線管，使得在啟用前可得知一Vdd核心調節器之校正。
然而，無具有一固定參考之單獨傳統感測放大器則不可能驗證在交叉耦合結構中之單獨電阻式記憶體器件。為添加此放大器可需要較大花費及大晶粒面積，但可藉由在記憶體胞熔線管(例如兩個交叉耦合電阻式記憶體器件)之間共用感測放大器來最小化花費及佔用面積，例如根據一些實施例藉由針對待讀取之所有記憶體胞僅提供一個感測放大器。
現參考圖式，示意性繪示指定實例實施例之細節。將藉由相同數字代表圖式中之相同元件，且將藉由具有一不同小寫字母後綴之相同數字代表類似元件。
參考圖1，其根據本發明之一指定實例實施例描繪包括耦合在一簡併電流鏡電路中之兩個電阻式記憶體器件之一單獨位元電阻式隨機存取記憶體之一示意圖。在下文中將描述一交叉耦合讀取電路。在根據多種實施例分析跳脫電阻中，熔線管讀取電路之基礎原理基於一簡 併電流鏡電路(以簡化形式展示於在圖1中)。一經二極體式連接之NMOS電晶體102流入一參考電流，Iref。針對各記憶體讀取位元，有各自藉由所連接之電阻式記憶體器件(ReRAM或CBRAM)108及114簡併其等之源極之兩個NMOS電晶體104及110。NMOS電晶體102、104及110經組態為一簡併電流鏡。可藉由控制參考電流Iref來控制電阻式記憶體器件108及114之暴露電壓。再者，亦可控制藉由暴露時間之信號發生。NMOS電晶體104及110之汲極可各自具有寄生電容106及112。
參考圖2，根據本發明之教示描繪與一跳脫值相比50毫伏及100毫伏之讀取電路偏移值(偏移誤差)之跳脫點分佈之一圖表。圖2之圖表展示依據不同失配等效偏移之跳脫電阻之跳脫點周圍的分佈。為正確感測兩個電阻式記憶體器件之電阻狀態，針對感測比較器必須發生足夠信號，以便克服在比較器輸入中之固有等效偏移及失配。所以，採取50毫伏(mv)或100毫伏之一典型值，圖2展示禁止區域如何隨Rtrip增加。禁止區域為在兩個電阻式記憶體器件之電阻中之差異不足夠大以便感測電路(因為歸因於電晶體失配之在感測amp電晶體中之50毫伏或100毫伏偏移誤差)總是給出一正確結果。
為藉由忽略主體偏壓且如上文般簡併而評估由兩個電阻式記憶體器件給出之電流，可遵循如下步驟：首先在MNR(NMOS電晶體102)、MN1(NMOS電晶體104)及R1(讀取胞108)之間使用第二克希荷夫定律導致：V GSR =V GS1+R 1．I OUT (1)
若忽略主體偏壓，我們得到：
從(2)，我們求解得到：
現評估兩者電流，我們得到：
我們感興趣地發現跳脫點周圍之電流差異。針對此假設我們就有如下情況：R 1=R trip +△R (6)
R 2=R trip -△R (7)
現在，我們將圍繞跳脫點評估。表達式可書寫為如下形式： 或
若△R→0則上文方程式(9)可表達為如下形式：
以相同方式，我們可寫出：
使用(4)及(5)且再一次假設△R→0，則我們將得到：
在熔線管讀取之第一相中，我們跨兩個寄生電容106及112產生此電流差異，且我們想要介於經評估之電壓之間之差異比在一給定信號發生時間(藉由「τ」代表)中之偏移電壓更大。若我們將此寫出，則得到：
且，若我們使用(12)，則我們得到：
從此最後方程式，我們可得到如下跳脫點分佈為偏移電壓之一函數：
另一重要方面為判定最佳跳脫範圍，從該範圍中可正確讀取熔線管位元。因為電路亦經受一共模電壓變動，所以最佳範圍可被界定為實質上在2．V offset 與V DD -2．V offset 之間產生一共模信號發生之一者。
若我們既有V cm 代表共模電壓，且將其可藉由如下公式界定考慮在內：
則我們可將上文條件重寫為：
若我們考慮(4)及(5)中之△R→0，則我們得到：
我們將作出如下表示法以減少表達式：
從(19)，我們可寫出：
使用(19)及(20)，(18)變為：
使用此等表達式，我們可寫出：
參考圖3及圖4，其中根據本發明之教示描繪50毫伏及100毫伏偏移值各自之跳脫點分佈之圖表。在圖3及圖4所展示之圖表中繪有R trip 值，其中垂直線指示針對所考慮之各偏移值(例如50毫伏及100毫伏)之V DD =1.8V及V DD =3.6V藉由(27)所給出之限制。儘管更低值亦取決於電源電壓，但最大值僅取決於偏移值。
綜上所述，熔線管跳脫點始終介於最大程式化解出值與最小擦除解出值之間，所以，若我們燒固胞，則如圖3及圖4所展示跳脫點上升且圍繞此跳脫點之分佈增加。根據本發明之教示，熔線管類電路使跳脫點適應於在經擦除且經程式化胞值之間之某者。
參考圖5及圖5A，其中根據本發明之一指定實施例描繪單獨位元電阻式隨機存取記憶體之一讀取及擦除/寫入電路之一示意圖。在圖5中展示針對一讀取電路及擦除/寫入電路之一個該電路的實施方案。圖1展示感測期間之讀取電路及展示如何加偏壓於該電路之一示意代表圖。在圖1與圖5中之器件之間存在一些相似處，例如電晶體104實際上為圖5中之電晶體514而電晶體110實際上代表來自圖5之電晶體522。寄生電容106及112代表描繪於圖5中之網pos_in及neg_in之寄生電容。讀取胞108及114代表：串聯連接之電晶體532、電阻式記憶體胞536及電晶體540；及電晶體534、電阻式記憶體胞538及電晶體542各自之等效電阻。電晶體506、508、516及520形成可藉由電晶體502及518(當信號sampstate_n在一低邏輯時其等可作為開關)啟用之一鎖存器電路。
寫入電路分別通過開關546及548與選擇電晶體540及542連接至記憶體胞536及538之電源終端，但兩個Vss電位將藉由另兩個開關547及549來斷開。另外，在寫入期間擦除電路將器件532及534之汲極接地，同時選擇陽極電壓將連結於VDD且vbiasn將為低，所以器件514及522被關閉。通常可藉由施加跨胞之一正電壓(+1伏特至+3伏特)以擦除及跨胞之一負電壓(-3伏特至-1伏特)以寫入來擦除或寫入該等電阻式記憶體器件。應注意將僅寫入至兩個記憶體元件之一者，另一者將留在擦除狀態。可預期在本發明之範疇內，具有積體電路邏輯及記憶體設計技術且受益於本發明之一般技術者能夠容易地設計出仍由本發明之意圖及精神覆蓋之其他電路配置。
參考圖6，其中描繪圖5及圖5A中所展示之讀取及擦除/寫入電路之一示意時序圖。圖6代表在讀取操作中牽涉之邏輯信號之圖表。讀取操作始於sampstate_n降低且通過電晶體502及518放電電晶體506、508、516及520之源極。當sampstate_n仍為低時，pch_n亦將降低且現在預充電循環即將在sampstate_n升高時開始。在預充電階段，neg_in及pos_in將通過電晶體504及510被充電至VDD，使得寄生電容器106及112(見圖1)可被放電。當pch_n升高時信號發生階段開始，且現在兩個經充電電容器正通過電晶體514及522放電(其等藉由電晶體102通過vbiasn電位加偏壓)，但因為在電晶體514及522之源極中存在不同電阻，放電過程以不同速率發生，所以neg_in及pos_in隨時間以不同坡度降低。可藉由改變介於pch_n之上升邊緣與sampstate_n之第二下降邊緣之間之時間(取決於跳脫電阻之電阻性)來設定信號發生階段(tau)。在sampstate_n之第二上升邊緣之後電晶體506、508、516及520產生一鎖存器且將介於neg_in與pos_in之間較低速率發生之信號驅動至VDD而將較高速率發生之信號驅動至Vss。現在可將所感測之狀態儲存在輸出鎖存器(在圖5A中展示其示意圖)中。當讀取_位元轉至一邏輯低時可發生此情況。
總結，熔線管跳脫點始終介於最大程式化解出值與最小擦除解出值之間，所以，若我們烘烤胞，則類似於圖3及圖4所展示跳脫點上升且在此跳脫點周圍之分佈增加。熔線管類電路使跳脫點適應於在電阻式記憶體器件之經擦除且經程式化電阻值之間之某者。綜上所述，上文中已描述可用於熔線管值(例如一微控制器之組態值)之低頻率讀取之一電路。若在連續暴露之胞之正確方向上發生擾動，則其亦可被用於連續讀取熔線管值。
儘管已在圖式中展示且在本文中詳細描述其實例實施例，但本發明可具有多種修改及替代形式。然而，應瞭解本文中之實例實施例 之描述不欲將本發明限制在本文所揭示之特定形式中，而是本發明意欲涵蓋藉由隨附專利申請範圍所界定之所有修改方案及等效物。
502‧‧‧電晶體
504‧‧‧電晶體
506‧‧‧電晶體
508‧‧‧電晶體
510‧‧‧電晶體
516‧‧‧電晶體
518‧‧‧電晶體
520‧‧‧電晶體
522‧‧‧電晶體/器件
524‧‧‧擦除電路
530‧‧‧擦除電路
532‧‧‧電晶體/器件
534‧‧‧電晶體/器件
536‧‧‧電阻式記憶體胞/記憶體胞
538‧‧‧電阻式記憶體胞/記憶體胞
540‧‧‧電晶體/選擇電晶體
542‧‧‧電晶體/選擇電晶體
544‧‧‧寫入電路
546‧‧‧開關
547‧‧‧開關
548‧‧‧開關
549‧‧‧開關
550‧‧‧寫入電路

Claims (19)

  1. 一種電阻式隨機存取記憶體，其包括經組態為一記憶體胞之第一電阻式記憶體器件及第二電阻式記憶體器件及與該等第一及第二電阻式記憶體器件耦合以讀取其等之導電狀態值(conductive state values)之一交叉耦合讀取電路(cross coupled read circuit)，其中當該等第一及第二電阻式記憶體器件針對不同導電狀態值而程式化時儲存一單一位元值，其中第一及第二電晶體之源極係與該等第一及第二電阻式記憶體器件之各者耦合，其中該等源極係藉由該等經連接之第一及第二電阻式記憶體器件而簡併(degenerated)，且其中第一及第二寄生電容器係耦合於該第一及第二電晶體之該等汲極與一參考電位(reference potential)之間；及一經二極體式連接之電晶體(diode connected transistor)，其經耦合至該第一及第二電晶體且經調適用於流入(sinking)一參考電流；其中該電阻式隨機存取記憶體經組態以對該第一及第二寄生電容器進行預充電，且接著透過該第一及第二電晶體對該第一及第二寄生電容器進行放電，其中由於不同的導電狀態，該等寄生電容器以藉由該交叉耦合讀取電路所偵測之不同斜率(different slopes)被放電。
  2. 如請求項1之電阻式隨機存取記憶體，其中該交叉耦合讀取電路包括一鎖存器(latch)，該鎖存器係由該等寄生電容器上之電荷所控制。
  3. 如請求項2之電阻式隨機存取記憶體，其中在該等寄生電容器之預充電期間，該鎖存器係自該第一及第二電晶體之該等汲極斷 開(disconnected)。
  4. 如請求項1之電阻式隨機存取記憶體，其包括一預充電開關電路，該預充電開關電路經組態以將一第三電晶體及一第四電晶體之源極與一電源電壓耦合。
  5. 如請求項2之電阻式隨機存取記憶體，其中該鎖存器包括：一第三電晶體及一第四電晶體，其源極係分別與該第一電晶體之源極及該第二電晶體之汲極耦合，其中該第三電晶體之一閘極係與該第四電晶體之源極耦合，且該第四電晶體之一閘極係與該第三電晶體之源極耦合；一第一開關，其經組態以將該第三及第四電晶體之汲極與一電源電壓耦合；一第五電晶體及一第六電晶體，其源極透過一第二開關而與該參考電位耦合，且其中該第五電晶體之一閘極係與該第二電晶體及第六電晶體之汲極耦合，且該第六電晶體之一閘極係與該第一電晶體及第四電晶體之汲極耦合。
  6. 如請求項1至5中任一項之電阻式隨機存取記憶體，其中當該等第一及第二電阻式記憶體器件之一者經程式化以具有一第一導電狀態值而另一者經程式化以具有一第二導電狀態值時，該單一位元值儲存在該電阻式隨機存取記憶體中。
  7. 如請求項6之電阻式隨機存取記憶體，其中該第一導電狀態值具有比該第二導電狀態值更低之一電阻。
  8. 如請求項6之電阻式隨機存取記憶體，其中該第一導電狀態值具有比該第二導電狀態值更高之一電阻。
  9. 如請求項6之電阻式隨機存取記憶體，其中當該第一電阻式記憶體器件在該第一導電狀態值且該第二電阻式記憶體器件在該第二導電狀態值時，該單一位元值為一邏輯一。
  10. 如請求項9之電阻式隨機存取記憶體，其中當該第一電阻式記憶體器件在該第二導電狀態值且該第二電阻式記憶體器件在該第一導電狀態值時，該單一位元值為一邏輯零。
  11. 如請求項10之電阻式隨機存取記憶體，其中當該第一電阻式記憶體器件在該第一導電狀態值且該第二電阻式記憶體器件在該第二導電狀態值時，該單一位元值為一邏輯零。
  12. 如請求項11之電阻式隨機存取記憶體，其中當該第一電阻式記憶體器件在該第二導電狀態值且該第二電阻式記憶體器件在該第一導電狀態值時，該單一位元值為一邏輯一。
  13. 如請求項1之電阻式隨機存取記憶體，其中該電阻式隨機存取記憶體為一導電橋式隨機存取記憶體。
  14. 如請求項1之電阻式隨機存取記憶體，其中一信號發生階段係藉由改變該等寄生電容器的預充電結束(the end of precharging the parasitic capacitors)與該鎖存器的啟用(activation of the latch)之間的時間而設定。
  15. 如請求項1之電阻式隨機存取記憶體，其中在一微控制器中提供複數個第一及第二電阻式記憶體器件以儲存組態資訊。
  16. 如請求項15之電阻式隨機存取記憶體，其中從一未調節電壓電源向該複數個第一及第二電阻式記憶體器件供電。
  17. 一種用於讀取在如請求項1-16中任一項之電阻式隨機存取記憶體中之一位元之方法，該方法包括以下步驟：當該交叉耦合讀取電路停用(inactive)時，對該等寄生電容器進行預充電；對該等寄生電容器進行放電持續達一預定時間；及啟用該交叉耦合讀取電路，以讀取該等第一及第二電阻式記憶體器件之該等導電狀態值；及 自該等第一及第二電阻式記憶體器件之該等讀取導電狀態值判定一單一位元值。
  18. 如請求項17之方法，其中用於放電之時間係取決於一跳脫電阻(trip resistance)而設定，該跳脫電阻係取決於該第一及第二電阻式記憶體器件之導電狀態值。
  19. 如請求項18之方法，其中該交叉耦合讀取電路包括一鎖存器，該鎖存器係由該等寄生電容器上之電荷所控制，且其中在該預充電啟用該鎖存器持續達一第一時間期間時該等寄生電容器與一電源電壓耦合持續達一第二時間期間，其中該第一時間期間短於該第二時間期間，且接著在該用於放電之時間之後啟用該鎖存器持續達一第三時間期間。
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