KR20150126822A - 저항성 랜덤 액세스 메모리（ｒｅｒａｍ） 및 전도성 브리징 랜덤 액세스 메모리（ｃｂｒａｍ） 교차 결합 퓨즈 및 판독 방법 그리고 시스템 - Google Patents

저항성 랜덤 액세스 메모리（ｒｅｒａｍ） 및 전도성 브리징 랜덤 액세스 메모리（ｃｂｒａｍ） 교차 결합 퓨즈 및 판독 방법 그리고 시스템 Download PDF

Info

Publication number
KR20150126822A
KR20150126822A KR1020157020896A KR20157020896A KR20150126822A KR 20150126822 A KR20150126822 A KR 20150126822A KR 1020157020896 A KR1020157020896 A KR 1020157020896A KR 20157020896 A KR20157020896 A KR 20157020896A KR 20150126822 A KR20150126822 A KR 20150126822A
Authority
KR
South Korea
Prior art keywords
resistive memory
memory devices
conduction state
resistive
value
Prior art date
Application number
KR1020157020896A
Other languages
English (en)
Inventor
트라이안 본타스
클라우디우-두미트루 네치포어
이울리안 두미트루
켄트 헤위트
Original Assignee
마이크로칩 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크로칩 테크놀로지 인코포레이티드 filed Critical 마이크로칩 테크놀로지 인코포레이티드
Publication of KR20150126822A publication Critical patent/KR20150126822A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

데이터 상태 판독을 용이하게 하기 위해 전도성 및 비전도성 저항 메모리 셀을 둘 다 교차 결합 구성으로 배열함으로써, 메모리 셀들은 그들의 저항 값들에서 매우 작은 차이들을 가질 수 있어 여전히 정확하게 판독될 수 있다. 이로 인해, 메모리 셀들의 저항들은 둘 다 시간이 지남에 따라 변화할 수 있고, 그리고 프로그램되었던 원하는 데이터 상태를 판독하기 위해 여전히 그들의 저항들 사이에 충분한 차이를 가질 수 있다. 한 쌍의 ReRAM 또는 CBRAM 저항성 메모리 디바이스들이 1비트 메모리 셀로서 구성되고, 단일 데이터 비트를 저장하는데 사용되며, 여기서 상기 저항성 메모리 디바이스들 중 하나는 소거(ERASE) 조건에 있고, 상기 한 쌍의 다른 저항성 메모리 디바이스들은 기록(WRITE) 조건에 있다. 저항성 메모리 디바이스 쌍들의 저항 상태들을 판독하는 것은 트립-포인트가 그들의 전도 상태들 사이에 있기 때문에 기준 전압 또는 전류를 사용할 필요없이 달성된다.

Description

저항성 랜덤 액세스 메모리（ＲＥＲＡＭ） 및 전도성 브리징 랜덤 액세스 메모리（ＣＢＲＡＭ） 교차 결합 퓨즈 및 판독 방법 그리고 시스템{RESISTIVE RANDOM ACCESS MEMORY (RERAM) AND CONDUCTIVE BRIDGING RANDOM ACCESS MEMORY (CBRAM) CROSS COUPLED FUSE AND READ METHOD AND SYSTEM}
관련 특허 출원
본 출원은, 2013년 3월 8일 출원된 공동 소유의 미국 가출원 번호 61/775,337 호의 우선이익을 주장하며, 상기 미국 가출원은 모든 목적들을 위해 본 출원에 참조로 통합된다.
기술 분야
본 개시는 저항성 랜덤 액세스 메모리(ReRAM) 및 전도성 브리징 랜덤 액세스 메모리(CBRAM)에 관한 것으로, 특히, ReRAM 및 CBRAM 교차 결합된 퓨즈 판독 방법 및 시스템에 관한 것이다.
저항성 랜덤 액세스 메모리는 통상적으로 절연성의 유전체가 강제로 전도성을 가질 수 있다는 아이디어에 기초한다. 이것은 예를 들어, 유전체 재료 양단에 충분히 높은 전압을 인가한 후에 형성되는 적어도 하나의 필라멘트 또는 전도 경로를 통해 달성될 수 있다. 결함, 금속 이동 등과 같은 다른 메커니즘들로 인해, 이 전도 경로(들)가 형성될 수 있다. 전도 경로(들)가 형성되면, 전도 경로(들)는 적절히 인가되는 전압에 의해, 리셋되어(예를 들면, 중단됨(broken)) 높은 저항을 초래할 수 있거나 또는 세팅되어, 예를 들면, 재형성되어(reformed), 낮은 저항을 초래할 수 있다. 그 다음에 적합한 전자 평가 회로가 이 유전체 재료의 전기적으로 수정된 컨덕턴스를 포함하는 메모리 셀을 판독하는데 사용될 수 있다. 메모리 셀들과 같은 ReRAM 및 CBRAM은 외부 전기장이 인가될 때 그들의 전도 상태를 변화시킨다. 단극 판독 동작이 메모리 셀의 상태를 판독하는데 사용되면, 메모리 셀의 "기억된" 저항 값은 교란될 것이다.
따라서, 저항성 메모리 소자의 저항값이 이전 판독 동작들로부터 변경되었을 때조차도 또는 셀 저항값이 불량한 메모리 셀 데이터 유지로 인해 변한다하더라도, 저항 메모리 셀을 확실하게 판독하는 것이 필요하다.
실시예에 따르면, 저항성 랜덤 액세스 메모리는: 메모리 셀로서 구성된 제 1 및 제 2 저항성 메모리 디바이스들, 및 상기 제 1 및 제 2 저항성 메모리 디바이스들의 전도 상태 값들을 판독하기 위해 상기 제 1 및 제 2 저항성 메모리 디바이스들과 결합된 교차 결합 판독 회로를 포함할 수 있으며, 상기 제 1 및 제 2 저항성 메모리 디바이스들이 서로 다른 전도 상태 값들에 대해 프로그램될 때에는 1비트 값이 저장될 수 있다.
추가 실시예에 따르면, 상기 제 1 및 제 2 저항성 메모리 디바이스들 중 하나가 제 1 전도 상태 값을 갖도록 프로그램되고 다른 하나가 제 2 전도 상태 값을 갖도록 프로그램될 때에는, 상기 1비트 값이 상기 저항성 랜덤 액세스 메모리에 저장될 수 있다. 추가 실시예에 따르면, 상기 제 1 전도 상태 값은 상기 제 2 전도 상태 값보다 낮은 저항을 가질 수 있다. 추가 실시예에 따르면, 상기 제 1 전도 상태 값은 상기 제 2 전도 상태 값보다 높은 저항을 가질 수 있다. 추가 실시예에 따르면, 상기 제 1 저항성 메모리 디바이스가 상기 제 1 전도 상태 값에 있고 상기 제 2 저항성 메모리 디바이스가 상기 제 2 전도 상태 값에 있을 때에는, 상기 1비트 값이 로직 1일 수 있다. 추가 실시예에 따르면, 상기 제 1 저항성 메모리 디바이스가 상기 제 2 전도 상태 값에 있고 상기 제 2 저항성 메모리 디바이스가 상기 제 1 전도 상태 값에 있을 때에는, 상기 1비트 값이 로직 0일 수 있다. 추가 실시예에 따르면, 상기 제 1 저항성 메모리 디바이스가 상기 제 1 전도 상태 값에 있고 상기 제 2 저항성 메모리 디바이스가 상기 제 2 전도 상태 값에 있을 때에는, 상기 1비트 값이 로직 0일 수 있다. 추가 실시예에 따르면, 상기 제 1 저항성 메모리 디바이스가 상기 제 2 전도 상태 값에 있고 상기 제 2 저항성 메모리 디바이스가 상기 제 1 전도 상태 값에 있을 때에는, 상기 1비트 값이 로직 1일 수 있다. 추가 실시예에 따르면, 상기 저항성 랜덤 액세스 메모리는 전도성 브리징(bridging) 랜덤 액세스 메모리일 수 있다.
추가 실시예에 따르면, 회로가 상기 교차 결합 판독 회로의 트립(trip) 값을 자동으로 적응적으로 조정하도록 구성될 수 있다. 추가 실시예에 따르면, 판독 동작 동안에 상기 제 1 저항성 메모리 디바이스에 인가되는 노출 전압이 제어될 수 있다. 추가 실시예에 따르면, 상기 판독 동작 노출 전압은 전류원으로 제어될 수 있다. 추가 실시예에 따르면, 상기 전류원의 값은 메모리 판독 속도 및 저항성 메모리 디바이스 교란 강도를 최적화하도록 제어될 수 있다. 추가 실시예에 따르면, 상기 1비트 값은 상기 제 1 및 제 2 저항성 메모리 디바이스들로부터 판독되고 1비트 래치에 저장될 수 있다. 추가 실시예에 따르면, 구성 정보를 저장하기 위해 복수의 제 1 및 제 2 저항성 메모리 디바이스들이 마이크로컨트롤러에 제공될 수 있다. 추가 실시예에 따르면, 상기 복수의 제 1 및 제 2 저항성 메모리 디바이스들은 비조정된(unregulated) 공급 전압부로부터 전력 공급될 수 있다. 추가 실시예에 따르면, 상기 복수의 제 1 및 제 2 저항성 메모리 디바이스들의 상기 판독된 전도 상태 값들은 적어도 하나의 감지 증폭기로 확인될 수 있다.
또 하나의 실시예에 따르면, 저항성 랜덤 액세스 메모리는: 제 1 및 제 2 저항성 메모리 디바이스들; 상기 제 1 및 제 2 저항성 메모리 디바이스들의 각각에 연결된 소스들을 갖는 제 1 및 제 2 트랜지스터들; 및 제 1 및 제 2 트랜지스터들에 결합하고 기준 전류 값을 싱크(sink)하도록 구성된 다이오드 연결 트랜지스터를 포함할 수 있으며, 상기 소스들은 상기 연결된 제 1 및 제 2 저항성 메모리 디바이스들에 의해 축퇴될(degenerated) 수 있고, 상기 다이오드 연결 트랜지스터와 상기 제 1 및 제 2 트랜지스터들은 축퇴된 전류 미러를 형성한다.
추가 실시예에 따르면, 상기 제 1 및 제 2 저항성 메모리 디바이스들의 노출 전압이 상기 기준 전류에 의해 제어될 수 있다. 추가 실시예에 따르면, 상기 제 1 및 제 2 트랜지스터들의 드레인들은 제 1 및 제 2 기생 커패시턴스들을 포함할 수 있다.
다른 또 하나의 실시예에 따르면, 저항성 랜덤 액세스 메모리의 비트를 판독하는 방법은: 메모리 셀로서 구성되는 제 1 및 제 2 저항성 메모리 디바이스들, 및 상기 제 1 및 제 2 저항성 메모리 디바이스들의 전도 상태 값들을 판독하기 위해 상기 제 1 및 제 2 저항성 메모리 디바이스들과 결합된 교차 결합 판독 회로를 제공하는 단계; 상기 제 1 및 제 2 저항성 메모리 디바이스들의 상기 전도 상태 값들을 판독하는 단계; 및 상기 제 1 및 제 2 저항성 메모리 디바이스들의 상기 판독된 전도 상태 값들로부터 1비트 값을 결정하는 단계를 포함할 수 있다.
상기 방법의 추가 실시예에 따르면, 상기 방법은 복수의 1비트 값들을 저장하기 위한 복수의 메모리 셀들을 제공하는 단계를 포함할 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 교차 결합 판독 회로는 상기 복수의 1비트 값들을 결정할 때 상기 복수의 메모리 셀들의 상기 제 1 및 제 2 저항성 메모리 디바이스들 각각의 상기 전도 상태 값들을 판독한다.
본 개시는 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 완전하게 이해될 수 있다.
도 1은 본 개시의 특정 예시의 실시예에 따른, 축퇴된(degenerated) 전류 미러 회로 내에 결합된 두 개의 저항성 메모리 디바이스들을 포함하는 단일 비트 저항성 랜덤 액세스 메모리의 개략도이다.
도 2는 본 개시의 교시들에 따른, 트립(trip) 값과 비교되는 50 및 100 밀리볼트들의 판독 회로 오프셋 값들(오프셋 에러)에 대한 트립 포인트 스프레드(trip point spread)들의 그래프를 도시한 도면이다.
도 3 및 도 4는 본 개시의 교시들에 따른, 50 및 100 밀리볼트들의 오프셋 값들에 대한 트립 포인트 스프레드들의 그래프들을 각각 도시한 도면이다.
도 5 및 도 5a는 본 개시의 특정 실시예에 따른, 단일 비트의 저항성 랜덤 액세스 메모리에 대한 판독 및 소거/기록 회로의 개략도를 도시한 도면이다.
도 6은 도 5 및 도 5a에 도시된 판독 및 소거/기록 회로의 개략적인 타이밍도를 도시한 도면이다.
본 개시는 다양한 변형들 및 대안의 형태들을 허용하지만, 그의 특정 예시의 실시예들이 도면들에 도시되었고 본 명세서에서 상세히 설명된다. 하지만, 그 특정 예시의 실시예들에 대한 설명은 본 개시를 여기에서 개시된 특정 형태들로 한정하고자 하는 것이 아니고, 오히려, 본 개시는 부속 특허청구범위에 정의되는 모든 변형들 및 균등물들을 포괄하는 것을 목적으로 한다.
데이터 상태 판독을 용이하게 하기 위해 전도성 및 비전도성 저항 메모리 셀을 교차 결합 구성으로 배열함으로써, 그들의 저항 값들에서 매우 작은 차이들을 가질 수 있어 더 정확하게 메모리 셀들은 판독될 수 있다. 이로 인해, 메모리 셀들의 저항들은 둘 다 시간에 따라서 변화할 수 있고, 그리고 프로그램되었던 원하는 데이터 상태를 판독하기에 충분한 셀들의 저항들 사이의 차이를 여전히 가질 수 있다.
다양한 실시예들에 따르면, 구성(arrangement)은 선택된 저항성 메모리 디바이스들을, 이들의 전도 상태들을 실질적으로 변화시키지 않는 전기장에 노출시킬 판독(READ) 동작을 제공할 수 있고, 또한 메모리 디바이스의 로직 1(one)(ON)과 로직 0(zero)(OFF) 상태들 사이에 항상 있는 적응적으로(adaptively) 내장된 트립 포인트(trip point)가 제공될 수 있다. 1비트 메모리 셀은 두 개의 저항성 메모리 디바이스들을 포함한다.
이 READ 구성 및 동작의 가능성이 있는 사용은, 예를 들어 다양한 실시예들에 따른 구성 퓨즈들을 사용하는 특정 마이크로컨트롤러 제품들에서, 저주파 판독 동작들 및 낮은 교란 목적들을 위해서이다. 다양한 실시예들은 또한 퓨즈 회로들(교정 및 구성 퓨즈들)에 사용될 수 있다.
외부 전기장이 저항성 메모리 디바이스 양단에 인가될 때에는 메모리 셀들과 같은 ReRAM(저항성 랜덤 액세스 메모리) 및 CBRAM(전도성 브리징 랜덤 액세스 메모리)이 저항성 메모리 디바이스들의 전도 상태들을 변화시킨다. 단극 판독 장치가 채택되면, 판독 동작은 저항성 메모리 디바이스들의 기억된 전도 상태 값들을 교란시킬 것이다. 저항성 메모리 디바이스의 전도 상태가 정반대의 상태로 변화한다는 점에서 교란 메커니즘을 생성하지 않기 위해 그리고 저항 컨덕턴스(conductance) 상태들의 더 좋은 분해능 적용 범위를 갖기 위해, 1비트를 나타내는 두 개의 저항성 메모리 디바이스들을 이용하여 본 개시의 다양한 실시예들에 따른 교차 결합 회로가 구현될 수 있다. 따라서, 가장 노출된 저항성 메모리 디바이스가 그의 전도 상태 값을 반대가 아닌 방향으로 변화시키는 저항성 메모리 디바이스이도록 판독 동작이 발생할 것이다.
이 판독(READ) 장치의 또 하나의 특징은, 트립 포인트가 두 개의 전도 상태 값들 사이에 있고, 따라서 컨덕턴스 상태 값(conductance state value)들이 두 개의 교차-결합된 저항성 메모리 디바이스들에 대해 동일 방향으로 변화하더라도, 올바른 판독 동작이 저항성 메모리 디바이스 전도 상태들을 고정 기준과 비교하는 다른 구현들보다 더 높을 때 컨덕턴스 범위가 커버될(covered) 수 있다는 점이다.
단극 판독 동안에 생성되는 교란은 전류원에 의해 제어될 수 있고, 판독 속도와 교란 강도 사이에 전류 값 절충이 최적화될 수 있다.
이러한 종류의 판독 장치로 인해, 이 회로 구현 데이터 보존 때문에 퓨즈(FUSE) 구현이 최적화될 수 있다는 점에서 퓨즈 구현이 다른 것들보다 더욱 안전할 수 있는데, 그 이유는 저항성 메모리 디바이스들 둘 다의 컨덕턴스 상태들이 변화하더라도, 로우(low) 컨덕턴스 상태의 ReRAM 또는 CBRAM 저항성 메모리 디바이스가 더 낮은 전도성을 갖고 비전도성 ReRAM 또는 CBRAM 저항성 메모리 디바이스가 훨씬 더 낮은 전도성을 가지며, 트립 포인트가 저항성 메모리 디바이스들의 두 개의 저항 값들 사이에 있으므로 판독 동작이 계속 정확하게 수행될 것이기 때문이다. 본 개시의 교시들에 따라, 저항성 메모리 디바이스들 둘 다의 저항이 반대 방향으로 변화하면(예컨대, 윈도우 붕괴(window collapsing)), 이 판독 장치는 메모리 셀 값 저장 수명을 최대로 할 것인데, 그 이유는 아주 작은 윈도우가 있는 한, 판독 회로의 트랜지스터 불일치(mismatch)가 메모리 셀을 포함하는 저항성 메모리 디바이스들의 온 및 오프 (저항) 상태들 사이의 윈도우 값보다 더 크게 될 때까지 판독 장치가 계속 정확하게 판독할 수 있기 때문이다.
다양한 실시예들에 따르면, ReRAM(전기적으로 변경된 저항 RAM) 또는 CBRAM(전도성 브리징 RAM) 저항성 메모리 디바이스들과 함께 사용하기 위한 교차-결합된 판독 구조가 구현될 수 있다. 일 실시예에 따르면, 데이터의 단일 비트를 저장하기 위해서는 두 개의 저항성 메모리 디바이스들이 필요하다. 하나의 ReRAM 또는 CBRAM 저항성 메모리 디바이스가 프로그램되고(로우 저항 상태), 다른 하나는 소거된다(하이 저항 상태). 이들은 교차-결합 판독 회로에 배선된다. 이것은 일부 종래의 EEPROM 셀 프로세스들에 사용되는 퓨즈 판독 회로와 유사하지만, ReRAM 또는 CBRAM 저항성 메모리 디바이스가 지속적으로 판독될 수 없기 때문에 다르다. 동일한 판독 원리가 수행되지만, ReRAM 또는 CBRAM 저항성 메모리 디바이스의 양단 전압이 저항성 메모리 디바이스를 교란하지 않도록 제어되어야 하고 또한 계속 인가되어서는 안되며, 따라서, 퓨즈 비트는 파워 업 시에 또는 퓨즈 비트 에러가 로직에 의해 검출될 때에만 판독되는 것이 바람직할 것이다. 퓨즈가 판독된 후, 퓨즈는 디지털 래치들에 래치될 수 있다.
이것은 강인한 판독 회로를 제공하는데, 그 이유는 저항성 메모리 디바이스들과의 비교를 위해 정확한 (트리밍) 기준이 필요한 것은 아니기 때문이다. 퓨즈는 교정 데이터를 보유하기 때문에 교정 없이 판독되어야 하고, 따라서 어떠한 기준 회로도 교정 없이 동작해야 한다. 다양한 실시예들에 따르면, 정반대의 전도 (저항) 상태들로 프로그램되었던 두 개의 저항성 메모리 디바이스들이 비교되고, 따라서 강인한 판독 회로를 직접 만든다.
게다가, 다양한 실시예들에 따르면, 데이터 유지가 최대화되고, 판독 트립 포인트가 항상 두 개의 저항성 메모리 디바이스들의 상태들 사이에 있다. 어떠한 고정 전압 기준도 필요치 않기 때문에, 두 개의 저항성 메모리 디바이스들의 저항들 사이의 매우 작은 차이를 가지고 성공적인 판독 동작이 달성될 수 있다. 또한, 여기에 개시된 다양한 실시예들은 유연성을 제공하는데, 그 이유는 그 다양한 실시예들이 다양한 마이크로컨트롤러 설계들 내에 용이하게 구현될 수 있기 때문이고, 여기서 퓨즈들은 파워-업 시에 자동으로 판독되며, 그의 콘텐츠는 상태 머신이 메모리 블록을 판독할 필요없이 래치들에 저장된다. 다양한 실시예들에 따르면, 예를 들어 각 퓨즈가 자신의 전용 판독 회로를 갖는다면, 모든 퓨즈들이 동시에(at once) 판독되고 래치될 수 있다. 종래 디바이스들에서 요구되는, 파워 업 시 퓨즈들을 판독하는 상태 머신은 필요치 않다.
일부 실시예들에 따르면, 포텐셜 비조정된 공급 Vdd 입/출력(I/O)(potentially un-regulated supply Vdd input/output (I/O))에는 퓨즈들이 배치될 수 있어서, Vdd 코어 레귤레이터에 대한 교정은 인에이블되기 전에 알려질 수 있다.
하지만, 고정 기준부를 갖는 별도의 기존 감지 증폭기들이 없다면, 교차 결합된 구조의 개개의 저항성 메모리 디바이스를 확인하는 것은 불가능하다. 이것을 추가하는 것은 비용이 드는 상당한 다이 영역을 필요로 할 수 있지만, 이것은 메모리 셀 퓨즈들 사이에, 예를 들어 두 개의 교차 결합된 저항성 메모리 디바이스들 사이에 감지 증폭기를 공유함으로써, 예를 들면 일부 실시예들에 따라, 판독될 모든 메모리 셀 퓨즈들에 단지 하나의 감지 증폭기만을 제공함으로써, 최소화될 수 있다.
이제 도면들을 보면, 특정한 예시적인 실시예들의 세부사항들이 개략적으로 도시되어 있다. 도면들에서 같은 요소들은 같은 숫자들로 나타내어지며, 유사한 요소들은 같은 숫자들에 다른 소문자 첨자를 붙여서 나타내어질 것이다.
도 1을 보면, 본 개시의 특정 예시의 실시예에 따른, 축퇴된(degenerated) 전류 미러 회로 내에 결합된 두 개의 저항성 메모리 디바이스들을 포함하는 단일 비트 저항성 랜덤 액세스 메모리의 개략도가 도시되어 있다. 이하에서는, 교차 결합된 판독(READ) 회로가 설명될 것이다. 다양한 실시예들에 따른 트립 저항(trip resistance)을 분석함에 있어서, 퓨즈 판독 회로의 기본 원리는 도 1에 단순한 형태로 도시된 축퇴된 전류 미러 회로에 의존한다. 다이오드 연결 NMOS 트랜지스터(102)는 기준 전류값(Iref)을 싱크한다(sink). 각 메모리 판독 비트용의 두 개의 NMOS 트랜지스터들(104 및 110)이 존재하며, 이 NMOS 트랜지스터들(104 및 110)은 연결된 저항성 메모리 디바이스들(ReRAM 또는 CBRAM)(108 및 114)에 의해 각각 축퇴된 자신의 소스를 갖는다. NMOS 트랜지스터들(102, 104 및 110)은 축퇴된 전류 미러로서 구성된다. 저항성 메모리 디바이스들(108 및 114)의 노출 전압은 기준 전류(Iref)를 제어함으로써 제어될 수 있다. 또한, 노출 시간에 의한 신호 전개(signal development)도 제어될 수 있다. NMOS 트랜지스터들(104 및 110)의 드레인들은 기생 커패시턴스들(106 및 112)을 각각 구비할 수 있다.
도 2를 보면, 본 개시의 교시들에 따른, 트립(trip) 값과 비교되는 50 및 100 밀리볼트들의 판독 회로 오프셋 값들(오프셋 에러)에 대한 트립 포인트 스프레드(trip point spread)들의 그래프가 도시되어 있다. 도 2의 그래프는 트립 포인트 주위의 스프레드를, 서로 다른 불일치 등가 오프셋들에 대한 트립 저항의 함수로서 보여준다. 두 개의 저항성 메모리 디바이스들의 저항 상태를 정확하기 감지하기 위해서는, 비교기 입력부에서 고유 등가 오프셋 및 불일치를 극복하도록 감지 비교기를 위한 충분한 신호가 전개되어야 한다. 그래서, 도 2는 50 밀리볼트(mv) 또는 100 밀리볼트의 전형적인 값을 취하여, 금지된 영역이 어떻게 Rtrip에 따라 증가하는지를 보여준다. 금지된 영역은 트랜지스터 불일치로 인한 감지 앰프 트랜지스터들의 50 밀리볼트 또는 100 밀리볼트의 오프셋 에러 때문에, 두 개의 저항성 메모리 디바이스들의 저항 차가 감지 회로가 항상 정확한 결과를 제공하기에 충분히 크지 않은 곳이다.
바디 바이어스(body bias)를 무시하여 두 개의 저항성 메모리 디바이스들에 의해 주어진 그리고 위와 같이 축퇴된 전류값들을 구하기 위해서는, 다음의 단계들을 따라할 수 있다: 먼저, MNR(NMOS 트랜지스터(102)), MN1(NMOS 트랜지스터(104)) 및 R1(판독 셀(108)) 사이에 키르히호프(Kirchhoff)의 제 2 법칙을 이용하면, 다음과 같은 결과가 된다:
Figure pct00001
(1)
바디 바이어스가 무시되면, 다음을 얻는다:
Figure pct00002
(2)
(2)로부터
Figure pct00003
에 대해 풀면, 다음과 같다:
Figure pct00004
(3)
이제 두 개의 전류값들을 구하면, 다음을 얻는다:
Figure pct00005
(4)
Figure pct00006
(5)
발명자는 트립 포인트 주위의 전류 차를 구하는데 관심이 있다. 이를 위해 발명자는 다음의 조건을 갖는다고 가정하라:
Figure pct00007
(6)
Figure pct00008
(7)
이제 발명자는 트립 포인트 주위의
Figure pct00009
을 구할 것이다. 이 표현은 다음과 같이 다시 쓰여질 수 있다:
Figure pct00010
(8)
또는
Figure pct00011
Figure pct00012
(9)
Figure pct00013
이면, 상기 식 (9)는 다음과 같이 표현될 수 있다:
Figure pct00014
(10)
동일한 방식으로, 다음과 같이 쓸 수 있다:
Figure pct00015
(11)
(4) 및 (5)를 이용하고
Figure pct00016
임을 다시 가정하면, 다음을 얻을 것이다:
Figure pct00017
(12)
퓨즈 판독의 제 1 구간에서, 두 기생 커패시턴스들(106 및 112) 양단의 이 전류 차를 전개하고, 그리고 발명자는 구하는 전압값들 사이의 차가 소정 신호 전개 시간("τ"로 표시됨)에서의 오프셋 전압보다 크기를 원한다. 이것을 쓰면, 다음과 같다:
Figure pct00018
(13)
그리고, (12)를 사용하면, 다음을 얻는다:
Figure pct00019
(14)
이 마지막 식으로부터, 트립 포인트 스프레드를 오프셋 전압의 함수로서 다음과 같이 얻을 수 있다:
Figure pct00020
(15)
또 하나의 중요한 특징은 퓨즈 비트들이 정확하게 판독될 수 있는 최적 트립 범위를 결정하는 것이다. 회로가 또한 공통 모드 전압 변화를 경험하기 때문에, 최적 범위는 실질적으로
Figure pct00021
과
Figure pct00022
사이의 공통 모드 신호 전개를 생성하는 것으로 정의될 수 있다.
공통 모드 전압을
Figure pct00023
으로 표시하고, 공통 모드 전압이 다음과 같이 정의될 수 있음을 고려하면:
Figure pct00024
(16)
위의 조건을 다음과 같이 다시 쓸 수 있다:
Figure pct00025
(17)
(4) 및 (5)에서
Figure pct00026
임을 고려하면, 다음을 얻는다:
Figure pct00027
(18)
표현을 줄이기 위해서는 다음과 같이 표기할 것이다:
Figure pct00028
(19)
(19)로부터 다음과 같이 쓸 수 있다:
Figure pct00029
(20)
(19) 및 (20)을 이용하면, (18)은 다음과 같이 된다:
Figure pct00030
(21)
Figure pct00031
(22)
Figure pct00032
(23)
Figure pct00033
(24)
이로써, 다음과 같이 쓸 수 있다:
Figure pct00034
(25)
Figure pct00035
(26)
Figure pct00036
(27)
도 3 및 도 4를 보면, 본 개시의 교시들에 따른, 50 및 100 밀리볼트들의 오프셋 값들에 대한 트립 포인트 스프레드들의 그래프들이 각각 도시되어 있다. 도 3 및 도 4에 도시된 그래프들에서는, Rtrip 값들이 플롯되어 있으며, 여기서 수직 라인들은 고려되는 각 오프셋 값(예컨대, 50 및 100 밀리볼트들)에 대한 VDD = 1.8V 및 VDD = 3.6V에 대해 (27)에 의해 주어진 한계들을 나타낸다. 최대값은 오프셋 값에만 의존하는 반면에, 보다 낮은 값은 또한 공급 전압에 의존한다.
결론적으로, 항상 퓨즈(FUSE) 트립 포인트는 최대의 프로그램된 해석(interpreted) 값과 최소의 소거된 해석 값 사이에 있고, 그래서, 셀들을 구우면(bake), 트립 포인트가 상승하여 이 트립 포인트 주위의 스프레드는 도 3 및 도 4에 도시된 바와 같이 증가한다. 본 개시의 교시들에 따르면, 퓨즈형 회로(FUSE like circuit)는 트립 포인트를 소거된 셀 값과 프로그램된 셀 값 사이의 어떤 값에 맞춘다.
도 5 및 도 5a를 보면, 본 개시의 특정 실시예에 따른, 단일 비트의 저항성 랜덤 액세스 메모리에 대한 판독 및 소거/기록 회로의 개략도가 도시되어 있다. 일단, 판독 회로 및 소거/기록 회로들에 대한 이러한 회로 구현이 도 5에 도시되어 있다. 도 1은 감지 동안의 판독 회로를 개략적으로 나타내고, 회로가 어떻게 바이어스되는지를 보여준다. 도 1 및 도 5의 디바이스들 사이에는 일부 대응 관계들이 있는데, 예를 들어, 트랜지스터(104)는 실제로 도 5의 트랜지스터(514)이고, 트랜지스터(110)는 실제로 도 5의 트랜지스터(522)를 나타낸다. 기생 커패시턴스들(106 및 112)은 도 5에 도시된 네트(net)들(pos_in 및 neg_in)의 기생 커패시턴스들을 나타낸다. 판독 셀들(108 및 114)은 직렬 연결된 트랜지스터(532), 저항 메모리 셀(536) 및 트랜지스터(540); 그리고 트랜지스터(534), 저항 메모리 셀(538) 및 트랜지스터(542)의 등가 저항을 각각 나타낸다. 트랜지스터들(506, 508, 516 및 520)은 트랜지스터(502 및 518)에 의해 인에이블될 수 있는 래치 회로를 형성하고, 상기 트랜지스터(502 및 518)는 신호(sampstate_n)가 로직 로우에 있을 때 스위치들처럼 동작할 수 있다.
기록 회로는 스위치들(546 및 548) 및 선택 트랜지스터(540 및 542)를 통해 메모리 셀들(536 및 538)의 소스 단자들에 연결되지만, 두 개의 Vss 포텐셜들은 또 하나의 두 개의 스위치들(547 및 549)에 의해 분리될 것이다. 게다가, 기록 동안에는 소거(ERASE) 회로가 디바이스들(532 및 534)의 드레인들을 접지에 연결하지만, select_anode 전압은 VDD에 결합되고(tied) vbiasn은 로우일 것이고, 따라서 디바이스들(514 및 522)은 턴 오프된다. 이 저항성 메모리 디바이스들은 소거하기 위해 셀의 양단에 포지티브 전압(+1볼트 내지 +3볼트)을 인가함으로써 그리고 기록하기 위해 셀의 양단에 네거티브 전압(-3볼트 내지 -1볼트)을 인가함으로써 전형적으로 소거되거나 기록될 수 있다. 두 개의 메모리 소자들 중 하나만이 기록될 것이고, 다른 하나는 소거된 상태를 유지할 것임을 유의한다. 집적 회로 로직 및 메모리 설계에서 통상의 기술을 갖고 본 개시의 혜택을 갖는 자라면, 본 개시의 목적 및 사상 하에 여전히 포함될 다른 회로 구성들을 용이하게 설계할 수 있음이 예상되고 본 개시의 범위 내에 있다.
도 6을 보면, 도 5 및 도 5a에 도시된 판독 및 소거/기록 회로의 개략적인 타이밍도가 도시되어 있다. 도 6은 판독 동작에 관련된 로직 신호들의 다이어그램을 나타낸다. 판독 동작은, sampstate_n이 로우가 되고 그리고 트랜지스터들(502 및 518)을 통해 트랜지스터들(506, 508, 516 및 520)의 소스들을 방전할 때 시작된다. sampstate_n이 여전히 로우일 때, pch_n도 또한 로우가 될 것이고, 이제 프리-차지(pre-charge) 사이클은 sampstate_n이 하이가 될 때 바로 시작된다. 프리-차지 구간에서는, 기생 커패시터들(106 및 112)(도 1 참조)이 방전되도록, neg_in 및 pos_in은 트랜지스터들(504 및 510)을 통해 VDD까지 충전될 것이다. pch_n이 하이가 될 때, 신호 전개 구간이 개시되고, 이제 두 개의 충전된 커패시터들은 트랜지스터들(514 및 522)을 통해 방전되게 되고, 트랜지스터들(514 및 522)은 트랜지스터(102)에 의한 vbiasn 포텐셜을 통해 바이어스되지만, 트랜지스터들(514 및 522)의 소스들에는 서로 다른 저항들이 있기 때문에, 방전 프로세스가 서로 다른 속도들로 발생하고, 그래서 neg_in 및 pos_in은 시간 내에 서로 다른 경사들로 감소한다. 신호 전개 구간(타우(tau))은 트립 저항값이 얼마이냐에 따라, pch_n의 상승 에지와 sampstate_n의 제 2 하강 에지 사이의 시간을 변경함으로써 설정될 수 있다. sampstate_n의 제 2 상승 에지 이후에, 트랜지스터들(506, 508, 516 및 520)은 래치를 생성하고, neg_in과 pos_in 사이의 보다 낮은 속도의 전개 신호를 VDD로 구동하고 보다 빠른 속도의 전개 신호를 Vss로 구동할 것이다. 이제 감지 상태는 출력 래치에 저장될 수 있으며, 출력 래치의 개략도가 도 5a에 도시되어 있다. 이것은 read_bit가 로직 로우가 될 때 발생할 수 있다.
결론적으로, 항상 퓨즈 트립 포인트는 최대의 프로그램된 해석 값과 최소의 소거된 해석 값 사이에 있고, 그래서, 셀들이 구어지면(baked), 트립 포인트가 상승하여 이 트립 포인트 주위의 스프레드는 도 3 및 도 4에 도시된 것과 유사하게 증가한다. 퓨즈와 같은 회로는 트립 포인트를 저항성 메모리 디바이스들의 소거된 저항 값과 프로그램된 저항 값 사이의 어떤 값에 맞춘다. 요약하면, 퓨즈 값들(예를 들면, 마이크로컨트롤러의 구성 값들)의 저주파 판독들에 사용될 수 있는 회로가 위에 설명되었다. 또한, 그것은 계속적인 노출된 셀의 정확한 방향으로 교란이 발생하면 퓨즈 값들을 계속 판독하는데에도 사용될 수 있다.
본 개시는 다양한 변형들 및 대안의 형태들을 허용하지만, 그의 특정 예시의 실시예들이 도면들에 도시되었고 본 명세서에서 상세히 설명된다. 하지만, 그 특정 예시의 실시예들에 대한 설명은 본 개시를 여기에서 개시된 특정 형태들로 한정하고자 하는 것이 아니고, 오히려, 본 개시는 부속 특허청구범위에 정의되는 모든 변형들 및 균등물들을 포괄하는 것을 목적으로 한다.

Claims (23)

  1. 저항성 랜덤 액세스 메모리로서,
    메모리 셀로서 구성된 제 1 및 제 2 저항성 메모리 디바이스들, 및
    상기 제 1 및 제 2 저항성 메모리 디바이스들의 전도 상태 값들을 판독하기 위해 상기 제 1 및 제 2 저항성 메모리 디바이스들과 결합된 교차 결합 판독 회로를 포함하고,
    상기 제 1 및 제 2 저항성 메모리 디바이스들이 서로 다른 전도 상태 값들에 대해 프로그램될 때에는 1비트 값이 저장되는, 저항성 랜덤 액세스 메모리.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 저항성 메모리 디바이스들 중 하나가 제 1 전도 상태 값을 갖도록 프로그램되고 다른 하나가 제 2 전도 상태 값을 갖도록 프로그램될 때에는, 상기 1비트 값이 상기 저항성 랜덤 액세스 메모리에 저장되는, 저항성 랜덤 액세스 메모리.
  3. 제 2 항에 있어서,
    상기 제 1 전도 상태 값은 상기 제 2 전도 상태 값보다 낮은 저항을 갖는, 저항성 랜덤 액세스 메모리.
  4. 제 2 항에 있어서,
    상기 제 1 전도 상태 값은 상기 제 2 전도 상태 값보다 높은 저항을 갖는, 저항성 랜덤 액세스 메모리.
  5. 제 2 항에 있어서,
    상기 제 1 저항성 메모리 디바이스가 상기 제 1 전도 상태 값에 있고 상기 제 2 저항성 메모리 디바이스가 상기 제 2 전도 상태 값에 있을 때에는, 상기 1비트 값이 로직 1인 것을 특징으로 하는, 저항성 랜덤 액세스 메모리.
  6. 제 5 항에 있어서,
    상기 제 1 저항성 메모리 디바이스가 상기 제 2 전도 상태 값에 있고 상기 제 2 저항성 메모리 디바이스가 상기 제 1 전도 상태 값에 있을 때에는, 상기 1비트 값이 로직 0인 것을 특징으로 하는, 저항성 랜덤 액세스 메모리.
  7. 제 2 항에 있어서,
    상기 제 1 저항성 메모리 디바이스가 상기 제 1 전도 상태 값에 있고 상기 제 2 저항성 메모리 디바이스가 상기 제 2 전도 상태 값에 있을 때에는, 상기 1비트 값이 로직 0인 것을 특징으로 하는, 저항성 랜덤 액세스 메모리.
  8. 제 7 항에 있어서,
    상기 제 1 저항성 메모리 디바이스가 상기 제 2 전도 상태 값에 있고 상기 제 2 저항성 메모리 디바이스가 상기 제 1 전도 상태 값에 있을 때에는, 상기 1비트 값이 로직 1인 것을 특징으로 하는, 저항성 랜덤 액세스 메모리.
  9. 제 1 항에 있어서,
    상기 저항성 랜덤 액세스 메모리는 전도성 브리징(bridging) 랜덤 액세스 메모리인 것을 특징으로 하는, 저항성 랜덤 액세스 메모리.
  10. 제 1 항에 있어서,
    상기 교차 결합 판독 회로의 트립(trip) 값을 자동으로 적응적으로 조정하도록 구성된 회로를 더 포함하는 저항성 랜덤 액세스 메모리.
  11. 제 1 항에 있어서,
    판독 동작 동안에 상기 제 1 저항성 메모리 디바이스에 인가되는 노출 전압이 제어되는, 저항성 랜덤 액세스 메모리.
  12. 제 11 항에 있어서,
    상기 판독 동작 노출 전압은 전류원으로 제어되는, 저항성 랜덤 액세스 메모리.
  13. 제 12 항에 있어서,
    상기 전류원의 값은 메모리 판독 속도 및 저항성 메모리 디바이스 교란 강도를 최적화하도록 제어되는, 저항성 랜덤 액세스 메모리.
  14. 제 1 항에 있어서,
    상기 1비트 값은 상기 제 1 및 제 2 저항성 메모리 디바이스들로부터 판독되고 1비트 래치에 저장되는, 저항성 랜덤 액세스 메모리.
  15. 제 1 항에 있어서,
    구성 정보를 저장하기 위해 복수의 제 1 및 제 2 저항성 메모리 디바이스들이 마이크로컨트롤러에 제공되는, 저항성 랜덤 액세스 메모리.
  16. 제 15 항에 있어서,
    상기 복수의 제 1 및 제 2 저항성 메모리 디바이스들은 비조정된(unregulated) 공급 전압부로부터 전력 공급되는, 저항성 랜덤 액세스 메모리.
  17. 제 15 항에 있어서,
    상기 복수의 제 1 및 제 2 저항성 메모리 디바이스들의 상기 판독된 전도 상태 값들은 적어도 하나의 감지 증폭기로 확인되는, 저항성 랜덤 액세스 메모리.
  18. 저항성 랜덤 액세스 메모리로서,
    제 1 및 제 2 저항성 메모리 디바이스들;
    상기 제 1 및 제 2 저항성 메모리 디바이스들의 각각에 연결된 소스들을 갖는 제 1 및 제 2 트랜지스터들; 및
    제 1 및 제 2 트랜지스터들에 결합하고 기준 전류 값을 싱크(sink)하도록 구성된 다이오드 연결 트랜지스터를 포함하고,
    상기 소스들은 상기 연결된 제 1 및 제 2 저항성 메모리 디바이스들에 의해 축퇴되고(degenerated),
    상기 다이오드 연결 트랜지스터와 상기 제 1 및 제 2 트랜지스터들은 축퇴된 전류 미러를 형성하는, 저항성 랜덤 액세스 메모리.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 저항성 메모리 디바이스들의 노출 전압이 상기 기준 전류에 의해 제어되는, 저항성 랜덤 액세스 메모리.
  20. 제 18 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들의 드레인들은 제 1 및 제 2 기생 커패시턴스들을 포함하는, 저항성 랜덤 액세스 메모리.
  21. 저항성 랜덤 액세스 메모리의 비트를 판독하는 방법으로서,
    메모리 셀로서 구성되는 제 1 및 제 2 저항성 메모리 디바이스들, 및 상기 제 1 및 제 2 저항성 메모리 디바이스들의 전도 상태 값들을 판독하기 위해 상기 제 1 및 제 2 저항성 메모리 디바이스들과 결합된 교차 결합 판독 회로를 제공하는 단계;
    상기 제 1 및 제 2 저항성 메모리 디바이스들의 상기 전도 상태 값들을 판독하는 단계; 및
    상기 제 1 및 제 2 저항성 메모리 디바이스들의 상기 판독된 전도 상태 값들로부터 1비트 값을 결정하는 단계를 포함하는, 저항성 랜덤 액세스 메모리 비트 판독 방법.
  22. 제 21 항에 있어서,
    복수의 1비트 값들을 저장하기 위한 복수의 메모리 셀들을 제공하는 단계를 더 포함하는, 저항성 랜덤 액세스 메모리 비트 판독 방법.
  23. 제 22 항에 있어서,
    상기 교차 결합 판독 회로는 상기 복수의 1비트 값들을 결정할 때 상기 복수의 메모리 셀들의 상기 제 1 및 제 2 저항성 메모리 디바이스들 각각의 상기 전도 상태 값들을 판독하는, 저항성 랜덤 액세스 메모리 비트 판독 방법.
KR1020157020896A 2013-03-08 2014-03-07 저항성 랜덤 액세스 메모리（ｒｅｒａｍ） 및 전도성 브리징 랜덤 액세스 메모리（ｃｂｒａｍ） 교차 결합 퓨즈 및 판독 방법 그리고 시스템 KR20150126822A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361775337P 2013-03-08 2013-03-08
US61/775,337 2013-03-08
US14/199,708 2014-03-06
US14/199,708 US9343147B2 (en) 2013-03-08 2014-03-06 Resistive random access memory (ReRAM) and conductive bridging random access memory (CBRAM) cross coupled fuse and read method and system
PCT/US2014/021656 WO2014138554A1 (en) 2013-03-08 2014-03-07 Resistive random access memory (reram) and conductive bridging random access memory (cbram) cross coupled fuse and read method and system

Publications (1)

Publication Number Publication Date
KR20150126822A true KR20150126822A (ko) 2015-11-13

Family

ID=51487620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157020896A KR20150126822A (ko) 2013-03-08 2014-03-07 저항성 랜덤 액세스 메모리（ｒｅｒａｍ） 및 전도성 브리징 랜덤 액세스 메모리（ｃｂｒａｍ） 교차 결합 퓨즈 및 판독 방법 그리고 시스템

Country Status (6)

Country Link
US (1) US9343147B2 (ko)
EP (1) EP2965320B1 (ko)
KR (1) KR20150126822A (ko)
CN (1) CN105027218B (ko)
TW (1) TWI606445B (ko)
WO (1) WO2014138554A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018147544A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
CN111755044B (zh) * 2019-03-26 2022-04-15 中芯国际集成电路制造(上海)有限公司 磁性存储器的读出电路及磁性存储器
CN114171086A (zh) * 2019-08-02 2022-03-11 北京大学 阻变式存储器的操作电路及操作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959445A (en) 1995-09-29 1999-09-28 Intel Corporation Static, high-sensitivity, fuse-based storage cell
WO2002001720A2 (en) 2000-06-26 2002-01-03 Microchip Technology Incorporated Currentless non-volatile, programmable fuse cell
US6396733B1 (en) * 2000-07-17 2002-05-28 Micron Technology, Inc. Magneto-resistive memory having sense amplifier with offset control
US6724654B1 (en) * 2000-08-14 2004-04-20 Micron Technology, Inc. Pulsed write techniques for magneto-resistive memories
US6791859B2 (en) * 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
JP2004164766A (ja) * 2002-11-14 2004-06-10 Renesas Technology Corp 不揮発性記憶装置
TWI303068B (en) 2006-01-26 2008-11-11 Ind Tech Res Inst Sense amplifier circuit
CN101042923B (zh) * 2006-03-24 2010-05-12 财团法人工业技术研究院 读出放大器
US7495971B2 (en) * 2006-04-19 2009-02-24 Infineon Technologies Ag Circuit and a method of determining the resistive state of a resistive memory cell
US8045361B2 (en) 2008-10-09 2011-10-25 Seagate Technology Llc Non-volatile memory cell with complementary resistive memory elements
US8395923B2 (en) * 2008-12-30 2013-03-12 Intel Corporation Antifuse programmable memory array
US8269203B2 (en) 2009-07-02 2012-09-18 Actel Corporation Resistive RAM devices for programmable logic devices
US8644049B2 (en) * 2010-08-20 2014-02-04 Shine C. Chung Circuit and system of using polysilicon diode as program selector for one-time programmable devices
US8587994B2 (en) * 2010-09-08 2013-11-19 Qualcomm Incorporated System and method for shared sensing MRAM
US8750018B2 (en) * 2012-06-04 2014-06-10 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory
US9070424B2 (en) * 2012-06-29 2015-06-30 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory

Also Published As

Publication number Publication date
US9343147B2 (en) 2016-05-17
EP2965320A1 (en) 2016-01-13
EP2965320B1 (en) 2019-10-23
TWI606445B (zh) 2017-11-21
WO2014138554A1 (en) 2014-09-12
CN105027218A (zh) 2015-11-04
TW201447891A (zh) 2014-12-16
US20140254244A1 (en) 2014-09-11
CN105027218B (zh) 2019-07-26

Similar Documents

Publication Publication Date Title
US9361975B2 (en) Sensing data in resistive switching memory devices
KR101196167B1 (ko) 선충전 회로를 갖춘 ｍｒａｍ 센스 증폭기 및 센싱 방법
US8625331B1 (en) Methods of programming and erasing programmable metallization cells (PMCs)
US8498164B1 (en) Variable impedance memory device biasing circuits and methods
US10560085B2 (en) Apparatuses for reducing off state leakage currents
US8254178B2 (en) Self-timed integrating differential current
CN107025939B (zh) 双位3t高密度mtprom阵列及其操作方法
US9082509B2 (en) Method and apparatus for reading variable resistance memory elements
US9659623B1 (en) Memory having a plurality of resistive non-volatile memory cells
US9099176B1 (en) Resistive switching memory device with diode select
TW201835907A (zh) 非揮發性半導體記憶裝置
US10535413B2 (en) Low power read operation for programmable resistive memories
US9514810B1 (en) Resistive non-volatile memory cell and method for programming same
KR20150126822A (ko) 저항성 랜덤 액세스 메모리（ｒｅｒａｍ） 및 전도성 브리징 랜덤 액세스 메모리（ｃｂｒａｍ） 교차 결합 퓨즈 및 판독 방법 그리고 시스템
US7986579B2 (en) Memory device and method thereof
EP3518240A1 (en) Resistive non-volatile memory and a method for sensing a memory cell in a resistive non-volatile memory
US9767875B2 (en) Capacitive sensing and reference voltage scheme for random access memory
KR20220106818A (ko) 메모리 셀 판독 시스템 및 방법
US10134452B2 (en) Memory arrangement and method for reading a memory cell of a memory
US9336868B1 (en) Common plate switching reduction in resistive switching memory devices
US9941002B2 (en) Resistive memory and memory cell
US11404118B1 (en) Memory with sense amplifiers

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application