KR101196167B1 - 선충전 회로를 갖춘 ｍｒａｍ 센스 증폭기 및 센싱 방법 - Google Patents

선충전 회로를 갖춘 ｍｒａｍ 센스 증폭기 및 센싱 방법 Download PDF

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Abstract

센스 증폭기(11)와 MRAM 셀(77)을 센싱하는 방법이 제공된다. 센스 증폭기(11)는 피드백 경로에서 전압 분배기(115 및 116)를 사용하여 캐패시터(104 및 105)에 저장된 전하를 제어하는 연산 증폭기(40 및 42)를 갖는 선충전 회로(13')를 포함한다. 읽기 동작의 선충전 부분 동안, 캐패시터(104 및 105)에 저장된 전하는 센스 증폭기(11)를 선충전하기 위해 사용된다. 전하 공유를 사용하여 센스 증폭기(11)를 선충전하여, 센스 증폭기(11)는 안정 상태 공통 모드 전압에 더 신속하게 선충전될 수 있어서, 읽기 동작에 요구되는 시간을 감소시킬 수 있다.
MRAM, 센스 증폭기, 전압 분배기, 연산 증폭기, 선충전 회로, 전류 미러 회로, 안정 상태 공통 모드 전압

Description

선충전 회로를 갖춘 ＭＲＡＭ 센스 증폭기 및 센싱 방법{MRAM SENSE AMPLIFIER HAVING A PRECHARGE CIRCUIT AND METHOD FOR SENSING}
본 발명은 MRAMs(Magnetoresistive Random Access Memories)에 관한 것이고, 더 구체적으로는, MRAM 센스 증폭기를 위한 선충전(precharge)과 등화(equalization) 회로, 및 센싱 방법에 관한 것이다.
FLASH 메모리와 같은, 비휘발성 메모리 디바이스는 전자 시스템에서 중요한 컴포넌트이다. FLASH는 오늘날 사용되는 주된 비휘발성 메모리 디바이스이다. FLASH 메모리의 단점으로는 고 전압 요구사항, 느린 프로그램, 그리고 삭제 시간을 포함한다. 또한, FLASH 메모리는 메모리 장애 전에 104 - 106 싸이클의 열악한 쓰기 내구성(write endurance)을 갖는다. 또한, 합리적인 데이터 보유를 유지하기 위해, 게이트 산화물의 스케일링은 전자가 만날 수 있는 터널링 장벽(tunneling barrier)에 의해 제한된다. 그러므로, FLASH 메모리는 그것이 스케일링될 수 있는 치수로 제한된다.
이들 단점을 극복하기 위해, 자기 메모리 디바이스가 평가되고 있다. 한 가지 그런 디바이스는 자기저항 RAM(이하, "MRAM"으로서 지칭됨)이다. 그러나, 상업 적으로 실용적이기 위해서는, MRAM은 기존 메모리 기술에 비교할만한 메모리 밀도를 가져야 하고, 차세대를 위해 스케일링이 가능해야 하고, 저 전압에서 동작해야 하고, 저 전력 소비를 해야하고, 경쟁할 수 있는 읽기/쓰기 속도를 가져야만 한다.
데이터 저장은, 자기 필드를 인가하여, MRAM 디바이스의 자기 재료가 2개의 가능한 메모리 상태 중의 어느 하나로 자기화되도록 하여 이루어진다. 메모리에 저장된 데이터의 읽기는, 2개의 상태들 사이에서 MRAM 셀들의 터널 접합 저항에서의 차이를 센싱하여 이루어진다. 통상적으로, 메모리 셀의 저장된 상태는 기준 셀의 상태와 셀 상태를 비교하여 결정될 수 있다. 그러나, 하이(high) 상태와 로우(low) 상태 사이의 저항 차이는 매우 작을 수 있고, 최악의 경우 0.5 마이크로암페어(micro amperes) 이하의 전류 차이를 제공하여, 고 감도의 센스 증폭기가 요구될 수 있다. 또한, 센스 증폭기는 신속한 읽기 동작을 제공해야 한다. 그러므로, 작은 신호 검출 능력을 가지며 MRAM에서 신속한 읽기 동작을 제공하는 센스 증폭기에 대한 필요성이 존재한다.
당업자라면, 다음 도면들과 연관하여 고려되는 선호되는 실시예의 다음 상세한 설명으로부터, 본 발명의 전술된, 추가적, 및 더 특정한 목적과 이점이 쉽게 명백해질 것이다.
도 1은 종래 기술의 MRAM 센스 증폭기를 개략도로 나타낸다.
도 2는 본 발명의 일 실시예에 따른 MRAM 센스 증폭기를 개략도로 나타낸다.
도 3은 도 2의 센스 증폭기의 읽기 동작을 이해하기에 유용한 다양한 신호의 타이밍도이다.
일반적으로, 본 발명은 센스 증폭기와, MRAM 셀을 센싱하는 방법을 제공한다. 센스 증폭기는 연산 증폭기를 갖춘 선충전 회로를 포함한다. 연산 증폭기는 그것의 피드백 경로에 전압 분배기를 포함하여 캐패시터에 저장되는 전하량을 제어한다. 읽기 동작의 선충전 부분 동안, 캐패시터에 저장된 전하는 센스 증폭기를 선충전하기 위해 사용된다. 기준 회로는 센스 증폭기가 충전되는 선충전 전압을 정의한다. 센스 증폭기를 선충전하기 위해 공유하는 전하를 사용하여, 센스 증폭기는 안정 상태 공통 모드 전압에 더 신속히 선충전되어, 읽기 동작을 위한 시간을 감소시킬 수 있다.
도 1은 종래 기술의 MRAM 센스 증폭기(10)를 개략도로 나타낸다. MRAM 센스 증폭기(10)는 기준 회로(12), 선충전 회로(13), 및 센스 회로(14)를 포함한다. 기준 회로(12)는 연산 증폭기(20), P-채널 트랜지스터(22, 32), N-채널 트랜지스터(26, 34), 및 기준 셀(30, 36)을 포함한다. 기준 셀(30, 36)의 저항 값들은 도 1에 저항 RH1, RL1에 각각 표현된다. 선충전 회로(13)는 연산 증폭기(40, 42)를 포함한다. 센스 회로(14)는, 전송 게이트(50, 80, 81, 82, 83, 및 85), P-채널 트랜지스터(44, 60, 66, 106, 107, 및 108), 및 N-채널 공통 게이트 트랜지스터(52, 62, 및 68)를 포함한다. 어레이 부분(16)은 메모리 셀(77, 78, 및 79)을 포함한다. 메모리 셀(77, 78, 및 79)의 저항 값들은 도 1에서 저항 RB, RH2, 및 RL2으로 각각 표현된다. P-채널 트랜지스터(44, 60, 및 66)는 센스 회로(14)에게 전류 미러(mirror) 회로를 제공하기 위해 연결된다. P-채널 트랜지스터(106, 107, 및 108)는 센스 회로(14)에게 인에이블(enable) 회로를 제공하기 위해 연결된다.
선충전 회로(13)는 도체(97, 98, 및 99)를 사용하여 센스 회로(14)에 연결된다. 센스 증폭기(10)를 갖춘 메모리에서, 센스 회로(14)와 유사한 다수의 센스 회로가 존재할 수 있다. 그러나, 단지 한 개의 기준 회로(12)와 단지 한 개의 선충전 회로(13)만이 집적 회로 상에 구현되어 센스 회로 모두로 선충전 전압을 제공한다. 다른 실시예에서는, 한 개 이상의 기준 회로(12) 및/또는 선충전 회로(13)가 바람직할 수 있슴에 유의해라. 다수의 센스 회로에 선충전 회로(13)를 연결하기 위해 필요한 비교적 긴 도체로 인해, 도체의 기생 저항과 캐패시턴스가, 도체(97 및 99)에 연결된 저항(100 및 102)과 캐패시터(101 및 103)에 의해 표현되는 것처럼(이들이 기생적임을 나타내기 위해 점선으로 그려짐), 중요하게 될 수 있다. 또한, 디커플링(decoupling) 캐패시터(104 및 105)는 도체(97 및 99)에 연결된다.
기준 회로(12)에서, P-채널 트랜지스터(22)는, "VDD"로 레이블된 전원 전압 단자에 연결된 제1 전류 전극(소스/드레인)과, 노드(24)에서 함께 연결되는 제어 전극(게이트)과 제2 전류 전극(소스/드레인)을 구비한다. 도시된 실시예에서, 트랜지스터는 CMOS(complementary metal-oxide semiconductor) 기술을 사용하여 구현된다. 다른 실시예들에서, 트랜지스터들은 다른 기술을 사용하여 구현될 수 있다. P-채널 트랜지스터(32)는 VDD에 연결된 소스와, 노드(24)에서 P-채널 트랜지스 터(22)의 게이트와 드레인에 연결된 게이트와 드레인을 구비한다. N-채널 트랜지스터(26 및 34)는 노드(24)에 연결된 드레인들, 함께 연결된 게이트들, 및 노드(28)에 연결된 소스들을 구비한다. 연산 증폭기(20)는, "VREF"로 레이블된 기준 전압을 수신하기 위해 연결된 제1의, 비반전 입력과, 노드(28)에 연결된 제2의, 반전 입력과, 트랜지스터(26 및 34)의 게이트로 "VB2"로 레이블된 전압을 제공하는 출력을 구비한다. 기준 셀(30)은 노드(28)에 연결된 제1 단자와, "VSS"로 레이블된 전원 전압 단자에 연결된 제2 단자를 구비한다. 기준 셀(36)은 노드(28)에 연결된 제1 단자와, VSS에 연결된 제2 단자를 구비한다.
선충전 회로(13)에서, 연산 증폭기(40)는, 노드(24)에 연결된 제1의, 비반전 입력과, 연산 증폭기(40)의 출력에 연결된 제2의, 반전 입력을 구비한다. 증폭기(40)의 출력은 도체(97)에 "VB1"으로 레이블된 선충전 전압을 제공하기 위한 것이다. 연산 증폭기(42)는, 노드(28)에 연결된 제1의, 비반전 입력과, 연산 증폭기(42)의 출력에 연결된 제2의, 반전 입력을 구비한다. 증폭기(42)의 출력은 도체(99)에 "VB3"으로 레이블된 선충전 전압을 제공한다.
센스 회로(14)에서, P-채널 트랜지스터(106)는 VDD에 연결된 소스, 게이트, 및 노드(48)에 연결된 드레인을 구비한다. P-채널 트랜지스터(107)는 VDD에 연결된 소스, 게이트, 및 노드(46)에 연결된 드레인을 구비한다. P-채널 트랜지스터(108) 는 VDD에 연결된 소스, 게이트, 및 노드(84)에 연결된 드레인을 구비한다. 노드(46, 48, 및 84)는 각각 "CM", "CO", 및 "COR"로 각각 레이블된, 이들과 연관된 캐패시턴스를 갖는다. 트랜지스터(106, 107, 및 108)의 게이트는 "AMPEN"으로 레이블된 센스 증폭기 인에이블 신호를 수신한다.
P-채널 트랜지스터(44), N-채널 트랜지스터(52), 및 메모리 셀(77)은 메모리 셀(77)을 통해 "IB"로 레이블된 전류를 유도하기 위한 센스 회로(14)의 제1 전류 경로를 제공한다. P-채널 트랜지스터(60), N-채널 트랜지스터(62), 및 기준 셀(78)은 기준 셀(78)을 통해 "IH"로 레이블된 기준 전류를 유도하기 위한 센스 회로(14)의 제2 전류 경로를 제공한다. P-채널 트랜지스터(66), N-채널 트랜지스터(68), 및 기준 셀(79)은 기준 셀(79)을 통해 "IL"로 레이블된 기준 전류를 유도하기 위한 센스 회로(14)의 제3 전류 경로를 제공한다. 제1 전류 경로에서, P-채널 트랜지스터(44)는 VDD와 연결된 소스, 노드(46)와 연결된 게이트, 및 노드(48)와 연결된 드레인을 구비한다. "OUT"으로 레이블된 메모리 셀 출력 전압이 노드(48)에서 제공된다. N-채널 트랜지스터(52)는 노드(48)와 연결된 드레인, 도체(98)와 연결된 게이트, 및 노드(54)와 연결된 소스를 구비한다. 메모리 셀(77)은 저항으로서 도시되고, 노드(54)에 연결된 제1 단자와, VSS와 연결된 제2 단자를 구비한다. 당업자라면, 예를 들어, 열(column) 디코딩 회로와 같은, 도 1에 도시되지 않은 전류 경로의 다른 회로 소자들이 존재할 수 있슴을 인식할 것이다. 또한, 기준 회로(12) 와 선충전 회로(13)는 센싱 회로의 경로를 복제하기 위해 필요하면 다른 회로 소자를 포함할 수 있다. 다른 회로 소자들은 센스 회로(14)의 동작을 설명할 목적으로 불필요하여, 단순성을 위해 생략되었다. 제2 전류 경로에서, P-채널 트랜지스터(60)는 VDD에 연결된 소스, 노드(46)에 연결된 게이트, 및 노드(46)에 연결된 드레인을 구비한다. N-채널 트랜지스터(62)는 노드(46)에 연결된 드레인, 도체(98)에 연결된 게이트, 및 노드(64)에 연결된 소스를 구비한다. 기준 셀(78)은 노드(64)에 연결된 제1 단자와, VSS에 연결된 제2 단자를 구비한다. 제3 전류 경로에서, P-채널 트랜지스터(66)는 VDD에 연결된 소스, 노드(46)에 연결된 게이트, 및 노드(84)에 연결된 드레인을 구비한다. 노드(84)에서 "OUTREF"로 레이블된 기준 출력 전압이 제공된다. N-채널 트랜지스터(68)는 노드(84)에 연결된 드레인, 도체(98)에 연결된 게이트, 및 노드(64)에 연결된 소스를 구비한다. 기준 셀(79)은 노드(64)에 연결된 제1 단자와, VSS에 연결된 제2 단자를 구비한다. 기준 셀(78)이, 논리 하이를 저장하는 정상 메모리 셀의 저항과 같은 저항 RH2를 갖도록 프로그램되고, 기준 셀(79)이, 논리 로우를 저장하는 정상 메모리 셀의 저항과 같은 저항 RL2를 갖도록 프로그램되는 것을 제외하고는, 기준 셀(78 및 79)은 정상 MRAM 셀로서 구현되었다.
전송 게이트(80)는, 도체(97)과 연결된 제1 단자와, 노드(46)와 연결된 제2 단자와, "PRECHARGES-S"로 레이블된 선충전 제어 신호를 수신하는 제어 단자를 구 비한다. 전송 게이트(81, 82 및 83) 각각은 도체(99)와 연결된 제1 단자를 갖는다. 전송 게이트(81)의 제2 단자는 노드(54)와 연결된다. 전송 게이트(82)의 제2 단자는 노드(64)와 연결된다. 전송 게이트(83)의 제2 단자는 노드(64)와 연결된다. 전송 게이트(81, 82, 및 83) 각각의 제어 단자들은 "PRECHARGES-B"로 레이블된 선충전 제어 신호를 수신한다.
전송 게이트(50)는 노드(48)와 연결된 제1 단자와, 노드(46)와 연결된 제2 단자를 갖는다. 전송 게이트(85)는 노드(46)와 연결된 제1 단자와, 노드(84)와 연결된 제2 단자를 갖는다. 전송 게이트(50 및 85)의 제어 단자들은 "EQ"로 레이블된 등화 신호를 수신한다.
동작에서, 센스 증폭기(10)는, 하이 논리 상태 또는 로우 논리 상태로 프로그램가능한, 저항(77)으로 표현되는, 메모리 셀의 상태를 센스한다. 어드레스와 디코더(도시 생략)에 의해 센스 증폭기(10)에서, 1 비트의, 하이 기준과 로우 기준이 액세스된다. MRAM과 같은 메모리에서, 하이 기준 셀은 저항(78)으로 표현되는 명백한 하이 저항 메모리 상태 RH2에 프로그램된 셀이다. 유사하게, 로우 기준은 저항(79)에 의해 표현되는 명백한 로우 저항 메모리 상태 RL2에 프로그램된 셀이다. 상기 비트는, 저항(77)에 의해 표현된 그 메모리 상태 RB가 하이(하이 저항 상태에 의해 표현됨) 또는 로우(로우 저항 상태에 의해 표현됨)일 수 있는 어드레싱된 셀이다. 패스(pass) 트랜지스터(도시 생략)가 트랜지스터(52, 62, 및 68) 각각과 연관된 연결된 메모리 셀 사이에 존재할 수 있어서, 저항(77, 78, 및 79) 각각이 연 관된 메모리 셀의 액세스와 연관된 축적된 저항을 나타냄을 유의해라. 유사하게, 패스 트랜지스터는 저항(77, 78, 및 79)과 VSS 전압 단자 사이에 존재할 수 있다.
선충전 회로(13)와 조합하여 기준 회로(12)는 3개의 특정 바이어스 전압을 생성하여 센스 회로(14)를 제어할 것이다. 센스 회로(14)는 공통 게이트 전압 VB2를 사용하여 트랜지스터(52, 62, 및 68)를 바이어스한다. 트랜지스터(52, 62, 및 68)의 바이어싱은, 저항 RB, RH2, 및 RL2에, VB2 이하의 트랜지스터 임계치에 근접한 실질적으로 동일한 바이어스 전압을 건다. 이 바이어싱은, 트랜지스터(52, 62, 및 68) 각각에, IB, IH, 및 IL로서 표현된 포화 전류 레벨을 설정한다. IB, IH, 및 IL의 값들은, RB, RH2, 및 RL2 각각의 액세스와 연관된 총 유효 저항에 의해 나누어진 이들에 걸린 실질적으로 동일한 바이어스 전압에 근접한다. 설명된 형태에서, 트랜지스터(60 및 66)는 IH와 IL를 평균하는 방식으로 접속되어서, 트랜지스터(60 및 66) 각각을 통해 전류를 (IH + IL)/2와 같도록 설정한다. 트랜지스터(60 및 66)의 바이어싱은 노드(84)에서 기준 전압 OUTREF를 설정한다. 노드(46)에서, 트랜지스터(44)의 게이트와, 트랜지스터(60 및 66)의 게이트들의 접속은, 또한 (IH + IL)/2와 같은 트랜지스터(44)에 대한 포화 전류 레벨을 전류 미러로서 설정한다. 그 다음, 노드(48)에서, 전압 출력(OUT)은, 트랜지스터(44)에 의해 유도되는 포화 전류 (IH + IL)/2와, 트랜지스터(52)에 의해 유도되는 포화 전류 IB 사이의 차이를 반영 할 것이다. 로우 저항 상태를 갖는 RB에 대해, 노드(48)의 OUT 신호의 안정 상태 전압 값은 기준 전압 OUTREF보다 전위가 더 낮을 것이다. 하이 저항 상태를 갖는 RB에 대해, 노드(48)의 OUT 신호의 안정 상태 전압 값은 기준 전압 OUTREF보다 전위가 더 높을 것이다.
기준 회로(12)는 기준 입력 전압 VREF를 수신하여, RH1과 RL 1를 사용하여 센스 회로(14)에 설명된 선충전과 바이어스 전압을 제공한다. 동작에서, VB2는 노드(28)에서 VREF 입력 전압과 동일한 전압을 유지하기 위해 연산 증폭기(20)에 의해 제어된다. 2개의 기준 메모리 셀 RH1과 RL1은 노드(28)에 연결된다. RH1 저항은 하이 저항 상태를 갖는 메모리 셀이고, RL1 저항은 로우 저항 상태를 갖는 메모리 셀이다. 트랜지스터(52, 62, 및 68)의 크기와 실질적으로 동일한 크기의 트랜지스터(26 및 34)와 함께 연산 증폭기(20)의 반전 입력을 RH1과 RL1에 접속하면, VREF 값과 실질적으로 같은 센스 증폭기(14)의 안정 상태 전압을 생성하는 전압 VB2를 설정하는 결과를 가져온다. 특히, 안정 상태 전압은 노드(28, 54, 및 64)에서의 전압들이다.
연산 증폭기(42)에 의해 제공되는 전압 VB3은 노드(54 및 64)를 이들의 안정 상태 값들에 근접한 값에 선충전하기 위해 사용된다. 트랜지스터(44, 60, 및 66)와 실질적으로 동일 크기의 트랜지스터(22 및 32)를 사용하여, 연산 증폭기(40)는 센스 증폭기(14)의 노드(46, 48, 및 84)를 이들의 안정 상태 값에 근접한 값으로 선충전하기 위해 사용되는 전압 VB1을 제공한다.
기준 회로(12)와 선충전 회로(13)는 온도에 대해 전압 VB1, VB2, 및 VB3를 조절하고, 전압을 공급하고, 변동(variations)을 프로세스하기 위한 기능을 한다. 기준 회로(12)와 센스 회로(14) 사이의 전압 값의 트래킹(tracking)은, 부분적으로는 기준 회로(12)의 트랜지스터와 센스 회로(14)의 트랜지스터를 정합(matching)하는 의도된 디바이스 크기와, 기준 저항 RH1과 RL1의 사용에 기인한다.
센스 회로(14)는, 메모리 셀의 논리 상태를 센스하기 위해 사용되고 있지 않을 때, 센스 증폭기 인에이블 신호 AMPEN가 논리 로우 전압일 경우, 비교적 소형의 P-채널 트랜지스터(106, 107, 및 108)의 도움으로 턴오프(turn off)된다. 내부 노드(46, 48, 및 84)에는 VDD가 인가된다. 이것은, 센스 회로(14)가 오프(off) 상태로 남아 있고 센싱 동작이 항상 동일한 처음 조건에서 시작하는 것을 보장한다.
읽기 동작 동안 메모리 셀의 상태의 센싱 전에, 인에이블 신호 AMPEN은 센싱 회로(14)를 인에이블하는 하이 상태로 스위치한다. 기준 회로(12)와 선충전 회로(13)는 노드(46, 48, 및 84)의 전압이 이들의 안정 상태 공통 모드 전압에 근접하게 천이되도록 한다. 동시에, 노드(54 및 64)의 전압은 이들의 안정 상태 공통 모드 전압에 근접하게 천이하여, 센스 증폭기가 선충전되도록 하는 결과를 가져온다. 그 다음, 읽기 동작 동안에, 메모리 셀(77)과 같은 메모리 셀의 저항과, 기준 셀(78 및 79)과 같은 병렬 기준 셀의 저항 사이의 차이는, 노드(48 및 84)의 전압이 분리되도록 하여, 셀에 저장된 논리 상태를 나타낼 것이다. 당업자라면, 다른 실시예들에서, 메모리 셀(77)의 저항이 중간-레벨 저항을 갖는 단지 한 개의 기준 셀과 비교될 수 있슴을 인식할 것임을 유의해라.
센스 회로(14)가 비교적 높은 감도를 가져야 하므로, 트랜지스터는 트랜지스터 부정합(mismatch)의 정도를 감소시키기 위해 크기가 비교적 크게 된다. 트랜지스터 부정합의 정도는 애스펙트비(aspect ratio)의 감소와 함께 감소된다. 그러나, 더 큰 트랜지스터의 사용은 또한 노드를 선충전하기 위해 요구되는 시간을 증가시킬 것이고, 센스 회로(14)를 안정 상태 공통 모드 전압에 근접하게 정확히 선충전하기 위한 디커플링 캐패시턴스(104 및 105)의 요구된 캐패시턴스를 증가시킬 것이다.
도 2는, 본 발명의 일 실시예에 따른 MRAM 센스 증폭기(11)를 개략도로 나타낸다. 설명의 편의를 위해, 동일 참조 부호가 도 1과 도 2에 공통적으로 도시된 동일하거나 유사한 소자들을 식별하기 위해 사용될 것이다. 메모리(11)는, 도체(97)가 "PRECHARGE-S*"로 레이블된 선충전 신호에 의해 제어되는 추가 전송 게이트(109)를 포함한다는 점에서 메모리(10)와는 상이하다. 또한, 도체(99)는 "PRECHARGE-B*"로 레이블된 선충전 신호에 의해 제어되는 추가 전송 게이트(110)를 포함한다. 또한, 메모리(11)는, 전압 분배기 회로가 연산 증폭기(40 및 42)의 피드백 회로에 포함된다는 점에서 메모리(10)와는 상이하다. 설명 목적으로, 연산 증폭기는 기준 회로(12')와 연결된 선충전 회로(13')의 일부로서 포함되었다. 증폭기(40)와 연관된 전압 분배기(115)는 저항기(111 및 112)를 포함한다. 저항 기(111)는 VDD와 연결된 제1 단자와, 증폭기(40)의 제1 입력과 연결된 제2 단자를 구비한다. 저항기(112)는 저항기(111)의 제2 단자와 연결된 제1 단자와, 증폭기(40)의 출력과 연결된 제2 단자를 구비한다. 증폭기(42)와 연관된 전압 분배기(116)는 저항기(113 및 114)를 포함한다. 저항기(113)는 증폭기(42)의 출력과 연결된 제1 단자와, 증폭기(42)의 제2 입력과 연결된 제2 단자를 구비한다. 저항기(114)는 저항기(113)의 제2 단자와 연결된 제1 단자와, VSS와 연결된 제2 단자를 구비한다. 선충전 신호 PRECHARGE-S*가 PRECHARGE-S의 논리적 보수(complement)이고, 선충전 신호 PRECHARGE-B*가 PRECHARGE-B의 논리적 보수임에 유의해라.
기준 회로(12')의 동작은 도 1의 기준 회로(12)의 동작과 동일하다. 또한, 일반적으로, 센스 회로(14')의 동작은 센스 회로(14)의 동작과 동일하다. 그러므로, 기준 회로(12)와 센스 회로(14)의 전술된 설명은 또한 기준 회로(12')와 센스 회로(14')의 설명에도 적용되고, 도 2의 설명에서 반복되지는 않을 것이다. 도 2의 실시예에서 설명된 바와 같이, 선충전 동작은 노드(46, 48, 및 84)의 선충전을 참조하여 논의될 것이다. 노드(54 및 64)의 선충전 동작은 유사하다.
노드(46, 48, 및 84)의 선충전 동작은 도 2와 도 3 모두를 참조하여 논의될 것이다. 도 3은 도 2의 센스 증폭기의 읽기 동작을 이해하기 위해 유용한 다양한 신호의 타이밍도이다. 선충전 동작은 캐패시터(104)의 충전에서 시작한다. 도 3의 시간 t0 전에, PRECHARGE-S는 논리 로우이고, PRECHARGE-S*는 논리 하이이어서, 전송 게이트(80)가 비도전성이고, 전송 게이트(109)가 도전성이도록 한다. 캐패시 터(104)는 연산 증폭기(40)의 출력에 의해 제공되는 전압으로 선충전된다. 저항기(111)와 저항기(112)의 저항비는 연산 증폭기(40)의 출력 전압을 결정한다.
선충전 전에, 노드(46, 48, 및 84)는 VDD에 있다. 안정 상태 동안, 노드(46, 48, 및 84)는 안정 상태 전압 VM에 근접할 것이고, 전압 VM은 "VB1REF"로 레이블된 기준 회로 노드(24)의 전압과 거의 동일할 것이다. 따라서, 선충전 동작은 노드(46, 48, 및 84)의 전압을 VDD로부터 VB1REF로 변경해야 한다. 그러므로, 요구된 전하는 다음과 같다.
QSA = CSA(△V) = CSA(VDD - VB1REF)
여기서, CSA = CM + CO + COR이다. 선충전 회로(13')는 캐패시터(CDEC;104)에 이 초과 전하(QSA)를 저장할 것이다. 선충전 전에 캐패시터(104)에 저장된 총 전하는 다음과 같다.
QDEC = CDEC(VDD - VB1)
전하 QDEC은 또한 전하 공유 후에 요구되는 총 전하와 동일할 것이다. 즉,
QDEC = (CDEC + CSA)(VDD - VB1REF)
이고,
(VDD - VB1)/(VDD - VB1REF) = (CDEC + CSA)/CDEC
그러므로, 저항비는 다음 등식에 따라 설정된다.
(R112 + R111)/R111 = (CDEC + CSA)/CDEC
도 3을 참조하면, 시간 t0에서, 센스 회로(14')는 AMPEN이 하이로 천이할 때 인에이블된다. PRECHARGE-S는 논리 하이가 되고, PRECHARGE-S*는 논리 로우가 된다. 유사하게, RECHARGE-B는 논리 하이가 되고, PRECHARGE-B*는 논리 로우가 된다. 전송 게이트(109 및 110)는 실질적으로 비도전성이 되고, 전송 게이트(80, 81, 82, 및 83)는 도전성이 되어서, 캐패시터(104)와 노드(46, 48, 및 84)의 캐패시턴스 사이에 전하가 공유되도록 하고, 캐패시터(105)와 노드(54 및 64)의 캐패시턴스 사이에 전하가 공유되도록 한다. 또한, 시간 t0에서, 신호 EQ는 천이하여 전송 게이트(50 및 85)가 도전성이도록 하여, 노드(46, 48, 및 84)가 동일 공통 모드 전압에 있도록 보장한다. 시간 t1에서, PRECHARGE-B는 로우로 천이하여 전송 게이트(81 내지 83)를 실질적으로 비도전성으로 만들고, 전송 게이트(110)가 도전성이도록 하여, 캐패시터(105)를 재충전한다. 유사하게, 시간 t2에서, PRECHARGE-S는 로우로 천이하여, 전송 게이트(80)가 비도전성이 되도록 하고, 전송 게이트(109)가 도전성이 되도록 하여 캐패시터(104)를 재충전시킨다. t3에서, EQ는 다시 로우가 되어, 전송 게이트(50 및 85)를 턴오프한다. 읽기 싸이클의 선충전 부분은 이 시점에서 완료되고, 노드(48 및 84)의 전압은 분리되도록 되어, 메모리 셀(77)의 저장 상태를 나타낸다. 시간 t4에서, 읽기 싸이클은, AMPEN이 로우로 천이하여 센스 회로(14')를 디세이블할 때 종료한다.
내부 노드 캐패시턴스의 비를 보상하기 위한 선충전 전압의 설정은 센스 증 폭기의 내부 노드를 안정 상태 공통 모드 전압으로 선충전하기 위해 요구되는 시간을 감소시킨다. 센스 증폭기를 선충전하기 위해 요구되는 시간의 감소는 더 신속한 읽기 동작의 이득을 제공한다. 또한, 내부 노드 캐패시턴스의 비를 보상하기 위한 선충전 전압의 설정은 센싱 회로(14')의 더 정확한 선충전의 추가 이득을 제공하고, 도 1의 종래 기술의 센싱 회로(14)보다 더 작은 디커플링 캐패시턴스로써, 센싱 회로(14')의 상태를 안정 상태 동작으로 전달한다.
당업자라면, 설명 목적으로 본 명세서에서 선택된 실시예들의 다양한 변경과 수정이 용이하게 발생할 수 있슴을 이해할 것이다. 예를 들어, 트랜지스터의 도전성 유형, 트랜지스터의 유형 등의 변경이 용이하게 가능할 것이다. 또한, 설명된 실시예는 MRAM의 컨텍스트로 논의되었다. 그러나, 설명된 실시예는 다른 메모리 유형에도 또한 적용될 수 있다. 그런 수정과 변경이 본 발명의 취지를 벗어나지 않는 범위까지, 이들은 다음의 청구범위의 정당한 해석에 의해서만 평가되는 그 범위 내에 포함되려고 의도된다.

Claims (10)

  1. 센스 증폭기로서,
    선택된 메모리 셀로부터 전류를 도통시키는 제1 전류 경로와, 기준 셀로부터 전류를 도통시키는 제2 전류 경로를 갖는 전류 미러(mirror) 회로; 및
    상기 제1 전류 경로의 적어도 일부 및 상기 제2 전류 경로의 적어도 일부를 사전결정된 전압으로 선택적으로 선충전(precharge)하는 선충전 회로
    를 포함하고,
    상기 선충전 회로는, 기준 전압을 수신하는 제1 입력, 제2 입력, 및 선충전 전압을 제공하는 출력을 갖는 연산 증폭기를 포함하고, 상기 출력은 전압 분배기 회로를 통해 상기 제2 입력과 연결되는 센스 증폭기.
  2. 제1항에 있어서, 상기 전압 분배기 회로는,
    전원 전압 단자와 연결된 제1 단자와, 상기 연산 증폭기의 제2 입력과 연결된 제2 단자를 구비하고, 제1 저항 값을 갖는 제1 저항 소자; 및
    상기 연산 증폭기의 제2 입력과 연결된 제1 단자와, 상기 연산 증폭기의 출력과 연결된 제2 단자를 구비하고, 제2 저항 값을 갖는 제2 저항 소자
    를 포함하는 센스 증폭기.
  3. 제2항에 있어서, 상기 제2 저항 값에 대한 상기 제1 저항 값의 비는, 상기 연산 증폭기의 출력과 상기 제1 전류 경로의 적어도 일부 및 상기 제2 전류 경로의 적어도 일부 사이에 공유되는 전하량을 제어하고, 상기 전하 공유는 상기 제1 전류 경로의 적어도 일부 및 상기 제2 전류 경로의 적어도 일부를 선충전하기 위한 것인, 센스 증폭기.
  4. 제2항에 있어서, 상기 제1 저항 소자는 상기 제1 저항 값을 갖는 저항기이고, 상기 제2 저항 소자는 상기 제2 저항 값을 갖는 저항기이며, 상기 제2 저항 값에 대한 상기 제1 저항 값의 비는 제2 캐패시턴스에 대한 제1 캐패시턴스의 비에 적어도 부분적으로 종속하고, 상기 제1 캐패시턴스는 상기 제1 전류 경로 및 제2 전류 경로와 연관되고, 상기 제2 캐패시턴스는 상기 연산 증폭기의 출력과 연관되는 센스 증폭기.
  5. 제4항에 있어서, 상기 제2 캐패시턴스는 상기 연산 증폭기의 출력과 연결된 캐패시터에 의해 제공되는 센스 증폭기.
  6. 제1항에 있어서, 상기 연산 증폭기의 출력과 연결된 제1 단자, 제2 단자, 및 제1 선충전 제어 신호를 수신하는 제어 단자를 구비하는 제1 스위치;
    전원 전압 단자와 연결된 제1 플레이트(plate) 전극과, 상기 제1 스위치의 제2 단자와 연결된 제2 플레이트 전극을 구비한 캐패시터; 및
    상기 제1 스위치의 상기 제2 단자와 연결된 제1 단자, 상기 제1 전류 경로 및 제2 전류 경로와 연결된 제2 단자, 및 제2 선충전 신호를 수신하는 제어 단자를 구비하는 제2 스위치
    를 더 포함하는 센스 증폭기.
  7. 제1항에 있어서, 제2 기준 셀로부터 전류를 도통시키는 제3 전류 경로를 더 포함하고,
    상기 기준 셀은 하이(high) 저항 상태에 프로그램된 메모리 셀의 저항을 나타내는 제1 저항을 가지며, 상기 제2 기준 셀은 로우(low) 저항 상태에 프로그램된 상기 메모리 셀의 저항을 나타내는 제2 저항을 갖는 센스 증폭기.
  8. 메모리 셀에 저장된 논리 상태를 센싱하는 방법으로서,
    기준 전압을 수신하는 제1 입력, 제2 입력, 및 전압 분배기를 통해 상기 제2 입력과 연결된 출력을 구비하는 연산 증폭기를 갖는 선충전 회로를 제공하는 단계;
    상기 선충전 회로를 사용하여 용량성 소자(capacitance element)에 전하를 저장하는 단계;
    상기 메모리 셀에 저장된 상기 논리 상태를 센싱하는 센스 증폭기의 동작을 인에이블(enable)하는 단계;
    상기 선충전 회로로부터 상기 용량성 소자를 디커플링(decoupling)하는 단계;
    상기 용량성 소자와 상기 센스 증폭기 사이에 전하가 공유되도록 하여, 상기 센스 증폭기를 사전결정된 전압으로 선충전하는 단계; 및
    상기 센스 증폭기에 저장된 논리 상태를 센싱하는 단계
    를 포함하는, 메모리 셀에 저장된 논리 상태를 센싱하는 방법.
  9. 삭제
  10. 제8항에 있어서, 상기 센스 증폭기는, 선택된 메모리 셀로부터 전류를 도통시키는 제1 전류 경로와, 하이 저항 상태에 프로그램된 메모리 셀의 저항 값을 나타내는 제1 저항을 갖는 제1 기준 셀로부터 전류를 도통시키는 제2 전류 경로와, 로우 저항 상태에 프로그램된 상기 메모리 셀의 저항 값을 나타내는 제2 저항을 갖는 제2 기준 셀로부터 전류를 도통시키기 위한 제3 전류 경로를 포함하는, 메모리 셀에 저장된 논리 상태를 센싱하는 방법.
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