KR950014754B1 - 반도체 소자의 전류 감지회로 - Google Patents

반도체 소자의 전류 감지회로 Download PDF

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Abstract

내용 없음.

Description

반도체 소자의 전류 감지회로
제1도는 종래의 전류 감지회로를 도시한 회로도.
제2도는 통상의 전압 감지 증폭기를 도시한 회로도.
제3도는 종래의 전류 감지회로의 도시한 회로도.
제4도는 종래의 전류 감지회로의 출력과 본 발명의 전류 감지회로의 출력을 비교한 파형도.
본 발명은 반도체 소자의 전류 감지회로(current sensing circuit)에 관한 것으로, 특히 불휘발성 메모리셀(non-volatile memory cell)의 전류를 센싱(sensing)할 때의 전압 감지 증폭기(voltage sense amplifier)의 출력을 피드백(feedback)시켜 전류 감지회로를 구성하는 트랜지스터의 크기를 조정할 수 있도록 함으로써, 안정적이고 빠른 센싱 특성을 실현한 전류 감지회로에 관한 것이다.
본 발명은 셀의 전류를 센싱하는 모든 불휘발성 메모리 소자에 적용될 수 있다.
일반적으로, 불휘발성 메모리 셀은 충전된 이레이즈(erase) 상태의 셀과 전하가 충전되지 않은 프로그램(program) 상태의 셀과 일정한 전류를 방지시키는 기준(reference) 상태의 셀로 나눌 수 있다.
이레이즈 상태의 셀은 이미 채널(channel)이 형성되어 있기 때문에 문턱 전압(threshold voltage)이 낮아서 워드라인(WL)을 통해 낮은 전압이 인가되더라도 많은 전류를 통과시키게 되고, 프로그램 상태의 셀은 채널이 형성되어 있지 않기 때문에 문턱전압이 높아서 높은 전압이 워드라인(WL)으로 인가되어야만 전류를 통과시키게 된다. 기준 상태의 셀은 상기 이레이즈 상태의 셀과 프로그램 상태의 셀 사이의 중간 상태로 항상 일정한 기준 전류를 통과시키며, 상기 이레이즈 상태와 프로그램 상태의 셀에 저장된 데이타를 출력고자 할 때에 기준이 된다.
제1도는 불휘발성 메모리 셀을 센싱하기 위한 종래의 전류 감지회로를 도시한 것이다.
종래의 전류 감지회로는 기준 셀(Q5)에 접속된 노드(N1)을 입력노드로 하는 반전 게이트(11)과, 드레인이 비트라인(SREF)에 접속되고 게이트가 상기 반전 게이트(11)의 출력노드에 연결되며, 소오스가 노드(N1)에 접속되어 있는 트랜지스터(Q3)과, 드레인과 게이트가 상기 비트라인(SREF)에 접속되고 소오스로는 전원전압이 인가되는 트랜지스터(Q1)과, 불휘발성 메모리 셀(Q6)에 접속된 노드(N2)을 입력노드로 하는 반전 게이트(I2)와, 드레인이 비트라인(SDT)에 접속되고 게이트가 상기 반전 게이트(I2)의 출력노드에 연결되며, 소오스가 노드(N2)에 접속되어 있는 트랜지스터(Q4)와, 드레인과 게이트가 상기 비트라인(SDT)에 접속되고 소오스로는 전원전압이 인가되는 트랜지스터(Q2)로 구성되어 있다.
그 동작을 살펴보면, 트랜지스터(Q2,Q4)와 반전 게이트(I2)를 이용하여 불휘발성 메모리 셀(Q6)의 상태를 비트라인(SDT)에 전달하고, 트랜지스터(Q1,Q3)와 반전 게이트(I1)을 이용하여 기준 셀(Q5)의 상태를 비트라인(SREF)에 전달한다. 비트라인(SDT,SREF)에 전달된 셀의 전류 구동 상태는 비트라인(SDT,SREF)에서 일정한 전위차를 유지하며, 다음단인 전압 감지 증폭기에서 다시 감지ㆍ증폭된다.
이때, 비트라인(SREF)는 기준 셀(Q5)에 의해 항상 일정한 전압을 유지하지만 비트라인(SDT)는 어레이 셀(Q6)의 상태에 따라 달라진다. 즉, 어레이 셀(Q6)이 상기에서 설명한 바와 같이 프로그램 상태이면 문턱 전압이 높아서 셀을 통해 흐르는 전류량이 적으므로 비트라인(SDT)에는 상기 비트라인(SREF) 보다 낮은 전압이 유기되고, 셀(Q6)이 어레이즈 상태이면 문턱전압이 낮아서 셀을 통해 많은 양의 전류가 흐르므로 비트라인(SDT)에는 비트라인(SREF) 보다 높은 전압이 유기된다.
그러므로, 비트라인(SDT)의 전압이 하이 또는 로우 상태로 변화하기 때문에 어느 한쪽으로의 센싱만을 고려하여 상기 트랜지스터(Q1,Q2,Q3,Q4)의 전류 구동 능력을 정할 수 없고, 로우 또는 하이 상태를 모두 안정적으로 센싱할 수 있는 적정한 상태에서 전류 감지회로의 크기를 조정하게 된다.
이에 따라, 비트라인(SDT)에 하이 또는 로우 상태가 유기되는 어느 한쪽의 센싱이 유리해지는 보상이 이루어져 전체적인 전류 감지 능력이 저하되는 문제가 발생하게 된다.
제2도는 전류 감지회로의 비트라인(SDT,SREF)에 유기된 전압을 비교ㆍ증폭하는 전압 감지 증폭기를 도시한 것이다.
상기 전압 감지 증폭기는 상기 비트라인(SDT,SREF)를 각각 입력으로 하며 센싱 인에이블 신호(SE)에 의해 동작이 제어되는 차동 증폭기(Q11,Q12,Q15,Q16,Q13)과, 상기 차동 증폭기의 출력노드(N3)를 입력으로 하여 전압 감지 증폭기의 출력(OUT,SOUT)를 발생시키는 반전 게이트(13,14,15)와, 상기 센싱 인에이블 신호(SE)에 의해 제어되어 상기 감지 증폭기가 동작하지 않는 동안에 상기 차등 증폭기의 출력노드(N3)을 하이 상태로 프리차지시키는 트랜지스터(Q14)로 구성되어 있다.
그 동작을 살펴보면, 차등 증폭기로 입력된 비트라인(SDT,SREF)의 전압을 서로 비교하여 비트라인(SDT)가 비트라인(SREF)에 비해 전압이 높은 경우에는 노드(N3)로 로우 상태로 출력하고, 출력단(OUT,SOUT)에는 로우, 하이 상태를 출력한다. 반면에 비트라인(SDT)가 비트라인(SREF)에 비해 전압이 낮은 경우에는 노드(N3)로 하이 상태를 출력하고, 출력단(OUT,SOUT)에는 하이, 로우 상태를 출력한다.
본 발명에서는 상기 제1도의 전류 감지회로를 사용하면서도 셀의 전류 구동 능력에 상관없이 안정적이고 효율적인 센싱을 하도록 하기 위하여, 비트라인(SDT)에 하이 상태의 데이타가 출력될 때에는 트랜지스터(Q2)의 크기를 트랜지스터(Q4)에 비해 상대적으로 크게 해주어 비트라인(SDT)가 단시간 내에 높은 하이 상태로 전이되도록 하고, 비트라인(SDT)에 로우 상태의 데이타가 출력될 때에는 트랜지스터(Q4)의 크기를 트랜지스터(Q2)에 비해 상대적으로 크게 해주어 비트라인(SDT)가 단시간 내에 낮은 로우 상태로 전이되도록 회로를 구현하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 제1도의 트랜지스터(Q2,Q4)의 크기는 일정하게 고정시키고, 추가로 상기 트랜지스터(Q2,Q4)에 트랜지스터를 병렬로 접속시켜 필요에 따라 온ㆍ오프시킴으로써, 상기 감지회로의 전류 구동 트랜지스터의 크기를 조절하도록 하였다.
상기 추가된 전류 구동 트랜지스터를 온ㆍ오프시키는 방법은 상기 비트라인(SDT,SREF)의 전압을 감지ㆍ증폭하는 전압 감지 증폭기의 출력을 이용하여 피드백 개념으로 제어한다.
이하, 첨부된 제3도를 참조하여 본 발명의 전류 감지회로에 관해 상세히 설명하기로 한다.
본 발명의 전류 감지회로는 제1도의 전류 감지회로에 다이오드 구조로 전원전압에 접속된 PMOS형 트랜지스터(Q7)과, 상기 트랜지스터(Q7)의 드레인과 게이트 접속노드와 감지회로의 비트라인(SDT) 사이에 접속되며 상기 전압 감지 증폭기의 출력(OUT)에 의해 제어되는 PMOS형 트랜지스터(Q8)과, 비트라인(SDT)와 노드(N2) 사이에 직렬 접속되며 각각의 게이트가 전압 감지 증폭기의 출력(OUT)과 반전 게이트(I2)의 출력노드가 되는 NMOS형 트랜지스터(Q9,Q10)를 포함시켜 구현한 것이다.
상기 전류 감지회로에 추가로 포함된 트랜지스터(Q7,Q8)과 트랜지스터(Q9,Q10)은 감지회로의 센싱 특성에 따라 트랜지스터(Q7,Q8)만 포함시키거나 트랜지스터(Q9,Q10)만 포함시키기도 한다. 즉, 필요에 따라 선택적으로 사용한다.
또한, 상기 출력(OUT)에 의해 제어되는 트랜지스터를 다수 개의 트랜지스터를 사용하여 구현할 수도 있다.
제3도의 동작을 상기 제2도에 도시된 전압 감지 증폭기의 출력(OUT)을 이용하여 설명한다.
우선, 어레이 셀(Q6)가 낮은 문턱전압을 갖는 경우에는 워드라인(WL)을 통해 전압이 인가되면 기준 셀(Q5)을 통해 흐르는 전류량(i1) 보다 상기 어레이 셀(Q6)을 통해 흐르는 전류량(i2)가 더 많아져서 노드(N2)의 전위가 노드(N1)에 비해 낮아지므로 트랜지스터(Q3)에 비해 트랜지스터(Q4)가 강하게 턴-온되고 이에 비트라인(SREF) 보다 비트라인(SDT)의 전위가 더욱 낮아진다.
상기 비트라인(SDT,SREF)에 유기된 전압은 상기 제2도의 감지 증폭기로 인가되고, 이에 따라 감지 증폭기의 노드(N3)는 하이 상태를 갖게 되고 출력(OUT) 또한 하이 상태를 갖게 된다.
하이 상태로 전이된 출력(OUT)은 본 발명의 감지회로로 피드백되어 트랜지스터(Q9)을 동작시킴으로써, 제4도에 도시된 파형도의 B영역에서 보듯이 비트라인(SDT)의 전위를 종래의 감지회로에 비해 더욱 낮추게 된다.
반면에, 어레이 셀(Q6)가 높은 문턱전압을 갖는 경우에는 워드라인(WL)을 통해 전압이 인가되면 기준 셀(Q5)을 통해 흐르는 전류량(i1) 보다 상기 어레이 셀(Q6)을 통해 흐르는 전류량(i2)이 더 적어져서 노드(N2)의 전위가 노드(N1)에 비해 높아지므로 트랜지스터(Q3)에 비해 트랜지스터(Q4)가 약하게 턴-온되고 이에 비트라인(SREF) 보다 비트라인(SDT)의 전위가 더욱 높아진다.
상기 비트라인(SDT,SREF)에 유기된 전압은 상기 제2도의 감지 증폭기로 인가되고, 이에 따라 감지 증폭기의 노드(N3)는 로우 상태를 갖게 되고 출력(OUT) 또한 로우 상태를 갖게 된다.
로우 상태로 전이된 출력(OUT)은 본 발명의 감지회로로 피드백되어 트랜지스터(Q8)을 동작시킴으로써, 제4도에 도시된 파형도의 A,C 영역에서 보듯이 비트라인(SDT)의 전위를 종래의 감지회로에 비해 더욱 높이게 된다.
따라서, 상기 비트라인(SREF)와 비트라인(SDT) 사이의 전위차가 종래 기술에 비해 더욱 커지므로 상기 전압 감지 증폭기에서는 더욱 안정적이며 빠른 출략(SOUT)을 얻게 된다.
이상에서 설명한 바와 같이, 본 발명의 전류 감지회로를 사용하여 불휘발성 메모리 셀의 데이타를 감지ㆍ증폭하게 되면 종래의 회로에 비해 더욱 큰 센싱 마진(margin)으로 감지 증폭기를 동작시킬 수 있으므로, 반도체 소자의 데이타 출력 동작이 훨씬 안정되고 이로인해 소자의 특성을 향상시키는 효과 또한 얻게 된다.

Claims (3)

  1. 전압 감지 증폭기와 비트라인(SDT,SREF)을 통해 서로 접속되어 있으며, 워드라인이 인에이블되었을때에 데이타를 저장하고 있는 불휘발성 메모리 셀의 전류와 일정한 전류를 방전하고 있는 기준 셀의 전류를 비교ㆍ센싱하여 비트라인(SDT,SREF)를 통해 상기 감지 증폭기로 전달하는 전류 감지회로에 있어서, 기준셀에 접속된 제1노드를 입력노드로 하는 제1반전 게이트와, 드레인이 비트라인(SREF)에 접속되고 게이트가 상기 제1반전 게이트의 출력노드에 연결되며, 소오스가 상기 제1노드에 접속되어 있는 제1트랜지스터와, 드레인과 게이트가 상기 비트라인(SREF)에 접속되고 소오스로는 전원 전압이 인가되는 제2트랜지스터와, 불휘발성 메모리 셀에 접속된 제2노드를 입력노드로 하는 제2반전 게이트와, 드레인이 비트라인(SDT)에 접속되고 게이트가 상기 제2반전 게이트의 출력노드에 연결되며, 소오스가 상기 제2노드에 접속되어 있는 제3트랜지스터와, 드레인과 게이트가 상기 비트라인(SDT)에 접속되고 소오스로는 전원 전압이 인가되는 제4트랜지스터와, 다이오드 구조로 전원전압에 접속된 제5트랜지스터와, 상기 제5트랜지스터의 드레인과 게이트가 공통 접속된 노드와 상기 비트라인(SDT) 사이에 접속되며 상기 전압 감지 증폭기의 출력에 의해 게이트가 제어되는 제6트랜지스터와, 상기 비트라인(SDT)와 상기 제2노드 사이에 직렬 접속되며 각각의 게이트가 상기 전압 감지 증폭기의 출력과 제2반전 게이트의 출력노드에 의해 제어되는 제7 및 제8트랜지스터를 포함하고 있으며, 상기 전압 감지 증폭기의 출력을 이용하여, 불휘발성 메모리 셀의 문턱전압이 높은 경우에는 상기 제6트랜지스터를 동작시키고, 셀의 문턱 전압이 낮은 경우에는 상기 제7트랜지스터를 동작시키는 것을 특징으로 하는 반도체 소자의 전류 감지회로.
  2. 제1항에 있어서, 상기 전압 감지 증폭기의 출력에 의해 제어되는 트랜지스터를 병렬 접속된 다수 개의 트랜지스터로 대체하는 것을 특징으로 하는 반도체 소자의 전류 감지회로.
  3. 제1항에 있어서, 전류 감지회로의 특성에 따라, 상기 제5 및 제6트랜지스터 또는 제7 및 제8트랜지스터를 선택적으로 포함하는 것을 특징으로 하는 반도체 소자의 전류 감지회로.
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