CN101010750B - 具有预充电电路的mram读出放大器及用于读出的方法 - Google Patents

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Abstract

提供了用于读出MRAM单元(77)的读出放大器(11)和方法。读出放大器(11)包括具有运算放大器(40、42)的预充电电路(13’)，所述运算放大器使用反馈路径中的分压器(115、116)来控制存储在电容器(104、105)上的电荷量。在读操作的预充电部分期间，使用存储在电容器(104、105)上的电荷来预充电读出放大器(11)。通过使用电荷共享来预充电读出放大器(11)，读出放大器(11)能够被更快地预充电到稳态共模电压，从而减少了读操作所需的时间。

Description

具有预充电电路的MRAM读出放大器及用于读出的方法
技术领域
本发明涉及磁阻随机存取存储器(Magnetoresistive RandomAccess Memory，MRAM)，并特别涉及用于MRAM读出放大器的预充电和均衡电路及用于读出的方法。
背景技术
例如快闪(FLASH)存储器的非易失性存储器器件是电子系统中的重要部件。快闪存储器是目前使用的主要非易失性存储器器件。快闪存储器的缺点包括高压要求以及较慢的编程和擦除时间。而且，快闪存储器具有比较差的104到106次无存储器故障写次数。此外，为了维持合理的数据保持时间(data retention)，栅极氧化物的缩小比例(scaling)受电子所经历的隧道势垒限制。因此，快闪存储器在其可缩小到的尺寸上受到限制。
为了克服这些缺点，磁性存储器器件正被评估。一种这样的器件是磁阻RAM(此后称为“MRAM”)。但是为了在商业上实用，MRAM必须具有可与当前的存储器技术比拟的存储器密度、可缩小用于未来几代、在低电压下工作、具有低功耗，并具备有竞争力的读/写速度。
通过施加磁场并引起MRAM器件中的磁性材料被磁化为两种可能的存储器状态之一来实现存储数据。通过读出在所述两种状态之间MRAM单元中隧道结电阻上的差别来实现读取存储在存储器中的数据。一般来说，通过将存储器单元的状态和参考单元的状态比较，能够确定所存储的存储器单元的状态。但是，电阻在高状态和低状态之间的差可能非常小，并且在最坏情况下提供0.5微安或更小的电流差，需要具有高灵敏度的读出放大器。而且，读出放大器应该提供快速的读(read)操作。因此，存在对MRAM中具有小信号检测能力并提供快速的读操作的读出放大器的需求。
发明内容
根据本发明的一个方面，提出一种读出放大器，包含：电流镜电路，具有用于传导来自所选择的存储器单元的电流的第一电流路径和用于传导来自参考单元的电流的第二电流路径；和预充电电路，用于选择性地将所述第一和第二电流路径的至少一部分预充电到预先确定的电压，所述预充电电路包含运算放大器，所述运算放大器具有用于接收参考电压的第一输入、第二输入、和用于提供预充电电压的输出，所述输出通过分压器电路耦合到所述第二输入。
优选地，所述分压器电路包含：
第一电阻元件，具有耦合到电源电压端子的第一端子和耦合到所述运算放大器的所述第二输入的第二端子，所述第一电阻元件具有第一电阻值；和
第二电阻元件，具有耦合到所述运算放大器的所述第二输入的第一端子和耦合到所述运算放大器的所述输出的第二端子，所述第二电阻元件具有第二电阻值。
优选地，所述第一电阻值和所述第二电阻值之比控制在所述运算放大器的所述输出和所述第一电流路径的至少一部分和第二电流路径的所述至少一部分之间共享的电荷量，并且其中所述电荷共享用于对所述第一和第二电流路径的所述至少一部分进行预充电。
优选地，所述第一电阻元件是具有所述第一电阻值的电阻器，并且所述第二电阻元件是具有所述第二电阻值的电阻器，并且其中，所述第一电阻值和所述第二电阻值之比至少部分地依赖于第一电容和第二电容之比，其中，所述第一电容与所述第一和第二电流路径相关联，并且所述第二电容与所述运算放大器的所述输出相关联。
优选地，所述第二电容由耦合到所述运算放大器的所述输出的电容器提供。
优选地，所述的读出放大器还包含：
第一开关，具有第一端子、第二端子和控制端子，所述第一端子耦合到所述运算放大器的所述输出，所述控制端子用于接收第一预充电控制信号；
电容器，具有耦合到电源电压端子的第一电极板和耦合到所述第一开关的所述第二端子的第二电极板；和
第二开关，具有耦合到所述第一开关的所述第二端子的第一端子、耦合到所述第一和第二电流路径的第二端子，以及用于接收第二预充电信号的控制端子。
优选地，所述的读出放大器还包含用于传导来自第二参考单元的电流的第三电流路径，其中，所述参考单元具有代表被编程为高电阻状态的存储器单元的电阻的第一电阻，并且所述第二参考单元具有代表被编程为低电阻状态的所述存储器单元的电阻。
根据本发明的另一个方面，提出一种用于读出存储在存储器单元中的逻辑状态的方法，包含：提供预充电电路；使用所述预充电电路将电荷存储在电容元件上；使能读出放大器的操作，所述读出放大器用于读出存储在所述存储器单元中的所述逻辑状态；将所述电容元件从所述预充电电路解耦；通过使电荷在所述电容元件和所述读出放大器之间共享，将所述读出放大器预充电到预先确定的电压；和读出存储在所述读出放大器中的所述逻辑状态。
优选地，在所述的方法中，提供预充电电路还包含提供具有运算放大器的预充电电路，所述运算放大器具有第一输入、第二输入、和输出，所述第一输入用于接收参考电压，所述输出通过分压器耦合到所述第二输入。
优选地，在所述的方法中，所述读出放大器包含用于传导来自所选择的存储器单元的电流的第一电流路径；用于传导来自第一参考单元的电流的第二电流路径，所述第一参考单元具有代表被编程为高电阻状态的存储器单元的电阻值的第一电阻；以及传导来自第二参考单元的电流的第三电流路径，所述第二参考单元具有代表被编程为低电阻状态的所述存储器单元的电阻值的第二电阻。
附图说明
从下面结合附图对本发明优选实施例的详细描述，本发明的前述以及进一步和更多的具体目的和优点对普通技术人员来说将很容易变清楚：
图1以原理图的形式示出了现有技术MRAM读出放大器。
图2以原理图的形式示出了根据本发明的一个实施例的MRAM读出放大器。
图3是对理解图2的读出放大器的读操作有用的各种信号的时序图。
具体实施方式
总地来说，本发明提供了一种用于读出(sense)MRAM单元的方法和读出放大器。所述读出放大器包括具有运算放大器的预充电电路。运算放大器在其反馈路径中包括分压器，以便控制存储在电容上的电荷量。在读操作的预充电部分期间，存储在电容上的电荷被用来对所述读出放大器进行预充电。参考电路定义了预充电电压，读出放大器被充电到所述预充电电压。通过使用电荷共享来对读出放大器进行预充电，所述读出放大器可以被更快地预充电到稳态共模电压，从而减少了读操作的时间。
图1以原理图的形式示出了现有技术MRAM读出放大器10。MRAM读出放大器10包括：参考电路12、预充电电路13和读出电路14。参考电路12包括运算放大器20、P沟道晶体管22和32、N沟道晶体管26和34，以及参考单元30和36。在图1中，参考单元30和36的电阻值分别由电阻RH1和RL1表示。预充电电路13包括运算放大器40和42。读出电路14包括传输门50、80、81、82、83和85，P沟道晶体管44、60、66、106、107和108，以及N沟道共栅晶体管52、62和68。阵列部分16包括存储器单元77、78和79。在图1中，存储器单元77、78和79的电阻值分别由电阻RB、RH2和RL2表示。P沟道晶体管44、60和66被耦合成为读出电路14提供电流镜电路。P沟道晶体管106、107和108被耦合成为读出电路14提供使能电路。
使用导体97、98和99将预充电电路13耦合到读出电路14。在具有读出放大器10的存储器中，将存在很多和读出电路14类似的读出电路。但是只有一个参考电路12以及一个预充电电路13被实施在集成电路上，以便给所有的读出电路提供预充电电压。注意，在另外的实施例中，可能期望多于一个的参考电路12和/或预充电电路13。由于将预充电电路耦合到很多读出电路所需的导体比较长，这些导体的寄生电阻和电容可能变得很大，如电阻器100和102以及耦合到导体97和99的电容器101和103所表示(用虚线画出以说明它们是寄生的)。此外，解耦电容器104和105被耦合到导体97和99。
在参考电路12中，P沟道晶体管22具有耦合到被标为“VDD”的电源电压端子的第一电流电极(源/漏)，以及在节点24耦合在一起的控制电极(栅极)和第二电流电极(源/漏)。在所示出的实施例中，使用互补金属氧化物半导体(CMOS)技术实现晶体管。在其他的实施例中，可以使用不同的技术来实现晶体管。P沟道晶体管32的源极耦合到VDD，并且栅极和漏极在节点24耦合到P沟道晶体管22的栅极和漏极。N沟道晶体管26和34的漏极耦合到节点24，栅极耦合在一起，并且源极耦合到节点28。运算放大器20具有耦合成接收被标为“VREF”的参考电压的第一非反相输入，耦合到节点28的第二反相输入，和用于将被标为“VB2”的电压提供给晶体管26和34的栅极的输出。参考单元30具有耦合到节点28的第一端子和耦合到被标为“VSS”的电源电压端子的第二端子。参考单元36具有耦合到节点28的第一端子和耦合到VSS的第二端子。
在预充电电路13中，运算放大器40具有耦合到节点24的第一非反相输入，以及耦合到运算放大器40的输出的第二反相输入。放大器40的输出用于将被标为“VB1”的预充电电压提供给导体97。运算放大器42具有耦合到节点28的第一非反相输入，以及耦合到运算放大器41的输出的第二反相输入。放大器42的输出用于将被标为“VB3”的预充电电压提供给导体99。
在读出电路14中，P沟道晶体管106具有耦合到VDD的源极，栅极和耦合到节点48的漏极。P沟道晶体管107具有耦合到VDD的源极，栅极和耦合到节点46的漏极。P沟道晶体管108具有耦合到VDD的源极，栅极和耦合到节点84的漏极。节点46、48和84分别具有与它们相关联的被标为“CM”、“CO”和“COR”的电容。晶体管106、107和108的栅极接收被标为“AMPEN”的读出放大器使能信号。
P沟道晶体管44、N沟道晶体管52和存储器单元77提供了读出电路14的第一电流路径，用于传导被标为“IB”的电流通过存储器单元77。P沟道晶体管60、N沟道晶体管62和参考单元78提供了读出电路14的第二电流路径，用于传导被标为“IH”的参考电流通过参考单元78。P沟道晶体管66、N沟道晶体管68和参考单元79提供了读出电路14的第三电流路径，用于传导被标为“IL”的参考电流通过参考单元79。在第一电流路径中，P沟道晶体管44具有耦合到VDD的源极、耦合到节点46的栅极，以及耦合到节点48的漏极。在节点48提供被标为“OUT”的存储器单元输出电压。N沟道晶体管52具有耦合到节点48的漏极、耦合到导体98的栅极以及耦合到节点54的源极。存储器单元77被示为电阻器，并具有耦合到节点54的第一端子和耦合到VSS的第二端子。本领域普通技术人员将认识到在电流路径中将存在未在图1中示出的其他电路元件，例如列解码电路。而且，参考电路12和预充电电路13可以包括复制读出电路的路径所需的其他电路元件。对于描述读出电路14的操作的目的，不需要其他的电路元件，并且为了简洁的目的已将其省略。在第二电流路径中，P沟道晶体管60具有耦合到VDD的源极、耦合到节点46的栅极，以及耦合到节点46的漏极。N沟道晶体管62具有耦合到节点46的漏极、耦合到导体98的栅极，以及耦合到节点64的源极。参考单元78具有耦合到节点64的第一端子和耦合到VSS的第二端子。在第三电流路径中，P沟道晶体管66具有耦合到VDD的源极、耦合到节点46的栅极和耦合到节点84的漏极。在节点84提供被标为“OUTREF”的参考输出电压。N沟道晶体管68具有耦合到节点84的漏极、耦合到导体98的栅极，以及耦合到节点64的源极。参考单元79具有耦合到节点64的第一端子和耦合到VSS的第二端子。参考单元78和79被实施为普通的MRAM单元，只不过参考单元78被编程为具有电阻RH2并且参考单元79被编程为具有电阻RL2，电阻RH2等于储存逻辑高的普通存储器单元的电阻，电阻RL2等于储存逻辑低的普通存储器单元的电阻。
传输门80具有耦合到导体97的第一端子、耦合到节点46的第二端子，以及用于接收被标为“预充电-S”的预充电控制信号的控制端子。传输门81、82和83每一个均具有耦合到导体99的第一端子。传输门81的第二端子被耦合到节点54。传输门82的第二端子被耦合到节点64。传输门83的第二端子被耦合到节点64。传输门81、82和83中的每一个的控制端子接收被标为“预充电-B”的预充电控制信号。
传输门50具有耦合到节点48的第一端子和耦合到节点46的第二端子。传输门85具有耦合到节点46的第一端子和耦合到节点84的第二端子。传输门50和85的控制端子接收被标为“EQ”的均衡信号。
在工作中，读出放大器10读出由电阻77表示的存储器单元的状态，所述存储器单元状态可被编程为高逻辑状态或者低逻辑状态。在读出放大器10中通过地址和解码器(未示出)访问位、高参考和低参考。对于像MRAM这样的存储器，高参考单元是被编程为由电阻78表示的不同的高电阻存储器状态RH2的单元。类似地，低参考是被编程为由电阻79表示的不同的低电阻存储器状态RL2的单元。所述位是被寻址单元，由电阻77代表的其存储器状态RB可以是高(由高电阻状态表示)或低(由低电阻状态表示)。注意，在每一个晶体管52、62以及68和相关联的耦合存储器单元之间可能存在传输晶体管(未示出)，所以电阻77、78和79每一个均表示与访问相关联的存储器单元相关联的累积电阻。类似地，在电阻77、78以及79和VSS电压端子之间可能存在传输晶体管。
参考电路12结合预充电电流13将产生三种特定的偏置电压来控制读出电路14。读出电路14使用公共栅极电压VB2来偏置晶体管52、62和68。晶体管52、62和68的偏置跨过电阻RB、RH2和RL2设置了基本相同的偏置电压，该偏置电压接近低于VB2的晶体管阈值。这个偏置为每一个晶体管52、62和68建立了被表示为IB、IH和IL的饱和电流水平。IB、IH和IL的值接近跨过它们设置的基本相同的偏置电压除以分别与访问RB、RH2和RL2相关联的总有效电阻。在所示出的形式中，晶体管60和66以将IH和IL平均的方式连接，从而建立起等于(IH+IL)/2的通过每一个晶体管60和66的电流。晶体管60和66的偏置在节点84建立起参考电压OUTREF。在节点46将晶体管44的栅极连接到晶体管60和66的栅极作为电流镜为晶体管44建立起也等于(IH+IL)/2的饱和电流水平。在节点48处的电压，即输出(OUT)，将反映由晶体管44传导的饱和电流(IH+IL)/2和由晶体管52传导的饱和电流IB之间的差。对于具有低电阻状态的RB，节点48处的OUT信号的稳态电压值在电势上将低于参考电压OUTREF。对于具有高电阻状态的RB，节点48处的OUT信号的稳态电压值在电势上将高于参考电压OUTREF。
参考电路12接收参考输入电压VREF并使用RH1和RL1为读出电路14提供所示出的预充电和偏置电压。在工作中，VB2由运算放大器20控制，以便在节点28上维持等于VREF输入电压的电压。两个参考存储器单元RH1和RL1被耦合到节点28。RH1电阻是具有高电阻状态的存储器单元，且RL1电阻是具有低电阻状态的存储器单元。RH1和RL1与运算放大器20的反相输入以及晶体管26和34的连接导致建立起电压VB2，晶体管26和34的尺寸基本上等于晶体管52、62和68的尺寸，电压VB2在读出放大器14中产生大致等于VREF值的稳态电压。具体来说，稳态电压是节点28、54和64处的电压。
使用运算放大器42提供的电压VB3将节点54和64预充电到接近其稳态值的值。通过使用大致和晶体管44、60和66相同尺寸的晶体管22和32，运算放大器40提供电压VB1，电压VB1被用来将读出放大器14中的节点46、48和84预充电到接近其稳态值的值。
参考电路12和预充电电路13工作，以便随着温度、电源电压和工艺变化调整电压VB1、VB2和VB3。参考电路12和读出电路14之间电压值上的跟踪部分地是由于参考电路12中晶体管和读出电路14中晶体管的有意的器件尺寸匹配和使用参考电阻RH1和RL1所致。
当未被用来读出存储器单元的逻辑状态时，如果读出放大器使能信号AMPEN是逻辑低电压，则在相对较小的P沟道晶体管106、107和108的帮助下，读出电路14被关闭。内部节点46、48和84被上拉到VDD。这确保读出电路14保持关闭并且总是从相同的初始条件开始读出操作。
在读操作期间，在读出存储器单元的状态之前，使能信号AMPEN切换到高状态，从而使能读出电路14。参考电路12和预充电电路13使得节点46、48和84的电压转换到接近其稳态共模电压。同时，节点54和64上的电压切换到接近其稳态共模电压，导致读出放大器被预充电。于是，在读操作期间，例如存储器单元77的存储器单元的电阻与例如参考单元78和79的并联参考单元的电阻之间的差将导致节点48和84上的电压分开，从而指示存储在单元中的逻辑状态。注意，本领域技术人员将认识到，在其他的实施例中，存储器单元77的电阻可以只和一个具有中间水平电阻的参考单元比较。
因为读出电路14必须具有相对较高的灵敏度，所以晶体管尺寸相对较大，以便减少晶体管不匹配量。晶体管不匹配量随着降低长宽比而减小。但是，使用较大的晶体管也增大了预充电节点所需的时间周期，并且将增大解耦电容104和105准确地将读出电路14预充电到接近稳态共模电压所需的电容。
图2以原理图的形式示出了根据本发明的一个实施例的MRAM读出放大器11。为了说明的方便，将使用相同的参考数字来标识在图1和图2间共同示出的相同或者类似的元件。存储器11和存储器10的不同之处在于导体97包括受被标为“预充电-S＊”的预充电信号控制的额外传输门109。而且，导体99包括受被标为“预充电-B＊”的预充电信号控制的额外传输门110。此外，存储器11和存储器10的不同之处在于在运算放大器40和42的反馈路径中包括分压器电路。为了说明的目的，包括了这些运算放大器作为耦合到参考电路12’的预充电电路13’的一部分。与放大器40相关联的分压器115包括电阻器111和112。电阻器111具有耦合到VDD的第一端子和耦合到放大器40的第一输入的第二端子。电阻器112具有耦合到电阻器111的第二端子的第一端子和耦合到放大器40的输出的第二端子。与放大器42相关联的分压器116包括电阻器113和114。电阻器113具有耦合到放大器42的输出的第一端子和耦合到放大器42的第二输入的第二端子。电阻器114具有耦合到电阻器113的第二端子的第一端子和耦合到VSS的第二端子。注意，预充电信号“预充电-S＊”是“预充电-S”的逻辑补，并且预充电信号“预充电-B＊”是预充电信号“预充电-B”的逻辑补。
参考电路12’的操作和图1的参考电路12的操作相同。而且，总的来说，读出电路14’的操作和读出电路14的操作相同。因此，上面对参考电路12和读出电路14的描述也适用于对参考电路12’和读出电路14’的描述，并且在图2的描述中将不重复。如图2中的实施例所示，将参考节点46、48和84的预充电讨论预充电操作。节点54和64的预充电操作是类似的。
将通过参考图2和图3讨论节点46、48和84的预充电操作。图3是对理解图2的读出放大器的读操作有用的各种信号的时序图。预充电操作从电容器104的充电开始。在图3的时间t0之前，“预充电-S”是逻辑低，并且“预充电-S＊”是逻辑高，导致传输门80不导通而传输门109导通。电容器104被由运算放大器40的输出提供的电压预充电。电阻器111和112的电阻之比确定了运算放大器40的输出电压。
在预充电之前，节点46、48和84处于VDD。在稳态期间，节点46、48和84将接近稳态电压VM，并且电压VM将大致等于被标为“VB1REF”的参考电路节点24上的电压。因此，预充电操作必须将节点46、48和84上的电压从VDD改变到VB1REF。因此，所需的电荷是
QSA＝CSA(ΔV)＝CSA(VDD-VB1REF)
其中，CSA＝CM+CO+COR。预充电电路13’将把该过量电荷(QSA)存储在电容器104(CDEC)上。在预充电之前存储在电容器104上的总电荷是
QDEC＝CDEC(VDD-VB1)
电荷QDEC也将等于电荷共享之后所需的总电荷，即
QDEC＝(CDEC+CSA)(VDD-VB1REF)
并且
(VDD-VB1)/(VDD-VB1REF)＝(CDEC+CSA)/CDEC
因此，根据等式
(R112+R111)/R111＝((CDEC+CSA)/CDEC)
设置电阻之比。
参考图3，在时间t0，当AMPEN转换到高时，读出电路14’被使能。“预充电-S”变为逻辑高并且“预充电-S＊”变为逻辑低。同样地，“预充电-B”变为逻辑高并且“预充电-B＊”变为逻辑低。传输门109和110变为基本不导通并且传输门80、81、82和83变为导通，允许电荷在电容器104和节点46、48和84的电容之间共享，并允许电荷在电容器105和节点54和64的电容之间共享。而且，在时间t0，信号EQ转换，导致传输门50和85变为导通，从而确保节点46、48和84处于相同的共模电压。在时间t1，“预充电-B”转换到低，以使传输门81-83基本不导通并导致传输门110导通，从而将电容器105重新充电。同样地，在时间t2，“预充电-S”转换到低，导致传输门80不导通并导致传输门109导通，以便对电容器104重新充电。在时间t3，EQ再次变低，关闭传输门50和85。读周期的预充电部分在这一刻完成，并且允许节点48和84的电压分开，从而指示所存储的存储器单元77的状态。在时间t4，当AMPEN转换到低从而禁止读出电路14’时，读周期结束。
设置预充电电压以补偿内部节点电容之比降低了将读出放大器的内部节点预充电到稳态共模电压所需的时间。减少预充电读出放大器所需的时间提供了更快的读操作的益处。而且，设置预充电电压来补偿内部节点电容之比提供了读出电路14’的更准确的预充电的益处，并利用比图1的现有技术读出电路14更小的解耦电容将读出电路14’的状态传递到稳态操作。
本领域技术人员很容易想到对这里为说明的目的而选择的实施例的各种改变和修改。例如，很容易做出晶体管的导电类型、晶体管的类型等的变化。而且，实施例是在MRAM的上下文中讨论的。但是，所示出的实施例也可以应用于其他的存储器类型。只要这些修改和变化不偏离本发明的精神，期望它们被包括在本发明的由对下列权利要求的适当解释所确定的范围内。

Claims (10)

1.一种读出放大器，包含：
电流镜电路，具有用于传导来自所选择的存储器单元的电流的第一电流路径和用于传导来自参考单元的电流的第二电流路径；和
预充电电路，用于选择性地将所述第一电流路径的至少一部分和第二电流路径的至少一部分预充电到预先确定的电压，所述预充电电路包含运算放大器，所述运算放大器具有用于接收参考电压的第一输入、第二输入、和用于提供预充电电压的输出，所述输出通过分压器电路耦合到所述第二输入。
2.如权利要求1所述的读出放大器，其中，所述分压器电路包含：
第一电阻元件，具有耦合到电源电压端子的第一端子和耦合到所述运算放大器的所述第二输入的第二端子，所述第一电阻元件具有第一电阻值；和
第二电阻元件，具有耦合到所述运算放大器的所述第二输入的第一端子和耦合到所述运算放大器的所述输出的第二端子，所述第二电阻元件具有第二电阻值。
3.如权利要求2所述的读出放大器，其中，所述第一电阻值和所述第二电阻值之比控制在所述运算放大器的所述输出和所述第一电流路径的至少一部分和第二电流路径的所述至少一部分之间共享的电荷量，并且其中所述电荷共享用于对所述第一和第二电流路径的所述至少一部分进行预充电。
4.如权利要求2所述的读出放大器，其中，所述第一电阻元件是具有所述第一电阻值的电阻器，并且所述第二电阻元件是具有所述第二电阻值的电阻器，并且其中，所述第一电阻值和所述第二电阻值之比至少部分地依赖于第一电容和第二电容之比，其中，所述第一电容与所述第一和第二电流路径相关联，并且所述第二电容与所述运算放大器的所述输出相关联。
5.如权利要求4所述的读出放大器，其中，所述第二电容由耦合到所述运算放大器的所述输出的电容器提供。
6.如权利要求1所述的读出放大器，还包含：
第一开关，具有第一端子、第二端子和控制端子，所述第一端子耦合到所述运算放大器的所述输出，所述控制端子用于接收第一预充电控制信号；
电容器，具有耦合到电源电压端子的第一电极板和耦合到所述第一开关的所述第二端子的第二电极板；和
第二开关，具有耦合到所述第一开关的所述第二端子的第一端子、耦合到所述第一和第二电流路径的第二端子，以及用于接收第二预充电信号的控制端子。
7.如权利要求1所述的读出放大器，还包含用于传导来自第二参考单元的电流的第三电流路径，其中，所述参考单元具有代表被编程为高电阻状态的存储器单元的电阻的第一电阻，并且所述第二参考单元具有代表被编程为低电阻状态的所述存储器单元的电阻。
8.一种用于读出存储在存储器单元中的逻辑状态的方法，包含：
提供预充电电路；
使用所述预充电电路将电荷存储在电容元件上；
使能读出放大器的操作，所述读出放大器用于读出存储在所述存储器单元中的所述逻辑状态；
将所述电容元件从所述预充电电路解耦；
通过使电荷在所述电容元件和所述读出放大器之间共享，将所述读出放大器预充电到预先确定的电压；和
读出存储在所述读出放大器中的所述逻辑状态。
9.如权利要求8所述的方法，其中，提供预充电电路还包含提供具有运算放大器的预充电电路，所述运算放大器具有第一输入、第二输入、和输出，所述第一输入用于接收参考电压，所述输出通过分压器耦合到所述第二输入。
10.如权利要求8所述的方法，其中，所述读出放大器包含用于传导来自所选择的存储器单元的电流的第一电流路径；用于传导来自第一参考单元的电流的第二电流路径，所述第一参考单元具有代表被编程为高电阻状态的存储器单元的电阻值的第一电阻；以及传导来自第二参考单元的电流的第三电流路径，所述第二参考单元具有代表被编程为低电阻状态的所述存储器单元的电阻值的第二电阻。
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