KR102514045B1 - 저항성 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

저항성 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명에 따른 저항성 메모리 장치는, 저장된 데이터에 따라 가변되는 저항 레벨을 갖고 제 1 신호라인과 제 2 신호라인과 연결된 메모리 셀을 포함하는 메모리 셀 어레이, 상기 데이터를 독출하는 독출 회로 및 제 1 구간에서 상기 제 1 신호라인과 제 1 스위칭 소자를 통해 연결된 센싱 노드와 상기 제 2 신호라인과 제 2 스위칭 소자를 통해 연결된 제 1 노드를 서로 다른 전압 레벨로 프리차지(precharge)되도록 제어하고, 제 2 구간에서 상기 메모리 셀의 저항 레벨에 기반하여 상기 센싱 노드의 전압이 디벨롭되도록 제어하는 제어 로직을 포함하는 것을 특징으로 한다.

Description

저항성 메모리 장치 및 이를 포함하는 메모리 시스템 {Resistive Memory device and Memory system including thereof}
본 발명의 기술적 사상은 저항성 메모리 장치에 관한 것으로, 더욱 상세하게는, 저항성 메모리 셀의 데이터를 리드하는 저항성 메모리 장치 및 메모리 시스템에 관한 것이다.
정보를 저장하기 위한 장치로서, 반도체 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류될 수 있다. 불휘발성 메모리 장치는, PRAM(Phase change Random Access Memory)이나, 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 및 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random Access Memory) 등의 메모리 장치를 포함한다.
반도체 메모리 장치 분야에서, 집적도 증가, 동작 속도의 증가 및 데이터 신뢰성 확보 등의 성능(performance) 향상을 위한 다양한 연구가 시도되고 있다. 메모리 성능 저하의 일예로서, 저항성 메모리의 단위 셀(unit cell)의 데이터를 독출하는 경우, 소정의 센싱 마진을 확보하기 위한 시간이 많이 소요되므로, 독출 동작 성능이 문제될 수 있다. 또한, 반도체 메모리 장치의 공정 상의 편차(variation)나 반도체 메모리 장치를 동작하기 위한 각종 회로(예컨대, 데이터 기록이나 독출을 위한 회로)로 제공되는 신호의 편차 등 여러 요인들에 의한 성능 저하의 문제가 발생할 수 있다. 이러한 각종 요인에 기인한 성능 저하를 방지할 수 있는 반도체 메모리 장치의 설계가 필요하다.
본 발명의 기술적 사상이 해결하려는 과제는 독출 동작 성능을 개선할 수 있는 메모리 장치 및 메모리 시스템을 제공하는 데에 있다.
본 발명에 따른 저항성 메모리 장치는, 저장된 데이터에 따라 가변되는 저항 레벨을 갖고 제 1 신호라인과 제 2 신호라인과 연결된 메모리 셀을 포함하는 메모리 셀 어레이, 상기 데이터를 독출하는 독출 회로 및 제 1 구간에서 상기 제 1 신호라인과 제 1 스위칭 소자를 통해 연결된 센싱 노드와 상기 제 2 신호라인과 제 2 스위칭 소자를 통해 연결된 제 1 노드를 서로 다른 전압 레벨로 프리차지(precharge)되도록 제어하고, 제 2 구간에서 상기 메모리 셀의 저항 레벨에 기반하여 상기 센싱 노드의 전압이 디벨롭되도록 제어하는 제어 로직을 포함하는 것을 특징으로 한다.
또한, 상기 제어회로는, 상기 독출 회로가, 제 3 구간에서 전압 레벨이 디벨롭된 상기 센싱 노드의 전압을 센싱하여 상기 데이터를 독출하도록 제어하는 것을 특징으로 한다.
또한, 상기 독출 회로는, 상기 제 1 구간에서, 상기 센싱 노드에 제 2 전압을 제공하는 제 1 독출 프리차지부 및 상기 제 1 노드에 제 1 전압을 제공하는 제 2 독출 프리차지부를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 전압의 레벨은 상기 제 2 전압의 레벨보다 큰 것을 특징으로 한다.
또한, 상기 제 1 독출 프리차지부는, 소정의 전원 전압 노드와 연결된 스위칭 소자 및 적어도 하나의 다이오드를 포함하고, 상기 제 2 독출 프리차지부는, 상기 소정의 전원 전압 노드와 연결된 스위칭 소자를 포함하는 것을 특징으로 한다.
또한, 상기 제어로직은, 상기 제 2 구간에서, 상기 제 1 독출 프리차지부의 스위칭 소자 및 상기 제 2 독출 프리차지부의 스위칭 소자가 턴-오프 되도록 제어하고, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자가 턴-온 되도록 제어하는 것을 특징으로 한다.
또한, 상기 제 1 신호라인은 비트 라인(bit line)이고, 상기 제 2 신호라인은 소스 라인(source line)인 것을 특징으로 한다.
또한, 상기 메모리 셀 어레이는, 상기 메모리 셀과 동일한 셀 연결 구조를 가지며, 제 1 기준 신호라인과 제 2 기준 신호라인과 연결되어 상기 메모리 셀에 저장되는 데이터와 상보적인 데이터를 저장하는 제 1 기준 메모리 셀을 포함하고,
상기 제어회로는, 상기 제 1 구간에서 상기 제 1 기준 신호라인과 스위칭 소자를 통해 연결된 제 1 기준 센싱노드와 상기 제 2 기준 신호라인과 스위칭 소자를 통해 연결된 제 1 기준 노드를 서로 다른 전압 레벨로 프리차지(precharge) 되도록 제어하고, 상기 제 2 구간에서 상기 제 1 기준 메모리 셀의 저항 레벨에 기반하여 상기 제 1 기준 센싱노드의 제 1 기준 센싱 전압이 디벨롭되도록 제어하며, 상기 센싱 노드의 전압 및 디벨롭된 상기 제 1 기준 센싱 전압을 이용하여 상기 데이터를 독출하도록 제어하는 것을 특징으로 한다.
본 발명에 따른 메모리 시스템은, 저항성 메모리 장치 및 상기 저항성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 저항성 메모리 장치는, 제 1 신호라인과 제 2 신호라인에 연결되고, 제 1 데이터가 저장된 메모리 셀을 포함하는 메모리 셀 어레이, 상기 제 1 데이터에 대한 독출 동작을 제어하는 제어로직 및 상기 메모리 제어로직으로부터 수신된 독출 제어신호에 응답하여 제 1 구간에서 상기 제 1 신호라인과 제 1 스위칭 소자를 통해 연결된 센싱 노드와 상기 제 2 신호라인과 제 2 스위칭 소자를 통해 연결된 제 1 노드를 서로 다른 전압 레벨로 프리차지(precharge)시키는 독출 회로를 포함한다.
또한, 상기 제어로직은, 제 2 구간에서 상기 메모리 셀의 저항 레벨에 기반하여 상기 센싱 노드의 센싱 전압이 디벨롭되도록 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자를 제어하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따르면, 저항성 메모리 셀의 데이터에 대한 독출 동작을 수행할 때에 센싱 마진을 크게하여 데이터의 신뢰성을 향상시킬 수 있는 효과가 있다. 또한, 저항성 메모리 장치 및 메모리 시스템의 독출 방법에 따르면, 디벨롭 구간을 짧은 독출 동작을 수행함으로써, 독출 동작 속도를 향상시킬 수 있으므로 상기 저항성 메모리 장치를 대용량 정보를 저장하는 용도 이외에 빠른 억세스를 요하는 메모리 용도로 사용될 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 나타내는 회로도이다.
도 4는 도 2의 메모리 셀 어레이에 포함된 비휘발성 메모리의 일 예로서, STT-MRAM(Spin transfer torque magneto resistive random access memory)의 구현 예를 나타내는 입체도이다.
도 5는 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 6는 도 3의 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 독출 동작을 설명하기 위한 메모리 장치를 나타내는 블록도이다.
도 8은 도 7에 개시된 메모리 장치를 구체적으로 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 독출 동작을 수행하는 방법을 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따라 기준 메모리 셀을 포함하는 메모리 셀 어레이에 대한 독출 동작을 개략적으로 설명하기 위한 블록도이다.
도 11은 도 10의 메모리 셀 어레이를 포함하는 메모리 장치로써, 본 발명의 다른 실시예에 따른 독출 동작을 설명하기 위한 나타내는 블록도이다.
도 12는 도 11에 개시된 메모리 장치를 구체적으로 나타낸 회로도이다.
도 13a 내지 도 13b는 도 12의 메모리 장치의 독출 동작을 수행하는 방법을 나타내는 그래프이다.
도 14는 본 발명의 또 다른 실시예에 따른 메모리 장치를 구체적으로 나타낸 회로도이다.
도 15는 도 14의 메모리 장치의 독출 동작을 수행하는 방법을 나타내는 그래프이다.
도 16은 본 발명의 또 다른 실시예에 따라 기준 전압을 생성하기 위한 기준 메모리 셀 영역을 포함하는 메모리 셀 어레이에 대한 독출 동작을 개략적으로 설명하기 위한 블록도이다.
도 17은 도 16의 메모리 셀 어레이를 포함하는 메모리 장치로써, 본 발명의 다른 실시예에 따른 독출 동작시에 기준 전압 생성 방법을 설명하기 위한 나타내는 블록도이다.
도 18은 도 17에 개시된 메모리 장치를 구체적으로 나타낸 회로도이다.
도 19는 본 발명의 일 실시예에 따른 도 10에 개시된 메모리 어레이를 포함하는 메모리 장치를 나타내는 회로도이다.
도 20은 도 19의 메모리 장치의 본 발명의 일 실시예에 따른 독출 동작을 설명하기 위한 타이밍도이다.
도 21은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함한다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 독출 회로(120)를 포함한다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스를 포함한다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함한다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수 개의 메모리 셀들을 포함할 수 있고, 각 메모리 셀은 제1 신호 라인과 제2 신호 라인 사이에 연결될 수 있다. 일 실시예에서, 제1 신호 라인은 비트 라인(BL)일 수 있고, 제2 신호 라인은 소스 라인(SL)일 수 있다. 다른 실시예에서, 제1 신호 라인은 소스 라인(SL)일 수 있고, 제2 신호 라인은 비트 라인(BL)일 수 있다. 또한, 각 메모리 셀은 제 1 신호 라인과 소정의 스위칭 소자를 통해 센싱 노드와 연결될 수 있으며, 제 2 신호 라인과 소정의 스위칭 소자를 통해 제 1 노드와 연결될 수 있다.
일 실시예에서, 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 각 메모리 셀은 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 각 메모리 셀은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함한다. 또한, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀 또는 트리플 레벨 셀을 함께 포함할 수도 있다.
본 실시예에서, 복수 개의 메모리 셀들은 저장되는 데이터에 따라 가변되는 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함한다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 메모리 장치(100)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM이 될 수 있다.
독출 회로(120)는 복수 개의 메모리 셀들 중 선택된 메모리 셀에 대해 독출 동작을 수행할 수 있다. 독출 회로(120)는 선택된 메모리 셀에 연결된 선택된 워드 라인에 선택적으로 연결될 수 있다. 일 실시예에서, 독출 회로(120)는 센싱 구간에서의 센싱 노드의 센싱 전압을 기초로 메모리 셀에 저장된 데이터를 독출할 수 있다. 다른 실시예에서, 독출 회로(120)는 메모리 셀에 흐르는 셀 전류를 기초로 메모리 셀에 저장된 데이터를 독출할 수 있다. 일 실시예로, 독출 회로(120)는 독출 프리차지부(122)를 포함할 수 있다.
본 실시예에서, 메모리 컨트롤러(200)로부터 수신된 독출 명령에 응답하여 독출 프리차지부(122)는 제 1 구간에서 선택된 메모리 셀(MC)의 제1 신호라인을 통해 연결된 센싱 노드와 선택된 메모리 셀의 제 2 신호라인을 통해 연결된 제 1 노드를 서로 다른 전압 레벨로 프리차지(Precharge)할 수 있다. 이후, 제 2 구간에서 선택된 메모리 셀의 저항 레벨에 기반하여 센싱 노드의 전압 레벨이 디벨롭되도록 제어될 수 있다. 독출 회로(120)는 제 3 구간에서 선택된 메모리 셀의 센싱 노드의 센싱 전압과 소정의 기준 전압을 비교하여 선택된 메모리 셀에 저장된 데이터를 독출할 수 있다. 다시 말해, 독출 회로(120)는 제 1 신호라인의 전압에 대응되는 센싱 전압과 기준 전압을 비교하여 데이터를 독출할 수 있다. 예를 들어, 제 1 신호라인은 비트 라인(BL)일 수 있고, 제 2 신호라인은 소스 라인(SL)일 수 있다. 이하에서는, 제 1 신호라인이 비트 라인(BL), 제 2 신호라인이 소스 라인(SL)인 경우에 대해 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 신호라인은 소스 라인(SL)일 수 있다. 또한, 이하에서는 상기 제 1 노드는 공유 전하 노드로 지칭하도록 한다.
메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(WRC), 제어 로직(130), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)를 포함할 수 있고, 기입/독출 회로(WRC)는 기입 회로(WC) 및 독출 회로(120)를 포함한다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(110)는 복수 개의 제1 신호 라인들 및 복수 개의 제2 신호 라인들에 연결될 수 있고, 복수 개의 제1 신호 라인들과 복수 개의 제2 신호 라인들에 연결된 복수 개의 메모리 셀들을 포함한다. 이하에서는, 제1 신호라인들은 비트 라인들(BL)이고, 제2 신호라인들은 소스 라인들(SL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 수평 구조의 2차원 메모리일 수 있고, 복수 개의 워드 라인들(WL1 내지 WLn), 복수 개의 비트 라인들(BL1 내지 BLm), 복수 개의 소스 라인들(SL1 내지 SLm) 및 복수 개의 메모리 셀들(MC)을 포함한다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수, 소스 라인들(SL) 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수 개의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(S)를 포함한다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(CT)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수 개의 비트 라인들(BL1 내지 BLm) 중 어느 하나와 복수 개의 소스 라인들(SL1 내지 SLm) 중 어느 하나 사이에 연결되며, 선택 소자(CT)는 가변 저항 소자(R)와 복수 개의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 즉, 제 1 비트라인(BL1)과 연결되는 메모리 셀들(MC)은 제 1 소스라인(SL1)과 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제 1 워드라인(WL1)에 연결되는 메모리 셀들(MC)은 제 1 소스 라인(SL1)과 연결되는 등의 다양한 연결방식이 적용될 수 있다.
가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함한다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(CT)는 복수 개의 워드 라인들(WL1 내지 WLn) 중 어느 하나와 대응되는 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 3에서, 선택 소자(CT)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(CT)는 스위칭 가능한 다른 소자로 변경될 수 있다.
다시 도 2를 참조하면, 기입 회로(WC)는 선택된 비트 라인에 연결되어 선택된 메모리 셀에 기입 펄스를 제공함으로써 기입 동작을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 일 실시예에서, 기입 펄스는 전류 펄스일 수 있고, 다른 실시예에서, 기입 펄스는 전압 펄스일 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(WRC), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(130)은 기입/독출 회로(WRC)에 각종 동작 제어 신호들(CTRL_op)을 제공할 수 있다. 예를 들어, 동작 제어 신호들(CTRL_op)은 기입 인에이블(enable) 신호, 독출 인에이블 신호, 센싱 인에이블 신호, 디스차지(discharge) 인에이블 신호, 프리차지(precharge) 인에이블 신호 및 독출 프리차지(Read-precharge) 인에이블 신호 등을 포함한다. 또한, 제어 로직(130)은 전압 생성부(140)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 나아가, 제어 로직(130)은 로우 디코더(105)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(160)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다. 구체적으로, 제어 로직(130)은 도 1의 메모리 컨트롤러(200)로부터 독출 커맨드를 수신한 때에 독출 회로(120)가 메모리 셀에 대한 독출 동작을 수행할 수 있도록 제어할 수 있다.
독출 회로(120)는 선택된 비트 라인에 연결되어 선택된 메모리 셀에 저장된 데이터(DATA)를 독출할 수 있다. 본 실시예에서, 독출 회로(120)는 독출 프리차지부(122) 를 포함한다. 일 실시예로, 제어로직(130)은 독출 프리차지부(122)가 선택된 메모리 셀의 비트 라인과 스위칭 소자를 통해 연결된 센싱 노드를 제 1 전압 레벨로 독출 프리차지(Read-Precharge)하고, 선택된 메모리 셀의 소스 라인과 스위칭 소자를 통해 연결된 전하 공유 노드를 제 2 전압 레벨로 독출 프리차지하도록 제어할 수 있다. 일 예로, 독출 프리차지부(122)는 상기 센싱 노드 및 상기 전하 공유 노드에 각각 전압 레벨이 다른 전압을 제공할 수 있으며, 센싱 노드의 전압 레벨과 전하 공유 노드의 전압 레벨이 달라 센싱 노드와 전하 공유 노드의 전위 차가 발생되도록 할 수 있다.
또한, 본 실시예에서 제어로직(130)은 전하 공유 제어부(132)는 상기 제 1 전압 레벨로 독출 프리차지된 센싱 노드의 센싱 전압이 디벨롭되도록 제어할 수 있다. 즉, 전하 공유 제어부(132)는 독출 프리차지부(122)에 의하여 선택된 메모리 셀의 센싱 노드와 전하 공유 노드 사이에 발생된 소정의 전위 차이를 이용하여, 센싱 노드의 센싱 전압이 디벨롭되도록 할 수 있다. 구체적으로, 전하 공유 제어부(132)는 선택된 메모리 셀의 센싱 노드 및 전하 공유 노드에 연결된 스위칭 소자들이 턴 온(Turn-On) 되도록 제어하여, 상기 전위 차이에 의해 선택된 메모리 셀에 전류가 흐르도록 할 수 있다. 상기 스위칭 소자들은 칼럼 디코더(160)에 구비된 먹스에 포함될 수 있으며, 전하 공유 제어부(132)는 칼럼 디코더(160)의 스위칭 소자들에 선택제어신호(SCS)를 제공하여 스위칭 소자들의 턴 온(Turn-On), 턴 오프(Turn-Off)를 제어할 수 있다. 선택된 메모리 셀의 저항 레벨에 따라, 선택된 메모리 셀에 전류량은 달라질 수 있으며, 이를 통해 전하 공유 제어부(132)는 선택된 메모리 셀의 저항 레벨에 기반하여 선택된 메모리 셀의 센싱 노드의 센싱 전압의 디벨롭 정도를 다르게 제어할 수 있다. 전하 공유 제어부(132)는 선택된 메모리 셀의 센싱 노드에 대한 소정의 디벨롭 동작이 완료된 때에는 선택된 메모리 셀의 센싱 노드 및 전하 공유 노드에 연결된 스위칭 소자들이 턴 오프(Turn-Off)되도록 제어할 수 있다. 이후, 독출 회로(120)는 선택된 메모리 셀의 센싱 노드의 센싱 전압과 기준 전압을 비교하여 선택된 메모리 셀에 저장된 데이터를 독출할 수 있다. 도면상에 전하 공유 제어부(132)는 제어로직(130)에 포함된 것으로 도시하였으나, 이는 일 실시예에 불과한 바, 이에 국한되지 않으며 전하 공유 제어부(132)는 독출 회로(120)에 포함되도록 구현될 수 있다.
기입 회로(WC)가 기입 동작 대상이 되는 메모리 셀에 대한 기입 동작을 수행하기 전에, 독출 회로(120)는 상기 메모리 셀에 대한 독출 동작을 수행하여 메모리 셀의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다. 나아가, 독출 회로(120)는 메모리 셀에 대한 기입 동작을 수행한 후에, 메모리 셀에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다.
이와 같이, 독출 회로(120)는 메모리 셀들의 저항을 각각 독출하고, 독출 결과를 기입 회로(WC) 또는 제어 로직(130)에 제공할 수 있다. 구체적으로, 독출 회로(120)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA)를 기입 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(WC)에 제공할 수 있다.
본 실시예에서, 기입/독출 회로(WRC)는 칼럼 디코더(160)에 연결될 수 있으며, 이에 따라, 기입/독출 회로(WRC)는 칼럼 디코더(160)를 통해 선택적으로 메모리 셀의 비트 라인 및 소스 라인에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 기입/독출 회로(WRC)는 로우 디코더(150)에 연결될 수 있으며, 이에 따라, 선택적으로 워드 라인에 연결될 수도 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(WRC), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(140)는 복수 개의 워드 라인들을 구동하기 위한 제1 구동 전압(VWL) 및 복수 개의 비트 라인들을 구동하기 위한 제2 구동 전압(VBL)을 생성할 수 있다. 이때, 제1 구동 전압(VWL)은 리셋 기입 전압, 셋 기입 전압, 인히빗 전압, 독출 전압 또는 프로그램 검증 전압 등을 포함한다. 또한, 제2 구동 전압(VBL)은 리셋 기입 전압, 셋 기입 전압, 인히빗 전압 등을 포함한다. 메모리 셀 어레이(110)에 포함된 메모리 셀에서 선택 소자(CT)의 연결 방향에 따라 리셋 기입 전압 및 셋 기입 전압은 워드 라인(WL) 또는 비트 라인(BL)에 연결될 수 있다.
로우 디코더(150)는 복수 개의 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수 개의 워드 라인들(WL) 중 선택된 워드 라인을 활성화할 수 있다. 구체적으로, 로우 디코더(150)는 로우 어드레스(X_ADDR)에 응답하여 복수 개의 워드 라인들(WL) 중 선택된 워드 라인에 인가되는 전압을 제어하거나 선택된 워드 라인의 연결 관계를 제어할 수 있다.
칼럼 디코더(160)는 복수 개의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 칼럼 어드레스(Y_ADDR)에 응답하여 복수 개의 비트 라인들(BL) 중 선택된 비트 라인을 활성화할 수 있다. 또한, 칼럼 디코더(160)는 본 발명에 따른 독출 동작을 수행하기 위하여, 복수 개의 비트 라인들(BL) 및 복수 개의 소스 라인들(SL)을 통해 메모리 셀(110)에 연결되고, 전하 공유 제어부(132)로부터 수신한 선택제어신호(SCS)에 응답하여 복수 개의 비트 라인들(BL) 중 선택된 비트 라인, 복수 개의 소스 라인들(SL) 중 선택된 소스 라인을 활성화할 수 있다. 이에 대한 구체적인 내용은 후술한다.
도 4는 도 2의 메모리 셀 어레이에 포함된 비휘발성 메모리의 일 예로서, STT-MRAM(Spin transfer torque magneto resistive random access memory)의 구현 예를 나타내는 입체도이다.
메모리 셀(300)은 MTJ(Magnetic Tunnel Junction) 소자(320) 및 셀 트랜지스터(CT)를 포함한다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL1)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 MTJ 소자(320)를 통해 비트라인(예컨대, 제 1 비트라인 BL1)에 연결된다. 또한 셀 트랜지스터(CT)의 다른 전극은 소스라인(SL)에 연결된다.
MTJ 소자(320)는 고정 층(Pinned layer, 13)과 자유 층(free layer, 11) 및 이들 사이에 터널 층(12)을 포함한다. 고정 층(13)의 자화 방향은 고정되어 있으며, 자유 층(11)의 자화 방향은 조건에 따라 고정 층(13)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정 층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
상기 STT-MRAM의 라이트 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL1)과 소스 라인(SL1) 사이에 기입 전류(WC1, WC2)를 인가한다.
상기 STT-MRAM의 독출 동작을 하기 위해서는, 워드라인(WL1)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL1)으로부터 소스 라인(SL1) 방향으로 리드 전류를 인가하여, 측정되는 저항 값에 따라 MTJ 소자(320)에 저장된 데이터를 판별할 수 있다. 이하에서는, 비휘발성 메모리는 STT-MRAM으로 구현된 것임을 가정하여 서술하도록 한다. 다만, 이는 일 예로 이에 국한되지 않으며 비휘발성 메모리는 다양한 종류의 저항성 메모리들 중 어느 하나에 해당될 수 있다.
도 5는 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 5를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 1 비트로 프로그램되는 싱글 레벨 셀인 경우, 메모리 셀은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다. 메모리 셀에 기입 펄스를 인가하여 메모리 셀을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀에 기입 펄스를 인가하여 메모리 셀을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.
저 저항 상태(LRS)에 따른 산포와 고 저항 상태(HRS)에 따른 산포 사이의 임의의 저항을 임계 저항(Rth)으로 설정할 수 있다. 메모리 셀들에 대한 독출 동작에서, 독출 결과가 임계 저항(Rth) 이상인 경우에는 고 저항 상태(HRS)인 것으로 판단하고, 독출 결과가 임계 저항(Rth) 이하인 경우에는 저 저항 상태(LRS)인 것으로 판단한다.
일 실시예로, 메모리 셀의 데이터를 독출하기 위하여, 독출 회로는 임계 저항(Rth)에 대응되는 기준 전압(VREF)을 이용하여, 메모리 셀의 센싱 노드의 센싱 전압과 비교하여 독출할 수 있다.
도 6는 도 3의 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 6를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 2 비트로 프로그램되는 멀티 레벨 셀인 경우, 메모리 셀은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다. 일 실시예에서, 제1 저항 상태(RS1) 및 제2 저항 상태(RS2)를 저 저항 상태라고 지칭할 수 있고, 제3 저항 상태(RS3) 및 제4 저항 상태(RS4)를 고 저항 상태라고 지칭할 수 있다.
제1 저항 상태(RS1)에 따른 산포와 제2 저항 상태(RS2)에 따른 산포 사이의 임의의 저항을 제1 임계 저항(Rth1)으로 설정하고, 제2 저항 상태(RS2)에 따른 산포와 제3 저항 상태(RS3)에 따른 산포 사이의 임의의 저항을 제2 임계 저항(Rth2)으로 설정하고, 제3 저항 상태(RS3)에 따른 산포와 제4 저항 상태(RS4)에 따른 산포 사이의 임의의 저항을 제3 임계 저항(Rth3)으로 설정할 수 있다. 메모리 셀들(MC)에 대한 독출 동작에서, 독출 결과가 제1 임계 저항(Rth1) 이상인 경우에는 제2 내지 제4 저항 상태들(RS2, RS3, RS4) 중 하나인 것으로 판단하고, 독출 결과가 제1 임계 저항(Rth1) 이하인 경우에는 제1 저항 상태(RS1)인 것으로 판단한다.
일 실시예로, 메모리 셀의 데이터를 독출하기 위하여, 제1 내지 제3 임계 저항(Rth1, Rth2, Rth3)에 상응하는 기준 전압들(VREF1, VREF2, VREF3)을 이용하여, 메모리 셀의 센싱 노드의 센싱 전압과 비교하여 독출할 수 있다.
도 5 및 도 6에서 서술된 기준 전압은 도 2의 전압 생성부(140)에서 생성되어 독출 회로(120)에 제공될 수 있다. 또한, 메모리 셀 어레이(110)는 복수 개의 기준 메모리 셀들을 포함하는 때에는, 기준 메모리 셀들 각각의 기준 센싱 노드의 기준 센싱 전압을 이용하여 생성된 기준 전압은 독출 회로(120)에 제공될 수 있다. 다만, 이는 일예에 불과한 바 이에 국한되지 않고 독출 회로(120)는 소정의 기준 전압 생성부를 더 포함할 수 있으며, 기준 전압 생성부로부터 생성된 기준 전압을 이용하여 독출 동작을 수행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 독출 동작을 설명하기 위한 메모리 장치를 나타내는 블록도이다.
도 7을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 독출 회로(320) 및 제 1 먹스(365)를 포함한다. 메모리 셀 어레이(310)는 복수 개의 워드라인들(WL1~WLn, 단 N은 1 이상의 자연수), 복수 개의 비트라인들(BL1~BLm, 단 M은 1 이상의 자연수), 복수 개의 소스 라인들(SL1~SLm) 및 상기 비트라인들(BL1~BLm)과 상기 소스라인들(SL1~SLm) 사이에 배치된 다수의 메모리 셀(MC)을 포함한다. 메모리 셀이 STT-MRAM(Spin transfer torque magneto resistive random access memory)셀로 구현되는 경우, 각각의 메모리 셀은 자성 물질을 가지는 자기 터널 접합 소자(magnetic tunnel junction, 이하 MTJ 소자)를 포함한다.
메모리 셀(311)은 셀 트랜지스터 및 MTJ소자를 포함한다. 셀 트랜지스터는 워드라인 구동부에서 출력되는 신호에 응답하여 스위칭된다. 워드라인 구동부는 워드라인들(WL1~WLn)을 선택하기 위한 워드라인 선택 전압을 출력하며, 워드라인 구동부 내에 로우 어드레스를 디코딩하는 수단이 구비되거나, 또는 도 2의 로우 디코더로부터의 디코딩된 어드레스가 워드라인 구동부로 제공될 수 있다. 또한, 각각의 메모리 셀의 셀 트랜지스터와 MTJ소자는 비트라인들(BL1~BLm) 중 어느 하나의 비트라인(BL)과 소스라인들(SL1~SLm) 중 어느 하나의 소스라인(SL) 사이에 연결된다.
한편, 상기 MTJ 소자들은 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)등의 저항성 소자로 대체 될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.
복수 개의 비트라인들은 기입 드라이버와 연결된다. 기입 드라이버는 외부의 커맨드에 응답하여 기입 동작을 하기 위한 전류를 메모리 셀에 인가할 수 있다.
제 1 먹스(365)는 비트 라인들(BL1~BLm)과 글로벌 비트 라인(GBL)을 연결하는 복수 개의 스위칭 소자들 및 소스 라인들(SL1~SLn)과 글로벌 소스 라인(GSL)을 연결하는 복수 개의 스위칭 소자들을 포함한다. 이하, 센싱 노드(Sensing Node, SN)는 비트 라인들(BL1~BLm) 중 어느 하나의 비트라인과 글로벌 비트 라인(GBL)이 연결되는 하나의 노드를 지칭할 수 있으며, 전하 공유 노드(Charge Sharing Node, CSN)는 소스 라인들(SL1~SLm) 중 어느 하나의 소스라인과 글로벌 소스 라인(GSL)이 연결되는 하나의 노드를 지칭할 수 있다.
독출 회로(320)는 독출 프리차지부(322) 및 센스 앰프(326)을 포함한다. 독출 회로(320)가 독출 동작을 수행하기 전에 센싱 노드(SN) 및 전하 공유 노드(CSN)는 접지 전압(Vss)으로 프리차지된 상태이며, 제 1 먹스(365)의 스위칭 소자들은 모두 턴-오프된 상태일 수 있다. 다만, 센싱 노드(SN) 및 전하 공유 노드(CSN)가 접지 전압(Vss)으로 프리차지된 것은 일 실시예에 불과한 바, 센싱 노드(SN) 및 전하 공유 노드(CSN)는 독출 프리차지 동작을 수행되기 전에 접지전압이 아닌 소정의 레벨을 갖는 전압으로 프리차지된 상태일 수 있다.
독출 프리 차지부(322)는 제 1 구간동안 글로벌 비트 라인(GBL)을 통해 센싱 노드(SN)를 제 2 프리차지 전압(PCV2)으로 프리차지하고, 글로벌 소스 라인(GSL)을 통해 전하 공유 노드(CSN)를 제 1 프리차지 전압(PCV1)으로 프리차지하는 독출 프리차지 동작을 수행할 수 있다. 일 실시예로, 제 1 프리차지 전압(PCV1) 레벨과 제 2 프리차지 전압(PCV2) 레벨은 서로 다를 수 있으며, 이하에서는 제 1 프리차지 전압(PCV1) 레벨이 제 2 프리차지 전압(PCV2) 레벨보다 큰 것을 가정하여 서술하도록 하겠다. 상기 제 1 구간은 독출 프리차지 구간으로 지칭될 수 있다. 또한, 이하에서는 제 1 프리차지 전압(PCV1)은 제 1 전압으로 제 2 프리차지 전압(PCV2)은 제 2 전압으로 지칭될 수 있다.
센싱 노드(SN) 및 전하 공유 노드(CSN)가 각각 제 2 프리차지 전압(PCV2) 레벨, 제 1 프리차지 전압(PCV1) 레벨로 프리차지된 때에, 전하 공유 제어부(334)는 제 1 먹스(365)에 선택제어신호(SCS)를 제공하여, 제 2 구간동안 제 1 먹스(365)의 스위칭 소자가 턴-온 상태가 되도록 제어할 수 있다. 제 2 구간동안 센싱 노드(SN)의 센싱 전압은 디벨롭(Develop)될 수 있다. 예를 들어, 독출 동작을 위해 제 1 워드 라인(WL1)에 선택 소자가 연결되고, 제 1 비트 라인(BL1) 및 제 1 소스 라인(SL1) 사이에 연결된 메모리 셀(311)이 선택된 때에, 전하 공유 제어부(334)는 제 2 구간동안 제 1 먹스(365)에 포함된 스위칭 소자들 중 제 1 비트 라인(BL1)과 연결된 스위칭 소자 및 제 1 소스 라인(SL1)과 연결된 스위칭 소자를 턴 온 시킬 수 있다. 이 후, 독출 프리차지 동작으로 발생된 센싱 노드(SN)와 전하 공유 노드(CSN)간의 전위차로 인하여, 제 1 소스 라인(SL1)에서 제 1 비트 라인(BL1) 방향으로 메모리 셀(311)에 전류가 흘러, 전하 공유 노드(CSN)의 전하가 센싱 노드(SN)로 공유되는 전하 공유 현상(Charge Sharing)이 발생될 수 있다. 이 때에 메모리 셀(311)을 흐르는 전류량은 메모리 셀(311)에 포함된 MJT 소자의 저항 레벨에 따라 달라질 수 있다. 위와 같은 전하 공유 제어부(334)의 동작을 통하여, 메모리 셀(311)과 연결된 센싱 노드(SN)의 센싱 전압이 디벨롭될 수 있다. 상기 제 2 구간은 디벨롭 구간으로 지칭될 수 있다.
이 후, 전하 공유 제어부(334)는 제 1 먹스(365)에 선택제어신호(SCS)를 제공함으로써, 제 1 먹스(365)의 스위칭 소자들을 제어하여 센싱 전압에 대한 디벨롭 동작을 완료할 수 있다. 구체적으로, 전하 공유 제어부(334)는 제 1 먹스(365)에 포함된 스위칭 소자들 중 제 1 비트 라인(BL1)과 연결된 스위칭 소자 및 제 1 소스 라인(SL1)과 연결된 스위칭 소자를 턴 오프 시킴으로써, 디벨롭 동작을 완료할 수 있다. 이후, 제 3 구간동안 센스 앰프(S/A, 326)는 센싱 인에이블 신호(Sensing Enable, SE)에 응답하여 센싱 노드(SN)의 센싱 전압과 기준 전압(VREF)를 비교하여, 메모리 셀(311)에 저장된 데이터(DOUT)를 출력할 수 있다. 상기 제 3 구간은 센싱 구간으로 지칭될 수 있다. 다만, 도 7에서 제어로직(330)에서 전하 공유 제어부(334)의 기능 블록을 포함하는 것을 도시하고 있으나, 이는 일 실시예로 이에 국한되지 않으며 별도의 기능 블록없이 제어로직(330)에서 전하 공유 제어부(334)의 역할을 수행할 수 있다.
메모리 셀(311)이 독출 동작의 대상으로 선택된 것을 가정하여 서술하였으나, 이에 국한되지 않고, 다른 메모리 셀이 독출 동작의 대상으로 선택된 때에도 전술한 독출 프리차지 동작, 디벨롭 동작 및 센싱 동작 방식이 적용될 수 있다. 또한, 제어로직(330)은 독출 회로(320)에 독출 제어신호(RDCS)를 제공하여, 상기 독출 프리차지 동작, 디벨롭 동작 및 센싱 동작을 포함한 일련의 동작을 제어할 수 있다. 더 나아가, 독출 제어신호(RDCS)는 프리차지 신호(Prechare enable, PRE), 독출 프리차지 인에이블 신호(Read Precharge enable, RD_PRE), 센싱 인에이블 신호(Sensing Enalbe, SE) 등을 포함할 수 있다.
도 8은 도 7에 개시된 메모리 장치를 구체적으로 나타내는 회로도이다. 도 9는 본 발명의 일 실시예에 따른 독출 동작을 수행하는 방법을 나타내는 그래프이다.
도 8을 참조하면, 메모리 장치(400)는 독출 동작의 대상으로 선택된 메모리 셀(MC), 제 1 독출 프리차지부(422a), 제 2 독출 프리차지부(422b), 스위칭 소자 (465a, 465b)를 포함한다. 스위칭 소자(465a, 465b)는 도 7의 제 1 먹스(365)에 포함된 스위칭 소자일 수 있다. 제 1 독출 프리차지부(422a)는 선택 트랜지스터(PM1) 및 다이오드(D1)를 포함한다. 선택 트랜지스터(PM1)는 독출 프리차지 인에이블 신호(Read Precharge enable, RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 2 독출 프리차지부(422b)는 선택 트랜지스터(PM2)를 포함한다. 선택 트랜지스터(PM2)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 1 스위칭 소자(465a)는 선택 트랜지스터(NM1)로 구현될 수 있으며, 도 7의 전하 공유 제어부(334)로부터 수신받은 선택제어신호(SCS)에 따라 메모리 셀(MC)의 비트 라인(BL)과 센스 앰프(426)와 연결된 글로벌 비트 라인(GBL)이 선택 트랜지스터(NM1)를 통해 연결될 수 있다. 제 2 스위칭 소자(465b)는 선택 트랜지스터(NM2)로 구현될 수 있으며, 도 7의 전하 공유 제어부(334)로부터 수신받은 선택제어신호(SCS)에 따라 메모리 셀(MC)의 소스 라인(SL)과 글로벌 소스 라인(GSL)이 선택 트랜지스터(NM2)를 통해 연결될 수 있다.
도 8 및 도 9를 참조하면, 제 1 독출 프리차지부(422a)는 로직 로우(Logic Low)의 독출 프리차지 인에이블 신호(RD_PRE)에 응답하여 제 1 구간에서 글로벌 비트 라인(GBL)과 센스 앰프(426)가 연결된 센싱 노드(SN)를 접지 전압(Vss) 레벨에서 제 2 전압(V2) 레벨로 프리차지 할 수 있다. 일 실시예로, 제 2 전압(V2)는 제 1 전압(V1)에서 다이오드(D1)의 소정의 문턱 전압만큼 감압된 전압에 해당될 수 있다. 제 2 독출 프리차지부(422b)는 로직 로우 상태의 독출 프리차지 인에이블 신호(RD_PRE)에 응답하여 제 1 구간에서 글로벌 소스 라인(GSL)의 전하 공유 노드(CSN)를 접지 전압(Vss) 레벨에서 제 1 전압(V1) 레벨로 프리차지 할 수 있다. 제 1 전압(V1)은 도 2의 전압 생성부에서 공급된 전원 전압(VDD)에 해당될 수 있다. 이와 같은 독출 프리차지 동작이 수행될 때에, 제 1 스위칭 소자(465a)의 선택 트랜지스터(NM1)와 제 2 스위칭 소자(465b)의 선택 트랜지스터(NM2)는 턴 오프 상태일 수 있다. 정리하면, 도 7의 제어로직(330)은 제 1 독출 프리차지부(422a) 및 제 2 독출 프리차지부(422b)를 제어하여 각각의 센싱 노드(SN) 및 전하 공유 노드(CSN)를 서로 다른 전압 레벨로 프리차지 시킬 수 있다. 또 다른 실시예로, 제 1 독출 프리차지부(422a)는 다수의 다이오드들을 포함하여 제 2 전압(V2)의 레벨을 제어할 수 있다. 즉, 제 1 독출 프리차지부(422a)는 제 1 전압(V1)에서 다수의 다이오드들의 합산 문턱전압만큼 감압된 제 2 전압(V2)으로 센싱 노드(SN)를 프리차지 할 수 있고, 이를 통해 제 1 전압(V1) 레벨과 제 2 전압(V2) 레벨의 차이를 크게하여 독출 동작시에 센싱 마진을 향상시킬 수 있다. 더 나아가, 제 1 독출 프리차지부(422a)는 별도의 다이오드를 포함하지 않고, 제 1 전압(V1)보다 낮은 레벨의 제 2 전압(V2)을 직접 공급받도록 구현될 수 있다. 이 때, 기준 전압(VREF)은 제 1 전압(V1) 레벨과 제 2 전압(V2) 레벨의 차이에 따라 가변될 수 있다. 이에 대한 자세한 내용은 후술한다.
제 2 구간에서는 제 1 스위칭 소자(465a)의 선택 트랜지스터(NM1)와 제 2 스위칭 소자(465b)의 선택 트랜지스터(NM2)는 도 7의 전하 공유 제어부(334)로부터 수신된 로직 하이의 선택제어신호(SCS)에 응답하여 각각 턴 온 될 수 있다. 전하 공유 노드(CSN)은 제 1 전압(V1) 레벨로 프리차지된 상태이고, 센싱 노드(SN)은 제 2 전압(V2) 레벨로 프리차지된 상태인 바, 상기 노드간 전위차로 인하여 메모리 셀(MC)의 소스 라인(SL)에서 비트 라인(BL) 방향으로 전류가 흘러 전하 공유 현상이 발생될 수 있다. 따라서, 제 2 구간에서 센싱 노드(SN)의 센싱 전압(VSN)은 디벨롭되어 전압 레벨이 높아지며, 전하 공유 노드(CSN)의 전압(VCSN)은 디벨롭되어 전압 레벨이 낮아질 수 있다. 이 때, 메모리 셀(MC)의 MTJ 소자의 저항 레벨에 따라서 센싱 노드(SN)의 센싱 전압(VSN)의 디벨롭 정도가 달라질 수 있다. 이하, 디벨롭 정도는 제 2 구간에서 센싱 전압(VSN)의 레벨이 변경되는 정도로 지칭될 수 있다. 다만, 서술의 편의상 이하 MTJ 소자의 저항 레벨은 메모리 셀(MC)의 저항 레벨로 지칭하도록 한다. 또 다른 실시예로 도 7 의 전하 공유 제어부(324)는 제 2 구간의 길이를 제어하여 독출 동작시의 센싱 마진을 향상시킬 수 있다. 예를 들어, 제어로직(330)은 제 2 구간 길이를 길게하여, 센싱 전압(VSN)의 디벨롭 정도를 더 크게함으로써, 상기 센싱 마진을 향상시킬 수 있다. 이 때, 기준 전압(VREF)은 제 2 구간의 길이에 따라 가변될 수 있다.
도 5와 같이 메모리 셀(MC)은 저장된 데이터에 따라 저항 상태가 달라질 수 있다. 예를 들어, 메모리 셀(MC)에 데이터 '0' 이 저장된 때에는 메모리 셀(MC)은 저 저항상태(RS1)가 될 수 있고, 메모리 셀(MC)에 데이터 '1' 이 저장된 때에는 메모리 셀(MC)은 고 저항상태(RS2)가 될 수 있다. 따라서, 메모리 셀(MC)에 데이터 '0' 이 저장된 때에는 센싱 노드(SN)의 센싱 전압(VSN1)에 대한 디벨롭 정도는 메모리 셀(MC)에 데이터 '1' 이 저장된 때의 센싱 노드(SN)의 센싱 전압(VSN2)에 대한 디벨롭 정도보다 클 수 있다. 그 결과, 메모리 셀(MC)에 데이터 '0' 이 저장된 때의 센싱 노드(SN)의 센싱 전압(VSN1) 레벨은 메모리 셀(MC)에 데이터 '1' 이 저장된 때의 센싱 노드(SN)의 센싱 전압(VSN2) 레벨이 더 클 수 있다.
제 3 구간에서는 센스 앰프(426)는 센싱 인에이블 신호(SE)에 응답하여, 센싱 전압(VSN)과 기준 전압(VREF)을 비교하여 독출 데이터(DOUT)를 출력할 수 있다. 즉, 센스 앰프(426)는 기준 전압(VREF) 레벨보다 센싱 전압(VSN1) 레벨이 큰 경우에는 메모리 셀에 저장된 데이터는 '0' 로 센싱할 수 있으며, 기준 전압(VREF) 레벨보다 센싱 전압(VSN2) 레벨이 작은 경우에는 메모리 셀에 저장된 데이터는 '1' 로 센싱할 수 있다. 다만, 도 8에 도시된 회로도는 본 발명에 따른 메모리 장치를 구현하는 일 예에 불과한 바, 이에 국한되지 않고 다양한 회로 구성으로 메모리 장치가 구현될 수 있다. 또 다른 실시예로, 메모리 장치(400)의 독출 회로는 전하 공유 노드(CSN)의 전압(VCSN) 레벨과 소정의 기준 전압(VREF ')을 비교하여 메모리 셀(MC)의 데이터를 독출할 수 있도록 구현될 수 있다.
메모리 셀(MC)의 데이터 독출 동작이 완료된 때에, 도 7의 제어 로직(330)은 독출 회로(420)를 제어하여 센싱 노드(SN)와 전하 공유 노드(CSN)은 접지 전압(Vss)으로 프리 차지시킬 수 있다.
도 10은 본 발명의 일 실시예에 따라 기준 메모리 셀을 포함하는 메모리 셀 어레이에 대한 독출 동작을 개략적으로 설명하기 위한 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(510)는 독출 동작의 대상이 되는 노말 메모리 셀(MC) 및 노말 메모리 셀(MC)에 대응되는 기준 메모리 셀(REF_MC)을 포함한다. 센스 앰프(526)는 노말 메모리 셀(MC)의 비트 라인(BL)과 연결된 센싱 노드(SN)의 센싱 전압과 기준 메모리 셀(REF_MC)의 기준 비트 라인(RBL)과 연결된 기준 센싱 노드(RSN)의 기준 센싱 전압을 비교하여 독출 데이터(DOUT)를 출력할 수 있다. 노말 메모리 셀(MC)과 기준 메모리 셀(REF_MC)은 서로 상보적인 데이터가 저장될 수 있다. 예를 들어, 노말 메모리 셀(MC)에 1 비트의 데이터가 기입된다고 가정할 때에, 노말 메모리 셀(MC)에 데이터 '1' 이 기입되고, 노말 메모리 셀(MC)에 대응되는 기준 메모리 셀(REF_MC)에는 데이터 '0' 이 기입될 수 있다. 이후, 센싱 노드(SN)에서의 센싱 전압과 기준 센싱 노드(RSN)의 기준 센싱 전압을 비교하여 노말 메모리 셀(MC)에 저장된 데이터를 독출할 수 있다. 정리하면, 도 7의 센스 앰프(326)에 제공되는 기준 전압(VREF)은 기준 센싱 노드(RSN)의 기준 센싱 전압에 해당될 수 있다.
도 11은 도 10의 메모리 셀 어레이를 포함하는 메모리 장치로써, 본 발명의 다른 실시예에 따른 독출 동작을 설명하기 위한 나타내는 블록도이다.
도 11을 참조하면, 메모리 장치(600)는 메모리 셀 어레이(610), 독출 회로(620) 및 제 1 먹스(665)를 포함한다. 메모리 셀 어레이(610)는 복수 개의 워드라인들(WL1~WLn, 단 N은 1 이상의 자연수), 복수 개의 비트라인들(BL1~BLm, 단 M은 1 이상의 자연수) 및 복수 개의 소스 라인들(SL1~SLm) 및 상기 비트라인들(BL1~BLm)과 상기 소스라인들(SL1~SLm) 사이에 배치된 다수의 메모리 셀들을 포함하며, 상기 메모리 셀들은 도 10의 노말 메모리 셀(MC)에 대응될 수 있다. 또한, 메모리 셀 어레이(610)는 복수 개의 워드라인들(WL1~WLn, 단 N은 1 이상의 자연수), 복수 개의 기준 비트라인들(RBL1~RBLm, 단 M은 1 이상의 자연수) , 복수 개의 기준 소스라인들(RSL1~RBLm) 및 상기 비트라인들(BL1~BLm)과 상기 소스라인들(SL1~SLm) 사이에 배치된 다수의 기준 메모리 셀들을 포함한다. 상기 기준 메모리 셀들은 도 10의 기준 메모리 셀(REF_MC)에 대응될 수 있다. 상기 메모리 셀들 및 상기 기준 메모리 셀들은 각각 셀 트랜지스터 및 MJT 소자를 포함한다. 상기 메모리 셀들은 비트라인들(BL1~BLm) 중 어느 하나의 비트라인(BL)과 소스라인들(SL1~SLm) 중 어느 하나의 소스라인(SL) 사이에 연결될 수 있고, 상기 기준 메모리 셀들은 기준 비트라인들(RBL1~RBLm) 중 어느 하나의 기준 비트라인(RBL)과 기준 소스라인들(RSL1~RSLm) 중 어느 하나의 기준 소스라인(RSL) 사이에 연결될 수 있다.
이하에서는, 제 1 워드라인(WL1)과 셀 트랜지스터가 연결되고 제 1 비트라인(BL1)과 제 1 소스라인(SL1) 사이에 배치된 메모리 셀(611a)에 대응되는 기준 메모리 셀은 제 1 워드라인(WL1)과 셀 트랜지스터가 연결되고 제 1 기준 비트라인(RBL1)과 제 1 기준 소스라인(RSL1) 사이에 배치된 기준 메모리 셀(611b)임을 전제하여 서술하도록 한다.
제 1 먹스(665)는 비트라인들(BL1~BLm)과 글로벌 비트 라인(GBL)을 연결하는 복수 개의 스위칭 소자들, 기준 비트라인들(RBL1~RBLm)과 기준 글로벌 비트라인(RGBL)을 연결하는 복수 개의 스위칭 소자들, 소스라인들(SL1~SLm)과 글로벌 소스라인(GSL)을 연결하는 복수 개의 스위칭 소자들 및 기준 소스라인들(RSL1~RSLm)과 기준 글로벌 소스라인(RGSL)을 연결하는 복수 개의 스위칭 소자들을 포함한다.
이하, 센싱 노드(SN)는 비트라인들(BL1~BLm) 중 어느 하나의 비트라인과 글로벌 비트라인(GBL)이 연결되는 하나의 노드를 지칭하고, 기준 센싱 노드(GSN)는 기준 비트라인들(RBL1~RBLm) 중 어느 하나의 기준 비트라인과 기준 글로벌 비트라인(RGBL)이 연결되는 하나의 노드를 지칭한다. 또한, 전하 공유 노드(CSN)는 소스라인들(SL1~SLm) 중 어느 하나의 소스라인과 글로벌 소스라인(GSL)이 연결되는 하나의 노드를 지칭하고, 기준 전하 공유노드(RCSN)는 기준 소스라인들(RSL1~RSLm) 중 어느 하나의 기준 소스라인과 기준 글로벌 소스라인(RGSL)이 연결되는 하나의 노드를 지칭한다.
독출 회로(620)는 독출 프리차지부(622) 및 센스 앰프(626)를 포함한다. 독출 회로(620)가 독출 동작을 수행하기 전에 센싱 노드(SN), 기준 센싱 노드(RSN), 전하 공유 노드(CSN) 및 기준 전하 공유노드(RCSN)는 소정의 레벨을 갖는 전압으로 프리차지된 상태일 수 있으며, 이하 실시예에서는 접지 전압(Vss)으로 프리차지된 상태임을 가정한다. 제 1 먹스(665)의 스위칭 소자들은 턴 오프 상태일 수 있다. 독출 프리 차지부(622)는 제 1 구간동안 글로벌 비트라인(GBL)을 통해 센싱노드(SN)를 제 2 프리차지 전압(PCV2)으로 프리차지하고, 기준 글로벌 비트라인(RGBL)을 통해 기준 센싱노드(RSN)를 제 2 프리차지 전압(PCV2)으로 프리차지할 수 있다. 또한, 독출 프리 차지부(622)는 전하 공유 노드(CSN)를 글로벌 소스 라인(GSL)을 통해 제 1 프리차지 전압(PCV1)으로 프리차지할 수 있고, 기준 전하 공유노드(RCSN)를 기준 글로벌 소스라인(RGSL)을 통해 제 1 프리차지 전압(PCV1)으로 프리차지할 수 있다.
일 실시예로, 제 1 프리차지 전압(PCV1) 레벨과 제 2 프리차지 전압(PCV2) 레벨은 서로 다를 수 있으며, 이하에서는 제 1 프리차지 전압(PCV1) 레벨이 제 2 프리차지 전압(PCV2) 레벨보다 큰 것을 가정하여 서술하도록 하겠다. 상기 제 1 구간은 독출 프리차지 구간으로 지칭될 수 있다.
센싱노드(SN) 및 기준 센싱노드(RSN)가 각각 제 2 프리차지 전압(PCV2) 레벨로 프리차지되고, 전하 공유노드(RCSN) 및 기준 전하 공유노드(RCSN)가 각각 제 1 프리차지 전압(PCV1) 레벨로 프리차지된 때에, 전하 공유 제어부(634)는 제 2 구간동안 제 1 먹스(665)에 선택제어신호(SCS)를 제공하여, 제 2 구간동안 제 1 먹스(665)의 일부의 스위치 소자가 턴-온 상태가 되도록 제어할 수 있다. 이를 통해, 센싱노드(SN)의 센싱 전압과 기준 센싱노드(RSN)의 기준 센싱 전압을 각각 디벨롭할 수 있다. 예를 들어, 독출 동작의 대상이 되는 메모리 셀로 제 1 비트 라인(BL1)과 제 1 소스 라인(SL1)에 연결된 메모리 셀(611a)이 선택되고, 메모리 셀(611a)의 데이터를 독출하기 위해 기준 메모리 셀(611b)이 선택될 수 있다. 이 때, 전하 공유 제어부(634)는 제 2 구간동안 제 1 먹스(665)에 포함된 스위칭 소자들 중 제 1 비트라인(BL1)과 연결된 스위칭 소자, 제 1 기준 비트라인(RBL1)과 연결된 스위칭 소자, 제 1 소스 라인(SL1)과 연결된 스위칭 소자 및 제 1 기준 소스라인(RSL1)과 연결된 스위칭 소자를 턴 온 시킴으로써, 디벨롭 동작이 수행될 수 있다. 독출 프리차지 동작으로 인하여 발생된 센싱 노드(SN)와 전하 공유 노드(CSN)간의 전위차로 인하여, 제 1 소스라인(SL1)에서 제 1 비트라인(BL1) 방향으로 메모리 셀(611a)에 전류가 흐르는 전류 공유 현상이 발생된다. 또한, 독출 프리차지 동작으로 인하여 발생된 기준 센싱노드(RSN)와 기준 전하 공유노드(RCSN)간의 전위차로 인하여, 제 1 기준 소스라인(RSL1)에서 제 1 기준 비트라인(RBL1) 방향으로 기준 메모리 셀(611b)에 전류가 흐르는 전류 공유 현상이 발생된다. 이 때에 흐르는 각각의 전류량은 메모리 셀(611a) 및 기준 메모리 셀(611b) 각각에 포함된 MJT 소자의 저항 레벨에 따라 달라질 수 있다. 위와 같은 전하 공유 제어부(634)의 제 1 먹스(665)에 대한 제어를 통해 메모리 셀(611a)과 연결된 센싱 노드(SN)의 센싱 전압 및 기준 메모리 셀(611b)과 연결된 기준 센싱 노드(RSN)의 기준 센싱 전압이 더 높은 레벨로 디벨롭될 수 있다. 상기 제 2 구간은 디벨롭 구간으로 지칭될 수 있다.
이후, 제 3 구간동안 센스 앰프(S/A, 626)는 센싱 인에이블 신호(SE)를 수신받아 활성화되어 센스 앰프(626)는 센싱 노드(SN)의 센싱 전압과 기준 센싱노드(RSN)의 기준 센싱 전압을 비교하여, 메모리 셀(611a)에 저장된 데이터(DOUT)를 출력할 수 있다. 상기 제 3 구간은 센싱 구간으로 지칭될 수 있다.
메모리 셀(611a)이 독출 동작의 대상으로 선택된 것을 가정하여 서술하였으나, 이에 국한되지 않고, 다른 메모리 셀이 독출 동작의 대상으로 선택된 때에도 전술한 독출 프리차지 동작, 디벨롭 동작 및 센싱 동작 방식이 적용될 수 있다.
도 12는 도 11에 개시된 메모리 장치를 구체적으로 나타낸 회로도이다. 도 13a 내지 도 13b는 도 12의 메모리 장치의 독출 동작을 수행하는 방법을 나타내는 그래프이다.
도 12를 참조하면, 메모리 장치(700)는 독출 동작의 대상으로 선택된 메모리 셀(MC)을 포함하는 노말 메모리 셀 회로 영역(A) 및 메모리 셀(MC)에 대응되는 기준 메모리 셀(REF_MC)을 포함하는 기준 메모리 셀 회로 영역(B)를 포함한다. 노말 메모리 셀 회로 영역(A)은 제 1 독출 프리차지부(722a), 제 2 독출 프리차지부(722b), 제 1 스위칭 소자(765a_1) 및 제 2 스위칭 소자(765b_1)를 포함한다. 제 1 독출 프리차지부(722a)는 선택 트랜지스터(PM1) 및 다이오드(D1)를 포함한다. 선택 트랜지스터(PM1)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 2 독출 프리차지부(722b)는 선택 트랜지스터(PM2)를 포함한다. 선택 트랜지스터(PM2)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 1 스위칭 소자(765a_1)는 선택 트랜지스터(NM1)로 구현될 수 있으며, 도 11의 전하 공유 제어부(634)로부터 제공된 선택제어신호(SCS)에 따라 메모리 셀(MC)의 비트 라인(BL)과 센스 앰프(726)와 연결된 글로벌 비트 라인(GBL)이 연결될 수 있다. 제 2 스위칭 소자(765b_1)는 선택 트랜지스터(NM2)로 구현될 수 있으며, 도 11의 전하 공유 제어부(634)로부터 제공된 선택제어신호(SCS)에 따라 메모리 셀(MC)의 소스 라인(SL)과 글로벌 소스 라인(GSL)이 연결될 수 있다. 제 1 내지 제 4 스위칭 소자(765a_1, 765a_2, 765b_1, 765b_2)는 도 11의 제 1 먹스(665)에 포함된 스위칭 소자들일 수 있다.
기준 메모리 셀 회로 영역(B)은 노말 메모리 셀 회로 영역(A)과 회로 구성이 동일 또는 유사할 수 있다. 즉, 기준 메모리 셀 회로 영역(B)은 제 3 독출 프리차지부(722c), 제 4 독출 프리차지부(722d), 제 3 스위칭 소자(765a_2) 및 제 제 4 스위칭 소자(765b_2)를 포함한다. 제 3 독출 프리차지부(722c)는 선택 트랜지스터(PM3) 및 다이오드(D3)를 포함한다. 선택 트랜지스터(PM3)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 4 독출 프리차지부(722d)는 선택 트랜지스터(PM4)를 포함한다. 선택 트랜지스터(PM4)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 3 스위칭 소자(765a_2)는 선택 트랜지스터(NM5)로 구현될 수 있으며, 도 11의 전하 공유 제어부(634)로부터 제공된 선택제어신호(SCS)에 따라 기준 메모리 셀(REF_MC)의 기준 비트 라인(RBL)과 기준 글로벌 비트 라인(RGBL)이 연결될 수 있다. 제 4 스위칭 소자(765b_2)는 선택 트랜지스터(NM6)를 포함할 수 있으며, 도 11의 전하 공유 제어부(634)로부터 제공된 선택제어신호(SCS)에 따라 메모리 셀(MC)의 기준 소스 라인(RSL)과 기준 글로벌 소스 라인(RGSL)이 연결될 수 있다.
도 12 및 도 13a를 참조하면, 노말 메모리 셀 회로 영역(A)의 제 1 독출 프리차지부(722a)는 로직 로우(Logic Low) 상태의 독출 프리차지 인에이블 신호(RD_PRE)에 응답하여 제 1 구간에서 글로벌 비트 라인(GBL)의 센싱 노드(SN)를 접지 전압(Vss) 레벨에서 제 2 전압(V2) 레벨로 프리차지 할 수 있다. 일 실시예로, 제 2 전압(V2)는 제 1 전압(V1)에서 다이오드(D1)의 소정의 문턱 전압만큼 감압된 전압에 해당될 수 있다. 제 2 독출 프리차지부(722b)는 로직 로우 상태의 독출 프리차지 인에이블 신호(RD_PRE)에 응답하여 제 1 구간에서 글로벌 소스 라인(GSL)의 전하 공유 노드(CSN)를 접지 전압(Vss) 레벨에서 제 1 전압(V1) 레벨로 프리차지 할 수 있다. 제 1 전압(V1)은 도 2의 전압 생성부에서 공급된 전원 전압(VDD)에 해당될 수 있다. 이와 같은 독출 프리차지 동작이 수행될 때에, 제 1 스위칭 소자(765a_1)의 선택 트랜지스터(NM1)와 제 2 스위칭 소자(765b_1)의 선택 트랜지스터(NM2)는 턴 오프 상태일 수 있다. 정리하면, 제 1 독출 프리차지부(722a) 및 제 2 독출 프리차지부(722b)에 의하여 각각의 센싱 노드(SN) 및 전하 공유 노드(CSN)를 서로 다른 전압 레벨로 프리차지 시킬 수 있다.
또한, 기준 메모리 셀 회로 영역(B)은 노말 메모리 셀 회로 영역(A)가 동일 또는 유사한 회로 구조에 해당될 수 있고, 노말 메모리 셀 회로 영역(A)에서와 같이 제 3 독출 프리차지부(722c) 및 제 4 독출 프리차지부(722d)에 의하여 각각의 기준 센싱노드(RSN) 및 기준 전하 공유노드(RCSN)를 각각 제 2 전압(V2) 레벨 및 제 1 전압(V1) 레벨로 프리차지 시킬 수 있다.
제 2 구간에서는 제 1 먹스의 스위칭 소자(765a_1, 765a_2, 765b_1, 765b_2)의 선택 트랜지스터(NM2, NM3, NM5, NM6)는 도 11의 전하 공유 제어부(634)로부터 수신된 로직 하이의 선택제어신호(SCS)에 응답하여 각각 턴 온 될 수 있다. 전하 공유 노드(CSN) 및 기준 전하 공유노드(RCSN)는 제 1 전압(V1) 레벨로 프리차지된 상태이고, 센싱 노드(SN) 및 기준 센싱노드(RSN)는 제 2 전압(V2) 레벨로 프리차지된 상태인 바, 노드간 전위차로 인하여 메모리 셀(MC)의 소스 라인(SL)에서 비트 라인(BL) 방향으로, 기준 메모리 셀(REF_MC)의 기준 소스라인(RSL)에서 기준 비트라인(RBL) 방향으로 전류가 흐를 수 있다.
따라서, 제 2 구간에서 센싱 노드(SN)의 센싱 전압(VSN) 및 기준 센싱노드(RSN)의 기준 센싱전압(VRSN)은 전압 레벨이 높아지도록 디벨롭되고, 전하 공유 노드(CSN)의 전압(VCSN) 및 기준 전하 공유노드(RCSN)의 전압(VRCN)은 감압되어 전압 레벨이 낮아지도록 디벨롭 될 수 있다. 이 때, 메모리 셀(MC) 및 기준 메모리 셀(REF_MC)의 MTJ 소자의 저항 레벨에 따라서 센싱 노드(SN)의 센싱 전압(VSN) 및 기준 센싱노드(RSN)의 기준 센싱전압(VRSN)의 디벨롭 정도가 달라질 수 있다. 다만, 서술의 편의상 이하 MTJ 소자의 저항 레벨은 메모리 셀(MC)의 저항 레벨로 지칭하도록 한다.
도 5와 같이 메모리 셀(MC)은 저장된 데이터에 따라 저항 상태가 달라질 수 있다. 예를 들어, 메모리 셀(MC)에 데이터 '0' 이 저장된 때에는 메모리 셀(MC)은 저 저항상태(RS1)가 될 수 있고, 메모리 셀(MC)에 데이터 '1' 이 저장된 때에는 메모리 셀(MC)은 고 저항상태(RS2)가 될 수 있다. 도 10에서 서술한 바와 같이, 프로그램 동작을 수행할 때에 메모리 셀(MC)에 제 1 데이터를 기입할 때에 메모리 셀(MC)에 대응되는 기준 메모리 셀(REF_MC)에 제 1 데이터와 상보적인 제 2 데이터를 기입함으로써 제 2 구간에서 디벨롭 동작을 수행한 결과 센싱 노드(SN)의 센싱 전압(VSN)에 대한 디벨롭 정도와 기준 센싱노드(RSN)의 기준 센싱전압(VSN)에 대한 디벨롭 정도를 다르게 제어할 수 있다. 예를 들면, 프로그램 동작을 수행할 때에 메모리 셀(MC)에 데이터 '1' 를 기입할 때에 메모리 셀(MC)에 대응되는 기준 메모리 셀(REF_MC)에 데이터 '0' 을 기입하고, 이후 독출 동작을 수행할 때에 제 2 구간에서의 센싱 노드(SN)의 센싱 전압(VSN)에 대한 디벨롭 정도는 기준 센싱노드(RSN)의 기준 센싱전압(VSN)에 대한 디벨롭 정도 보다 작을 수 있다. 그 결과, 센싱전압(VSN)이 기준 센싱전압(VRSN)보다 레벨이 작을 수 있다. 이와 같은 방식으로 메모리 셀(MC)의 데이터를 독출하기 위한 센싱 마진(K) 정도를 향상시킬 수 있는 효과가 있다. 또한, 본 발명에 따른 저항성 메모리 장치의 센싱 마진(K) 정도를 향상시킬 수 있는 독출 동작을 통하여 디벨롭 구간을 짧게 설정할 수 있어 독출 동작 속도가 향상될 수 있다.
제 3 구간에서는 센스 앰프(726)는 센싱 인에이블 신호(SE)에 응답하여, 센싱 전압(VSN)과 기준 센싱전압(VRSN)을 비교하여 독출 데이터(DOUT)를 출력할 수 있다. 예를들면, 센스 앰프(726)는 기준 센싱전압(VRSN) 레벨보다 센싱 전압(VSN) 레벨이 작은 경우에는 메모리 셀에 저장된 데이터는 '1' 로 센싱할 수 있으며, 기준 센싱 전압(VRSN) 레벨보다 센싱 전압(VSN) 레벨이 큰 경우에는 메모리 셀에 저장된 데이터는 '0' 으로 센싱할 수 있다.
메모리 셀(MC)의 데이터 독출 동작이 완료된 때에, 센싱 노드(SN), 기준 센싱노드(RSN), 전하 공유 노드(CSN) 및 기준 전하 공유노드(RCSN)은 접지 전압(Vss)으로 프리 차지될 수 있다.
도 11 및 도 13b를 참조하면, 제어로직(630)은 제 2 구간의 길이를 제어하여 독출 동작시의 센싱 마진을 향상시킬 수 있다. 예를 들어, 제어로직(630)는 제 2 구간 길이를 길게 제어할 수 있다. 이에 따라 센싱 전압(VSN) 및 기준 센싱전압(VRSN)에 대한 디벨롭 정도를 더 크게할 수 있으며, 그 결과 제 3 구간에서의 센싱 전압(VSN)과 기준 센싱전압(VRSN)의 레벨 차이를 도 13a보다 크게함으로써, 센싱 마진(K')을 더욱 향상시킬 수 있는 효과가 있다. 일 실시예로, 제어로직(630)은 메모리 장치(700)의 동작 환경에 따라서 제 2 구간의 길이를 제어할 수 있으며, 더 나아가 도 1 의 메모리 컨트롤러(200) 또는 메모리 장치(700)의 컨트롤 로직으로부터 제 2 구간의 길이에 대한 제어신호에 수신받아 제 2 구간의 길이를 제어할 수 있다. 예를 들어, 메모리 장치(700)의 동작 환경이 열악하여 데이터 신뢰도가 저하된 경우에는 전하 공유 제어부(630)는 제 2 구간의 길이가 길어지도록 제어하여, 데이터 신뢰도를 향상시킬 수 있다.
다만, 도 12에 도시된 회로도는 본 발명에 따른 메모리 장치를 구현하는 일 예에 불과한 바, 이에 국한되지 않고 다양한 회로 구성으로 메모리 장치가 구현될 수 있다. 또 다른 실시예로, 메모리 장치(700)의 독출 회로는 전하 공유 노드(CSN)의 전압(VCSN) 레벨과 기준 전하 공유노드(RCSN)의 전압(VRCSN)을 비교하여 메모리 셀(MC)의 데이터를 독출할 수 있도록 구현될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 메모리 장치를 구체적으로 나타낸 회로도이다. 도 15는 도 14의 메모리 장치의 독출 동작을 수행하는 방법을 나타내는 그래프이다.
도 14를 참조하면, 본 발명에 따른 메모리 장치(700')는 도 12의 메모리 장치(700)와 비교하여 대부분 동일하나 제 1 독출 프리차지부(722a')는 도 12의 제 1 독출 프리차지부(722a)보다 다이오드(D2)를 더 포함하고, 제 3 독출 프리차지부(722c')는 도 12의 제 2 독출 프리차지부(722c)보다 다이오드(D4)를 더 포함한다. 즉, 메모리 장치(700')의 제 1 독출 프리차지부(722a') 및 제 3 독출 프리차지부(722c')는 도 12의 제 1 독출 프리차지부(722a) 및 제 3 독출 프리차지부(722c)보다 더 많은 다이오드를 포함한다.
도 14 및 도 15를 참조하면, 제 1 독출 프리차지부(722a') 및 제 3 독출 프리차지부(722c')는 제 1 구간동안 제 1 전압(V1)에서부터 두 개의 다이오드들의 합산 문턱전압만큼 감압되어 도 13a의 제 2 전압보다 낮은 전압(V2')으로 센싱 노드(SN) 및 기준 센싱노드(RSN)를 프리차지 할 수 있다. 이와 같이, 제 1 전압(V1) 레벨과 제 2 전압(V2') 레벨의 차이를 크게하여, 도 13a보다 제 2 구간동안 센싱 노드(SN)의 센싱 전압(VSN')에 대한 디벨롭 정도와 기준 센싱 노드(RSN)의 기준 센싱전압(VRSN')에 대한 디벨롭 정도의 차이를 크게 할 수 있다. 따라서, 제 3 구간에서 센싱 전압(VSN') 레벨과 기준 센싱전압(VRSN') 레벨의 차이를 크게하여 센싱 마진(K'')을 향상시킬 수 있다. 정리하면, 본 발명에 따른 메모리 장치(700')는 공유 전하 노드(CSN) 및 기준 공유 전하 노드(RCSN)를 프리차지하는 제 1 전압(V1)의 레벨과 센싱 노드(SN) 및 기준 센싱 노드(RSN)를 프리차지하는 제 2 전압(V2')의 레벨의 차이를 크게함으로써, 독출 동작시에 센싱 마진을 더욱 향상시킬 수 있는 효과가 있다. 다만, 도 14의 제 1 독출 프리차지부(722a') 및 제 3 독출 프리차지부(722c')가 포함하는 다이오드의 개수는 도시된 바와 같이 2개로 제한되지 않으며, 2개 이상의 다이오드들을 각각 포함할 수 있다. 또한, 도 14의 제 1 독출 프리차지부(722a') 및 제 3 독출 프리차지부(722c')는 다이오드를 포함하지 않고, 제 1 전압(V1)보다 낮은 레벨의 제 2 전압(V2)을 제공받을 수 있는 단자를 포함할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따라 기준 전압을 생성하기 위한 기준 메모리 셀 영역을 포함하는 메모리 셀 어레이에 대한 독출 동작을 개략적으로 설명하기 위한 블록도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(810)는 독출 동작의 대상이 되는 노말 메모리 셀(MC)을 포함하는 노말 메모리 셀 영역(LMA) 및 기준 전압을 생성하기 위한 다수의 기준 메모리 셀들(REF_MC1, REF_MC2)을 포함하는 기준 메모리 셀 영역(RMA)을 포함한다.
더 나아가, 일 실시예에 따른 메모리 장치(800)는 기준 전압 제공부(828)을 더 포함할 수 있으며, 기준 전압 제공부(828)는 기준 메모리 셀들(REF_MC1, REF_MC2)과 연결된 기준 비트라인(RBL1, RBL2)의 기준 센싱노드(RSN1, RSN2)에서 센싱된 기준 센싱전압들을 이용하여 기준 전압(VREF)을 생성할 수 있다. 기준 전압 제공부(828)는 생성한 기준 전압(VREF)을 센스 앰프(826)에 제공할 수 있다.
센스 앰프(826)는 노말 메모리 셀(MC)과 연결된 비트 라인(BL)의 센싱 노드로부터 센싱된 센싱 전압(VSN)과 기준 전압(VREF)를 비교하여 독출 데이터(DOUT)를 출력할 수 있다. 예를 들어, 도 5와 같이 노말 메모리 셀(MC)에 1 비트의 데이터가 기입될 때에, 제 1 기준 메모리 셀(REF_MC1)에는 데이터 '1' 이 기저장되고, 제 2 기준 메모리 셀(REF_MC2)에는 데이터 '0'이 기저장된 상태일 수 있으며, 기준 전압 제공부(828)는 기준 센싱노드(RSN1, RSN2)에서 센싱된 기준 센싱전압들의 평균값을 기준 전압(VREF)으로서 생성하여 센스 앰프(826)에 제공할 수 있다.
다만, 기준 메모리 셀 영역(RMA)은 일 실시예에 불과한 바, 이에 국한되지 않고, 예를 들어, 도 6와 같이, 노말 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀인 경우에는, 기준 메모리 셀 영역(RMA)은 적어도 4개 이상의 기준 메모리 셀들을 포함할 수 있으며 기준 전압 제공부(828)는 각각의 기준 메모리 셀들과 연결된 기준 비트라인의 기준 센싱노드의 기준 센싱전압들을 이용하여 도 6에 도시된 기준 전압들(VREF1, VREF2, VREF3)을 생성할 수 있다.
도 17은 도 16의 메모리 셀 어레이를 포함하는 메모리 장치로써, 본 발명의 다른 실시예에 따른 독출 동작시에 기준 전압 생성 방법을 설명하기 위한 나타내는 블록도이다.
도 17을 참조하면, 메모리 장치(900)는 기준 메모리 셀 영역(RMA), 독출 회로(920) 제 2 먹스(966)를 포함한다. 기준 메모리 셀 영역(RMA)는 복수 개의 워드라인들(WL1~WLn), 복수 개의 기준 비트라인들(RBL1~RBLm), 복수 개의 기준 소스라인들(RSL1~RSLm) 및 상기 기준 비트라인들(RBL1~RBLm)과 상기 기준 소스라인들(RSL1~RSLm) 사이에 배치되는 복수 개의 기준 메모리 셀들을 포함하며, 상기 메모리 셀들은 도 16의 기준 메모리 셀(REF_MC1, REF_MC2)에 대응될 수 있다. 기준 메모리 셀들은 각각 셀 트랜지스터 및 MJT 소자를 포함한다. 상기 기준 메모리 셀들은 기준 비트라인들(RBL1~RBLm) 중 어느 하나의 기준 비트라인(RBL)과 기준 소스라인들(RSL1~RSLm) 중 어느 하나의 기준 소스라인(RSL) 사이에 연결될 수 있다.
제 2 먹스(966)는 기준 비트라인들(BL1~BLm)과 기준 글로벌 비트라인들(RGBL)의 기준 센싱노드(RSN)를 연결하는 복수 개의 스위칭 소자들 및 기준 소스라인들(RSL1~RSLn)과 기준 글로벌 소스라인(RGSL)의 기준 전하 공유 노드(RCN)를 연결하는 복수 개의 스위칭 소자들을 포함한다. 도 2의 컬럼 디코더(160)는 도 7의 제 1 먹스(365) 및 제 2 먹스(966)를 포함할 수 있다.
독출 회로(920)는 독출 프리차지부(922), 센스 앰프(926) 및 기준 전압 제공부(928)를 포함한다. 독출 회로(920)가 독출 동작을 수행하기 전에 제 1 기준 센싱 노드(RSN1), 제 2 기준 센싱 노드(RSN2), 제 1 기준 전하 공유 노드(RCSN1) 및 제 2 기준 전하 공유노드(RCSN2)는 접지 전압(Vss)으로 프리차지된 상태이며, 제 2 먹스(966)의 스위칭 소자들은 턴 오프 상태일 수 있다. 일 실시예로, 기준 전압을 생성하기 위하여 기준 메모리 셀 영역(RMA)에 포함된 복수 개의 기준 메모리 셀들 중 적어도 하나가 선택될 수 있으며, 이하에서는, 제 1 기준 메모리 셀(911a)과 연결된 제 1 기준 비트라인(RBL1) 및 제 2 기준 메모리 셀(911b)과 연결된 제 2 기준 비트라인(RBL2)이 기준 전압 생성을 위해 선택된 것을 가정한다. 독출 프리 차지부(922)는 제 1 구간동안 기준 글로벌 비트라인(RGBL1, RGBL2)의 기준 센싱노드(RSN1, RSN2)를 제 2 프리차지 전압(PCV2)으로 프리차지할 수 있다. 또한, 독출 프리 차지부(922)는 제 1 구간동안 기준 글로벌 소스라인(RGSL1, RGSL2)의 기준 전하 공유노드(RCSN1, RCSN2)를 제 1 프리차지 전압(PCV1)으로 프리차지할 수 있다. 기준 글로벌 비트라인(RGBL)의 라인 개수와 기준 글로벌 소스라인(RGSL)의 라인 개수는 기준 전압을 생성하기 위해 필요한 기준 메모리 셀들의 선택 개수에 따라 다를 수 있다. 예를 들면, 1 비트 데이터를 저장하는 메모리 셀을 독출할 때 필요한 기준전압은 한개이며, 상기 기준전압을 생성하기 위해 필요한 기준 메모리 셀들의 개수가 2개인 때에, 기준 글로벌 비트라인(RGBL)의 라인 개수와 기준 글로벌 소스라인(RGSL)은 각각 2개일 수 있다. 더 나아가, 2 비트 데이터를 저장하는 메모리 셀을 독출할 때 필요한 기준전압은 세개이며, 상기 기준전압들을 생성하기 위해 필요한 기준 메모리 셀들의 개수가 4개인 때에, 기준 글로벌 비트라인(RGBL) 및 기준 글로벌 소스라인(RGSL)은 각각 4개일 수 있다.
이하에서는 제 1 프리차지 전압(PCV1) 레벨이 제 2 프리차지 전압(PCV2) 레벨보다 큰 것을 가정하여 서술하도록 하겠다. 상기 제 1 구간은 독출 프리차지 구간으로 지칭될 수 있다.
기준 센싱노드들(RSN1, RSN2)이 제 2 프리차지 전압(PCV2) 레벨로 프리차지되고, 기준 전하 공유노드들(RCSN1, RCSN2)이 제 1 프리차지 전압(PCV1) 레벨로 프리차지된 이후에, 전하 공유 제어부(934)는 제 2 구간동안 제 2 먹스(966) 에 선택된 기준 메모리 셀들(911a, 911b)에 기반하여 선택제어신호(SCS) 를 제공함으로써, 제 2 먹스(966)를 제어할 수 있다. 전하 공유 제어부(924)는 제 2 먹스(966)에 대한 제어를 통하여 선택된 기준 메모리 셀들(911a, 911b)과 연결된 기준 센싱노드(RSN1, RSN2)의 기준 센싱전압을 디벨롭시킬 수 있다.
예를 들어, 기준 전압을 생성하기 위해 선택된 기준 메모리 셀이 제 1 기준 메모리 셀(911a) 및 제 2 기준 메모리 셀(911b)인 때에 전하 공유 제어부(924)는 제 2 구간동안 제 2 먹스(966)에 포함된 스위칭 소자들 중 제 1 기준 비트라인(RBL1)과 연결된 스위칭 소자 및 제 2 기준 비트라인(RBL2)과 연결된 스위칭 소자, 제 1 기준 소스라인(RSL1)과 연결된 스위칭 소자 및 제 2 기준 소스라인(RSL2)과 연결된 스위칭 소자를 턴 온 시킴으로써 디벨롭 동작을 제어할 수 있다. 독출 프리차지 동작으로 인하여 발생된 기준 센싱노드(RSN1, RSN2)와 기준 전하 공유노드(RCN1, RCN2)간의 전위차로 인하여, 제 1 기준 소스라인(RSL1)에서 제 1 기준 비트라인(RBL1) 방향으로 기준 메모리 셀(911a)에 전류가 흐를 수 있고, 제 2 기준 소스라인(RSL2)에서 제 2 기준 비트라인(RBL2) 방향으로 기준 메모리 셀(911b)에 전류가 흐를 수 있다. 이 때에 흐르는 각각의 전류량은 기준 메모리 셀(911a) 및 기준 메모리 셀(911b) 각각에 포함된 MJT 소자의 저항 레벨에 따라 달라질 수 있다.
위와 같은 전하 공유 제어부(934)의 동작을 통하여, 기준 메모리 셀(911a)과 연결된 기준 센싱노드(RSN1)의 기준 센싱 전압 및 기준 메모리 셀(911b)과 연결된 기준 기준 센싱노드(RSN2)의 기준 센싱 전압이 디벨롭되어 전압 레벨이 높아질 수 있다. 상기 제 2 구간은 센싱 전압 디벨롭 구간으로 지칭될 수 있다.
전하 공유 제어부(934)는 제 2 먹스(966)에 각각 선택제어신호(SCS)를 제공함으로써, 제 2 먹스(966)를 제어하여 디벨롭 동작을 완료할 수 있다. 구체적으로, 전하 공유 제어부(934)는 제 2 먹스(966)에 포함된 스위칭 소자들 중 제 1 기준 비트 라인(RBL1)과 연결된 스위칭 소자, 제 2 기준 비트라인(RBL2)과 연결된 스위칭 소자, 제 1 기준 소스라인(RSL1)과 연결된 스위칭 소자 및 제 2 기준 소스라인(RSL2)과 연결된 스위칭 소자를 턴 오프 시킴으로써, 디벨롭 동작을 완료할 수 있다. 이후, 제 3 구간동안 센스 앰프(S/A, 926)는 센싱 인에이블 신호(SE)를 수신받아 활성화되어 센스 앰프(926)는 도 7에서 서술된 바와 같이 독출 대상이 되는 메모리 셀과 연결된 센싱 노드(SN)의 센싱 전압(VSN)과 기준 메모리 셀 영역(RMA)으로부터 생성된 기준 전압(VREF)을 비교하여, 메모리 셀에 저장된 데이터(DOUT)를 출력할 수 있다. 상기 제 3 구간은 센싱 구간으로 지칭될 수 있다.
도 18은 도 17에 개시된 메모리 장치를 구체적으로 나타낸 회로도이다.
도 18을 참조하면, 메모리 장치(1000)는 독출 동작의 대상으로 선택된 메모리 셀(MC)을 포함하는 노말 메모리 셀 회로 영역(C) 및 기준 전압을 생성하기 위한 기준 메모리 셀들(REF_MC1, REF_MC2)을 포함하는 기준 메모리 셀 회로 영역(D)를 포함한다. 제 1 독출 프리차지부(1022a)는 선택 트랜지스터(PM1) 및 다이오드(D1)를 포함한다. 선택 트랜지스터(PM1)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 2 독출 프리차지부(1022b)는 선택 트랜지스터(PM2)를 포함한다. 선택 트랜지스터(PM2)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 1 스위칭 소자(1065a_1)는 선택 트랜지스터(NM1)로 구현될 수 있으며, 도 17의 전하 공유 제어부(934)로부터 선택제어신호(SCS)에 따라 메모리 셀(MC)의 비트 라인(BL)과 센스 앰프(1026)와 연결된 글로벌 비트 라인(GBL)이 연결될 수 있다. 제 2 스위칭 소자(1065b_1)는 선택 트랜지스터(NM2)로 구현될 수 있으며, 도 17의 전하 공유 제어부(934)로부터 선택제어신호(SCS)에 따라 메모리 셀(MC)의 소스 라인(SL)과 제 2 독출 프리차지부(1022b)와 연결된 글로벌 소스 라인(GSL)이 연결될 수 있다.
노말 메모리 셀 회로 영역(C)은 제 1 독출 프리차지부(1022a), 제 2 독출 프리차지부(1022b), 제 1 스위칭 소자(1065a_1) 및 제 2 스위칭 소자(1065b_1)를 포함한다. 기준 메모리 셀 회로 영역(D)은 제 3 내지 제 6 독출 프리차지부(1022c~1022f), 제 3 내지 제 6 스위칭 소자(1066a_1, 1066b_1, 1066a_2, 1066b_2)를 포함한다. 노말 메모리 셀 회로 영역(C)은 도 8에 도시된 메모리 장치(400)의 회로와 동일한 회로구성을 가질 수 있다. 또한, 제 3 내지 제 6 스위칭 소자(1066a_1, 1066b_1, 1066a_2, 1066b_2)는 도 17의 제 2 먹스(966)에 포함된 스위칭 소자일 수 있다.
제 3 독출 프리차지부(1022c)는 선택 트랜지스터(PM3) 및 다이오드(D3)를 포함한다. 선택 트랜지스터(PM3)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 4 독출 프리차지부(1022d)는 선택 트랜지스터(PM4)를 포함한다. 선택 트랜지스터(PM4)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 3 스위칭 소자(1066a_1)는 선택 트랜지스터(NM5)로 구현될 수 있으며, 도 17의 전하 공유 제어부(934)로부터 수신된 선택제어신호(SCS)에 따라 제 1 기준 메모리 셀(REF_MC1)의 기준 비트 라인(RBL1)과 센스 앰프(1026)와 연결된 기준 글로벌 비트 라인(RGBL1)이 연결될 수 있다. 제 4 스위칭 소자(1066b_1)는 선택 트랜지스터(NM6)로 구현될 수 있으며, 도 17의 전하 공유 제어부(934)로부터 선택제어신호(SCS)에 따라 제 1 기준 메모리 셀(REF_MC)의 기준 소스 라인(RSL1)과 제 4 독출 프리차지부(1022d)와 연결된 기준 글로벌 소스 라인(RGSL1)이 연결될 수 있다.
제 5 독출 프리차지부(1022e)는 선택 트랜지스터(PM5) 및 다이오드(D5)를 포함한다. 선택 트랜지스터(PM5)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 6 독출 프리차지부(1022f)는 선택 트랜지스터(PM6)를 포함한다. 선택 트랜지스터(PM6)는 독출 프리차지 인에이블 신호(RD_PRE)에 따라 전원 전압(V1) 노드와 연결될 수 있다. 제 5 스위칭 소자(1066a_2)는 선택 트랜지스터(NM8)로 구현될 수 있으며, 도 17의 전하 공유 제어부(934)로부터 선택제어신호(SCS)에 따라 제 2 기준 메모리 셀(REF_MC2)의 기준 비트 라인(RBL2)과 센스 앰프(1026)와 연결된 기준 글로벌 비트 라인(RGBL2)이 연결될 수 있다. 제 6 스위칭 소자(1066b_2)는 선택 트랜지스터(NM9)로 구현될 수 있으며, 도 17의 전하 공유 제어부(934)로부터 선택제어신호(SCS)에 따라 제 2 기준 메모리 셀(REF_MC)의 기준 소스 라인(RSL2)과 제 6 독출 프리차지부(1022f)와 연결된 기준 글로벌 소스 라인(RGSL2)이 연결될 수 있다.
노말 메모리 셀 회로 영역(C)의 제 1 독출 프리차지부(1022a)는 로직 로우(Logic Low) 상태의 독출 프리차지 인에이블 신호(RD_PRE)에 응답하여 제 1 구간에서 글로벌 비트 라인(GBL)과 센스 앰프(1026)가 연결된 센싱 노드(SN)를 접지 전압(Vss) 레벨에서 제 2 전압(V2) 레벨로 프리차지 할 수 있다. 일 실시예로, 제 2 전압(V2)는 제 1 전압(V1)에서 다이오드(D1)의 소정의 문턱 전압만큼 감압된 전압에 해당될 수 있다. 제 2 독출 프리차지부(1022b)는 로직 로우 상태의 독출 프리차지 인에이블 신호(RD_PRE)에 응답하여 제 1 구간에서 글로벌 소스 라인(GSL)의 전하 공유 노드(CSN)를 접지 전압(Vss) 레벨에서 제 1 전압(V1) 레벨로 프리차지 할 수 있다. 제 1 전압(V1)은 도 2의 전압 생성부에서 공급된 전원 전압(VDD)에 해당될 수 있다. 이와 같은 독출 프리차지 동작이 수행될 때에, 제 1 스위칭 소자(1065a_1)의 선택 트랜지스터(NM1)와 제 2 스위칭 소자(1065b_1)의 선택 트랜지스터(NM2)는 턴 오프 상태일 수 있다. 정리하면, 제 1 독출 프리차지부(1022a) 및 제 2 독출 프리차지부(1022b)에 의하여 각각의 센싱 노드(SN) 및 전하 공유 노드(CSN)를 서로 다른 전압 레벨로 프리차지 시킬 수 있다.
또한, 기준 메모리 셀 회로 영역(D)은 노말 메모리 셀 회로 영역(C)가 동일 또는 유사한 회로 구조에 해당될 수 있고, 노말 메모리 셀 회로 영역(D)에서와 같이 제 3 독출 프리차지부(1022c), 제 4 독출 프리차지부(1022d), 제 5 독출 프리차지부(1022e) 및 제 6 독출 프리차지부(1022f)에 의하여 각각의 기준 센싱노드(RSN1, RSN2)를 제 2 전압(V2) 레벨, 기준 전하 공유노드(RCSN1, RCSN2)를 제 1 전압(V1) 레벨로 프리차지 시킬 수 있다.
제 2 구간에서는 선택 트랜지스터(NM2, NM3, NM5, NM6, NM8, NM9) 는 도 17의 전하 공유 제어부(934)로부터 수신된 로직 하이의 선택제어신호(SCS)에 응답하여 각각 턴 온 될 수 있다. 전하 공유 노드(CSN) 및 기준 전하 공유노드(RCN1, RCN2)는 제 1 전압(V1) 레벨로 프리차지된 상태이고, 센싱 노드(SN) 및 기준 센싱노드(RSN1, RSN2)는 제 2 전압(V2) 레벨로 프리차지된 상태인 바, 노드간 전위차로 인하여 메모리 셀(MC)의 소스 라인(SL)에서 비트 라인(BL) 방향으로, 기준 메모리 셀(REF_MC1, REF_MC2)의 기준 소스라인(RSL1, RSL2)에서 기준 비트라인(RBL1, RBL2) 방향으로 각각 전류가 흐를 수 있다.
따라서, 제 2 구간에서 센싱 노드(SN)의 센싱 전압(VSN) 및 기준 센싱노드(RSN1, RSN2)의 기준 센싱전압(VRSN1, VRSN2)은 디벨롭되어 전압 레벨이 높아질 수 있다. 이 때, 메모리 셀(MC) 및 기준 메모리 셀(REF_MC1, REF_MC2)의 MTJ 소자의 저항 레벨에 따라서 센싱 노드(SN)의 센싱 전압(VSN) 및 기준 센싱노드(RSN1, RSN2)의 기준 센싱전압(VRSN1, VRSN2)의 디벨롭 정도가 달라질 수 있다. 다만, 서술의 편의상 이하 MTJ 소자의 저항 레벨은 메모리 셀(MC)의 저항 레벨로 지칭하도록 한다.
도 5와 같이 메모리 셀(MC)은 저장된 데이터에 따라 저항 상태가 달라질 수 있다. 예를 들어, 메모리 셀(MC)에 데이터 '0' 이 기입된 때에는 메모리 셀(MC)은 저 저항상태(RS1)가 될 수 있고, 메모리 셀(MC)에 데이터 '1' 이 기입된 때에는 메모리 셀(MC)은 고 저항상태(RS2)가 될 수 있다. 일 실시예로, 제 1 기준 메모리 셀(REF_MC1)에는 제 1 데이터가 기입되어 있고, 제 2 기준메모리 셀(REF_MC2)에 제 1 데이터와 상보적인 제 2 데이터가 기입된 상태에서 전술한 동작이 수행되고, 기준전압 제공부(1028)는 이렇게 디벨롭된 기준 센싱노드(RSN1, RSN2)의 기준 센싱전압들을 이용하여 기준 전압을 생성할 수 있다.
예를 들면, 제 1 기준 메모리 셀(REF_MC1)에 데이터 '1' 를 기입되고 제 2 기준 메모리 셀(REF_MC2)에 데이터 '0' 이 기입된 상태일 때, 이후 독출 동작을 수행될 때에 제 2 구간에서의 제 1 기준 센싱노드(RSN1)의 제 1 기준 센싱전압에 대한 디벨롭 정도와 제 2 기준 센싱노드(RSN2)의 제 2 기준 센싱전압에 대한 디벨롭 정도가 다를 수 있다. 기준전압 제공부(1028)는 디벨롭된 제 1 기준 센싱전압과 디벨롭된 제 2 기준 센싱전압의 평균 전압을 기준 전압으로 생성하여, 센스 앰프(1026)에 제공될 수 있다. 상기 기준 전압은 도 5에 도시된 기준 전압에 대응될 수 있다. 이를 통하여, 메모리 셀(MC) 특성과 동일 또는 유사한 기준 메모리 셀들(REF_MC1, REF_MC2)을 이용하여 기준 전압을 생성함으로써, 데이터 신뢰도를 향상시킬 수 있는 효과가 있다.
도 19는 본 발명의 일 실시예에 따른 도 10에 개시된 메모리 어레이를 포함하는 메모리 장치를 나타내는 회로도이다. 도 20은 도 19의 메모리 장치의 본 발명의 일 실시예에 따른 독출 동작을 설명하기 위한 타이밍도이다.
도 19를 참조하면, 본 발명에 따른 메모리 장치(MD)는 메모리 셀 어레이(MA), 먹스(MUX), 등화부(EU), 프리차지부(PU), 독출 프리차지부(RPU), 기입 드라이버(WD) 및 센스 앰프(S/A)를 포함할 수 있다. 메모리 셀 어레이(MA)는 독출 대상으로 선택된 메모리 셀(MC) 및 이에 대응하는 기준 메모리 셀(REF_MC)을 포함할 수 있다. 먹스(MUX)는 메모리 셀(MC)과 연결된 비트라인(BL) 및 소스라인(SL)을 각각 글로벌 비트라인(GBL) 및 글로벌 소스라인(GSL)을 연결시킬 수 있는 제 1 스위칭 소자 및 제 2 스위칭 소자(SW1, SW2)를 포함하고, 기준 메모리 셀(REF_MC)과 연결된 기준 비트라인(GBL) 및 기준 소스라인(GSL)을 각각 기준 글로벌 비트라인(RGBL) 및 기준 글로벌 소스라인(RGSL)에 연결시킬 수 있는 제 3 스위칭 소자 및 제 4 스위칭 소자(SW3, SW4)를 포함할 수 있다. 일 실시예로, 먹스(MUX)는 도 2의 컬럼 디코더(160)에 포함된 구성일 수 있다. 등화부(EU)는 독출 프리차지 동작시에 센싱 노드(SN)와 기준 센싱 노드(RSN)의 전압 레벨을 등화시켜주는 제 1 등화기(E1) 및 독출 프리차지 동작시에 전하 공유 노드(CSN)와 기준 전하 공유노드(RCSN)의 전압 레벨을 등화시켜주는 제 2 등화기(E2)를 포함할 수 있다.
프리차지부(PU)는 센싱 노드(SN)를 접지전압(Vss)으로 프리차지 시키는 제 1 프리차지부(P1), 전하 공유노드(CSN)를 접지전압(Vss)으로 프리차지 시키는 제 2 프리차지부(P2), 기준 센싱노드(RSN)를 접지전압(Vss)으로 프리차지 시키는 제 3 프리차지부(P3) 및 기준 전하 공유노드(RCSN)를 접지전압(Vss)으로 프리차지 시키는 제 4 프리차지부(P4)를 포함할 수 있다.
독출 프리차지부(RPU)는 센싱 노드(SN)를 제 2 전원전압으로 프리차지 시키는 제 1 독출 프리차지부(RP1), 전하 공유노드(CSN)를 제 1 전원전압(V1)으로 프리차지시키는 제 2 독출 프리차지부(RP2), 기준 센싱노드(RSN)를 제 2 전원전압으로 프리차지시키는 제 3 독출 프리차지부(RP3) 및 기준 전하 공유노드(RCSN)를 제 1 전원전압(V1)으로 프리차지 시키는 제 4 독출 프리차지부(RP4)를 포함할 수 있다. 제 2 전원전압은 제 1 전원전압(V1) 레벨에서 제 1 독출 프리차지부(RP1) 또는 제 3 독출 프리차지부(RP3)에 포함된 소정의 트랜지스터(NM')의 문턱전압 레벨만큼 감압된 레벨에 해당될 수 있다.
도 19 및 도 20을 참조하면, 먼저, 프리차지 구간(Precharge)에서 프리차지부(PU)의 제 1 내지 제 4 프리차지부(P1~P4)는 각각 로직 하이의 프리차지 인에이블 신호(PRE)에 응답하여, 센싱 노드(SN), 전하 공유노드(CSN), 기준 센싱노드(RSN) 및 기준 전하 공유노드(RCSN)를 접지전압(Vss)으로 프리차지시킬 수 있다. 독출 프리차지 구간(Read Precharge)에서 독출 프리차지부(RPU)의 제 1 내지 제 4 독출 프리차지부(RP1~RP4)는 각각 로직 로우의 독출 프리차지 인에이블 신호(RD_PRE)에 응답하여, 센싱 노드(SN) 및 기준 센싱노드(RSN)를 제 2 전압 레벨로 전하 공유노드(CSN) 및 기준 전하 공유노드(RCSN)는 제 1 전압 레벨로 프리차지시킬 수 있다. 디벨롭 구간(Developing)에서는 먹스 (MUX)의 제 1 내지 제 4 스위칭 소자(SW1~SW4)는 로직 하이의 스위칭 신호(SW)에 응답하여, 모두 턴온될 수 있으며, 이 때, 센싱 노드(SN)의 센싱 전압과 전하 공유노드(CSN)의 전압간의 전하 공유 동작이 수행되어 센싱 전압이 디벨롭되고, 기준 센싱 노드(RSN)의 기준 센싱전압과 기준 전하 공유노드(RCSN)의 전압간의 전하 공유 동작이 수행되어 기준 센싱전압이 디벨롭될 수 있다. 센싱 구간(Sensing)에서는 센스 앰프(S/A)는 로직 하이의 센싱 인에이블 신호(SE)에 응답하여 디벨롭된 센싱 전압과 디벨롭된 기준 센싱전압을 비교하여 메모리 셀(MC)에 기입된 데이터를 출력할 수 있다. 이후, 다시 프리차지 구간(Precharge)을 거쳐 센싱 노드(SN), 전하 공유노드(CSN), 기준 센싱노드(RSN) 및 기준 전하 공유노드(RCSN)를 접지전압(Vss)으로 프리차지시킬 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 회로도이다.
메모리 장치(MD')는 도 19의 메모리 장치(MD)보다 데이터 비교부(Data Comparator, DC) 및 기입 결정부(Program Decision Unit, PDU)를 더 포함할 수 있다. 데이터 비교부(DC)는 기입 커맨드에 응답하여 센스 앰프(S/A)로부터 수신된 출력 데이터(DOUT)와 기입 커맨드를 통해 메모리 셀(MC)에 기입하려는 입력 데이터(DIN)을 비교하여, 비교 결과를 기반으로 기입 허가 신호(Write Permision, WP)를 생성할 수 있다. 일 실시예로, 데이터 비교부(DC)는 XOR 게이트로 구현될 수 있으며, 입력 데이터(DIN)와 출력 데이터(DOUT)가 동일한 때에는 로직 로우의 기입 허가 신호(WP)를 생성할 수 있고, 입력 데이터(DIN)와 출력 데이터(DOUT)가 상이한 때에는 로직 하이의 기입 허가 신호(WP)를 생성할 수 있다. 데이터 비교부(DC)는 기입 허가 신호(WP)를 기입 결정부(PDU)에 제공할 수 있다.
기입 결정부(PDU)는 기입 인에이블 신호(WE) 및 기입 허가 신호(WP)에 기반하여, 기입 드라이버(WD)를 제어함으로써, 메모리 셀(MC)에 입력 데이터(DIN)를 기입하는 동작을 수행할지 여부를 결정할 수 있다. 일 실시예로, 기입 결정부(PDU)는 NAND 게이트와 인버터를 직렬로 연결하여 구현될 수 있다. 기입 결정부(PDU)는 입력 데이터(DIN)와 출력 데이터(DOUT)가 상이할 때에 입력 데이터(DIN)를 메모리 셀(MC)에 기입하도록 기입 드라이버(WD)를 제어할 수 있다. 이와 같은 구성을 통하여, 메모리 셀(MC)에 저장된 데이터와 상이한 데이터만을 기입함으로써, 메모리 장치(MD')의 기입 속도를 향상시킬 수 있는 효과가 있다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 22를 참조하면, 메모리 카드 시스템(2000)은 호스트(2100) 및 메모리 카드(2200)를 포함할 수 있다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속부(2120)를 포함할 수 있다. 메모리 카드(2200)는 카드 접속부(2210), 카드 컨트롤러(2220) 및 메모리 장치(2220)를 포함할 수 있다. 이때, 메모리 카드(2200)는 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(2100)는 메모리 카드(2200)에 데이터를 기입하거나, 메모리 카드(2200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(2110)는 커맨드(CMD), 호스트(2100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(2120)를 통해 메모리 카드(2200)로 전송할 수 있다.
카드 컨트롤러(2220)는 카드 접속부(2210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(2220)에 저장할 수 있다. 메모리 장치(2220)는 호스트(2100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(2220)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(3000)은 메모리 시스템(3100), 프로세서(3200), RAM(3300), 입출력 장치(3400), 및 전원 장치(3500) 포함할 수 있다. 한편, 도 29에는 도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(3000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(3200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(3200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(3200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(3600)를 통하여 RAM(3300), 입출력 장치(3400) 및 메모리 시스템(3100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(3100)은 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(3200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(3300)는 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(3300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(3400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(3500)는 컴퓨팅 시스템(3000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 24를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함할 수 있다. SSD(4200)는 신호 커넥터(signal connector)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(4200)는 SSD 컨트롤러(4210), 보조 전원 장치(4220) 및 복수 개의 비휘발성 메모리 장치들(4230, 4240, 4250)을 포함할 수 있다. 이때, SSD(4200)는 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 저장된 데이터에 따라 가변되는 저항 레벨을 갖고 제 1 신호라인과 제 2 신호라인과 연결된 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 데이터를 독출하는 독출 회로; 및
    제 1 구간에서 상기 제 1 신호라인과 제 1 스위칭 소자를 통해 연결된 센싱 노드와 상기 제 2 신호라인과 제 2 스위칭 소자를 통해 연결된 제 1 노드를 서로 다른 전압 레벨로 프리차지(precharge)되도록 제어하고, 제 2 구간에서 상기 메모리 셀의 저항 레벨에 기반하여 상기 센싱 노드의 전압과 상기 제 1 노드의 전압이 서로 다른 방향으로 디벨롭되도록 제어하는 제어 로직을 포함하는 것을 특징으로 하고,
    상기 제 1 신호라인은 비트 라인(bit line)이고,
    상기 제 2 신호라인은 소스 라인(source line)인 것을 특징으로 하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 로직은,
    상기 독출 회로가, 제 3 구간에서 전압 레벨이 디벨롭된 상기 센싱 노드의 전압을 센싱하여 상기 데이터를 독출하도록 제어하는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제1항에 있어서,
    상기 독출 회로는,
    상기 제 1 구간에서, 상기 센싱 노드에 제 2 전압을 제공하는 제 1 독출 프리차지부 및 상기 제 1 노드에 제 1 전압을 제공하는 제 2 독출 프리차지부를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제3항에 있어서,
    상기 제 1 전압의 레벨은 상기 제 2 전압의 레벨보다 큰 것을 특징으로 하는 저항성 메모리 장치.
  5. 제3항에 있어서,
    상기 제 1 독출 프리차지부는,
    소정의 전원 전압 노드와 연결된 스위칭 소자 및 적어도 하나의 다이오드를 포함하고,
    상기 제 2 독출 프리차지부는,
    상기 소정의 전원 전압 노드와 연결된 스위칭 소자를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제3항에 있어서,
    상기 제어로직은,
    상기 제 2 구간에서, 상기 제 1 독출 프리차지부의 스위칭 소자 및 상기 제 2 독출 프리차지부의 스위칭 소자가 턴-오프 되도록 제어하고, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자가 턴-온 되도록 제어하는 것을 특징으로 하는 저항성 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 메모리 셀 어레이는,
    상기 메모리 셀과 동일한 셀 연결 구조를 가지며, 제 1 기준 신호라인과 제 2 기준 신호라인과 연결되어 상기 메모리 셀에 저장되는 데이터와 상보적인 데이터를 저장하는 제 1 기준 메모리 셀을 포함하고,
    상기 제어 로직은,
    상기 제 1 구간에서 상기 제 1 기준 신호라인과 스위칭 소자를 통해 연결된 제 1 기준 센싱노드와 상기 제 2 기준 신호라인과 스위칭 소자를 통해 연결된 제 1 기준 노드를 서로 다른 전압 레벨로 프리차지(precharge) 되도록 제어하고, 상기 제 2 구간에서 상기 제 1 기준 메모리 셀의 저항 레벨에 기반하여 상기 제 1 기준 센싱노드의 제 1 기준 센싱 전압이 디벨롭되도록 제어하며,
    상기 센싱 노드의 전압 및 디벨롭된 상기 제 1 기준 센싱 전압을 이용하여 상기 데이터를 독출하도록 제어하는 것을 특징으로 하는 저항성 메모리 장치.
  9. 저항성 메모리 장치 및 상기 저항성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 저항성 메모리 장치는,
    비트라인과 소스라인에 연결되고, 제 1 데이터가 저장된 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 제 1 데이터에 대한 독출 동작을 제어하는 제어 로직; 및
    상기 제어 로직으로부터 수신된 독출 제어신호에 응답하여 제 1 구간에서 상기 비트라인과 제 1 스위칭 소자를 통해 연결된 센싱 노드보다 상기 소스라인과 제 2 스위칭 소자를 통해 연결된 전하 공유 노드를 더 높은 전압 레벨로 프리차지(precharge)시키는 독출 회로를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 제어 로직은,
    제 2 구간에서 상기 메모리 셀의 저항 레벨에 기반하여 상기 센싱 노드의 센싱 전압이 증가하는 방향으로 디벨롭되도록 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자를 제어하는 것을 특징으로 하는 메모리 시스템.
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