KR102081590B1 - 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 Download PDF

Info

Publication number
KR102081590B1
KR102081590B1 KR1020130009956A KR20130009956A KR102081590B1 KR 102081590 B1 KR102081590 B1 KR 102081590B1 KR 1020130009956 A KR1020130009956 A KR 1020130009956A KR 20130009956 A KR20130009956 A KR 20130009956A KR 102081590 B1 KR102081590 B1 KR 102081590B1
Authority
KR
South Korea
Prior art keywords
write
data
memory cell
resistive memory
sense amplifier
Prior art date
Application number
KR1020130009956A
Other languages
English (en)
Other versions
KR20140096840A (ko
Inventor
이승연
이영택
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020130009956A priority Critical patent/KR102081590B1/ko
Priority to US13/798,374 priority patent/US8902633B2/en
Publication of KR20140096840A publication Critical patent/KR20140096840A/ko
Application granted granted Critical
Publication of KR102081590B1 publication Critical patent/KR102081590B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0088—Write with the simultaneous writing of a plurality of cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법이 제공된다. 상기 비휘발성 메모리 장치는 저항성 메모리 셀; 다수의 루프(loop)를 포함하는 라이트 구간을 이용하여, 상기 저항성 메모리 셀에 데이터를 라이트하는 라이트 드라이버; 및 상기 각 루프마다, 상기 저항성 메모리 셀에 상기 데이터가 정확하게 라이트되었는지를 베리파이하는 센스 앰프를 포함하되, 상기 다수의 루프 중에서 제k(단, k는 자연수) 루프에서 상기 센스 앰프가 상기 데이터가 정확하게 라이트되었다고 판단한 경우, 상기 제k+1 루프부터 상기 라이트 구간이 종료될 때까지 상기 라이트 드라이버는 디스에이블(disable)된다.

Description

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법{Nonvolatile memory device using variable resistive element and driving method thereof}
본 발명은 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
본 발명이 해결하려는 과제는, 라이트/베리파이(verify) 동작의 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 라이트/베리파이 동작의 신뢰성이 향상된 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 면(aspect)은 저항성 메모리 셀; 다수의 루프(loop)를 포함하는 라이트 구간을 이용하여, 상기 저항성 메모리 셀에 데이터를 라이트하는 라이트 드라이버; 및 상기 각 루프마다, 상기 저항성 메모리 셀에 상기 데이터가 정확하게 라이트되었는지를 베리파이하는 센스 앰프를 포함하되, 상기 다수의 루프 중에서 제k(단, k는 자연수) 루프에서 상기 센스 앰프가 상기 데이터가 정확하게 라이트되었다고 판단한 경우, 상기 제k+1 루프부터 상기 라이트 구간이 종료될 때까지 상기 라이트 드라이버는 디스에이블(disable)된다.
상기 센스 앰프는 상기 베리파이 결과를 나타내는 베리파이 신호를 제공하고, 상기 베리파이 신호를 저장하고, 상기 베리파이 신호에 대응되는 라이트 인에이블 신호를 상기 라이트 드라이버에 출력하는 인에이블 래치(enable latch)를 더 포함한다. 상기 인에이블 래치는 원웨이 래치(one-way latch)이어서, 패스(pass)를 나타내는 상기 베리파이 신호를 제공받은 후 상기 라이트 구간이 종료될 때까지 저장값이 변경되지 않을 수 있다.
상기 저항성 메모리 셀에 라이트할 상기 데이터가 저장하고, 상기 데이터에 대응되는 선택 신호를 제공하는 데이터 래치(data latch)를 더 포함한다. 상기 라이트 드라이버와 전기적으로 연결되고, 상기 선택 신호에 응답하여 상기 라이트 드라이버에 전달하는 라이트 전류를 선택하는 제1 스위치를 더 포함할 수 있다. 상기 센스 앰프와 전기적으로 연결되고, 상기 선택 신호에 응답하여 상기 센스 앰프에 전달하는 베리파이 기준값을 선택하는 제2 스위치를 더 포함할 수 있다.
상기 센스 앰프는 1개의 베리파이 기준값을 이용하여 베리파이하고, 상기 라이트 드라이버는 상기 각 루프마다 제공하는 라이트 전류를 증가시킬 수 있다.
상기 센스 앰프는 1개의 베리파이 기준값을 이용하여 베리파이하고, 상기 라이트 드라이버는 상기 각 루프마다 제공하는 라이트 전류를 감소시킬 수 있다.
상기 센스 앰프는 2개의 베리파이 기준값을 이용하여 베리파이 동작을 수행하고, 상기 센스 앰프의 베리파이 결과에 따라서, 상기 라이트 드라이버는 상기 각 루프마다 제공하는 라이트 전류를 증가시키거나 감소시킬 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 면은 제1 내지 제n(단, n은 자연수) 저항성 메모리 셀; 및 상기 각 저항성 메모리 셀에 대응되는 제1 내지 제n 라이트/베리파이 유닛을 포함하되, 상기 제m(단, 1≤m≤n, m은 자연수) 라이트/베리파이 유닛은 제m 라이트 드라이버, 제m 센스 앰프 및 제m 인에이블 래치를 포함하고, 상기 제m 라이트 드라이버는 대응되는 라이트 인에이블 신호를 응답하여, 라이트 구간을 이용하여 라이트하고, 상기 제m 센스 앰프는 상기 라이트 동작이 정확하게 수행되었는지를 베리파이하고, 상기 제m 인에이블 래치는 대응되는 상기 라이트 인에이블 신호를 제공하되, 상기 제m 센스 앰프가 라이트 동작이 정확하게 수행되었다고 판단할 경우, 상기 제m 인에이블 래치는 대응되는 상기 라이트 인에이블 신호를 트랜지션(transition)하여 상기 라이트 구간이 종료될 때까지 상기 제m 라이트 드라이버가 더 이상 동작하지 않도록 디스에이블(disable)한다.
상기 제1 내지 제n 인에이블 래치 모두가 대응되는 라이트 인에이블 신호를 트랜지션하면, 상기 라이트 구간이 종료될 수 있다.
상기 라이트 구간은 기설정된 다수의 루프(loop)를 포함하고, 상기 기설정된 다수의 루프가 모두 진행되면 상기 라이트 구간이 종료될 수 있다.
상기 제1 라이트/베리파이 유닛은 상기 제1 저항성 메모리 셀에 상기 제1 데이터를 라이트하고, 상기 제2 라이트/베리파이 유닛은 상기 제1 저항성 메모리 셀과 다른 제2 저항성 메모리 셀에 상기 제1 데이터와 다른 제2 데이터를 라이트할 수 있다. 상기 제1 데이터와 상기 제2 데이터는 순차적으로(sequential) 라이트되고, 상기 제1 라이트/베리파이 유닛이 상기 제1 데이터를 라이트/베리파이하는 동안, 상기 제2 라이트/베리파이 유닛의 제2 센스 앰프는 디스에이블된다. 상기 제1 데이터와 상기 제2 데이터는 동시에(parallel) 라이트된다.
상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 제조 방법의 일 면은 제1 내지 제q(단, q는 자연수) 루프를 포함하는 라이트 구간을 이용하여 라이트 동작을 수행하는 비휘발성 메모리 장치의 구동 방법에 있어서, 제k 루프(단, 1≤k≤q, k는 자연수)에서, 저항성 메모리 셀에 데이터를 라이트하고, 상기 저항성 메모리 셀에 데이터가 정확하게 라이트되었는지를 베리파이하고, 상기 베리파이 결과에 따라서, 상기 제k+1루프부터 제q 루프까지 상기 저항성 메모리 셀에 라이트하는 것을 디스에이블(disable)하는 것을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 제조 방법의 다른 면은 제1 내지 제n(단, n은 자연수) 저항성 메모리 셀과, 상기 각 저항성 메모리 셀에 대응되는 제1 내지 제n 라이트/베리파이 유닛을 포함하되, 상기 제m(단, 1≤m≤n, m은 자연수) 라이트/베리파이 유닛은 제m 라이트 드라이버, 제m 센스 앰프 및 제m 인에이블 래치를 포함하는 비휘발성 메모리 장치를 제공하고, 상기 제m 라이트 드라이버는 대응되는 라이트 인에이블 신호를 응답하여, 라이트 구간을 이용하여 라이트하고, 상기 제m 센스 앰프는 상기 라이트 동작이 정확하게 수행되었는지를 베리파이하고, 상기 제m 인에이블 래치는 대응되는 상기 라이트 인에이블 신호를 제공하되, 상기 제m 센스 앰프가 라이트 동작이 정확하게 수행되었다고 판단할 경우, 상기 제m 인에이블 래치는 대응되는 상기 라이트 인에이블 신호를 트랜지션(transition)하여 상기 라이트 구간이 종료될 때까지 상기 제m 라이트 드라이버가 더 이상 동작하지 않도록 디스에이블(disable)하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 2 및 도 3은 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구조 및 구동 방법을 설명하기 위한 블록도이다.
도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 6는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 대표 순서도이다.
도 7 및 도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 9 및 도 10은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 순서도이다.
도 12 및 도 13는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 14은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 순서도이다.
도 15 및 도 16은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 순서도이다.
도 18은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 순서도이다.
도 19 내지 도 23은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 예시적 블록도이다.
도 25은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 다른 예시적 블록도이다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 27는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 28는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 29는 SCM이 사용된 메모리 시스템을 도시한 예시적 블록도이다.
도 30은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다.
도 31은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "연결된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 연결된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 연결된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 저항체를 이용한 비휘발성 메모리 장치의 예로서, 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 1에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 비휘발성 메모리 장치를 예로 드나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8), 주변 회로 영역(3)을 포함한다.
메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(1_1~1_16)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 저항성 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치된다.
센스 앰프 및 라이트 드라이버(2_1~2_8)은 2개의 메모리 뱅크(1_1~1_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2개의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(3)에는 상기 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치될 수 있다.
도 2 및 도 3은 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
먼저, 도 2를 참조하면, 메모리 셀 어레이는 크로스 포인트 구조(cross point structure)를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다. 예를 들어, 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 상기 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성될 수 있다.
저항성 메모리 셀(MC)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀(MC) 중에서 리드하기 위해 선택된 저항성 메모리 셀(MC)을 도시한 것이다. 여기서, 저항성 메모리 셀(MC)이 PRAM인 경우에는, 저항성 메모리 셀(MC)은 상변화 물질을 구비하는 가변 저항 소자(B)와, 가변 저항 소자(B)에 흐르는 전류를 제어하는 억세스 소자(A)를 포함할 수 있다. 여기서, 억세스 소자(A)는 가변 저항 소자(B)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀(MC)이 RRAM인 경우에는, 가변 저항 소자(B)는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다.
또는, 메모리 셀 어레이는 도 3에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(111_1~111_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 메모리 셀 레이어(111_1~111_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(111_1~111_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(111_1~111_8)는 도 2에 도시된 크로스 포인트 구조일 수 있으나, 이에 한정되는 것은 아니다.
도 4는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구조 및 구동 방법을 설명하기 위한 블록도이다. 도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(110), 다수의 라이트/베리파이 유닛(WNV1~WNVn)(단, n은 자연수)를 포함할 수 있다.
메모리 셀 어레이(110)는 다수의 저항성 메모리 셀(MC1~MCn)을 포함한다. 도면에서는, 설명의 편의상, 메모리 셀 어레이(110) 내에 위치하고, 워드라인(WL1)과 비트 라인(BL1)과 연결된 저항성 메모리 셀(MC1)과, 워드라인(WL1)과 비트 라인(BLn)과 연결된 저항성 메모리 셀(MCn)을 도시하였다.
다수의 라이트/베리파이 유닛(WNV1~WNVn) 각각은, 라이트 드라이버(WD1~WDn), 센스 앰프(SA1~SAn) 등을 포함할 수 있다.
구체적으로, 라이트 드라이버(WD1~WDn)는 다수의 루프(loop)(L1~Lq, 단, q는 2이상의 자연수)를 포함하는 라이트 구간(write period)을 이용하여, 대응되는 저항성 메모리 셀(MC1~MCn)에 데이터를 라이트한다. 즉, 라이트 드라이버(WD1~WDn)는 각 루프(L1~Lq)마다 라이트 전류를 변경하고, 저항성 메모리 셀(MC1~MCn)에 변경된 라이트 전류를 제공한다.
센스 앰프(SA1~SAn)는 각 루프(L1~Lq)마다, 대응되는 저항성 메모리 셀(MC1~MCn)에 데이터가 정확하게 라이트되었는지를 베리파이한다. 여기서, 센스 앰프(SA1)가 다수의 루프(L1~Lq) 중에서 제k 루프(Lk, 단, k는 q보다 작은 자연수)에서 데이터가 정확하게 라이트되었다고 판단한 경우(즉, 패스(pass)된 경우), 제k+1 루프(Lk+1)부터 라이트 구간이 종료될 때까지 대응되는 라이트 드라이버(WD1)는 디스에이블(disable)된다. 여기서, "라이트 드라이버(WD1)가 디스에이블된다"는 의미는 라이트 드라이버(WD1~WDn)는 라이트 전류를 대응되는 저항성 메모리 셀(MC1~MCn)에 제공하지 않거나, 베리파이 동작시 비트라인 프리차지하지 않을 수 있다(즉, 비트라인은 접지되거나 플로팅됨).반면, 라이트 드라이버(WD1)가 디스에이블되어 있는 동안에, 다른 라이트 드라이버(예를 들어, WDn)는 라이트 구간이 종료될 때까지(즉, 최대 루프(maximum loop)(Lq)까지) 저항성 메모리 셀(MCn)에 라이트할 수도 있다. 최대 루프(Lq)까지 정확하게 라이트되지 않으면, 저항성 메모리 셀(MCn)은 패일(fail)된 것으로 판단된다.
이와 같이, 어떤 루프(Lk)에서 데이터가 정확하게 라이트된 후에, 그 이후의 나머지 루프(도 5의 예에서는 Lk+1~Lq)에서 라이트 드라이버(WD1~WDn)가 디스에이블되지 않으면, 다음과 같은 오류가 발생할 수 있다. 이미 패스(pass)된 저항성 메모리 셀(MC1~MCn)을 다시 리드하면, 리드 오류로 인해서, 패일(fail)한 것으로 리드될 수 있다. 그 결과, 패스된 저항성 메모리 셀(MC1~MCn)에 다시 라이트 전류를 제공하면, 저항성 메모리 셀(MC1~MCn)의 저항값이 목표치를 벗어날 수 있다. 즉, 패스된 저항성 메모리 셀(MC1~MCn)이, 패일(fail)된 저항성 메모리 셀(MC1~MCn)로 변할 수 있다.
반면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 어떤 루프(Lk)에서 데이터가 정확하게 라이트된 후에, 그 이후의 나머지 루프(도 5의 예에서는 Lk+1~Lq)에서 라이트 드라이버(WD1~WDn)가 디스에이블되기 때문에, 패스된 저항성 메모리 셀(MC1~MCn)에 다시 라이트 전류가 제공되지 않는다. 따라서, 라이트/베리파이 동작의 신뢰성이 향상될 수 있다.
도 6는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 대표 순서도이다.
도 6을 참조하면, 우선, 초기화(initialize) 및 데이터 셋업(data setup)을 수행한다(S210). 예를 들어, 라이트 동작에 필요한 논리 블록(예를 들어, 도 7의 다수의 카운터(130_1~130_b), 도 8의 인에이블 래치(EL1) 등)을 초기화한다.
라이트 동작을 수행한다(S220). 라이트 동작 후에, 베리파이 리드 동작을 수행하고, 그 결과 디스에이블 동작을 수행한다(S230).
구체적으로, 제1 내지 제q 루프(L1~Lq)를 포함하는 라이트 구간을 이용하여 라이트 동작을 수행할 수 있다. 제1 내지 제q 루프(L1~Lq) 각각마다 베리파이 동작을 수행한다.
예를 들어, 제k 루프(단, 1≤k≤q, k는 자연수)에서, 저항성 메모리 셀에 데이터를 라이트한다. 각 루프마다 라이트 동작에 사용되는 라이트 전류의 크기가 다를 수 있다. 이어서, 저항성 메모리 셀에 데이터가 정확하게 라이트되었는지를 베리파이한다. 그런데, 베리파이 결과에 따라서, 제k+1루프부터 제q 루프까지(즉, 라이트 구간이 종료될 때까지) 저항성 메모리 셀에 라이트하는 것을 디스에이블할 수 있다.
모든 라이트 드라이버가 라이트 동작을 패스했는지 패일(fail)했는지 여부를 판단한다(S240).
여기서, 모든 라이트 드라이버가 라이트 동작을 패스한 경우에는 종료한다.
반면, 모든 라이트 드라이버 중 하나라도 라이트 동작을 패일(fail)한 경우에는 루프 횟수가 1씩 증가한다(S250). 루프 횟수가 1 증가한 상태에서, 라이트 동작(S220), 베리파이 리드 및 디스에이블(S230) 등을 다시 수행한다.
도 7 및 도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 7은 다수의 라이트/베리파이 유닛(WNV1~WNVn) 및 이와 관련된 회로 블록을 설명하기 위한 도면이다. 도 8은 도 7의 라이트/베리파이 유닛의 자세한 블록도이다.
먼저 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 다수의 라이트/베리파이 유닛(WNV1~WNVn), 로직 유닛(150), 다수의 카운터(130_1~130_b)(단, b는 2 이상의 자연수), 다수의 디지털아날로그컨버터(digital-analogue converter)(140_1~140_b) 등을 포함한다.
전술한 것과 같이, 다수의 라이트/베리파이 유닛(WNV1~WNVn)는 다수의 루프를 포함하는 라이트 구간을 이용하여 대응되는 저항성 메모리 셀에 데이터를 라이트하고, 정확하게 라이트되었는지를 베리파이한다. 베리파이 결과에 따라 디스에이블 동작도 수행된다.
다수의 라이트/베리파이 유닛(WNV1~WNVn) 각각은 라이트 인에이블 신호(WE1~WEn)을 출력할 수 있다. 라이트 인에이블 신호(WE1~WEn)가 활성화되면, 다수의 라이트/베리파이 유닛(WNV1~WNVn) 내의 라이트 드라이버는 동작된다.
로직 유닛(150)은 다수의 라이트 인에이블 신호(WE1~WEn)를 제공받아, 패스/패일 신호(PF)를 출력한다. 다수의 라이트 인에이블 신호(WE1~WEn) 하나라도 활성화 상태인 경우, 패스/패일 신호(PF)는 활성화될 수 있다. 다수의 라이트 인에이블 신호(WE1~WEn) 모두가 비활성화 상태인 경우, 패스/패일 신호(PF)는 비활성화된다. 또는, 라이트 구간의 최대 루프(maximum loop)가 되면, 패스/패일 신호(PF)는 비활성화될 수 있다.
예를 들어, 카운터(130_1), 디지털아날로그컨버터(140_1)은 제1 데이터(예를 들어, R1)을 라이트하기 위한 라이트 전류(IW1)을 생성하기 위한 블록이다. 카운터(130_2), 디지털아날로그컨버터(140_2)은 제2 데이터(예를 들어, R2)을 라이트하기 위한 라이트 전류(IW2)을 생성하기 위한 블록이다. 마찬가지로, 카운터(130_b), 디지털아날로그컨버터(140_b)은 제b 데이터(예를 들어, Rb)(단, b는 2 이상의 자연수)을 라이트하기 위한 라이트 전류(IWb)을 생성하기 위한 블록이다.
다수의 카운터(130_1~130_b) 각각은 패스/패일 신호(PF)에 응답하여, 루프 횟수를 카운팅한다.
다수의 디지털아날로그컨버터(140_1~140_b) 각각은, 다수의 카운터(130_1~130_b)의 출력을 디코딩하여 라이트 전류(IW1~IWb)를 출력할 수 있다.
다수의 라이트/베리파이 유닛(WNV1~WNVn)은, 다수의 라이트 전류(IW1~IWb) 중 필요한 라이트 전류(예를 들어, IW1)를 선택하여, 이를 메모리 셀 어레이(110)에 제공한다.
도 8을 참조하면, 라이트/베리파이 유닛(예를 들어, WN1)은 라이트 드라이버(WD1), 센스 앰프(SA1), 인에이블 래치(EL1), 데이터 래치(DL1), 제1 스위치(SW1), 제2 스위치(SW2) 등을 포함할 수 있다.
데이터 래치(DL1)는 저항성 메모리 셀에 라이트할 데이터(DIN)가 저장된다. 데이터 래치(DL1)는 라이트할 데이터(DIN)에 대응되는 선택 신호(S1, S2)를 각각 제1 스위치(SW1), 제2 스위치(SW2)에 제공한다. 예를 들어, 데이터 래치(DL1)에 제1 데이터(R1)이 저장되어 있을 수 있다.
여기서, 제1 스위치(SW1)는 라이트 드라이버(WD1)와 전기적으로 연결되고, 선택 신호(S1)에 응답하여, 다수의 라이트 전류(IW1~IWb) 중에서 라이트 드라이버(WD1)에 제공할 라이트 전류(IW1~IWb 중 하나)를 선택한다. 결과적으로, 라이트할 데이터(DIN)에 대응되는 라이트 전류(IW1~IWb 중 하나)가 선택된다. 예를 들어, 라이트할 데이터(DIN)가 제1 데이터(R1)이면, 라이트 전류(IW1)가 선택될 수 있다.
또한, 제2 스위치(SW2)는 센스 앰프(SA1)와 전기적으로 연결되고, 선택 신호(S2)에 응답하여, 다수의 베리파이 기준값(VR1~VRa)(단, a는 2이상 자연수) 중에서 센스 앰프(SA1)에 제공할 베리파이 기준값(VR1~VRa 중 하나)을 선택한다. 예를 들어, 라이트할 데이터(DIN)가 제1 데이터(R1)이면, 베리파이 기준값(VR1)이 선택될 수 있다. 센스 앰프(SA1)는 선택된 베리파이 기준값(VR1)을 이용하여 라이트가 정확하게 되었는지를 베리파이하고, 베리파이 결과를 나타내는 베리파이 신호(SAout1)를 출력한다.
인에이블 래치(EL1)는 베리파이 신호(SAout1)를 저장하고, 베리파이 신호(SAout1)에 대응되는 라이트 인에이블 신호(WE1)를 라이트 드라이버(WD1)에 출력한다.
인에이블 래치(EL1)는 패일(fail)을 나타내는 베리파이 신호(SAout1)를 제공받으면, 라이트 인에이블 신호(WE1)를 활성화시킨다. 따라서, 라이트 드라이버(WD1)는 인에이블된다.
인에이블 래치(EL1)는 패스(pass)를 나타내는 베리파이 신호(SAout1)를 제공받으면, 라이트 인에이블 신호(WE1)를 비활성화시킨다. 따라서, 라이트 드라이버(WD1)는 디스에이블된다.
여기서, 인에이블 래치(EL1)는 원웨이 래치(one-way latch)이어서, 패스(pass)를 나타내는 베리파이 신호(SAout1)를 제공받은 후 라이트 구간이 종료될 때까지 저장값이 변경되지 않는다. 따라서, 라이트 드라이버(WD1)는 라이트 구간이 종료될 때까지(즉, 최대 루프(maximum loop)까지) 디스에이블된다.
도 9 및 도 10은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 9 및 도 10을 참조하면, 저항성 메모리 셀은 제1 데이터(R1) 또는 제2 데이터(R2) 중 어느 하나를 저장할 수 있다. 제1 데이터(R1) 및 제2 데이터(R2) 각각은 제1 저항 레벨(W1) 및 제2 저항 레벨(W2)에 대응될 수 있다. 도시된 것과 같이 제1 저항 레벨(W1)보다, 제2 저항 레벨(W2)이 클 수 있다.
도면으로 별도로 표시하지 않았으나, 저항성 메모리 셀은 멀티레벨 셀(multi-level cell)일 수도 있다.
여기서, 라이트 드라이버(예를 들어, WD1)은 제1 데이터(R1)가 저장되어 있던 저항성 메모리 셀(MC1)에 제2 데이터(R2)를 라이트할 수 있다. 여기서, 라이트 드라이버(WD1)는 단방향 라이트(unidirectional write)를 할 수 있다. 즉, 라이트 드라이버(WD1)는 각 루프(L1~Lk)마다 제공하는 라이트 전류(IW1)를 계속해서 증가시킬 수 있다. 도시된 것과 같이, 라이트 전류(IW1)는 제1 루프(L1)에서 UP1 크기를 가질 수 있고, 제2 루프(L2)에서 UP2 크기를 가질 수 있고, 제k 루프(Lk)에서 UPk 크기를 가질 수 있다. 라이트 전류(IW1)의 증가분은 도시된 것과 같이 일정할 수도 있고, 일정하지 않을 수도 있다.
이 때, 센스 앰프(예를 들어, SA1)는 1개의 베리파이 기준값(VR2_LS)을 이용하여 베리파이 동작을 수행한다. 제k 루프(Lk)에서 라이트 드라이버(WD1)가 저항성 메모리 셀(MC1)에 UPk 크기의 라이트 전류(IW1)를 제공하였을 때, 센스 앰프(SA1)가 패스된 것으로 판단할 수 있다. 센스 앰프(SA1)는 저항성 메모리 셀(MC1)의 저항값이 베리파이 기준값(VR2_LS)보다 크면 패스한 것으로 판단할 수 있다.
라이트 구간이 종료될 때까지(나머지 루프(Lk+1~Lq)에서) 라이트 드라이버(WD1)는 디스에이블된다.
도 7, 도 8 및 도 11을 이용하여, 전술한 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 동작 방법의 구현예를 설명한다. 도 11은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 순서도이다.
도 7, 도 8 및 도 11을 참조하면, 초기화 및 데이터 셋업을 수행한다(S211). 즉, 다수의 카운터(130_1~130_b)의 루프 횟수를 1로 초기화한다. 또한, 다수의 라이트/베리파이 유닛(WNV1~WNVn) 각각의 데이터 래치(예를 들어, DL1), 인에이블 래치(예를 들어, EL1)를, 라이트할 데이터(DIN)에 따라 초기화한다. 예를 들어, 데이터 래치(DL1)에 저장되는 데이터(DIN)가 R2이면, 대응되는 인에이블 래치(EL1)를 0으로 세팅한다. 즉, 인에이블 래치(EL1)의 출력 신호(라이트 인에이블 신호(WE1))는 활성화된다. 데이터 래치(DL1)에 저장되는 데이터(DIN)가 R2이 아니면(예를 들어, R1이면), 대응되는 인에이블 래치(EL1)를 1로 세팅한다. 즉, 인에이블 래치(EL1)의 출력 신호(라이트 인에이블 신호(WE1))는 비활성화된다.
이어서, 라이트 동작을 수행한다(S221). 즉, 활성화된 라이트 인에이블 신호(WE1~WEn)를 제공받은 라이트 드라이버(WD1~WDn)는 라이트 전류를 저항성 메모리 셀에 제공한다.
이어서, 저항성 메모리 셀에 데이터가 정확하게 라이트되었는지를 베리파이한다(S231). 즉, 저항성 메모리 셀의 저항값(Rcell)이 베리파이 기준값(VR2_LS)보다 크면, 센스 앰프(SA1)의 베리파이 신호(SAout1)가 0이 된다. 인에이블 래치(EL1)는 베리파이 신호(SAout1)를 제공받아, 0에서 1로 트랜지션(transition)된다. 따라서, 라이트 드라이버(WD1)는 디스에이블된다. 만약, 저항성 메모리 셀의 저항값이 베리파이 기준값(VR2_LS)보다 작으면, 센스 앰프(SA1)의 베리파이 신호(SAout1)는 1을 유지하고, 인에이블 래치(EL1)가 제공하는 라이트 인에이블 신호(WE1)도 0을 유지한다.
이어서, 모든 인에이블 래치(EL1)가 1로 트랜지션되었는지 검토하고, 최대 루프까지 라이트 동작을 수행하였는지 검토한다(S241).
모든 인에이블 래치(EL1)가 1로 트랜지션되거나, 최대 루프까지 라이트 동작이 수행되면 라이트 동작은 종료된다.
모든 인에이블 래치(EL1)가 1로 트랜지션되지 않고, 최대 루프까지 라이트 동작이 수행되지도 않는 경우에는, 루프 횟수를 1씩 증가한다. 또한, 라이트 전류를 증가시킨다(S251).
도 12 및 도 13는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 12 및 도 13을 참조하면, 라이트 드라이버(예를 들어, WD1)은 제2 데이터(R2)가 저장되어 있던 저항성 메모리 셀(MC1)에 제1 데이터(R1)를 라이트할 수 있다. 여기서, 라이트 드라이버(WD1)는 단방향 라이트(unidirectional write)를 할 수 있다. 즉, 라이트 드라이버(WD1)는 각 루프(L1~Lk)마다 제공하는 라이트 전류(IW1)를 계속해서 감소시킬 수 있다. 도시된 것과 같이, 라이트 전류(IW1)는 제1 루프(L1)에서 DN1 크기를 가질 수 있고, 제2 루프(L2)에서 DN2 크기를 가질 수 있고, 제k 루프(Lk)에서 DNk 크기를 가질 수 있다. 라이트 전류(IW1)의 감소분은 도시된 것과 같이 일정할 수도 있고, 일정하지 않을 수도 있다.
이 때, 센스 앰프(예를 들어, SA1)는 1개의 베리파이 기준값(VR1_US)을 이용하여 베리파이 동작을 수행한다.
제k 루프(Lk)에서 라이트 드라이버(WD1)가 저항성 메모리 셀(MC1)에 라이트 전류(IWk)를 제공하였을 때, 센스 앰프(SA1)가 패스된 것으로 판단할 수 있다. 센스 앰프(SA1)는 저항성 메모리 셀(MC1)의 저항값이 베리파이 기준값(VR1_US)보다 작으면 패스한 것으로 판단할 수 있다.
라이트 구간이 종료될 때까지(나머지 루프(Lk+1~Lq)에서) 라이트 드라이버(WD1)는 디스에이블된다.
도 7, 도 8 및 도 14을 이용하여, 전술한 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 동작 방법의 구현예를 설명한다. 도 14은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 순서도이다.
도 7, 도 8 및 도 14을 참조하면, 초기화 및 데이터 셋업을 수행한다(S212). 즉, 다수의 카운터(130_1~130_b)의 루프 횟수를 1로 초기화한다. 또한, 다수의 라이트/베리파이 유닛(WNV1~WNVn) 각각의 데이터 래치(예를 들어, DL1), 인에이블 래치(예를 들어, EL1)를, 라이트할 데이터(DIN)에 따라 초기화한다. 예를 들어, 데이터 래치(DL1)에 저장되는 데이터(DIN)가 R1이면, 대응되는 인에이블 래치(EL1)를 0으로 세팅한다. 즉, 인에이블 래치(EL1)의 출력 신호(라이트 인에이블 신호(WE1~WEn))는 활성화된다. 반대로, 데이터 래치(DL1)에 저장되는 데이터(DIN)가 R1이 아니면(예를 들어, R2이면), 대응되는 인에이블 래치(EL1)를 1로 세팅한다. 즉, 인에이블 래치(EL1)의 출력 신호(라이트 인에이블 신호(WE1))는 비활성화된다.
이어서, 라이트 동작을 수행한다(S222). 즉, 활성화된 라이트 인에이블 신호(WE1~WEn)를 제공받은 라이트 드라이버(WD1~WDn)는 라이트 전류를 저항성 메모리 셀에 제공한다.
이어서, 저항성 메모리 셀에 데이터가 정확하게 라이트되었는지를 베리파이한다(S232). 즉, 저항성 메모리 셀의 저항값(Rcell)이 베리파이 기준값(VR1_US)보다 작으면, 센스 앰프(SA1)의 베리파이 신호(SAout1)가 1이 된다. 인에이블 래치(EL1)는 베리파이 신호(SAout1)를 제공받아, 0에서 1로 트랜지션(transition)된다. 따라서, 라이트 드라이버(WD1~WDn)는 디스에이블된다. 만약, 저항성 메모리 셀의 저항값이 베리파이 기준값(VR1_US)보다 크면, 센스 앰프(SA1)의 베리파이 신호(SAout1)는 0을 유지하고, 인에이블 래치(EL1)가 제공하는 라이트 인에이블 신호(WE1)도 0을 유지한다.
이어서, 모든 인에이블 래치(EL1)가 1로 트랜지션되었는지 검토하고, 최대 루프까지 라이트 동작을 수행하였는지 검토한다(S242).
모든 인에이블 래치(EL1)가 1로 트랜지션되거나, 최대 루프까지 라이트 동작이 수행되면 라이트 동작은 종료된다.
모든 인에이블 래치(EL1)가 1로 트랜지션되지 않고, 최대 루프까지 라이트 동작이 수행되지도 않는 경우에는, 루프 횟수를 1씩 증가한다. 또한, 라이트 전류를 감소시킨다(S252).
도 15 및 도 16은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 15 및 도 16을 참조하면, 라이트 드라이버(예를 들어, WD1)은 저항성 메모리 셀(예를 들어, MC1)에 제2 데이터(R2)를 라이트한다. 여기서, 라이트 드라이버(WD1)는 선택적인 양방향 라이트(selective bidirectional write)를 할 수 있다.
여기서, 센스 앰프(예를 들어, SA1)는 2개의 베리파이 기준값(VR2_LS, VR2_US)을 이용하여 베리파이 동작을 수행할 수 있다. 즉, 센스 앰프(SA1)의 베리파이 결과에 따라서 라이트 방법을 결정할 수 있다.
저항성 메모리 셀(MC1)의 저항이 베리파이 기준값(VR2_LS)보다 작으면, 제1 경우(①)과 같이, 각 루프(L11~L1k)마다 제공하는 라이트 전류(IW1)를 계속해서 증가시킬 수 있다. 도시된 것과 같이, 라이트 전류(IW1)는 제1 루프(L1)에서 UP11 크기를 가질 수 있고, 제2 루프(L2)에서 UP12 크기를 가질 수 있고, 제k 루프(Lk)에서 UP1k 크기를 가질 수 있다. 라이트 전류(IW1)의 증가분은 도시된 것과 같이 일정할 수도 있고, 일정하지 않을 수도 있다.
또는, 저항성 메모리 셀(MC1)의 저항이 베리파이 기준값(VR2_US)보다 크면, 제2 경우(②)과 같이, 각 루프(L11~L1k)마다 제공하는 라이트 전류(IW1)를 계속해서 감소시킬 수 있다. 도시된 것과 같이, 라이트 전류(IW1)는 제1 루프(L1)에서 DN11 크기를 가질 수 있고, 제2 루프(L2)에서 DN12 크기를 가질 수 있고, 제k 루프(Lk)에서 DN1k 크기를 가질 수 있다. 라이트 전류(IW1)의 감소분은 도시된 것과 같이 일정할 수도 있고, 일정하지 않을 수도 있다.
제1 경우(①) 및 제2 경우(②)에서, 어떤 루프(L1k)에서 데이터가 정확하게 라이트된 후에, 그 이후의 나머지 루프(L1k+1~L1q)에서 라이트 드라이버(WD1)가 디스에이블된다. 즉, 패스된 저항성 메모리 셀(MC1)에 다시 라이트 전류가 제공되지 않는다.
도 17은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 순서도이다.
도 17을 참조하면, 다수의 카운터(130_1~130_b)의 루프 횟수를 1로 초기화한다. 인에이블 래치(예를 들어, EL1)를 0으로 세팅한다(S213).
이어서, 라이트 전류를 제공하여, 라이트 동작을 수행한다(S223).
이어서, 2개의 베리파이 기준값(VR2_LS, VR2_US)을 이용하여, 저항성 메모리 셀에 데이터가 정확하게 라이트되었는지를 베리파이한다. 구체적으로, 저항성 메모리 셀의 저항값(Rcell)이 베리파이 기준값(VR2_LS)보다 크고(S233a), 저항성 메모리 셀의 저항값(Rcell)이 베리파이 기준값(VR2_US)보다 작으면(S233b), 인에이블 래치(EL1)는 0에서 1로 트랜지션된다.
반면, 저항성 메모리 셀의 저항값(Rcell)이 베리파이 기준값(VR2_LS)보다 작거나 베리파이 기준값(VR2_US)보다 크면, S243 단계로 이동한다.
이어서, 모든 인에이블 래치(EL1)가 1로 트랜지션되었는지 검토하고, 최대 루프까지 라이트 동작을 수행하였는지 검토한다(S243).
모든 인에이블 래치(EL1)가 1로 트랜지션되거나, 최대 루프까지 라이트 동작이 수행되면 라이트 동작은 종료된다.
모든 인에이블 래치(EL1)가 1로 트랜지션되지 않고, 최대 루프까지 라이트 동작이 수행되지도 않은 경우에는, 루프 횟수를 1씩 증가한다. 여기서, 저항성 메모리 셀의 저항값(Rcell)이 베리파이 기준값(VR2_LS)보다 작은 경우에는, 라이트 전류를 증가시킨다(S253a). 반면, 저항성 메모리 셀의 저항값(Rcell)이 베리파이 기준값(VR2_US)보다 큰 경우에는, 라이트 전류를 감소시킨다(S253b).
도 18은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 순서도이다. 도 6의 일부 동작(라이트/베리파이 동작)을 추가적으로 설명한 것이다.
도 18을 참조하면, 동시에 라이트(parallel write)할지, 순차적으로 라이트(sequential write)할지를 결정한다(S218).
동시에 라이트하는 경우에는, 다수의 라이트/베리파이 유닛이 동시에 데이터를 라이트/베리파이한다. 이어서, 전술한 디스에이블 동작도 진행한다(S228). 즉, 몇 개의 라이트 드라이버는 제1 데이터(R1)을 라이트하는 동안, 다른 몇 개의 라이트 드라이버는 제2 데이터(R2)를 라이트할 수 있다.
한편, 순차적으로 라이트하는 경우에는, 다수의 라이트/베리파이 유닛이 순차적으로 동작한다. 이어서, 전술한 디스에이블 동작도 진행한다(S229). 즉, 몇 개의 라이트 드라이버는 제1 데이터(R1)을 라이트한 후에, 다른 몇 개의 라이트 드라이버는 제2 데이터(R2)를 라이트할 수 있다. 구체적으로, 제1 라이트/베리파이 유닛(WNV1)이 제1 데이터(R1)를 라이트/베리파이하는 동안, 제2 라이트/베리파이 유닛(WNV2)의 제2 센스 앰프(SA2)는 디스에이블된다. 반대로, 제2 라이트/베리파이 유닛(WNV2)이 제2 데이터(R2)를 라이트/베리파이하는 동안, 제1 라이트/베리파이 유닛(WNV1)의 제1 센스 앰프(SA1)는 디스에이블된다.
다수의 저항성 메모리 셀에 동시에(parallel) 데이터를 라이트할 경우, 선택적인 양방향 라이트 방식은 빠르고 정확한 라이트/베리파이 동작이 가능하도록 한다. 또는, 다수의 저항성 메모리 셀에 순차적으로(sequential) 데이터를 라이트할 경우, 선택적인 양방향 라이트 방식은 산포를 더 정확하게 모으거나 라이트 시간을 줄여 라이트/베리파이 능력을 향상시킬 수 있다.
도 19 내지 도 23은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 여기서, 도 19 내지 도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 사용하는 메모리 시스템에 관한 것이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)의 예시적 도면이다.
도 19를 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(1202), 스피커(speaker)(1203), 마이크로폰(microphone)(1204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(1206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(1210), 무선 신호를 전달하거나 받기 위한 RF 회로(1211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 비휘발성 메모리 장치(1207), ROM(1208), SRAM(1209)를 포함할 수 있다. 비휘발성 메모리 장치(1207)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용될 수 있고, 예를 들어, ID번호를 저장할 수 있다. ROM(1208)은 프로그램을 저장할 수 있고, SRAM(1209)은 시스템 컨트롤 마이크로컴퓨터(1212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(1212)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 20는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 20를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(1221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(1222), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1207)을 적어도 하나 포함할 수 있다. 컨트롤러(1222)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(1222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 비휘발성 메모리 장치(1207), 인터페이스부(1221)와 커플링되어 있다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 21을 참조하면, 디지털 스틸 카메라는 바디(1301), 슬롯(1302), 렌즈(303), 디스플레이부(1308), 셔터 버튼(1312), 스트로브(strobe)(1318) 등을 포함한다. 특히, 슬롯(1308)에는 메모리 카드(1331)가 삽입될 수 있고, 메모리 카드(1331)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1207)를 적어도 하나 포함할 수 있다.
메모리 카드(1331)가 접촉형(contact type)인 경우, 메모리 카드(1331)가 슬롯(1308)에 삽입될 때 메모리 카드(1331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(1331)가 비접촉형(non-contact type)인 경우, 메모리 카드(1331)는 무선 신호를 통해서 메모리 카드(1331)와 통신하게 된다.
도 22은 도 20의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 22을 참조하면, 메모리 카드(331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 23를 참조하면, 이미지 센서 시스템은 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1354) 등을 포함할 수 있다. 각 구성요소, 즉, 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 비휘발성 메모리 장치(1354)는 버스(1352)를 통해서 서로 통신한다. 이미지 센서(1332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 예시적 블록도이다.
도시된 것과 같이, 메모리(3010)은 메모리 컨트롤러(3020)과 커플링된다. 메모리(3010)은 전술한 실시예들 중 어느 것이어도 무방하다. 메모리 컨트롤러(3020)는 메모리(3010)의 동작 제어를 위해 입력 신호를 제공한다. 예를 들어, 메모리 컨트롤러(3020)은 커맨트(CMD)와 어드레스 신호를 보낼 수 있다. 메모리 컨트롤러(3020)는 메모리 인터페이스, 호스트 인터페이스, ECC회로, CPU(central processing unit), 버퍼 메모리 등을 포함할 수 있다. 메모리 인터페이스는 데이터를 버퍼 메모리로부터 메모리(3010)으로 전송할 수 있고, 메모리(3010)으로부터 데이터를 읽어 버퍼 메모리로 전송할 수도 있다. 또한, 메모리 인터페이스는 커맨드 또는 어드레스를 외부 호스트로부터 메모리(3010)으로 전송할 수 있다.
호스트 인터페이스는 외부 호스트와 USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCI express, ATA, PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI) 등을 통해서 통신할 수 있다.
본 발명의 실시예들에 따른 메모리 시스템은, ECC회로를 가질 수 있다. ECC회로는 메모리(3010)에 전송되는 데이터를 이용하여 패러티 비트를 생성할 수 있다. 생성된 패러티 비트는 메모리(3010)의 특정 영역에 데이터와 함께 저장될 수 있다. ECC 회로는 메모리(3010)에서 리드되는 데이터의 에러를 감지한다. 만약 감지된 에러가 수정가능하면, ECC회로는 데이터를 수정한다.
CPU는 호스트 인터페이스 또는 메모리 인터페이스를 통해서 외부 호스트 또는 메모리(3010)을 제어한다. CPU는 메모리를 구동하는 펌웨어에 따라서, 라이트, 리드, 이레이즈 동작을 제어할 수 있다.
버퍼 메모리는 외부 소스트로부터 제공된 라이트 데이터 또는 메모리(3010)로부터 리드된 데이터를 일시적으로 저장한다. 또한, 버퍼 메모리는 메모리(3010)에 저장될 메타 데이터 또는 캐쉬 데이터를 저장할 수 있다. 갑작스런 파워 오프 동작 중에, 버퍼 메모리에 저장되어 있는 메타 데이터 또는 캐쉬 데이터는 메모리(3010)에 저장될 수 있다. 버퍼 데이터는 DRAM 또는 SRAM 일 수 있다.
도 25은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 다른 예시적 블록도이다. 도 24의 메모리 시스템과 실질적으로 동일하다. 다른 점은, 메모리(3010), 메모리 컨트롤러(3020)은 카드(3130)에 임베디드된다는 점이다. 예를 들어, 카드(3130)은 플래쉬 메모리 카드일 수 있다. 즉, 카드(3130)는 디지털 카메라, 퍼스널 컴퓨터 등과 같은 소비자 전자 기기에 사용되는 스탠다드 제품일 수 있다. 메모리 컨트롤러(3020)는 다른 장치(외부 장치)로부터 제공된 제어 신호에 따라서 메모리(3010)를 제어할 수 있다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 도시된 것과 같이, 메모리(3010)은 호스트 시스템(3210)에 커플링될 수 있다. 호스트 시스템(3210)는 퍼스널 컴퓨터, 디지털 카메라 등과 같은 프로세싱 시스템일 수 있다. 호스트 시스템(3210)은 지울 수 있는 저장 장치로서 메모리(3010)을 사용할 수 있다. 전술한 것과 같이, 호스트 시스템(3210)은 메모리(3010)를 제어하기 위해 입력 신호를 제공할 수 있다. 예를 들어, 호스트 시스템(3210)은 커맨드(CMD)와 어드레스 신호를 제공할 수 있다.
도 27는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 호스트 시스템(3210)과 카드(3130)이 커플링된다. 호스트 시스템(3210)이 제어 신호를 카드(3130)에 제공하여, 메모리 컨트롤러(3020)가 메모리(3010)을 제어하도록 한다.
도 28는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 메모리(3010)는 컴퓨터 시스템(3410) 내의 CPU(3120)에 저장된다. 예를 들어, 컴퓨터 시스템(3410)는 퍼스널 컴퓨터, PDA 등일 수 있다. 메모리(3010)는 버스 등을 통해서 CPU(3120)과 직접 연결될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 SCM(storage class memory)으로 사용될 수 있다. SCM은 비휘발성 특성과 억세스 특성을 동시에 지닌 일반적 메모리 컨셉을 의미한다. SCM은 데이터 저장 영역 및 프로그램 동작 영역으로 사용될 수 있다.
전술한 PRAM, RRAM, MRAM 등의 저항체를 이용한 비휘발성 메모리 장치는 SCM으로 사용될 수 있다. 이러한 SCM은 플래쉬 메모리를 대신하여 데이터 저장 메모리로 사용될 수도 있고, SRAM을 대신하여 메인 메모리로 사용될 수 있다. 하나의 SCM은 플래쉬 메모리와 SRAM을 대체할 수 있다.
도 29는 SCM이 사용된 메모리 시스템을 도시한 예시적 블록도이다. 메모리 시스템(4100)은 CPU(4110), SDRAM(4120), 플래시 메모리를 대신하여 사용된 SCM(4130)을 포함한다.
메모리 시스템(4100)에서, SCM(4130)의 데이터 억세스 스피드는 플래시 메모리의 스피드보다 빠르다. 예를 들어, PC 환경에서, CPU(4110)은 4GHz로 동작할 때, SCM의 일종인 PRAM의 억세스 속도는 플래시의 억세스 속도보다 약 32배 빠르다. 따라서, 메모리 시스템(4100)은 플래쉬 메모리를 장착한 메모리 시스템보다 더 빠른 스피드 억세스 이득(higher-speed access gain)을 얻을 수 있다.
도 30은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다. 메모리 시스템(4200)은 CPU(4210), SDRAM을 대신하여 사용된 SCM(4220), 플래쉬 메모리(4230)을 포함한다.
메모리 시스템(4200)에서, SCM(4220)의 파워 사용은 SDRAM의 파워 사용보다 작다. 컴퓨터 시스템의 메인 메모리에 의해 사용된 에너지는, 전체 시스템에서 사용되는 에너지의 약 40% 정도이다. 그러므로, 많은 사람들이 메인 메모리에서 사용되는 에너지를 줄이기 위한 노력한다. SCM은 동적 에너지 사용을 평균적으로 약 53% 절감할 수 있고, 전력 누수로 인한 에너지 사용을 평균적으로 약 73% 절감할 수 있다. 그 결과, 메모리 시스템(4200)은 SDRAM을 장착한 메모리 시스템보다 에너지를 절감할 수 있다.
도 31은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다. 메모리 시스템(4300)은 CPU(4310), SDRAM 및 플래쉬 메모리를 대신하여 사용된 SCM(4320)을 포함한다. SCM(4320)은 SDRAM 대신 메인 메모리로 사용되고, 플래쉬 메모리 대신 데이터 저장 메모리로 사용된다. 이러한 메모리 시스템(4300)은 데이터 억세스 스피드, 로우 파워, 스페이스 활용, 비용 등에서 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
WNV1~WNVn: 라이트/베리파이 유닛
130_1~130_b: 카운터
140_1~140_b: 디지털아날로그컨버터
EL1: 인에이블 래치
DL1: 데이터 래치

Claims (10)

  1. 저항성 메모리 셀;
    다수의 루프(loop)를 포함하는 라이트 구간을 이용하여, 상기 저항성 메모리 셀에 데이터를 라이트하는 라이트 드라이버; 및
    상기 각 루프마다, 상기 저항성 메모리 셀에 상기 데이터가 정확하게 라이트되었는지를 베리파이하는 센스 앰프를 포함하되,
    상기 다수의 루프 중에서 제k(단, k는 자연수) 루프에서 상기 센스 앰프가 상기 데이터가 정확하게 라이트되었다고 판단한 경우, 제k+1 루프부터 상기 라이트 구간이 종료될 때까지 상기 라이트 드라이버는 디스에이블(disable)되어 상기 저항성 메모리 셀에 전류를 비제공하거나 베리파이 동작 동안에 대응되는 비트라인에 프리차지를 비제공하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 센스 앰프는 상기 베리파이 결과를 나타내는 베리파이 신호를 제공하고,
    상기 베리파이 신호를 저장하고, 상기 베리파이 신호에 대응되는 라이트 인에이블 신호를 상기 라이트 드라이버에 출력하는 인에이블 래치(enable latch)를 더 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 인에이블 래치는 원웨이 래치(one-way latch)이어서, 패스(pass)를 나타내는 상기 베리파이 신호를 제공받은 후 상기 라이트 구간이 종료될 때까지 저장값이 변경되지 않는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 저항성 메모리 셀에 라이트할 상기 데이터가 저장하고, 상기 데이터에 대응되는 선택 신호를 제공하는 데이터 래치(data latch)를 더 포함하는 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 라이트 드라이버와 전기적으로 연결되고, 상기 선택 신호에 응답하여 상기 라이트 드라이버에 전달하는 라이트 전류를 선택하는 제1 스위치를 더 포함하는 비휘발성 메모리 장치.
  6. 제 4항에 있어서,
    상기 센스 앰프와 전기적으로 연결되고, 상기 선택 신호에 응답하여 상기 센스 앰프에 전달하는 베리파이 기준값을 선택하는 제2 스위치를 더 포함하는 비휘발성 메모리 장치.
  7. 제1 내지 제n(단, n은 자연수) 저항성 메모리 셀; 및
    상기 각 저항성 메모리 셀에 대응되는 제1 내지 제n 라이트/베리파이 유닛을 포함하되, 제m(단, 1≤m≤n, m은 자연수) 라이트/베리파이 유닛은 제m 라이트 드라이버, 제m 센스 앰프 및 제m 인에이블 래치를 포함하고,
    상기 제m 라이트 드라이버는 대응되는 라이트 인에이블 신호를 응답하여, 라이트 구간을 이용하여 라이트하고,
    상기 제m 센스 앰프는 상기 라이트 동작이 정확하게 수행되었는지를 베리파이하고,
    상기 제m 인에이블 래치는 대응되는 상기 라이트 인에이블 신호를 제공하되, 상기 제m 센스 앰프가 라이트 동작이 정확하게 수행되었다고 판단할 경우, 상기 제m 인에이블 래치는 대응되는 상기 라이트 인에이블 신호를 트랜지션(transition)하여 상기 라이트 구간이 종료될 때까지 상기 제m 라이트 드라이버가 더 이상 동작하지 않도록 디스에이블(disable)하여, 상기 제m 라이트 드라이버에 대응되는 상기 저항성 메모리 셀에 전류를 비제공하거나 베리파이 동작 동안에 상기 제m 라이트 드라이버에 대응되는 비트라인에 프리차지를 비제공하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    제1 데이터와 제2 데이터는 순차적으로(sequential) 라이트되고,
    상기 제1 라이트/베리파이 유닛이 상기 제1 데이터를 라이트/베리파이하는 동안, 상기 제2 라이트/베리파이 유닛의 제2 센스 앰프는 디스에이블되는 비휘발성 메모리 장치.
  9. 제1 내지 제q(단, q는 자연수) 루프를 포함하는 라이트 구간을 이용하여 라이트 동작을 수행하는 비휘발성 메모리 장치의 구동 방법에 있어서,
    제k 루프(단, 1≤k≤q, k는 자연수)에서, 저항성 메모리 셀에 데이터를 라이트하고,
    상기 저항성 메모리 셀에 데이터가 정확하게 라이트되었는지를 베리파이하고,
    상기 베리파이 결과에 따라서, 제k+1루프부터 제q 루프까지 상기 저항성 메모리 셀에 라이트하는 것을 디스에이블하여, 상기 저항성 메모리 셀에 전류가 비제공되거나 베리파이하는 동안에 대응되는 비트라인에 프리차지가 비제공되는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  10. 제1 내지 제n(단, n은 자연수) 저항성 메모리 셀과, 상기 각 저항성 메모리 셀에 대응되는 제1 내지 제n 라이트/베리파이 유닛을 포함하되, 제m(단, 1≤m≤n, m은 자연수) 라이트/베리파이 유닛은 제m 라이트 드라이버, 제m 센스 앰프 및 제m 인에이블 래치를 포함하는 비휘발성 메모리 장치를 제공하고,
    상기 제m 라이트 드라이버는 대응되는 라이트 인에이블 신호를 응답하여, 라이트 구간을 이용하여 라이트하고,
    상기 제m 센스 앰프는 상기 라이트 동작이 정확하게 수행되었는지를 베리파이하고,
    상기 제m 인에이블 래치는 대응되는 상기 라이트 인에이블 신호를 제공하되, 상기 제m 센스 앰프가 라이트 동작이 정확하게 수행되었다고 판단할 경우, 상기 제m 인에이블 래치는 대응되는 상기 라이트 인에이블 신호를 트랜지션(transition)하여 상기 라이트 구간이 종료될 때까지 상기 제m 라이트 드라이버가 더 이상 동작하지 않도록 디스에이블(disable)하여, 상기 제m 라이트 드라이버에 대응되는 상기 저항성 메모리 셀에 전류를 비제공하거나 베리파이 동작 동안에 상기 제m 라이트 드라이버에 대응되는 비트라인에 프리차지를 비제공하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
KR1020130009956A 2013-01-29 2013-01-29 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 KR102081590B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130009956A KR102081590B1 (ko) 2013-01-29 2013-01-29 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US13/798,374 US8902633B2 (en) 2013-01-29 2013-03-13 Resistive memory device comprising selectively disabled write driver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130009956A KR102081590B1 (ko) 2013-01-29 2013-01-29 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법

Publications (2)

Publication Number Publication Date
KR20140096840A KR20140096840A (ko) 2014-08-06
KR102081590B1 true KR102081590B1 (ko) 2020-04-14

Family

ID=51222792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130009956A KR102081590B1 (ko) 2013-01-29 2013-01-29 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법

Country Status (2)

Country Link
US (1) US8902633B2 (ko)
KR (1) KR102081590B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9225921B2 (en) * 2013-06-06 2015-12-29 Advanced Micro Devices, Inc. Method and apparatus for buffering analog information
US9349443B2 (en) * 2014-03-14 2016-05-24 Macronix International Co., Ltd. Method and system for programming multi-level cell memory
KR20160044847A (ko) * 2014-10-16 2016-04-26 에스케이하이닉스 주식회사 저항변화 메모리 장치, 이를 위한 읽기쓰기 회로부 및 동작 방법
US10755779B2 (en) * 2017-09-11 2020-08-25 Silicon Storage Technology, Inc. Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof
KR20210126436A (ko) 2020-04-10 2021-10-20 삼성전자주식회사 검증을 포함하는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764738B1 (ko) * 2006-04-06 2007-10-09 삼성전자주식회사 향상된 신뢰성을 갖는 상변화 메모리 장치, 그것의 쓰기방법, 그리고 그것을 포함한 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4004306B2 (ja) 2002-02-14 2007-11-07 富士通株式会社 書き込み動作中に読み出し動作を行う半導体不揮発性メモリ
JP4336342B2 (ja) 2005-12-16 2009-09-30 シャープ株式会社 不揮発性半導体記憶装置
KR100816752B1 (ko) * 2006-09-15 2008-03-25 삼성전자주식회사 프로그램 루프 동작을 수행하는 상 변화 메모리 장치 및그것의 프로그램 방법
US8116117B2 (en) 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
JP4435200B2 (ja) 2007-04-03 2010-03-17 株式会社東芝 半導体記憶装置のデータ書き込み方法
US8565019B2 (en) 2007-11-20 2013-10-22 Kabushiki Kaisha Toshiba Method for controlling threshold value in nonvolatile semiconductor memory device
US8031517B2 (en) * 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
KR101596827B1 (ko) * 2009-10-14 2016-02-23 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5259667B2 (ja) 2010-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
US9230685B2 (en) * 2012-10-23 2016-01-05 Micron Technology, Inc. Memory programming methods and memory systems
KR102030326B1 (ko) * 2013-01-21 2019-10-10 삼성전자 주식회사 비휘발성 메모리 장치 및 그 구동 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764738B1 (ko) * 2006-04-06 2007-10-09 삼성전자주식회사 향상된 신뢰성을 갖는 상변화 메모리 장치, 그것의 쓰기방법, 그리고 그것을 포함한 시스템

Also Published As

Publication number Publication date
US8902633B2 (en) 2014-12-02
US20140211538A1 (en) 2014-07-31
KR20140096840A (ko) 2014-08-06

Similar Documents

Publication Publication Date Title
KR102154296B1 (ko) 저항체를 이용한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치
US9196358B2 (en) Nonvolatile memory device using variable resistance material and method for driving the same
JP5837916B2 (ja) 抵抗体を利用する不揮発性メモリ装置及びその駆動方法
US9583189B2 (en) Memory device, operating and control method thereof
US8988929B2 (en) Nonvolatile memory device and related operating method
US9082478B2 (en) Nonvolatile memory device using resistance material and method of driving the nonvolatile memory device
US9224441B2 (en) Nonvolatile memory device using variable resistive element and memory system having the same
KR102187116B1 (ko) 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
KR102504836B1 (ko) 보상 회로를 구비하는 저항성 메모리 장치
KR102081590B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US8995203B2 (en) Non-volatile memory device, driving method of memory controller controlling the non-volatile memory device and memory system including the memory controller and the non-volatile memory device
KR20110135169A (ko) 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US8526232B2 (en) Nonvolatile memory device using variable resistive element
KR102030326B1 (ko) 비휘발성 메모리 장치 및 그 구동 방법
US9659644B2 (en) Driving method of nonvolatile memory device using variable resistive element

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant