KR102285785B1 - 저항성 메모리 장치 및 상기 저항성 메모리 장치를 포함하는 메모리 시스템 - Google Patents

저항성 메모리 장치 및 상기 저항성 메모리 장치를 포함하는 메모리 시스템 Download PDF

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Abstract

본 개시는 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀과 제1 신호 라인을 통해 메모리 셀에 연결되어 데이터를 독출하는 독출 회로를 포함하고, 독출 회로는, 제1 신호 라인의 제1 전압을 피드백함으로써 제1 전압에 따라 변경되는 제어 신호를 생성하고, 생성된 제어 신호를 기초로 제1 전압을 정전압으로 제어하는 전압 제어부, 및 센싱 노드를 통해 전압 제어부와 연결되고, 센싱 노드의 센싱 전압과 기준 전압을 비교함으로써 데이터를 감지하는 센스 앰프를 포함한다.

Description

저항성 메모리 장치 및 상기 저항성 메모리 장치를 포함하는 메모리 시스템{Resistive Memory Device and Memory System including the Resistive Memory Device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 저항성 메모리 장치 및 상기 저항성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 멀티 레벨 셀에 대한 독출 성능을 향상시킬 수 있는 저항성 메모리 장치 및 메모리 시스템을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치는 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀, 및 제1 신호 라인을 통해 상기 메모리 셀에 연결되어, 상기 데이터를 독출하는 독출 회로를 포함하고, 상기 독출 회로는, 상기 제1 신호 라인의 제1 전압을 피드백함으로써 상기 제1 전압에 따라 변경되는 제어 신호를 생성하고, 생성된 상기 제어 신호를 기초로 상기 제1 전압을 정전압으로 제어하는 전압 제어부, 및 센싱 노드를 통해 상기 전압 제어부와 연결되고, 상기 센싱 노드의 센싱 전압과 기준 전압을 비교함으로써 상기 데이터를 감지하는 센스 앰프를 포함한다.
또한, 본 발명의 다른 기술적 사상에 따른 메모리 시스템은 저항성 메모리 장치 및 상기 저항성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 저항성 메모리 장치는, 적어도 2 비트 이상의 데이터를 저장하고, 상기 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀, 제1 신호 라인을 통해 상기 메모리 셀에 연결되어, 상기 데이터를 독출하는 독출 회로로서, 상기 제1 신호 라인의 전압을 피드백함으로써 상기 전압에 따라 변경되는 제어 신호를 생성하고, 생성된 상기 제어 신호를 기초로 상기 전압을 정전압으로 제어하는 전압 제어부, 및 센싱 노드를 통해 상기 전압 제어부와 연결되고, 상기 센싱 노드의 센싱 전압과 기준 전압을 비교함으로써 상기 데이터를 감지하는 센스 앰프를 포함하는 독출 회로, 및 상기 데이터를 독출하기 위한 복수의 임계 저항들에 각각 대응하는 기준 시점들에서 활성화되는 센싱 인에이블 신호를 생성하고, 생성된 상기 센싱 인에이블 신호를 상기 센스 앰프에 제공하는 센싱 제어부를 포함한다.
본 발명의 기술적 사상에 따르면, 저항성 메모리 장치는 메모리 셀에 연결된 제1 신호 라인의 제1 전압을 메모리 셀의 저항에 관계 없이 일정한 정전압으로 제어하는 전압 제어부를 포함함으로써, 센싱 전압과 기준 전압의 교차점이 저항에 따라 선형적으로 변화할 수 있다. 이에 따라, 센싱 인에이블 신호가 활성화되는 센싱 시점을 메모리 셀의 저항에 선형적으로 변화시킬 수 있으므로, 저항성 메모리 장치의 센싱 윈도우가 저항에 대해 선형적인 관계를 가질 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 저항성 메모리 장치는 센싱 시점을 제어하는 센싱 제어부를 포함함으로써, 멀티 레벨 셀에 대한 독출 성능을 향상시킬 수 있으므로, 멀티 레벨 셀의 구현성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 나타내는 회로도이다.
도 4a 내지 도 4c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 5a는 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 5b는 도 3의 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 6a는 저항에 따른, 메모리 셀에 흐르는 셀 전류를 나타내는 그래프이다.
도 6b는 메모리 셀이 멀티 레벨 셀인 경우 셀 전류에 따른 메모리 셀들의 실제 분포를 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 독출 회로를 포함하는 메모리 장치의 일 예를 나타내는 블록도이다.
도 8은 메모리 셀이 멀티 레벨 셀인 경우 센싱 시점에 따른 메모리 셀들의 실제 분포를 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 독출 회로의 일 예를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 센싱 제어부의 일 예를 나타내는 회로도이다.
도 11은 도 10의 센싱 제어부에 인가되는 신호들의 전압 레벨을 나타내는 타이밍도이다.
도 12는 도 10의 센싱 제어부에서, 제2 전류에 따른 센싱 시점을 나타내는 그래프이다.
도 13은 도 9의 독출 회로의 동작을 설명하기 위한 타이밍도이다.
도 14a는 본 발명에 대한 비교예에 따른, 센싱 시점에 따른 센싱 전압을 나타내는 그래프이다.
도 14b는 본 발명의 일 실시예에 따른, 센싱 시점에 따른 센싱 전압을 나타내는 그래프이다.
도 15는 본 발명의 일 실시예에 따른, 메모리 셀의 저항에 따른 센싱 시점을 나타내는 그래프이다.
도 16은 본 발명의 일 실시예에 따른, 메모리 셀이 멀티 레벨 셀인 경우, 센싱 시점에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 17은 도 9에 포함된 OTA의 일 예를 나타내는 회로도이다.
도 18은 도 9에 포함된 OTA의 다른 예를 나타내는 회로도이다.
도 19는 본 발명의 다른 실시예에 따른 독출 회로를 포함하는 메모리 장치의 일 예를 나타내는 블록도이다.
도 20은 본 발명의 다른 실시예에 따른 독출 회로의 일 예를 나타내는 회로도이다.
도 21a는 본 발명에 대한 비교예에 따른, 센싱 시점에 따른 센싱 전압을 나타내는 그래프이다.
도 21b는 본 발명의 다른 실시예에 따른, 센싱 시점에 따른 센싱 전압을 나타내는 그래프이다.
도 22a는 본 발명의 실시예들에 따른, 저 저항 범위의 셀 저항과 센싱 시점의 관계를 나타내는 그래프이다.
도 22b는 본 발명의 실시예들에 따른, 전체 저항 범위의 셀 저항과 센싱 시점의 관계를 나타내는 그래프이다.
도 23은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 독출 회로(120)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있고, 각 메모리 셀은 제1 신호 라인과 제2 신호 라인 사이에 연결될 수 있다. 일 실시예에서, 제1 신호 라인은 비트 라인일 수 있고, 제2 신호 라인은 워드 라인일 수 있다. 다른 실시예에서, 제1 신호 라인은 워드 라인일 수 있고, 제2 신호 라인은 비트 라인일 수 있다.
일 실시예에서, 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 각 메모리 셀은 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 각 메모리 셀은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀 또는 트리플 레벨 셀을 함께 포함할 수도 있다.
본 실시예에서, 복수의 메모리 셀들은 저장되는 데이터에 따라 가변되는 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 메모리 장치(100)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM이 될 수 있다.
독출 회로(120)는 복수의 메모리 셀들 중 선택된 메모리 셀에 대해 독출 동작을 수행할 수 있다. 독출 회로(120)는 선택된 메모리 셀에 연결된 선택된 제1 신호 라인 또는 선택된 제2 신호 라인에 선택적으로 연결될 수 있다. 일 실시예에서, 독출 회로(120)는 메모리 셀에 흐르는 셀 전류를 기초로 메모리 셀에 저장된 데이터를 독출할 수 있다. 다른 실시예에서, 독출 회로(120)는 센싱 시점에서의 센싱 전압을 기초로 메모리 셀에 저장된 데이터를 독출할 수 있다.
본 실시예에서, 독출 회로(120)는 제1 신호 라인을 통해 메모리 셀에 연결되고, 제1 신호 라인의 전압을 피드백함으로써 제1 신호 라인의 전압을 정 전압으로 제어할 수 있다. 이어서, 독출 회로(120)는 제1 신호 라인의 전압에 대응하는 센싱 전압과 기준 전압을 비교함으로써 데이터를 감지할 수 있다. 예를 들어, 제1 신호 라인은 비트 라인일 수 있고, 이하에서는, 제1 신호 라인이 비트 라인인 경우에 대해 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 신호 라인은 워드 라인일 수 있다.
본 실시예에서, 독출 회로(120)는 제1 신호 라인의 전압을 피드백하기 위한 OTA(Operational Transconductance Amplifier)를 포함할 수 있다. 본 실시예에서, OTA는 일정한 전압 레벨을 갖는 입력 전압 및 제1 신호 라인의 전압을 수신하고, 입력 전압과 제1 신호 라인의 전압 차이를 기초로 제어 신호를 출력할 수 있다. 제1 신호 라인의 전압은 제어 신호를 기초로 정 전압으로 제어될 수 있다. 일 실시예예서, OTA는 제1 신호 라인의 전압을 네가티브(negative) 피드백할 수 있다. 다른 실시예에서, OTA는 제1 신호 라인의 전압을 포지티브(positive) 피드백할 수도 있다.
메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 시스템(10)에 포함된 메모리 장치의 일 예(100)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(WRC), 제어 로직(control logic)(130), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)를 포함할 수 있고, 기입/독출 회로(WRC)는 기입 회로(WC) 및 독출 회로(120)를 포함할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있고, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이러한 메모리 셀 어레이(110)를 포함하는 메모리 장치(100)를 크로스 포인트(cross point) 메모리 장치라고 지칭할 수 있다. 이하에서는, 제1 신호 라인들은 비트 라인들(BL)이고, 제2 신호 라인들은 워드 라인들(WL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
도 3은 도 2의 메모리 셀 어레이(110)를 상세하게 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 수평 구조의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 내지 WLn) 중 어느 하나와 대응되는 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4a 내지 도 4c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 4a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 4b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 4c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
다시 도 2를 참조하면, 기입 회로(WC)는 선택된 비트 라인에 연결되어 선택된 메모리 셀에 기입 펄스를 제공함으로써 기입 동작을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 일 실시예에서, 기입 펄스는 전류 펄스일 수 있고, 다른 실시예에서, 기입 펄스는 전압 펄스일 수 있다.
독출 회로(120)는 선택된 비트 라인에 연결되어 선택된 메모리 셀에 저장된 데이터(DATA)를 독출할 수 있다. 구체적으로, 독출 회로(120)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 메모리 셀에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(120)는 메모리 셀에 대한 기입 동작을 수행하기 전에, 메모리 셀에 대한 독출 동작을 수행하여 메모리 셀의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다. 나아가, 독출 회로(120)는 메모리 셀에 대한 기입 동작을 수행한 후에, 메모리 셀에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다.
이와 같이, 독출 회로(120)는 메모리 셀들의 저항을 각각 독출하고, 독출 결과를 기입 회로(WC) 또는 제어 로직(130)에 제공할 수 있다. 구체적으로, 독출 회로(120)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA)를 기입 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(WC)에 제공할 수 있다.
본 실시예에서, 기입/독출 회로(WRC)는 칼럼 디코더(160)에 연결될 수 있으며, 이에 따라, 비트 라인에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 기입/독출 회로(WRC)는 로우 디코더(150)에 연결될 수 있으며, 이에 따라, 워드 라인에 연결될 수도 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(WRC), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(130)은 기입/독출 회로(WRC)에 각종 동작 제어 신호들(CTRL_op)을 제공할 수 있다. 예를 들어, 동작 제어 신호들(CTRL_op)은 기입 인에이블(enable) 신호, 독출 인에이블 신호, 센싱 인에이블 신호, 디스차지(discharge) 인에이블 신호, 프리차지(precharge) 인에이블 신호 및 OTA 인에이블 신호 등을 포함할 수 있다. 또한, 제어 로직(130)은 전압 생성부(140)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 나아가, 제어 로직(130)은 로우 디코더(105)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(160)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(140)는 복수의 워드 라인들을 구동하기 위한 제1 구동 전압(VWL) 및 복수의 비트 라인들을 구동하기 위한 제2 구동 전압(VBL)을 생성할 수 있다. 이때, 제1 구동 전압(VWL)은 리셋 기입 전압, 셋 기입 전압, 인히빗 전압, 독출 전압 또는 프로그램 검증 전압 등을 포함할 수 있다. 또한, 제2 구동 전압(VBL)은 리셋 기입 전압, 셋 기입 전압, 인히빗 전압 등을 포함할 수 있다. 메모리 셀 어레이(110)에 포함된 메모리 셀에서 선택 소자(D)의 연결 방향에 따라 리셋 기입 전압 및 셋 기입 전압은 워드 라인(WL) 또는 비트 라인(BL)에 연결될 수 있다.
로우 디코더(150)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인을 활성화할 수 있다. 구체적으로, 로우 디코더(150)는 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인에 인가되는 전압을 제어하거나 선택된 워드 라인의 연결 관계를 제어할 수 있다.
칼럼 디코더(160)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인을 활성화할 수 있다. 구체적으로, 칼럼 디코더(160)는 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인에 인가되는 전압을 제어하거나 선택된 비트 라인의 연결 관계를 제어할 수 있다.
도 5a는 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 5a를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 1 비트로 프로그램되는 싱글 레벨 셀인 경우, 메모리 셀은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다. 메모리 셀에 기입 펄스를 인가하여 메모리 셀을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀에 기입 펄스를 인가하여 메모리 셀을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.
저 저항 상태(LRS)에 따른 산포와 고 저항 상태(HRS)에 따른 산포 사이의 임의의 저항을 임계 저항(Rth)으로 설정할 수 있다. 메모리 셀들에 대한 독출 동작에서, 독출 결과가 임계 저항(Rth) 이상인 경우에는 고 저항 상태(HRS)인 것으로 판단하고, 독출 결과가 임계 저항(Rth) 이하인 경우에는 저 저항 상태(LRS)인 것으로 판단한다.
이때, 임계 저항(Rth)에 상응하는 독출 기준(REF)에 대한 정보는 메모리 컨트롤러(200)로부터 수신될 수 있다. 제어 로직(130)은 독출 기준(REF)에 대한 정보에 따라 독출 조건을 설정할 수 있고, 독출 조건은 독출 회로(120)에 인가되는 센싱 인에이블 신호의 활성화 시점를 포함할 수 있다.
도 5b는 도 3의 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 5b를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 2 비트로 프로그램되는 멀티 레벨 셀인 경우, 메모리 셀은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다. 일 실시예에서, 제1 저항 상태(RS1) 및 제2 저항 상태(RS2)를 저 저항 상태라고 지칭할 수 있고, 제3 저항 상태(RS3) 및 제4 저항 상태(RS4)를 고 저항 상태라고 지칭할 수 있다.
제1 저항 상태(RS1)에 따른 산포와 제2 저항 상태(RS2)에 따른 산포 사이의 임의의 저항을 제1 임계 저항(Rth1)으로 설정하고, 제2 저항 상태(RS2)에 따른 산포와 제3 저항 상태(RS3)에 따른 산포 사이의 임의의 저항을 제2 임계 저항(Rth2)으로 설정하고, 제3 저항 상태(RS3)에 따른 산포와 제4 저항 상태(RS4)에 따른 산포 사이의 임의의 저항을 제3 임계 저항(Rth3)으로 설정할 수 있다. 메모리 셀들(MC)에 대한 독출 동작에서, 독출 결과가 제1 임계 저항(Rth1) 이상인 경우에는 제2 내지 제4 저항 상태들(RS2, RS3, RS4) 중 하나인 것으로 판단하고, 독출 결과가 제1 임계 저항(Rth1) 이하인 경우에는 제1 저항 상태(RS1)인 것으로 판단한다.
이때, 제1 내지 제3 임계 저항(Rth1, Rth2, Rth3)에 상응하는 독출 기준들(REFa, REFb, REFc)에 대한 정보는 메모리 컨트롤러(200)로부터 수신될 수 있다. 제어 로직(130)은 독출 기준들(REFa, REFb, REFc)에 대한 정보에 따라 독출 조건들을 설정할 수 있고, 독출 조건들은 독출 회로(120)에 인가되는 센싱 인에이블 신호의 활성화 시점를 포함할 수 있다.
도 5a 또는 도 5b는 메모리 셀들의 이상적인 산포를 도시하고 있으며, 메모리 셀들의 실제적인 산포에서는 두 개의 인접한 저항 상태들 사이에 밸리(valley)가 생길 수 있으며 센싱 마진이 크지 않을 수 있다. 특히, 도 5b에 예시된 바와 같은 멀티 레벨 셀에 대한 산포의 경우, 고저항 레벨일수록 센싱 마진이 급격하게 감소할 수 있다.
도 6a는 저항에 따른, 메모리 셀에 흐르는 셀 전류를 나타내는 그래프이다.
도 6a를 참조하면, 가로축은 메모리 셀의 저항 레벨(RCELL)을 나타내고, 세로축은 메모리 셀에 흐르는 셀 전류(ICELL)를 나타낸다. 셀 전류(ICELL)와 저항 레벨(RCELL)은 반비례 관계에 있으며, 이에 따라, 셀 전류(ICELL)는 저항 레벨(RCELL)에 대해 비 선형적으로 감소한다. 구체적으로, 저항 레벨(RCELL)이 낮은 경우에는 일정한 저항 간격에 따른 셀 전류(ICELL)의 차이가 상대적으로 큰 반면, 저항 레벨(RCELL)이 높은 경우에는 일정한 저항 간격에 따른 셀 전류(ICELL)의 차이가 상대적으로 작다. 따라서, 저항 레벨(RCELL)이 높은 경우에는 센싱 마진이 크게 감소할 수 있다.
도 6b는 메모리 셀이 멀티 레벨 셀인 경우 셀 전류에 따른 메모리 셀들의 실제 분포를 나타내는 그래프이다.
도 6b를 참조하면, 가로축은 메모리 셀에 흐르는 셀 전류(ICELL)를 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀이 멀티 레벨 셀인 경우, 메모리 셀은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.
예를 들어, 셀 전류(ICELL)와 기준 전류(IREF)를 비교함으로써 메모리 셀에 저장된 데이터를 독출하는 경우, 기준 전류(IREF)를 변경함으로써 메모리 셀에 저장된 데이터를 감지할 수 있다. 기준 전류(IREF)는 제1 내지 제3 기준 전류들(IREF1, IREF2, IREF3)중 하나로 결정될 수 있고, 제1 내지 제3 기준 전류들(IREF1, IREF2, IREF3)은 제3 내지 제1 임계 저항들(Rth3, Rth2, Rth1)에 각각 대응할 수 있다.
먼저, 셀 전류(ICELL)가 제1 기준 전류(IREF1)보다 작은 경우, 메모리 셀에 저장된 데이터는 제4 저항 상태(RS4)인 것으로 판단할 수 있다. 다음으로, 셀 전류(ICELL)가 제2 기준 전류(IREF2)보다 작은 경우, 메모리 셀에 저장된 데이터는 제3 저항 상태(RS3)인 것으로 판단할 수 있다. 다음으로, 셀 전류(ICELL)가 제3 기준 전류(IREF3)보다 작은 경우, 메모리 셀에 저장된 데이터는 제2 저항 상태(RS2)인 것으로 판단할 수 있다. 이때, 셀 전류(ICELL)가 제3 기준 전류(IREF3)보다 큰 경우, 메모리 셀에 저장된 데이터는 제1 저항 상태(RS1)인 것으로 판단할 수 있다.
이때, 도 6a에 예시된 셀 전류(ICELL)와 저항 레벨(RCELL)은 반비례 관계에 따라, 저항 레벨(RCELL)이 높을수록, 즉, 셀 전류(ICELL)가 낮을수록 센싱 윈도우(sensing window)가 감소한다. 이와 같이, 센싱 윈도우는 저항 레벨에 대해 비 선형적인 관계를 갖게 되므로, 멀티 레벨 셀의 경우 고 저항 상태에 대한 독출 성능이 저하될 수 있다.
도 7은 본 발명의 일 실시예에 따른 독출 회로(120A)를 포함하는 메모리 장치의 일 예(100a)를 나타내는 블록도이다.
도 7을 참조하면, 메모리 셀 어레이(110)는 메모리 셀(MC)을 포함할 수 있고, 메모리 셀(MC)은 제1 신호 라인을 통해 독출 회로(120A)에 연결될 수 있다. 이하에서는, 제1 신호 라인이 비트 라인(BL)인 경우에 대해 설명하기로 한다. 일 실시예에서, 메모리 셀(MC)의 일단은 비트 라인(BL)에 연결되고, 타단은 워드 라인(WL)에 연결될 수 있고, 메모리 셀(MC)에 대한 독출 동작 시, 워드 라인(WL)의 전압은 실질적으로 접지 전압 레벨일 수 있다. 따라서, 메모리 셀(MC)의 전압, 즉, 셀 전압은 비트 라인 전압(VBL)에 대응할 수 있다.
이하에서, 비트 라인(BL)은 메모리 셀(MC)과 센스 앰프(123) 사이의 신호 전달을 위한 라인을 통칭한 개념으로 지칭될 수 있다. 구체적으로, 비트 라인(BL)은 메모리 셀(MC)과 비트 라인 선택 회로 사이의 로컬 비트 라인, 비트 라인 선택 회로와 전압 제어부(122) 사이의 글로벌 비트 라인, 및 전압 제어부(122)와 센스 앰프(123) 사이의 데이터 센싱 라인을 포함하는 개념으로 정의될 수 있다.
독출 회로(120A)는 프리차지부(121), 전압 제어부(122) 및 센스 앰프(123)를 포함할 수 있다. 프리차지부(121)는 프리차지 구간 동안, 비트 라인(BL)을 프리차지 전압 레벨로 프리차지할 수 있다. 프리차지 구간이 종료하고 디벨로프 구간이 시작되면, 프리차지부(121)는 비활성화되어, 비트 라인(BL)에 대한 프리차지 동작을 종료할 수 있다. 프리차지부(121)는 센싱 노드(SN)를 통해 전압 제어부(122) 및 센스 앰프(123)와 연결될 수 있다.
전압 제어부(121)는 비트 라인(BL)을 통해 메모리 셀(MC)과 연결될 수 있다. 본 실시예에서, 전압 제어부(121)는 비트 라인 전압(VBL)을 피드백함으로써 비트 라인 전압(VBL)에 따라 변경되는 제어 신호를 생성하고, 생성된 제어 신호를 기초로 비트 라인 전압(VBL)을 정전압으로 제어할 수 있다. 구체적으로, 전압 제어부(121)는 일정한 전압 레벨을 갖는 입력 전압(Vcon)과 비트 라인 전압(VBL)의 차이를 기초로 제어 신호를 생성하고, 생성된 제어 신호에 따라 비트 라인 전압(VBL)을 정전압으로 제어할 수 있다.
센스 앰프(123)는 센싱 노드(SN)를 통해 전압 제어부(122)와 연결되고, 센싱 노드(SN)의 센싱 전압(VSN)과 기준 전압(Vref)을 비교함으로써 메모리 셀(MC)에 저장된 데이터를 감지할 수 있다. 구체적으로, 센스 앰프(123)는 센싱 인에이블 신호(EN_SA)에 따라 인에이블될 수 있고, 센싱 인에이블 신호(EN_SA)가 활성화된 구간에서 센싱 전압(VSN)과 기준 전압(Vref)에 대한 비교 동작을 수행할 수 있다.
제어 로직(130)은 센싱 제어부(130a)를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 센싱 제어부(130a)는 메모리 컨트롤러(200)에 포함될 수도 있다. 본 실시예에서, 센싱 제어부(130a)는 데이터를 독출하기 위한 복수의 임계 저항들에 각각 대응하는 복수의 기준 시점들에 활성화되는 센싱 인에이블 신호(EN_SA)를 생성할 수 있다.
도 8은 메모리 셀이 멀티 레벨 셀인 경우 센싱 시점에 따른 메모리 셀들의 실제 분포를 나타내는 그래프이다.
도 8을 참조하면, 가로축은 센싱 시점(tSA)을 나타내고 세로축은 메모리 셀들의 개수를 나타낸다. 제1 내지 제3 기준 시간들(tREF1, tREF2, tREF3)은 메모리 셀에 저장된 데이터를 감지하기 위한 기준 시점들로서, 제1 내지 제3 임계 저항들(Rth1, Rth2, Rth3)에 각각 대응할 수 있다.
도 7에 예시된 독출 회로(120A)에서, 메모리 셀(MC)의 저항에 따라 센싱 노드(SN)의 센싱 전압(VSN)이 디스차지되는 속도가 달라질 수 있다. 그러므로, 센싱 인에이블 신호(EN_SA)의 활성화 시점을 조절하여, 센스 앰프(123)의 인에이블 시점, 즉, 센싱 시점(tSA)을 제어함으로써 메모리 셀(MC)의 상태, 즉, 메모리 셀(MC)에 저장된 데이터를 감지할 수 있다.
이때, 비트 라인(BL)을 프리차지하기 위해 비트 라인(BL)에 프리차지 전압을 제공하더라도, 전압 제어부(122)의 저항 성분과 메모리 셀(MC)의 저항에 의한 저항 분배 효과에 따라, 실제로 프리차지된 비트 라인 전압(VBL)이 메모리 셀(MC)의 저항에 따라 달라질 수 있다. 따라서, 센싱 시점(tSA)에 따른 센싱 윈도우는 도 8에 예시된 바와 같이 비선형적인 관계를 가질 수 있다.
도 9는 본 발명의 일 실시예에 따른 독출 회로의 일 예(120a)를 나타내는 회로도이다.
도 9를 참조하면, 프리차지부(121)는 프리차지 전압 단자(Vpre)에 연결된 소스, 프리차지 인에이블 신호(PRE)가 인가되는 게이트 및 센싱 노드(SN)에 연결된 드레인을 갖는 피모스 트랜지스터(PM1)를 포함할 수 있다. 프리차지 인에이블 신호(PRE)는 프리차지 구간 동안 활성화되고, 제어 로직(130)에서 제공될 수 있다. 프리차지 인에이블 신호(PRE)가 활성화되면, 피모스 트랜지스터(PM1)는 센싱 노드(SN)에 프리차지 전압(Vpre)을 제공할 수 있다.
전압 제어부(122)는 OTA(122A) 및 엔모스 트랜지스터(NM1)를 포함할 수 있다. OTA(122A)는 비트 라인 전압(VBL)을 네가티브 피드백함으로써, 비트 라인 전압(VBL)에 따라 변경되는 제어 신호(CON)를 생성할 수 있다. 엔모스 트랜지스터(NM1)는 제어 신호(CON)에 따라 비트 라인 전압(VBL)을 정전압으로 제어할 수 있다.
OTA(122A)는 일정한 전압 레벨을 갖는 입력 전압(Vcon)을 수신하는 제1 입력 단자, 비트 라인 전압(VBL)을 수신하는 제2 입력 단자, 및 제어 신호(CON)을 제공하는 출력 단자를 가질 수 있다. 본 실시예에서, 제1 입력 단자는 비반전 단자이고, 제2 입력 단자는 반전 단자일 수 있다. 이와 같이, OTA(122A)는 비트 라인 전압(VBL)을 네가티브 피드백함으로써, 비트 라인 전압(VBL)에 따라 변경되는 제어 신호(CON)를 생성할 수 있다.
OTA(122A)는 OTA 인에이블 신호(EN_OTA)의 활성화 구간에서 인에이블되어, 제어 신호(CON)를 생성할 수 있다. OTA 인에이블 신호(EN_OTA)는 메모리 셀(MC)에 대한 독출 구간에 활성화될 수 있으며, 본 실시예에서, 프리차지 구간 및 디벨로프 구간에 활성화될 수 있다.
엔모스 트랜지스터(NM1)는 센싱 노드(SN)에 연결된 드레인, 제어 신호(CON)가 인가되는 게이트 및 메모리 셀(MC)에 연결된 소스를 가질 수 있다. 엔모스 트랜지스터(NM1)는 비트 라인 전압(VBL)을 독출하기 적합한 범위 내로 클램핑할 수 있으며, 이에 따라, 엔모스 트랜지스터(NM1)를 클램핑 트랜지스터라고 지칭할 수 있다. 구체적으로, 엔모스 트랜지스터(NM1)는 제어 신호(CON)에 따라 비트 라인 전압(VBL)을 일정 레벨로 클램핑할 수 있다.
이하에서는, 전압 제어부(122)의 구체적인 동작에 대해 상술하기로 한다. OTA(122A)는 입력 전압(Vcon)과 비트 라인 전압(VBL)의 차이에 따라 증가하는 출력 전류를 생성할 수 있고, 생성된 출력 전류에 따라 제어 신호(CON)의 전압 레벨이 증가할 수 있다. 예를 들어, 비트 라인 전압(VBL)이 입력 전압(Vcon)에 비해 낮은 경우, OTA(122A)의 출력 전류는 증가할 수 있고, 이에 따라, 제어 신호(CON)의 전압 레벨이 증가할 수 있다. 따라서, 엔모스 트랜지스터(NM1)에 흐르는 전류가 증가할 수 있고, 이에 따라, 커패시터(CBL)에 축적되는 전하의 양이 증가하여 비트 라인 전압(VBL)이 상승할 수 있다.
비트 라인 전압(VBL)의 상승에 따라, 비트 라인 전압(VBL)과 입력 전압(Vcon)의 차이가 줄어들게 되면, OTA(122A)의 출력 전류는 감소할 수 있고, 이에 따라, 제어 신호(CON)의 전압 레벨이 감소할 수 있다. 따라서, 엔모스 트랜지스터(NM1)에 흐르는 전류가 감소할 수 있고, 커패시터(CBL)에 축적되는 전하의 양이 감소하여 비트 라인 전압(VBL)이 감소할 수 있다. 이러한 방식으로, 비트 라인 전압(VBL)은 입력 전압(Vcon)과 실질적으로 동일한 전압 레벨을 가질 수 있다.
본 실시예에서, 입력 전압(Vcon)은 일정한 전압 레벨을 갖는 정전압이므로, 비트 라인 전압(VBL)도 일정한 전압 레벨을 갖는 정전압이 될 수 있다. 이와 같이, 본 실시예에 따르면, 전압 제어부(122)는 메모리 셀(MC)의 저항에 관계 없이 비트 라인 전압(VBL)을 정전압으로 제어할 수 있다. 따라서, 프리차지부(121)에 의해 프리차지되는 비트 라인 전압(VBL)은 메모리 셀(MC)의 저항에 관계 없이 일정한 값을 가질 수 있다.
센스 앰프(123)는 센싱 전압(VSN)이 인가되는 제1 입력 단자 및 기준 전압(Vref)이 인가되는 제2 입력 단자를 가질 수 있고, 센싱 인에이블 신호(EN_SA)의 활성화 구간에서 인에이블되어, 출력 신호(OUT)를 생성할 수 있다. 본 실시예에서, 제1 입력 단자는 비반전 입력 단자이고, 제2 입력 단자는 반전 입력 단자일 수 있다. 예를 들어, 센싱 전압(VSN)이 기준 전압(Vref)보다 크면, 출력 신호(OUT)의 논리 레벨은 1일 수 있고, 센싱 전압(VSN)이 기준 전압(Vref)보다 작으면, 출력 신호(OUT)의 논리 레벨은 0일 수 있다.
도 10은 본 발명의 일 실시예에 따른 센싱 제어부의 일 예(130a)를 나타내는 회로도이다. 도 11은 도 10의 센싱 제어부(130a)에 인가되는 신호들의 전압 레벨을 나타내는 타이밍도이다. 이하에서는, 도 10 및 도 11을 참조하여, 센싱 제어부(130a)의 구성 및 동작에 대해 상술하기로 한다.
센싱 제어부(130a)는 프리차지부(131), 전압 제어부(132), 전류 생성부(133), 비교기(134) 및 저항(R')을 포함할 수 있다. 또한, 센싱 제어부(130a)는 인버터들(INV1, INV2) 및 펄스 생성기(135)를 더 포함할 수 있다. 이와 같이, 센싱 제어부(130a)는 도 9에 예시된 독출 회로(120a) 및 메모리 셀(MC)에 대한 복제(replica) 회로로 구현될 수 있다.
프리차지부(131)는 프리차지 전압 단자(Vpre)에 연결된 소스, 프리차지 인에이블 신호(PRE')가 인가되는 게이트 및 센싱 노드(SN')에 연결된 드레인을 갖는 피모스 트랜지스터(PM1')를 포함할 수 있다. 프리차지 인에이블 신호(PRE')는 프리차지 구간 동안 활성화되고, 제어 로직(130)에서 제공될 수 있다. 프리차지 인에이블 신호(PRE')가 활성화되면, 피모스 트랜지스터(PM1')는 센싱 노드(SN')에 프리차지 전압(Vpre)을 제공할 수 있다. 예를 들어, 프리차지 인에이블 신호(PRE')가 로우 레벨인 경우 피모스 트랜지스터(PM1')는 활성화되어, 센싱 노드(SN')에 프리차지 전압(Vpre)을 제공할 수 있다.
전압 제어부(132)는 OTA(132A) 및 엔모스 트랜지스터(NM1')를 포함할 수 있다. OTA(132A)는 비트 라인 전압(VBL')을 네가티브 피드백함으로써, 비트 라인 전압(VBL')에 따라 변경되는 제어 신호(CON')를 생성할 수 있다. 본 실시예에서, 엔모스 트랜지스터(NM1')는 제어 신호(CON')에 따라 비트 라인 전압(VBL')을 램프 전압으로 제어할 수 있다.
OTA(132A)는 시간에 따라 선형적으로 증가하는 전압 레벨을 갖는 램프 전압(Vramp)을 수신하는 제1 입력 단자, 비트 라인 전압(VBL')을 수신하는 제2 입력 단자, 및 제어 신호(CON')을 제공하는 출력 단자를 가질 수 있다. 본 실시예에서, 제1 입력 단자는 비반전 입력 단자이고, 제2 입력 단자는 반전 입력 단자일 수 있다. 이와 같이, OTA(132A)는 비트 라인 전압(VBL')을 네가티브 피드백함으로써, 비트 라인 전압(VBL')에 따라 변경되는 제어 신호(CON')를 생성할 수 있다.
OTA(132A)는 OTA 인에이블 신호(EN_OTA')의 활성화 구간에서 인에이블되어, 제어 신호(CON')를 생성할 수 있다. OTA 인에이블 신호(EN_OTA')는 메모리 셀(MC)에 대한 독출 구간에 활성화될 수 있으며, 본 실시예에서, 프리차지 구간 및 디벨로프 구간에 활성화될 수 있다.
엔모스 트랜지스터(NM1')는 센싱 노드(SN')에 연결된 드레인, 제어 신호(CON')가 인가되는 게이트, 및 저항(R')에 연결된 소스를 가질 수 있다. 전압 제어부(132)의 동작은 도 9에 예시한 전압 제어부(122)의 동작과 실질적으로 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다.
본 실시예에서, 입력 전압(Vramp)은 램프 전압이므로, 비트 라인 전압(VBL')도 램프 전압이 될 수 있다. 이에 따라, 저항(R')에 흐르는 제1 전류(IR')도 램프 전압의 거동과 유사한, 램프 전류로 구현될 수 있다. 이와 같이, 본 실시예에 따르면, 전압 제어부(132)는 비트 라인 전압(VBL')을 램프 전압으로 제어할 수 있고, 이에 따라, 저항(R')에 흐르는 제1 전류(IR')도 램프 전류로 제어할 수 있다.
전류 생성부(133)는 기준 시간에 따라 변경되는 제2 전류(IDET)를 생성할 수 있다. 비교기(134)는 센싱 노드(SN')의 센싱 전압(VSN')이 인가되는 제1 입력 단자 및 기준 전압(Vref')이 인가되는 제2 입력 단자를 가질 수 있고, 센싱 인에이블 신호(EN_SA')의 활성화 구간에서 인에이블되어, 출력 신호를 생성할 수 있다. 센싱 인에이블 신호(EN_SA')는 프리차지 구간이 종료된 이후에, 즉, 디벨로프 구간에 활성화될 수 있고, 제어 로직(130)에서 제공될 수 있다.
인버터들(INV1, INV2)은 비교기(134)의 출력 신호를 버퍼링할 수 있고, 펄스 생성기(135)는 버퍼링된 출력 신호를 기초로 펄스 신호를 생성할 수 있으며, 생성된 펄스 신호는 센싱 인에이블 신호(EN_SA)에 대응할 수 있다. 이러한 구성을 가짐으로써, 시간에 따라 선형적으로 증가하는 제1 전류(IR')가 제2 전류(IDET)와 일치하는 시점에 센싱 인에이블 신호(EN_SA)가 활성화될 수 있다.
그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 센싱 제어부는 복수의 지연부들을 포함하는 지연 회로를 이용하여 구현될 수 있다. 이때, 복수의 지연부들에 대한 인에이블 신호는 독출하고자 하는 저항 레벨에 따라 변경될 수 있고, 제어 로직에서 생성될 수 있다. 또 다른 실시예에서, 센싱 제어부는 오실레이터를 포함하는 클럭 발생기를 이용하여 구현될 수 있다. 이때, 클럭 발생기에서 출력되는 클럭의 주기는 제어 로직에 의해 제어할 수 있다.
도 12는 도 10의 센싱 제어부(130a)에서, 제2 전류(IDET)에 따른 센싱 시점(tSA)을 나타내는 그래프이다.
도 12를 참조하면, 가로축은 제2 전류(IDET)를 나타내고, 세로축은 센싱 시점(tSA)을 나타낸다. 센싱 시점(tSA)은 센싱 인에이블 신호(EN_SA)가 활성화되는 시점을 나타낸다. 본 실시예에서, 비트 라인 전압(VBL')은 램프 전압(Vramp)과 실질적으로 유사한 거동을 가지므로, 아래의 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
VBL' = αt
여기서, α는 상수이고, t는 시간이다. 이와 같이, 비트 라인 전압(VBL')은 시간에 따라 선형적으로 증가하므로, 저항(R')에 흐르는 제1 전류(IR')는 아래의 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
IR' = (αt)/R'
도 10을 참조하여 상술한 바와 같이, 제1 전류(IR')가 제2 전류(IDET)와 일치하는 시점(즉, IDET = (αt)/R')에 센싱 인에이블 신호(EN_SA)가 활성화되므로, 센싱 시점(tSA)을 아래의 수학식 3과 같이 나타낼 수 있다.
[수학식 3]
tSA = IDET*R'/α
이와 같이, 센싱 시점(tSA)은 제2 전류(IDET)에 대해 선형적으로 비례하는 관계에 있으므로, 본 실시예에 따르면, 제2 전류(IDET)를 조절함으로써, 센싱 시점(tSA)을 제어할 수 있다.
도 13은 도 9의 독출 회로(120a)의 동작을 설명하기 위한 타이밍도이다.
도 13을 참조하면, 프리차지 인에이블 신호(PRE)는 프리차지 구간에서 활성화될 수 있고, 프리차지 인에이블 신호(PRE)가 활성화되면, 프리차지부(121)는 비트 라인 전압(VBL)에 대응하는 센싱 전압(VSN)을 프리차지 전압 레벨로 프리차지한다. 프리차지 인에이블 신호(PRE)가 비활성화되면, 즉, 디벨로프 구간에서, 센싱 전압(VSN)은 비트 라인 전압(VBL)에 따라 감소하게 된다. 본 실시예에서, 프리차지부(121)는 피모스 트랜지스터(PM1)로 구현되므로, 프리차지 인에이블 신호(PRE)는 활성화 구간에서 로우 레벨을 가질 수 있다.
OTA 인에이블 신호(EN_OTA)는 메모리 셀(MC)에 대한 독출 구간에 활성화될 수 있으며, 구체적으로, 프리차지 구간 및 디벨로프 구간에서 활성화될 수 있다. 이와 같이, 본 실시예에 따르면, OTA 인에이블 신호(EN_OTA)는 프리차지 구간에도 활성화됨으로써, 프리차지 동작이 완료된 후의 비트 라인 전압(VBL)을 메모리 셀(MC)의 저항에 관계없이 일정한 전압 레벨을 갖는 정전압으로 제어할 수 있다.
센싱 인에이블 신호(EN_SA)가 제1 기준 시간(tREF1)에 활성화되는 경우, 즉, 센싱 시점(tSA)이 제1 임계 저항(Rth1)에 대응하는 경우, 센스 앰프(123)는 제1 기준 시간(tREF1)에 센싱 동작을 수행할 수 있다. 예를 들어, 메모리 셀(MC)의 저항 레벨이 RCELL1인 경우, 메모리 셀(MC)에 흐르는 셀 전류는 상대적으로 크다. 이에 따라, 센싱 전압(VSN)이 상대적으로 빠르게 감소하여 센싱 시점(tSA)에 센싱 전압(VSN)은 기준 전압(Vref)보다 낮을 수 있다. 따라서, 센스 앰프(123)는 논리 레벨 0을 출력하고, 이에 따라, 메모리 셀(MC)에 저장된 데이터는 제1 저항 상태(RS1)인 것으로 판단할 수 있다.
한편, 메모리 셀(MC)의 저항 레벨이 RCELL2인 경우, 메모리 셀(MC)에 흐르는 셀 전류는 상대적으로 작다. 이에 따라, 센싱 전압(VSN)이 상대적으로 느리게 감소하여 센싱 시점(tSA)에 센싱 전압(VSN)은 기준 전압(Vref)보다 높을 수 있다. 따라서, 센스 앰프(123)는 논리 레벨 1을 출력하고, 이에 따라, 메모리 셀(MC)에 저장된 데이터는 제2 내지 제4 저항 상태들(RS2 내지 RS4) 중 하나인 것으로 판단할 수 있다.
센싱 인에이블 신호(EN_SA)가 제2 기준 시간(tREF2)에 활성화되는 경우, 즉, 센싱 시점(tSA)이 제2 임계 저항(Rth2)에 대응하는 경우, 센스 앰프(123)는 제2 기준 시간(tREF2)에 센싱 동작을 수행할 수 있다. 메모리 셀(MC)의 저항 레벨이 RCELL4인 경우, 메모리 셀(MC)에 흐르는 셀 전류는 상대적으로 크다. 이에 따라, 센싱 전압(VSN)이 상대적으로 빠르게 감소하여 센싱 시점(tSA)에 센싱 전압(VSN)은 기준 전압(Vref)보다 낮을 수 있다. 따라서, 센스 앰프(123)는 논리 레벨 0을 출력하고, 이에 따라, 메모리 셀(MC)에 저장된 데이터는 제2 저항 상태(RS2)인 것으로 판단할 수 있다.
한편, 메모리 셀(MC)의 저항 레벨이 RCELL5인 경우, 메모리 셀(MC)에 흐르는 셀 전류는 상대적으로 작다. 이에 따라, 센싱 전압(VSN)이 상대적으로 느리게 감소하여 센싱 시점(tSA)에 센싱 전압(VSN)은 기준 전압(Vref)보다 높을 수 있다. 따라서, 센스 앰프(123)는 논리 레벨 1을 출력하고, 이에 따라, 메모리 셀(MC)에 저장된 데이터는 제3 또는 제4 저항 상태(RS3, RS4)인 것으로 판단할 수 있다.
센싱 인에이블 신호(EN_SA)가 제3 기준 시간(tREF3)에 활성화되는 경우, 즉, 센싱 시점(tSA)이 제3 임계 저항(Rth3)에 대응하는 경우, 센스 앰프(123)는 제3 기준 시간(tREF3)에 센싱 동작을 수행할 수 있다. 메모리 셀(MC)의 저항 레벨이 RCELL7인 경우, 메모리 셀(MC)에 흐르는 셀 전류는 상대적으로 크다. 이에 따라, 센싱 전압(VSN)이 상대적으로 빠르게 감소하여 센싱 시점(tSA)에 센싱 전압(VSN)은 기준 전압(Vref)보다 낮을 수 있다. 따라서, 센스 앰프(123)는 논리 레벨 0을 출력하고, 이에 따라, 메모리 셀(MC)에 저장된 데이터는 제3 저항 상태(RS3)인 것으로 판단할 수 있다.
한편, 메모리 셀(MC)의 저항 레벨이 RCELL8인 경우, 메모리 셀(MC)에 흐르는 셀 전류는 상대적으로 작다. 이에 따라, 센싱 전압(VSN)이 상대적으로 느리게 감소하여 센싱 시점(tSA)에 센싱 전압(VSN)은 기준 전압(Vref)보다 높을 수 있다. 따라서, 센스 앰프(123)는 논리 레벨 1을 출력하고, 이에 따라, 메모리 셀(MC)에 저장된 데이터는 제4 저항 상태(RS4)인 것으로 판단할 수 있다.
도 13에서는 메모리 셀(MC)에 대한 한 번의 독출 동작에서 센싱 인에이블 신호(EN_SA)가 한 번만 활성화되는 경우를 예시하였다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀(MC)에 대한 한 번의 독출 동작에서 센싱 인에이블 신호(EN_SA)는 여러 번 활성화될 수 있다. 예를 들어, OTA 인에이블 신호(EN_OTA)는 독출 구간에서 계속 활성화된 상태를 유지하고, 센싱 인에이블 신호(EN_SA)는 제1 내지 제3 기준 시간들(tREF1, tREF2, tREF3)에서 각각 활성화되는 펄스 형태로 제공될 수 있다.
도 14a는 본 발명에 대한 비교예에 따른, 센싱 시점에 따른 센싱 전압을 나타내는 그래프이다.
도 14a를 참조하면, 가로축은 센싱 시점(tSA)을 나타내고, 세로축은 전압(V)을 나타낸다. 도 14a에 예시된 그래프는 도 9에 예시된 독출 회로(120a)에서 OTA(122A)가 포함되지 않은 경우 센싱 전압(VSN)의 거동에 대응할 수 있다. 디벨로프 구간에서, 프리차지부(121)는 비활성화되므로, 커패시터(CSN)에 흐르는 전류는 메모리 셀(MC)에 흐르는 셀 전류(ICELL)와 동일하다. 따라서, 디벨로프 구간에서, 센싱 시점(tSA)까지 커패시터(CSN)에 축적된 전하량은 아래의 수학식 4와 같이 표시할 수 있다.
[수학식 4]
Q = tSA*ICELL
또한, 전하량 Q는 디벨로프 구간에서, 센싱 시점(tSA)까지 센싱 전압의 변화량(ΔVSN)을 이용하여 아래의 수학식 5와 같이 표시할 수 있다.
[수학식 5]
Q = CSN*ΔVSN
또한, ICELL은 VCELL/R이므로, 수학식 4와 수학식 5로부터 아래의 수학식 6을 도출할 수 있다.
[수학식 6]
tSA = (ΔVSN*CSN*R)/VCELL(R)
여기서, ΔVSN은 프리차지 전압 레벨(Vpre)과 기준 전압(Vref)의 차이에 대응되고, R은 메모리 셀(MC)의 저항이며, VCELL(R)은 메모리 셀(MC)의 양단 전압으로서, 메모리 셀(MC)의 저항(R)에 따라 변경되는 값을 가진다. 따라서, 센싱 시점(tSA)은 메모리 셀(MC)의 저항(R)에 선형적으로 비례하는 관계를 가질 수 없다. 그러므로, 메모리 셀(MC)의 저항(R)이 클수록, 센싱 전압(VSN)과 기준 전압(Vref)이 교차하는 시간 간격이 줄어들게 된다. 이에 따라, 멀티 레벨 셀에 대한 센싱 정확도가 감소하게 된다.
도 14b는 본 발명의 일 실시예에 따른, 센싱 시점에 따른 센싱 전압을 나타내는 그래프이다.
도 14b를 참조하면, 가로축은 센싱 시점(tSA)을 나타내고, 세로축은 전압(V)을 나타낸다. 도 14b에 예시된 그래프는 도 9에 예시된 독출 회로(120a)에서 센싱 전압(VSN)의 거동에 대응할 수 있다. 본 실시예에 따르면, 전압 제어부(122)는 메모리 셀(MC)의 저항에 관계 없이, 비트 라인 전압(VBL), 즉, 메모리 셀(MC)의 양단 전압(VCELL)을 정전압으로 제어할 수 있으므로, 메모리 셀(MC)의 양단 전압(VCELL)은 저항에 따른 함수가 아닌, 상수로 나타낼 수 있다. 따라서, 본 실시예에 따른 센싱 시점(tSA)은 아래의 수학식 7과 같이 나타낼 수 있다.
[수학식 7]
tSA = (ΔVSN*CSN*R)/VCELL
이와 같이, 본 실시예에 따르면, 센싱 시점(tSA)은 메모리 셀(MC)의 저항(R)에 선형적으로 비례하는 관계를 가질 수 있다. 따라서, 메모리 셀(MC)의 저항(R)에 관계 없이, 센싱 전압(VSN)과 기준 전압(Vref)이 교차하는 시간 간격을 실질적으로 일정하게 유지된다. 이에 따라, 멀티 레벨 셀에 대한 센싱 정확도가 향상된다.
도 15는 본 발명의 일 실시예에 따른, 메모리 셀의 저항에 따른 센싱 시점(tSA)을 나타내는 그래프이다.
도 15를 참조하면, 가로축은 메모리 셀(MC)의 저항을 나타내고, 세로축은 센싱 시점(tSA)을 나타낸다. 상기 수학식 7에 나타난 바와 같이, 본 실시예에 따르면, 센싱 시점(tSA)은 메모리 셀(MC)의 저항에 대해 선형적인 관계에 있다. 따라서, 메모리 셀(MC)의 저항과 센싱 시점의 관계(tSA)는 도 15의 그래프와 같이 도시할 수 있다.
도 16은 본 발명의 일 실시예에 따른, 메모리 셀이 멀티 레벨 셀인 경우, 센싱 시점에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 16을 참조하면, 가로축은 센싱 시점(tSA)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 제1 내지 제3 기준 시간들(tREF1, tREF2, tREF3)은 메모리 셀에 저장된 데이터를 감지하기 위한 기준 시점들로서, 제1 내지 제3 임계 저항들(Rth1, Rth2, Rth3)에 각각 대응할 수 있다.
본 실시예에 따르면, 도 15에 예시된 바와 같이, 센싱 시점(tSA)은 메모리 셀(MC)의 저항(R)에 대해 선형적으로 비례하는 관계를 가질 수 있다. 따라서, 센싱 시점에 따른 센싱 윈도우는 도 16에 예시된 바와 같이 선형적인 관계를 가질 수 있다.
도 17은 도 9에 포함된 OTA의 일 예(122a)를 나타내는 회로도이다.
도 17을 참조하면, OTA(122a)는 전류 미러(CM) 및 제1 내지 제3 엔모스 트랜지스터들(NM11, NM12, NM13)을 포함할 수 있다. 전류 미러(CM)는 제1 및 제2 피모스 트랜지스터들(PM11, PM12)을 포함할 수 있고, 제1 피모스 트랜지스터(PM11)는 전원 전압 단자(VDD)에 연결된 소스, 및 제1 엔모스 트랜지스터(NM11)의 드레인에 연결된 드레인을 갖는다. 제2 피모스 트랜지스터(PM12)는 전원 전압 단자(VDD)에 연결된 소스, 제1 피모스 트랜지스터(PM11)의 게이트에 연결된 게이트, 및 출력 단자에 연결된 드레인을 갖는다.
제1 엔모스 트랜지스터(NM11)는 제1 피모스 트랜지스터(PM11)의 드레인에 연결된 드레인, 입력 전압(Vcon)이 인가되는 게이트, 및 제3 엔모스 트랜지스터(NM13)의 드레인에 연결된 소스를 갖는다. 제2 엔모스 트랜지스터(NM12)는 출력 단자에 연결된 드레인, 비트 라인 전압(VBL)이 인가되는 게이트, 및 제3 엔모스 트랜지스터(NM13)의 드레인에 연결된 소스를 갖는다. 제3 엔모스 트랜지스터(NM13)는 제1 및 제2 엔모스 트랜지스터들(NM11, NM12)의 소스들에 연결된 드레인, OTA 인에이블 신호(EN_OTA)가 인가되는 게이트 및 접지 단자(VSS)에 연결된 소스를 갖는다.
도 18은 도 9에 포함된 OTA의 다른 예(122b)를 나타내는 회로도이다.
도 18을 참조하면, OTA(122b)는 제1 피모스 트랜지스터(PM21), 제1 및 제2 엔모스 트랜지스터들(NM21, NM22)을 포함할 수 있다. 제1 피모스 트랜지스터(PM21)는 입력 전압(Vcon)이 인가되는 소스, 제2 피모스 트랜지스터(PM22)의 게이트에 연결된 게이트, 및 출력 단자에 연결되는 드레인을 갖는다.
제1 엔모스 트랜지스터(NM21)는 출력 단자에 연결된 드레인, 비트 라인 전압(VBL)이 인가되는 게이트, 및 제2 엔모스 트랜지스터(NM22)의 드레인에 연결된 소스를 갖는다. 제2 엔모스 트랜지스터(NM22)는 OTA 인에이블 신호(EN_OTA)가 인가되는 게이트, 및 접지 단자(VSS)에 연결된 소스를 갖는다.
제2 피모스 트랜지스터(PM22) 및 전류 생성기(CG)는 제어 로직(130)에 포함될 수 있다. 제2 피모스 트랜지스터(PM22)는 제1 피모스 트랜지스터(PM21)와 함께 전류 미러를 형성할 수 있다. 전류 생성기(CG)는 바이어스 전류(Ibias)를 생성하고, 생성된 바이어스 전류(Ibias)는 제1 및 제2 피모스 트랜지스터들(PM21, PM22)에 의해 미러링되어, OTA(122b)에 흐를 수 있다.
도 19는 본 발명의 다른 실시예에 따른 독출 회로(120B)를 포함하는 메모리 장치의 일 예(100b)를 나타내는 블록도이다.
도 19를 참조하면, 메모리 셀 어레이(110)는 메모리 셀(MC)을 포함할 수 있고, 메모리 셀(MC)은 제1 신호 라인을 통해 독출 회로(120B)에 연결될 수 있다. 이하에서는, 제1 신호 라인이 비트 라인(BL)인 경우에 대해 설명하기로 한다. 일 실시예에서, 메모리 셀(MC)의 일단은 비트 라인(BL)에 연결되고, 타단은 워드 라인(WL)에 연결될 수 있고, 메모리 셀(MC)에 대한 독출 동작 시, 워드 라인(WL)의 전압은 실질적으로 전원 전압 레벨일 수 있다. 따라서, 메모리 셀(MC)의 전압, 즉, 셀 전압은 비트 라인 전압(VBL)에 대응할 수 있다.
독출 회로(120B)는 디스차지부(124), 전압 제어부(125) 및 센스 앰프(123)를 포함할 수 있다. 디스차지부(124)는 디스차지 구간 동안, 비트 라인(BL)을 디스차지할 수 있다. 디스차지 구간이 종료하고 디벨로프 구간이 시작되면, 디스차지부(124)는 비활성화되어, 비트 라인(BL)에 대한 디스차지 동작을 종료할 수 있다. 디스차지부(124)는 센싱 노드(SN)를 통해 전압 제어부(125) 및 센스 앰프(123)와 연결될 수 있다.
전압 제어부(125)는 비트 라인(BL)을 통해 메모리 셀(MC)과 연결될 수 있다. 본 실시예에서, 전압 제어부(125)는 비트 라인 전압(VBL)을 피드백함으로써 비트 라인 전압(VBL)에 따라 변경되는 제어 신호를 생성하고, 생성된 제어 신호를 기초로 비트 라인 전압(VBL)을 정전압으로 제어할 수 있다. 구체적으로, 전압 제어부(125)는 일정한 전압 레벨을 갖는 입력 전압(Vcon)과 비트 라인 전압(VBL)의 차이를 기초로 제어 신호를 생성하고, 생성된 제어 신호에 따라 비트 라인 전압(VBL)을 정전압으로 제어할 수 있다.
센스 앰프(123)는 센싱 노드(SN)를 통해 전압 제어부(125)와 연결되고, 센싱 노드(SN)의 센싱 전압(VSN)과 기준 전압(Vref)을 비교함으로써 메모리 셀(MC)에 저장된 데이터를 감지할 수 있다. 구체적으로, 센스 앰프(123)는 센싱 인에이블 신호(EN_SA)에 따라 인에이블될 수 있고, 센싱 인에이블 신호(EN_SA)가 활성화된 구간에서 센싱 전압(VSN)과 기준 전압(Vref)에 대한 비교 동작을 수행할 수 있다.
제어 로직(130)은 센싱 제어부(130a)를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 센싱 제어부(130a)는 메모리 컨트롤러(200)에 포함될 수도 있다. 본 실시예에서, 센싱 제어부(130a)는 데이터를 독출하기 위한 복수의 임계 저항들에 각각 대응하는 복수의 기준 시점들에 활성화되는 센싱 인에이블 신호(EN_SA)를 생성할 수 있다.
도 20은 본 발명의 다른 실시예에 따른 독출 회로의 일 예(120b)를 나타내는 회로도이다.
도 20을 참조하면, 디스차지부(124)는 접지 단자에 연결된 소스, 디스차지 인에이블 신호(DIS)가 인가되는 게이트, 및 센싱 노드(SN)에 연결된 드레인을 갖는 엔모스 트랜지스터(NM2)를 포함할 수 있다. 디스차지 인에이블 신호(DIS)는 디스차지 구간 동안 활성화되고, 제어 로직(130)에서 제공될 수 있다. 디스차지 인에이블 신호(DIS)가 활성화되면, 엔모스 트랜지스터(NM2)는 턴온되어 센싱 노드(SN)의 전압 레벨은 접지 전압 레벨에 대응할 수 있다.
전압 제어부(125)는 OTA(125A) 및 피모스 트랜지스터(PM2)를 포함할 수 있다. OTA(125A)는 비트 라인 전압(VBL)을 포지티브 피드백함으로써, 비트 라인 전압(VBL)에 따라 변경되는 제어 신호(CON)를 생성할 수 있다. 피모스 트랜지스터(PM2)는 제어 신호(CON)에 따라 비트 라인 전압(VBL)을 정전압으로 제어할 수 있다.
OTA(125A)는 일정한 전압 레벨을 갖는 입력 전압(Vcon)을 수신하는 제1 입력 단자, 비트 라인 전압(VBL)을 수신하는 제2 입력 단자 및 제어 신호(CON)을 제공하는 출력 단자를 가질 수 있다. 본 실시예에서, 제1 입력 단자는 반전 단자이고, 제2 입력 단자는 비반전 단자일 수 있다. 이와 같이, OTA(125A)는 비트 라인 전압(VBL)을 포지티브 피드백함으로써, 비트 라인 전압(VBL)에 따라 변경되는 제어 신호(CON)를 생성할 수 있다.
OTA(125A)는 OTA 인에이블 신호(EN_OTA)의 활성화 구간에서 인에이블되어, 제어 신호(CON)를 생성할 수 있다. OTA 인에이블 신호(EN_OTA)는 메모리 셀(MC)에 대한 독출 구간에 활성화될 수 있으며, 본 실시예에서, 디스차지 구간 및 디벨로프 구간에 활성화될 수 있다.
피모스 트랜지스터(PM2)는 센싱 노드(SN)에 연결된 드레인, 제어 신호(CON)가 인가되는 게이트, 및 메모리 셀(MC)에 연결된 소스를 가질 수 있다. 피모스 트랜지스터(PM2)는 비트 라인 전압(VBL)을 독출하기 적합한 범위 내로 클램핑할 수 있으며, 이에 따라, 피모스 트랜지스터(PM2)를 클램핑 트랜지스터라고 지칭할 수 있다. 구체적으로, 피모스 트랜지스터(PM2)는 제어 신호(CON)에 따라 비트 라인 전압(VBL)을 일정 레벨로 클램핑할 수 있다.
본 실시예에서, 입력 전압(Vcon)은 일정한 전압 레벨을 갖는 정전압이므로, 비트 라인 전압(VBL)도 일정한 전압 레벨을 갖는 정전압이 될 수 있다. 이와 같이, 본 실시예에 따르면, 전압 제어부(125)는 메모리 셀(MC)의 저항에 관계 없이 비트 라인 전압(VBL)을 정전압으로 제어할 수 있다.
센스 앰프(123)는 센싱 전압(VSN)이 인가되는 제1 입력 단자 및 기준 전압(Vref)이 인가되는 제2 입력 단자를 가질 수 있고, 센싱 인에이블 신호(EN_SA)의 활성화 구간에서 인에이블되어, 출력 신호(OUT)를 생성할 수 있다. 본 실시예에서, 제1 입력 단자는 비반전 입력 단자이고, 제2 입력 단자는 반전 입력 단자일 수 있다. 예를 들어, 센싱 전압(VSN)이 기준 전압(Vref)보다 크면, 출력 신호(OUT)의 논리 레벨은 1일 수 있고, 센싱 전압(VSN)이 기준 전압(Vref)보다 작으면, 출력 신호(OUT)의 논리 레벨은 0일 수 있다.
도 21a는 본 발명에 대한 비교예에 따른, 센싱 시점에 따른 센싱 전압을 나타내는 그래프이다.
도 21a를 참조하면, 가로축은 센싱 시점(tSA)을 나타내고, 세로축은 전압(V)을 나타낸다. 도 21a에 예시된 그래프는 도 20에 예시된 독출 회로(120b)에서 OTA(125A)가 포함되지 않은 경우 센싱 전압(VSN)의 거동에 대응할 수 있다. 도 14a를 참조하여 상술된 바와 같이, OTA를 포함하지 않을 경우, 상기 수학식 6에 따라, 센싱 시점(tSA)은 메모리 셀(MC)의 저항(R)에 선형적으로 비례하는 관계를 가질 수 없다. 그러므로, 메모리 셀(MC)의 저항(R)이 클수록, 센싱 전압(VSN)과 기준 전압(Vref)이 교차하는 시간 간격이 줄어들게 된다. 이에 따라, 멀티 레벨 셀에 대한 센싱 정확도가 감소하게 된다.
도 21b는 본 발명의 다른 실시예에 따른, 센싱 시점에 따른 센싱 전압을 나타내는 그래프이다.
도 21b를 참조하면, 가로축은 센싱 시점(tSA)을 나타내고, 세로축은 전압(V)을 나타낸다. 도 21b에 예시된 그래프는 도 20에 예시된 독출 회로(120b)에서 센싱 전압(VSN)의 거동에 대응할 수 있다. 본 실시예에 따르면, 전압 제어부(125)는 메모리 셀(MC)의 저항에 관계 없이, 비트 라인 전압(VBL), 즉, 메모리 셀(MC)의 양단 전압(VCELL)을 정전압으로 제어할 수 있으므로, 메모리 셀(MC)의 양단 전압(VCELL)을 저항에 따른 함수가 아닌, 상수로 나타낼 수 있다. 따라서, 본 실시예에 따른 센싱 시점(tSA)은 상기 수학식 7와 같이, tSA = (ΔVSN*CSN*R)/VCELL로 나타낼 수 있다.
이와 같이, 본 실시예에서, 센싱 시점(tSA)은 메모리 셀(MC)의 저항(R)에 선형적으로 비례하는 관계를 가질 수 있다. 따라서, 메모리 셀(MC)의 저항(R)에 관계 없이, 센싱 전압(VSN)과 기준 전압(Vref)이 교차하는 시간 간격을 실질적으로 일정하게 유지된다. 이에 따라, 멀티 레벨 셀에 대한 센싱 정확도가 향상된다.
도 22a는 본 발명의 실시예들에 따른, 저 저항 범위의 셀 저항(RCELL)과 센싱 시점(tSA)의 관계를 나타내는 그래프이다.
도 22a를 참조하면, 가로축은 센싱 시점(tSA)을 나타내고, 세로축은 메모리 셀의 저항을 나타낸다. 참조 부호 '221'은 종래 기술에 따른 저항과 센싱 시점(tSA)의 관계를 나타내고, 참조 부호 '222'는 본 실시예들에 따른 저항과 센싱 시점(tSA)의 관계를 나타낸다. 구체적으로, 221 및 222는 메모리 셀의 저항이 저 저항 영역(LRS)인 경우 저항과 센싱 시점(tSA)의 관계를 나타낸다.
종래 기술에 따르면, 저항과 센싱 시점(tSA)은 비 선형적인 관계를 갖는 반면, 본 발명의 실시예들에 따르면, 저항과 센싱 시점(tSA)은 선형적인 관계를 갖는다. 따라서, 메모리 셀이 멀티 레벨 셀 또는 트리플 레벨 셀인 경우, 센싱 윈도우의 선형성이 보장되므로, 메모리 셀에 저장된 데이터에 대한 독출 신뢰성이 향상될 수 있다.
도 22b는 본 발명의 실시예들에 따른, 전체 저항 범위의 셀 저항과 센싱 시점(tSA)의 관계를 나타내는 그래프이다.
도 22b를 참조하면, 가로축은 센싱 시점(tSA)을 나타내고, 세로축은 메모리 셀의 저항을 나타낸다. 참조 부호 '223'은 종래 기술에 따른 저항과 센싱 시점(tSA)의 관계를 나타내고, 참조 부호 '224'는 본 실시예들에 따른 저항과 센싱 시점(tSA)의 관계를 나타낸다. 구체적으로, 223 및 224는 메모리 셀의 저항이 저 저항 영역(LRS) 및 고 저항 영역(HRS)을 모두 포함하는 전체 저항 영역인 경우 저항과 센싱 시점(tSA)의 관계를 나타낸다.
도 22a과 비교하면, 종래 기술에 따른 저항과 센싱 시점(tSA)의 관계에 비해 본 발명의 실시예들에 따른 저항과 센싱 시점의 관계는 더욱 개선된 결과를 보여준다. 본 발명의 실시예들에 따르면, 고 저항 영역(HRS)에서도 저항과 센싱 시점의 선형적인 관계가 유지될 수 있다. 따라서, 메모리 셀에 저장된 데이터가 고 저항 상태인 경우에도 센싱 시점을 조절하여 센싱 윈도우를 충분히 확보할 수 있고, 이에 따라, 메모리 셀에 저장된 데이터에 대한 독출 신뢰성이 향상될 수 있다.
도 23은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 23을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀들에 대한 독출 동작을 수행하는 방법으로서, 도 1 내지 도 22에서 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는, 도 1 내지 도 22를 참조하여, 본 실시예에 따른 메모리 장치의 동작 방법을 상술하기로 한다.
단계 S100에서, 메모리 셀의 비트 라인 전압에 따라 변경되는 제어 신호를 생성한다. 일 실시예에서, 비트 라인 전압을 네가티브 피드백함으로써, 제어 신호를 생성할 수 있다. 다른 실시예에서, 비트 라인 전압을 포지티브 피드백함으로써, 제어 신호를 생성할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 독출 회로는 메모리 셀의 워드 라인에 연결될 수 있고, 이에 따라, 메모리 셀의 워드 라인 전압에 따라 변경되는 제어 신호를 생성할 수도 있다.
단계 S120에서, 제어 신호를 기초로 비트 라인 전압을 정전압으로 제어한다. 이와 같이, 본 실시예에 따르면, 비트 라인 전압은 메모리 셀의 저항에 관계 없이 일정한 전압 레벨을 유지할 수 있다. 이에 따라, 센싱 시점은 저항에 대해 선형적인 관계를 가질 수 있으므로, 멀티 레벨 셀에 대해서 독출 신뢰성을 향상시킬 수 있다.
단계 S140에서, 비트 라인 전압에 대응하는 센싱 전압과 기준 전압을 비교함으로써 데이터를 감지한다. 본 실시예에서, 센싱 인에이블 신호가 활성화되는 센싱 시점은 독출하고자 하는 저항 상태에 따라 변경될 수 있고, 센싱 인에이블 신호가 활성화되면, 센싱 전압과 기준 전압에 대한 비교 동작이 수행될 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 24를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 23에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1220)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다.
도 25를 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 한편, 도 25에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(2100)은 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(2300)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다.
도 26을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 비휘발성 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 25에 도시된 실시예들을 이용하여 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러
120, 120A, 120B, 120a, 120b: 독출 회로
130a: 센싱 제어부

Claims (10)

  1. 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀;
    제1 신호 라인을 통해 상기 메모리 셀에 연결되어, 상기 데이터를 독출하는 독출 회로; 및
    상기 데이터를 독출하기 위한 복수의 임계 저항들에 각각 대응하는 복수의 기준 시점들 중 적어도 하나의 기준 시점에 활성화되는 센싱 인에이블 신호를 생성하는 센싱 제어부를 포함하고,
    상기 독출 회로는,
    상기 제1 신호 라인의 제1 전압을 피드백함으로써 상기 제1 전압에 따라 변경되는 제1 제어 신호를 생성하고, 생성된 상기 제1 제어 신호를 기초로 상기 제1 전압을 정전압으로 제어하는 제1 전압 제어부; 및
    제1 센싱 노드를 통해 상기 제1 전압 제어부와 연결되고, 상기 제1 센싱 노드의 제1 센싱 전압과 제1 기준 전압을 비교함으로써 상기 데이터를 감지하는 센스 앰프를 포함하며,
    상기 센싱 제어부는,
    저항;
    상기 저항과 제2 센싱 노드 사이에 연결되는 제2 전압 제어부;
    상기 제2 센싱 노드에 기준 전류를 제공하는 전류 생성부; 및
    상기 저항에 흐르는 제1 전류와 상기 기준 전류의 차이에 따라 변경되는 상기 제2 센싱 노드의 제2 센싱 전압과 제2 기준 전압을 비교하는 비교기를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 전압 제어부는,
    상기 제1 신호 라인과 상기 제1 센싱 노드 사이에 연결되고, 상기 제1 센싱 전압을 클램핑하는 클램핑 트랜지스터; 및
    일정한 전압 레벨을 갖는 입력 전압을 수신하는 제1 입력 단자, 상기 제1 전압을 수신하는 제2 입력 단자, 및 상기 제1 제어 신호를 상기 클램핑 트랜지스터의 제어 단자에 제공하는 출력 단자를 갖는 OTA(Operational Transconductance Amplifier)를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제2항에 있어서,
    상기 OTA는, 상기 메모리 셀에 대한 독출 동작 구간 동안 활성화되는 OTA 인에이블 신호를 수신하고, 상기 OTA 인에이블 신호를 기초로 인에이블되는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제3항에 있어서,
    상기 OTA는,
    상기 입력 전압이 인가되는 게이트를 갖는 제1 트랜지스터;
    상기 출력 단자에 연결된 드레인, 및 상기 제1 전압이 인가되는 게이트를 갖는 제2 트랜지스터;
    상기 제1 및 제2 트랜지스터들의 소스들에 연결되고, 상기 OTA 인에이블 신호가 인가되는 게이트를 갖는 제3 트랜지스터; 및
    상기 제1 및 제2 트랜지스터들의 드레인들에 연결되는 전류 미러를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제3항에 있어서,
    상기 OTA는,
    상기 입력 전압이 인가되는 소스를 갖는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인 및 상기 출력 단자에 연결된 드레인, 및 상기 제1 전압이 인가되는 게이트는 갖는 제2 트랜지스터; 및
    상기 OTA 인에이블 신호가 인가되는 게이트를 갖고, 상기 제2 트랜지스터의 소스에 연결되는 제3 트랜지스터를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제1항에 있어서,
    상기 센스 앰프는, 상기 센싱 인에이블 신호를 기초로 인에이블되는 것을 특징으로 하는 저항성 메모리 장치.
  7. 제3항에 있어서,
    상기 독출 회로는,
    상기 제1 신호 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부를 더 포함하고,
    상기 OTA 인에이블 신호는 상기 제1 신호 라인에 대한 프리차지 구간 및 상기 제1 센싱 노드에 대한 디벨로프 구간 동안에 활성화되며,
    상기 센스 앰프는, 상기 제1 신호 라인이 프리차지된 이후에 상기 메모리 셀의 상기 저항 레벨에 따라 상기 제1 센싱 전압이 디스차지되는 시간을 기초로, 상기 데이터를 센싱하는 것을 특징으로 하는 저항성 메모리 장치.
  8. 제3항에 있어서,
    상기 독출 회로는,
    상기 제1 신호 라인을 접지 전압 레벨로 디스차지하는 디스차지부를 더 포함하고,
    상기 OTA 인에이블 신호는 상기 제1 신호 라인에 대한 디스차지 구간 및 상기 제1 센싱 노드에 대한 디벨로프 구간 동안에 활성화되며,
    상기 센스 앰프는, 상기 제1 신호 라인이 디스차지된 이후에 상기 메모리 셀의 상기 저항 레벨에 따라 상기 제1 센싱 전압이 차지되는 시간을 기초로, 상기 데이터를 센싱하는 것을 특징으로 하는 저항성 메모리 장치.
  9. 제1항에 있어서,
    상기 제2 전압 제어부는,
    상기 저항과 상기 제2 센싱 노드 사이에 연결된 제1 클램핑 트랜지스터; 및
    램프 전압을 수신하는 제1 입력 단자, 상기 저항의 전압을 수신하는 제2 입력 단자, 및 상기 저항의 전압에 따라 변경되는 제2 제어 신호를 상기 제1 클램핑 트랜지스터의 제어 단자에 제공하는 출력 단자를 포함하는 제1 OTA를 포함하고,
    상기 센싱 제어부는,
    상기 비교기의 출력이 변동되는 시점에, 상기 센싱 인에이블 신호에 대응하는 펄스 신호를 생성하는 펄스 생성기를 더 포함하고,
    상기 기준 전류는 상기 센싱 인에이블 신호의 활성화 시점에 따라 결정되는 것을 특징으로 하는 저항성 메모리 장치.
  10. 저항성 메모리 장치 및 상기 저항성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 저항성 메모리 장치는,
    적어도 2 비트 이상의 데이터를 저장하고, 상기 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀;
    제1 신호 라인을 통해 상기 메모리 셀에 연결되어, 상기 데이터를 독출하는 독출 회로로서, 상기 제1 신호 라인의 제1 전압을 피드백함으로써 상기 제1 전압에 따라 변경되는 제어 신호를 생성하고, 생성된 상기 제어 신호를 기초로 상기 제1 전압을 정전압으로 제어하는 제1 전압 제어부, 및 제1 센싱 노드를 통해 상기 제1 전압 제어부와 연결되고, 상기 제1 센싱 노드의 제1 센싱 전압과 제1 기준 전압을 비교함으로써 상기 데이터를 감지하는 센스 앰프를 포함하는 독출 회로; 및
    상기 데이터를 독출하기 위한 복수의 임계 저항들에 각각 대응하는 기준 시점들에서 활성화되는 센싱 인에이블 신호를 생성하고, 생성된 상기 센싱 인에이블 신호를 상기 센스 앰프에 제공하는 센싱 제어부를 포함하고,
    상기 센싱 제어부는,
    저항;
    상기 저항과 제2 센싱 노드 사이에 연결되는 제2 전압 제어부;
    상기 제2 센싱 노드에 기준 전류를 제공하는 전류 생성부; 및
    상기 저항에 흐르는 제1 전류와 상기 기준 전류의 차이에 따라 변경되는 상기 제2 센싱 노드의 제2 센싱 전압과 제2 기준 전압을 비교하는 비교기를 포함하는 것을 특징으로 하는 메모리 시스템.
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