KR102619682B1 - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

메모리 장치 및 그 동작 방법이 제공된다. 메모리 장치는, 제1 노드에 연결되고, 가변 저항 소자 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀; 센싱 노드에 연결되고, 상기 억세스 소자의 문턱 전압을 검출하기 위해 검출 전류를 상기 센싱 노드에 제공하는 검출부; 상기 제1 노드와 상기 센싱 노드 사이에 연결되고, 제1 리드 전압을 입력 받아 상기 제1 노드의 전압을 램프 업(ramp up)하는 클램핑부; 상기 제1 노드에 연결되고, 상기 클램핑부가 상기 제1 노드의 전압을 램프 업하는 동안, 상기 검출 전류와 상기 제1 노드에 흐르는 비트라인 전류의 양이 동일해지면 상기 제1 노드를 디스차지(discharge)하는 디스차지부; 및 상기 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 센스 앰프를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND METHOD FOR OPERATING MEMORY DEVICE}
본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
한편, 상변화 메모리 셀을 제어하는 억세스 소자 또는 셀렉터(selector)는 다이오드 타입, 트랜지스터 타입뿐 아니라 OTS(Ovonic Threshold Switch) 타입으로 구현될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 억세스 소자의 문턱 전압 값에 무관하게 리드 신뢰성을 제공할 수 있는 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 억세스 소자의 문턱 전압 값에 무관하게 리드 신뢰성을 제공할 수 있는 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 제1 노드에 연결되고, 가변 저항 소자 및 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀; 센싱 노드에 연결되고, 억세스 소자의 문턱 전압을 검출하기 위해 검출 전류를 센싱 노드에 제공하는 검출부; 제1 노드와 센싱 노드 사이에 연결되고, 제1 리드 전압을 입력 받아 제1 노드의 전압을 램프 업(ramp up)하는 클램핑부; 제1 노드에 연결되고, 클램핑부가 제1 노드의 전압을 램프 업하는 동안, 검출 전류와 제1 노드에 흐르는 비트라인 전류의 양이 동일해지면 제1 노드를 디스차지(discharge)하는 디스차지부; 및 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 센스 앰프를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 장치는, 제1 노드에 연결되고, 가변 저항 소자 및 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀; 센싱 노드에 연결되고, 억세스 소자의 문턱 전압을 검출하기 위해 검출 전류를 센싱 노드에 제공하는 검출부; 제1 노드와 센싱 노드 사이에 연결되고, 제1 리드 전압을 입력 받아 제1 노드의 전압을 램프 업(ramp up)하는 클램핑부; 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 센스 앰프; 및 제1 리드 전압 및 센스 앰프의 출력 값을 입력 받고, 클램핑부에 제1 리드 전압을 제공하는 조정부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 제1 노드에 연결되고, 가변 저항 소자 및 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀을 제공하고,
상기 억세스 소자의 문턱 전압을 검출하기 위해 검출 전류를 센싱 노드에 제공하고, 제1 리드 전압에 기초하여 제1 노드의 전압을 램프 업(ramp up)하고, 클램핑부가 제1 노드의 전압을 램프 업하는 동안, 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하고, 검출 전류와 제1 노드에 흐르는 비트라인 전류의 양이 동일해지면 제1 노드를 디스차지(discharge)하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 몇몇의 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3a, 도 3b 및 도 4는 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 회로도이다.
도 9 및 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하기 위한 회로도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 1은 본 발명의 몇몇의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇의 실시예에 따른 메모리 시스템은 다수의 메모리 장치(11_1~11_m, 단, m은 자연수) 및 컨트롤러(21)를 포함할 수 있다.
다수의 메모리 장치(11_1~11_m)와 컨트롤러(21)는 컨트롤 라인(control lines)과 입출력 데이터 라인(I/O data lines)을 통해서 서로 연결된다. 예를 들어, 컨트롤러(21)는 컨트롤 라인을 통해서 다수의 메모리 장치(11_1~11_m)에 각종 커맨드(예를 들어, 라이트 커맨드, 리드 커맨드 등)를 제공할 수 있다. 또한, 컨트롤러(21)는 다수의 메모리 장치(11_1~11_m)와 입출력 데이터 라인을 통해서 데이터를 주고 받을 수 있다.
도면에서는 예시적으로, 다수의 메모리 장치(11_1~11_m)이 서로 컨트롤 라인, 데이터 입출력 라인을 공유하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 다수의 메모리 장치(11_1~11_m)가 데이터 입출력 라인만 공유하고, 컨트롤 라인은 공유하지 않을 수 있다.
한편, 다수의 메모리 장치(11_1~11_m)는 다양한 종류의 메모리를 포함할 수 있다. 다수의 메모리 장치(11_1~11_m)는 예를 들어, DRAM과 같은 휘발성 메모리 장치, NAND 플래시, NOR 플래시와 같은 비휘발성 메모리 장치를 포함할 수 있다. 또한, PRAM, RRAM, MRAM과 같은 저항체를 이용한 비휘발성 메모리 장치(즉, 저항성 메모리 장치)를 포함할 수 있다.
도 2는 본 발명의 몇몇의 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다. 도 2에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 비휘발성 메모리 장치를 예로 드나, 이에 한정되는 것은 아니다.
도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8) 및 주변 회로 영역(3)을 포함한다.
메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(1_1~1_16)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 저항성 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치된다.
센스 앰프 및 라이트 드라이버(2_1~2_8)은 2개의 메모리 뱅크(1_1~1_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2개의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(3)에는 상기 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치될 수 있다.
도 3a, 도 3b 및 도 4는 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3a 및 도 3b를 참조하면, 메모리 셀 어레이는 크로스 포인트 구조(cross point structure)를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다. 예를 들어, 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 상기 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성될 수 있다.
여기서 저항성 메모리 셀(MC)이 PRAM인 경우에는, 저항성 메모리 셀(MC)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자를 포함할 수 있다.
도 3a에서, 억세스 소자는 가변 저항 소자(GST)와 직렬로 연결된 다이오드(D) 또는 트랜지스터(도시되지 않음)일 수 있다. 도 3b에서, 억세스 소자는 가변 저항 소자(GST)와 직렬로 연결된 OTS(Ovonic Threshold Switch)일 수 있다.
상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀이 RRAM인 경우에는, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0.7Ca0.3MnO3, Pr0 . 5Ca0 . 5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다.
메모리 셀 어레이는 도 4에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(111_1~111_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 메모리 셀 레이어(111_1~111_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(111_1~111_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(111_1~111_8)는 도 3에 도시된 크로스 포인트 구조일 수 있으나, 이에 한정되는 것은 아니다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 프리차지부(120), 검출부(130), 보상부(140), 조정부(150), 클램핑부(160), 저항성 메모리 셀(170), 센스 앰프(180) 및 디스차지부(190)를 포함한다.
프리차지부(120)는 센싱 노드(SN)에 연결되어, 센싱 노드(SN)를 프리차지한다. 예를 들어, 프리차지부(120)는 저항성 메모리 셀(170)에 대한 리드 동작을 수행하기 전에, 센싱 노드(SN)에 전원 전압(VDD)을 제공할 수 있다.
검출부(130)는 센싱 노드(SN)에 연결되고, 저항성 메모리 셀(170)에 구비된 억세스 소자(172)의 문턱 전압(Vth)을 검출하기 위한 검출 전류(Idet)를 센싱 노드(SN)에 제공한다. 도 3a 및 도 3b와 관련하여 앞서 설명한 바와 같이, 억세스 소자(172)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드(D)일 수도 있고, 가변 저항 소자(GST)와 직렬로 연결된 OTS일 수도 있다.
예를 들어, 억세스 소자(172)가 다이오드(D)로 구현된 경우 다이오드(D)의 문턱 전압(Vth)은 약 1.0 V이나, 억세스 소자(172)가 OTS로 구현된 경우 OTS의 문턱 전압(Vth)은 약 2.85 V에 해당한다. 또한, 저항성 메모리 셀(170)에 저장된 데이터들의 산포의 폭이 증가하게 된다.
이에 따라, 저항성 메모리 셀(170)에 저장된, 예컨대 제1 데이터(S)와 제2 데이터(R) 사이에서 리드 동작의 신뢰성을 보장할 수 있는 유효 윈도우(valid window)의 크기는 감소하게 되며, 심지어 제1 데이터(S)와 제2 데이터(R)의 산포가 중첩될 수도 있다.
따라서, 억세스 소자(172)가 OTS로 구현된 경우, 리드 동작의 신뢰성을 보장하기 위해서는 OTS가 턴 온(turn-on)될 수 있으면서도, 가변 저항 소자(GST)와 같은 상 변화 물질이 멜팅(melting)되어 프로그램(PGM) 동작되지 않도록 저항성 메모리 셀(170) 양단의 전위차를 조정하는 것이 요구된다.
본 발명의 몇몇의 실시예에서, 검출부(130)가 제공하는 검출 전류(Idet)는 OTS가 턴 온되기 위한 최소의 전류에 해당할 수 있다. 또는, 검출부(130)가 제공하는 검출 전류(Idet)는 OTS가 턴 온되기 위한 최소의 전류를 초과하는 적절안 특정 값으로 설정될 수 있다.
보상부(140)는 센싱 노드(SN)에 보상 전류(Ib)를 제공한다. 보상 전류(Ib)는 저항성 메모리 셀(170)을 리드하기에 적합한 제2 리드 전압(Vcmp1)이 결정된 후, 제2 리드 전압(Vcmp1)을 이용하여 저항성 메모리 셀(170)에 저장된 데이터를 리드하기 위해 이용될 수 있다.
조정부(150)는 제2 리드 전압(Vcmp1)의 전압 레벨을 저장하고, 저장된 상기 전압 레벨을 조정하여 조정된 제2 리드 전압(Vcmp1)을 클램핑부(160)에 제공한다.
클램핑부(160)는 제1 노드(N0)와 센싱 노드(SN) 사이에 연결되고, 제1 리드 전압(Vcmp0)을 입력 받아 제1 노드(N0)의 전압을 램프 업(ramp up)한다.
센스 앰프(180)는 센싱 노드(SN)를 센싱하여 그 전압 레벨이 기준 전압(Vref) 미만이 되면 출력 값(SOUT)을 트랜지션한다.
디스차지부(190)는 제1 노드(N0)에 연결되고, 클램핑부(160)가 제1 노드(N0)의 전압을 램프 업하는 동안, 검출 전류(Idet)와 제1 노드(N0)에 흐르는 비트라인 전류(Ibl)의 양이 동일해지면 제1 노드(N0)를 디스차지(discharge)한다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 회로도이다.
도 6을 참조하면, 프리차지부(120)는 nPchg 신호에 의해 게이팅되는 P 타입 트랜지스터(MP1)을 이용하여 구현될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니고, 그 구체적인 구현은 얼마든지 변경될 수 있다.
검출부(130)는 E1 신호에 의해 게이팅되는 P 타입 트랜지스터(MP2) 및 전류 소오스(Idet)를 이용하여 구현될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니고, 그 구체적인 구현은 얼마든지 변경될 수 있다.
보상부(140)는 E2 신호에 의해 게이팅되는 P 타입 트랜지스터(MP3) 및 전류 소오스(Ib)를 이용하여 구현될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니고, 그 구체적인 구현은 얼마든지 변경될 수 있다.
조정부(150)는 센스 앰프의 출력 값(SOUT)에 따라 클램핑부(160)에 대한 제1 리드 전압(Vcmp0)의 제공을 중단시키는 제1 스위치(S0)를 포함할 수 있다. 또한, 조정부(150)는 제1 리드 전압(Vcmp1)의 전압 레벨을 저장하기 위한 캐패시터(C)를 포함할 수 있다. 또한, 조정부(150)는 캐패시터(C)에 연결된, 제1 리드 전압(Vcmp1)의 전압 레벨을 조정하기 위한 하나 이상의 스위치(S1, S2)를 포함할 수 있다.
클램핑부(160)는 제2 리드 전압(Vcmp1)에 의해 게이팅되는 N 타입 트랜지스터(MN1)를 포함할 수 있다.
저항성 메모리 셀(170)은 앞서 설명한 바와 같이, 가변 저항 소자(171) 및 가변 저항 소자(171)에 흐르는 전류를 제어하는 억세스 소자(172)를 포함하고, 제1 노드(N0)에 연결된다.
디스차지부(190)는 센스 앰프(180)의 상기 출력 값(SOUT)에 의해 게이팅되는 N 타입 트랜지스터(MN2)를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니고, 그 구체적인 구현은 얼마든지 변경될 수 있다.
도 6을 참조하면, 제1 스위치(S0) 및 제2 스위치(S1)는 클로즈되고, 제3 스위치(S2)는 오픈된다. 이 때 클램핑부(160)는 제1 리드 전압(Vcmp0)을 이용하여 제1 노드(N0)의 전압을 램프 업한다.
도 7을 참조하면, 제2 스위치(S1)는 클로즈되고, 제1 스위치(S0) 및 제3 스위치(S2)는 오픈된다. 즉, 저항성 메모리 셀(170)에 대한 리드 동작을 수행하기 위한 제2 리드 전압(Vcmp1)이 결정되면, 클램핑부(160)는 더 이상 제1 리드 전압(Vcmp0)을 제공받지 않는다. 그리고 조정부(150)는 예컨대 캐패시터(C) 등을 이용하여 결정된 제2 리드 전압(Vcmp1)을 유지한다.
도 8을 참조하면, 제1 스위치(S0)는 오픈되고, 제2 스위치(S1) 및 제3 스위치(S2)는 필요에 따라 오픈되거나 클로즈될 수 있다. 예를 들어, 도 7에서 결정된 제2 리드 전압(Vcmp1)을 플러스 부스트하기 위해 제3 스위치(S2)를 클로즈할 수도 있고, 이와 다르게 제2 리드 전압(Vcmp1)을 마이너스 부스트하기 위해 제3 스위치(S2)를 클로즈할 수도 있다.
이후 본 발명의 일 실시예에 따른 메모리 장치는, 조정된 제2 리드 전압(Vcmp1)에 기초하여 저항성 메모리 셀(170)에 대한 리드 동작을 수행할 수 있다.
도 9 및 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 9 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은 크게 시점(t1) 내지 시점(t5)까지의 제1 구간(I), 시점(t5) 내지 시점(t6)까지의 제2 구간(II) 및 시점(t6) 이후의 제3 구간(III)으로 구분될 수 있다.
먼저 제1 구간(I)은 리드 신뢰성을 보장하기 위한 제2 리드 전압(Vcmp1)을 결정하기 위한 구간이다.
구체적으로, 시점(t1) 내지 시점(t2)에서 nPchg 신호에 따라 센싱 노드(SN)를 프리차지한다. 이에 따라 센싱 노드(SN)의 전압 레벨은 기준 전압(Vref)의 전압 레벨을 넘어 상승하게 된다.
시점(t2)에서 프리차지가 종료되고, 시점(t2) 내지 시점(t4)에서 저항성 메모리 셀(170)에 구비된 억세스 소자(172)의 문턱 전압(Vth)을 검출하기 위한 검출 전류(Idet)가 센싱 노드(SN)에 제공된다. 그리고 클램핑부(160)는 제1 노드(N0)의 전압을 램프 업한다. 구체적으로 제1 리드 전압(Vcmp0)이 램프 업하는 동안 제1 노드(N0) 역시 램프 업하게 된다. 이 때 제1 노드(N0)에 흐르는 비트라인 전류(Ibl)도 함께 증가하게 된다.
시점(t3)은 검출 전류(Idet)와 제1 노드(N0)에 흐르는 비트라인 전류(Ibl)의 양이 동일해진 시점을 나타낸다. 바로 이 시점에, 저항성 메모리 셀(170)에 대한 리드 동작을 수행하기 위한 제2 리드 전압(Vcmp1)이 결정된다.
또한, 센스 앰프(180)는 시점(t3)에서 출력 값(SOUT)을 트랜지션하는데, 이것은 제2 리드 전압(Vcmp1)이 결정되었다는 의미를 갖는다. 시점(t3)에서 트랜지션된 출력 값(OUT)은 클램핑부(160)에 대한 제1 리드 전압(Vcmp0)의 제공을 중단시키는 제1 스위치(S0)를 제어할 수 있다.
또한, 디스차지부(190)는 검출 전류(Idet)와 제1 노드(N0)에 흐르는 비트라인 전류(Ibl)의 양이 동일해지면 제1 노드(N0)를 디스차지하여, 파워 소모를 줄인다.
다음으로 제2 구간(II)은 결정된 제2 리드 전압(Vcmp1)을 조정하는 구간이다.
앞서 설명한 바와 같이, 제2 리드 전압(Vcmp1)은 플러스 부스트될 수도 있고 마이너스 부스트될 수도 있다. 도 9는 제2 리드 전압(Vcmp1)이 마이너스 부스트 된 경우를 나타내고, 도 10은 제2 리드 전압(Vcmp1)이 플러스 부스트된 경우를 나타낸다.
다음으로 제3 구간(III)은 조정된 제2 리드 전압(Vcmp1)에 기초하여 저항성 메모리 셀(170)에 대한 리드 동작을 수행하는 구간이다.
제3 구간(III)에서 저항성 메모리 셀(170)에 저장된 데이터를 리드하는 것은, 그 기초가 되는 리드 전압이 제1 구간(I) 내지 제2 구간(II)에서 결정된 것이라는 것을 제외하고는, 해당 기술 분야의 통상의 방식에 의해 구현될 수 있는 것이므로, 본 명세서에서 자세한 설명은 생략하도록 한다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하기 위한 회로도이다.
도 6 내지 도 8에 도시된 실시예와 다른 점은, 클램핑부(160)가 제1 노드(N0)의 전압 레벨을 피드백 입력 받는 비교기를 더 포함한다는 점이다. 클램핑부(160)를 피드백 비교기를 이용하여 구현함으로써, 제1 노드(N0)에 좀 더 안정적인 전압이 유지될 수 있도록 할 수 있다.
도 11을 참조하면, 제1 스위치(S0) 및 제2 스위치(S1)는 클로즈되고, 제3 스위치(S2)는 오픈된다. 이 때 클램핑부(160)는 제1 리드 전압(Vcmp0)을 이용하여 제1 노드(N0)의 전압을 램프 업한다.
도 12를 참조하면, 제2 스위치(S1)는 클로즈되고, 제1 스위치(S0) 및 제3 스위치(S2)는 오픈된다. 즉, 저항성 메모리 셀(170)에 대한 리드 동작을 수행하기 위한 제2 리드 전압(Vcmp1)이 결정되면, 클램핑부(160)는 더 이상 제1 리드 전압(Vcmp0)을 제공받지 않는다. 그리고 조정부(150)는 예컨대 캐패시터(C) 등을 이용하여 결정된 제2 리드 전압(Vcmp1)을 유지한다.
도 13을 참조하면, 제1 스위치(S0)는 오픈되고, 제2 스위치(S1) 및 제3 스위치(S2)는 필요에 따라 오픈되거나 클로즈될 수 있다. 예를 들어, 도 7에서 결정된 제2 리드 전압(Vcmp1)을 플러스 부스트하기 위해 제3 스위치(S2)를 클로즈할 수도 있고, 이와 다르게 제2 리드 전압(Vcmp1)을 마이너스 부스트하기 위해 제3 스위치(S2)를 클로즈할 수도 있다.
이후 본 발명의 일 실시예에 따른 메모리 장치는, 조정된 제2 리드 전압(Vcmp1)에 기초하여 저항성 메모리 셀(170)에 대한 리드 동작을 수행할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은 클램핑부(160)를 이용하여 제1 노드(N0)의 전압을 램프 업(S1401)하는 것을 포함한다. 이 때 제1 스위치(S0) 및 제2 스위치(S1)는 클로즈되고, 제3 스위치(S2)는 오픈될 수 있다.
또한, 상기 방법은 적절한 리드 전압(Vcmp1)을 샘플링하고, 그 값을 유지(hold)(S1403)할 수 있다. 이 때, 제2 스위치(S1)는 클로즈되고, 제1 스위치(S0) 및 제3 스위치(S2)는 오픈될 수 있다.
또한, 상기 방법은 리드 전압(Vcmp1)을 조정한 후, 저항성 메모리 셀(170)에 대한 리드 동작을 수행(S1405)할 수 있다. 이 때, 제1 스위치(S0)는 오픈되고, 제2 스위치(S1) 및 제3 스위치(S2)는 필요에 따라 오픈되거나 클로즈될 수 있다.
구체적으로, 상기 방법은, 제1 노드(N0)에 연결되고, 가변 저항 소자(171) 및 가변 저항 소자(171)에 흐르는 전류를 제어하는 억세스 소자(172)를 포함하는 저항성 메모리 셀(170)을 제공할 수 있다. 그리고 억세스 소자(172)의 문턱 전압(Vth)을 검출하기 위해 검출 전류(Idet)를 센싱 노드(SN)에 제공하고, 제1 리드 전압(Vcmp0)에 기초하여 제1 노드(N0)의 전압을 램프 업(ramp up)할 수 있다.
이후 상기 방법은, 클램핑부(160)가 제1 노드(N0)의 전압을 램프 업하는 동안, 센싱 노드(SN)를 센싱하여 그 전압 레벨이 기준 전압(Vref) 미만이 되면 출력 값(SOUT)을 트랜지션하고, 검출 전류(Idet)와 제1 노드(N0)에 흐르는 비트라인 전류(Ibl)의 양이 동일해지면 제1 노드(N0)를 디스차지(discharge)할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 노드(N0)를 디스차지하는 것은, 센스 앰프(180)의 출력 값(SOUT)에 따라 제1 노드(N0)를 디스차지하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 노드(N0)를 램프 업하는 것은, 센스 앰프(180)의 출력 값(SOUT)에 따라 제1 리드 전압(Vcmp0) 대신 제2 리드 전압(Vcmp1)에 기초하여 제1 노드(N0)의 전압을 램프 업하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 방법은, 제2 리드 전압(Vcmp1)의 전압 레벨을 저장하는 것을 더 포함하고, 제1 노드(N0)를 램프 업하는 것은, 저장된 상기 전압 레벨을 조정하여 조정된 제2 리드 전압(Vcmp1)에 기초하여 제1 노드(N0)의 전압을 램프 업하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 방법은, 센싱 노드(SN)를 프리차지(precharge)하는 것을 더 포함할 수 있다. 또한, 본 발명의 몇몇의 실시예에서, 상기 방법은, 센싱 노드(SN)에 보상 전류(Ib)를 제공하는 것을 더 포함할 수 있다.
이제까지 설명한 본 발명의 다양한 실시예에 따르면 가변 저항 소자(171)와 억세스 소자(172) 각각에 대한 센싱이 가능하므로 유효 윈도우의 크기가 확보되지 않은 상황에서도 센싱 마진(sensing margin)을 확보할 수 있다. 따라서 문턱 전압(Vth)의 크기가 큰 억세스 소자(172)가 OTS로 구현된 경우에도 저항성 메모리 셀(170)에 저장된 데이터들의 산포와 무관하게 리드 신뢰성을 확보할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11_1~11_m: 메모리 장치 21: 컨트롤러
120: 프리차지부 130: 검출부
140: 보상부 150: 조정부
160: 클램핑부 170: 메모리 셀
180: 센스 앰프 190: 디스차지부

Claims (20)

  1. 제1 노드에 연결되고, 가변 저항 소자 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀;
    센싱 노드에 연결되고, 상기 억세스 소자의 문턱 전압을 검출하기 위해 검출 전류를 상기 센싱 노드에 제공하는 검출부;
    상기 제1 노드와 상기 센싱 노드 사이에 연결되고, 제1 리드 전압을 입력 받아 상기 제1 노드의 전압을 램프 업(ramp up)하는 클램핑부;
    상기 제1 노드에 연결되고, 상기 클램핑부가 상기 제1 노드의 전압을 램프 업하는 동안, 상기 검출 전류와 상기 제1 노드에 흐르는 비트라인 전류의 양이 동일해지면 상기 제1 노드를 디스차지(discharge)하는 디스차지부; 및
    상기 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 센스 앰프를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 디스차지부는 상기 센스 앰프의 상기 출력 값에 의해 게이팅되는 트랜지스터를 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 센스 앰프의 출력 값에 따라 상기 클램핑부에 대한 제1 리드 전압의 제공을 중단시키는 제1 스위치를 더 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 리드 전압의 제공이 중단된 후, 상기 클램핑부에는 제2 리드 전압이 인가되는 메모리 장치.
  5. 제4항에 있어서,
    상기 제2 리드 전압의 전압 레벨을 저장하고, 저장된 상기 전압 레벨을 조정하여 조정된 제2 리드 전압을 상기 클램핑부에 제공하는 조정부를 더 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 조정부는 상기 제1 리드 전압의 전압 레벨을 저장하기 위한 캐패시터를 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 조정부는, 상기 캐패시터에 연결된, 상기 제1 리드 전압의 전압 레벨을 조정하기 위한 하나 이상의 스위치를 포함하는 메모리 장치.
  8. 제1 노드에 연결되고, 가변 저항 소자 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀;
    센싱 노드에 연결되고, 상기 억세스 소자의 문턱 전압을 검출하기 위해 검출 전류를 상기 센싱 노드에 제공하는 검출부;
    상기 제1 노드와 상기 센싱 노드 사이에 연결되고, 제1 리드 전압을 입력 받아 상기 제1 노드의 전압을 램프 업(ramp up)하는 클램핑부;
    상기 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 센스 앰프; 및
    상기 제1 리드 전압 및 상기 센스 앰프의 출력 값을 입력 받고, 상기 센스 앰프의 출력 값에 따라 상기 클램핑부에 제1 리드 전압을 제공 또는 중단시키는 제1 스위치를 포함하는 조정부를 포함하되,
    상기 조정부는 상기 제1 리드 전압의 제공을 중단한 후, 제2 리드 전압의 전압 레벨을 저장하고, 상기 저장된 전압 레벨을 조정하여 조정된 제2 리드 전압을 상기 클램핑부에 제공하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 노드에 연결되고, 상기 클램핑부가 상기 제1 노드의 전압을 램프 업하는 동안, 상기 검출 전류와 상기 제1 노드에 흐르는 비트라인 전류의 양이 동일해지면 상기 제1 노드를 디스차지(discharge)하는 디스차지부를 더 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 디스차지부는 상기 센스 앰프의 상기 출력 값에 의해 게이팅되는 트랜지스터를 포함하는 메모리 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제8항에 있어서,
    상기 조정부는 상기 제1 리드 전압의 전압 레벨을 저장하기 위한 캐패시터를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 조정부는, 상기 캐패시터에 연결된, 상기 제1 리드 전압의 전압 레벨을 조정하기 위한 하나 이상의 스위치를 포함하는 메모리 장치.
  16. 제1 노드에 연결되고, 가변 저항 소자 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀을 제공하고,
    상기 억세스 소자의 문턱 전압을 검출하기 위해 검출 전류를 센싱 노드에 제공하고,
    제1 리드 전압에 기초하여 상기 제1 노드의 전압을 램프 업(ramp up)하고,
    클램핑부가 상기 제1 노드의 전압을 램프 업하는 동안, 상기 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하고,
    상기 검출 전류와 상기 제1 노드에 흐르는 비트라인 전류의 양이 동일해지면 상기 제1 노드를 디스차지(discharge)하는 것을 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 디스차지하는 것은,
    센스 앰프의 상기 출력 값에 따라 상기 제1 노드를 디스차지하는 것을 포함하는 메모리 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 램프 업하는 것은,
    센스 앰프의 출력 값에 따라 제1 리드 전압 대신 제2 리드 전압에 기초하여 상기 제1 노드의 전압을 램프 업하는 것을 포함하는 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 제2 리드 전압에 기초하여 상기 저항성 메모리 셀에 대한 리드 동작을 수행하는 메모리 장치의 동작 방법.
  20. 제18항에 있어서,
    상기 제2 리드 전압의 전압 레벨을 저장하는 것을 더 포함하고,
    상기 램프 업하는 것은,
    저장된 상기 전압 레벨을 조정하여 조정된 제2 리드 전압에 기초하여 상기 제1 노드의 전압을 램프 업하는 것을 포함하는 메모리 장치의 동작 방법.
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