KR102563767B1 - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

메모리 장치 및 그 동작 방법이 제공된다. 메모리 장치는, 제1 노드에 연결되고, 가변 저항 소자 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀; 상기 저항성 메모리 셀에 저장된 데이터를 리드하기 위해, 상기 제1 노드에 흐르는 셀 전류와 비교하기 위한 비교 전류를 센싱 노드에 제공하는 전류 공급부; 상기 센싱 노드와 상기 제1 노드 사이에 연결되고, 트랜지스터 및 제2 노드를 통해 상기 트랜지스터의 게이트에 연결된 캐패시터를 포함하는 클램핑부; 및 상기 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 센스 앰프를 포함하고, 상기 클램핑부는 제1 리드 전압 및 부스트 전압을 입력받고, 제1 프리차지 모드에서 상기 제1 노드의 전압을 램프 업(ramp up)하고, 제2 프리차지 모드에서 상기 제2 노드의 제2 리드 전압의 레벨을 조정한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND METHOD FOR OPERATING MEMORY DEVICE}
본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
한편, 상변화 메모리 셀을 제어하는 억세스 소자 또는 셀렉터(selector)는 다이오드 타입, 트랜지스터 타입뿐 아니라 OTS(Ovonic Threshold Switch) 타입으로 구현될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 전력 소모를 줄이면서도 메모리 셀에 대한 센싱 마진을 확보할 수 있는 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 전력 소모를 줄이면서도 메모리 셀에 대한 센싱 마진을 확보할 수 있는 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 제1 노드에 연결되고, 가변 저항 소자 및 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀; 저항성 메모리 셀에 저장된 데이터를 리드하기 위해, 제1 노드에 흐르는 셀 전류와 비교하기 위한 비교 전류를 센싱 노드에 제공하는 전류 공급부; 센싱 노드와 제1 노드 사이에 연결되고, 트랜지스터 및 제2 노드를 통해 트랜지스터의 게이트에 연결된 캐패시터를 포함하는 클램핑부; 및 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 센스 앰프를 포함하고, 클램핑부는 제1 리드 전압 및 부스트 전압을 입력받고, 제1 프리차지 모드에서 제1 노드의 전압을 램프 업(ramp up)하고, 제2 프리차지 모드에서 제2 노드의 제2 리드 전압의 레벨을 조정한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 장치는, 제1 노드에 연결되고, 가변 저항 소자 및 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀; 및 제1 노드에 연결되고, 트랜지스터, 제2 노드를 통해 트랜지스터의 게이트에 연결된 캐패시터, 제1 리드 전압을 입력받고 제1 리드 전압을 트랜지스터 및 캐패시터에 제공하는 제1 스위치, 캐패시터와 제1 노드를 연결하는 제2 스위치 및 부스트 전압을 입력받고 부스트 전압을 캐패시터에 제공하는 제3 스위치를 포함하는 클램핑부를 포함하고, 클램핑부는 제1 스위치 내지 제3 스위치를 이용하여, 제1 프리차지 모드에서 제1 노드의 전압을 램프 업(ramp up)하고, 제2 프리차지 모드에서 제2 노드의 제2 리드 전압의 레벨을 조정한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 메모리 장치의 동작 방법은, 제1 노드에 연결되고, 가변 저항 소자 및 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀을 제공하고, 저항성 메모리 셀에 저장된 데이터를 리드하기 위해, 제1 노드에 흐르는 셀 전류와 비교하기 위한 비교 전류를 센싱 노드에 제공하고, 제1 프리차지 모드에서 제1 노드의 전압을 램프 업(ramp up)하고, 제2 프리차지 모드에서 제2 노드의 전압 레벨을 조정하고, 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 메모리 장치는, 비휘발성 메모리 셀에 포함된 트랜지스터; 상기 트랜지스터의 게이트에 연결된 캐패시터; 제1 리드 전압을 입력받고, 상기 제1 리드 전압을 상기 트랜지스터 및 상기 캐패시터에 제공하는 제1 스위치; 상기 캐패시터와 상기 트랜지스터의 소오스를 연결하는 제2 스위치; 및 부스트 전압을 입력받고, 상기 부스트 전압을 상기 캐패시터에 제공하는 제3 스위치를 포함하고, 상기 제1 스위치 내지 상기 제3 스위치는 제1 동작 모드 및 제2 동작 모드에서 서로 다른 회로 구성을 형성한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 몇몇의 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3a, 도 3b 및 도 4는 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 회로도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하기 위한 회로도이다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 메모리 장치를 설명하기 위한 회로도 및 블록도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 1은 본 발명의 몇몇의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇의 실시예에 따른 메모리 시스템은 다수의 메모리 장치(11_1~11_m, 단, m은 자연수) 및 컨트롤러(21)를 포함할 수 있다.
다수의 메모리 장치(11_1~11_m)와 컨트롤러(21)는 컨트롤 라인(control lines)과 입출력 데이터 라인(I/O data lines)을 통해서 서로 연결된다. 예를 들어, 컨트롤러(21)는 컨트롤 라인을 통해서 다수의 메모리 장치(11_1~11_m)에 각종 커맨드(예를 들어, 라이트 커맨드, 리드 커맨드 등)를 제공할 수 있다. 또한, 컨트롤러(21)는 다수의 메모리 장치(11_1~11_m)와 입출력 데이터 라인을 통해서 데이터를 주고 받을 수 있다.
도면에서는 예시적으로, 다수의 메모리 장치(11_1~11_m)이 서로 컨트롤 라인, 데이터 입출력 라인을 공유하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 다수의 메모리 장치(11_1~11_m)가 데이터 입출력 라인만 공유하고, 컨트롤 라인은 공유하지 않을 수 있다.
한편, 다수의 메모리 장치(11_1~11_m)는 다양한 종류의 메모리를 포함할 수 있다. 다수의 메모리 장치(11_1~11_m)는 예를 들어, DRAM과 같은 휘발성 메모리 장치, NAND 플래시, NOR 플래시와 같은 비휘발성 메모리 장치를 포함할 수 있다. 또한, PRAM, RRAM, MRAM과 같은 저항체를 이용한 비휘발성 메모리 장치(즉, 저항성 메모리 장치)를 포함할 수 있다.
도 2는 본 발명의 몇몇의 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다. 도 2에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 비휘발성 메모리 장치를 예로 드나, 이에 한정되는 것은 아니다.
도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8) 및 주변 회로 영역(3)을 포함한다.
메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(1_1~1_16)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 저항성 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치된다.
센스 앰프 및 라이트 드라이버(2_1~2_8)은 2개의 메모리 뱅크(1_1~1_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2개의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(3)에는 상기 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치될 수 있다.
도 3a, 도 3b 및 도 4는 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3a 및 도 3b를 참조하면, 메모리 셀 어레이는 크로스 포인트 구조(cross point structure)를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다. 예를 들어, 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 상기 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성될 수 있다.
여기서 저항성 메모리 셀(MC)이 PRAM인 경우에는, 저항성 메모리 셀(MC)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자를 포함할 수 있다.
도 3a에서, 억세스 소자는 가변 저항 소자(GST)와 직렬로 연결된 다이오드(D) 또는 트랜지스터(도시되지 않음)일 수 있다. 도 3b에서, 억세스 소자는 가변 저항 소자(GST)와 직렬로 연결된 OTS(Ovonic Threshold Switch)일 수 있다.
상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀이 RRAM인 경우에는, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0.7Ca0.3MnO3, Pr0 . 5Ca0 . 5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다.
메모리 셀 어레이는 도 4에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(111_1~111_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 메모리 셀 레이어(111_1~111_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(111_1~111_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(111_1~111_8)는 도 3에 도시된 크로스 포인트 구조일 수 있으나, 이에 한정되는 것은 아니다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 프리차지부(120), 클램핑부(130), 전류 공급부(140), 저항성 메모리 셀(170) 및 센스 앰프(180)를 포함한다.
프리차지부(120)는 센싱 노드(SN)에 연결되어, 센싱 노드(SN)를 프리차지한다. 예를 들어, 프리차지부(120)는 저항성 메모리 셀(170)에 대한 리드 동작을 수행하기 전에, 센싱 노드(SN)에 전원 전압(VDD)을 제공할 수 있다.
클램핑부(130)는 제1 노드(N0)와 센싱 노드(SN) 사이에 연결되고, 제1 리드 전압(Vcmp0) 및 부스트 전압(Vboost)을 입력 받아 제1 노드(N0)의 전압을 램프 업(ramp up)한다.
전류 공급부(140)는, 저항성 메모리 셀(170)에 저장된 데이터를 리드하기 위해, 제1 노드(N0)에 흐르는 셀 전류(Icell)와 비교하기 위한 비교 전류(Ibias)를 센싱 노드(SN)에 제공한다.
저항성 메모리 셀(170)은 제1 노드(N0)에 연결되고, 가변 저항 소자(171) 및 가변 저항 소자(171)에 흐르는 전류를 제어하는 억세스 소자(172)를 포함한다. 도 3a 및 도 3b와 관련하여 앞서 설명한 바와 같이, 억세스 소자(172)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드(D)일 수도 있고, 가변 저항 소자(GST)와 직렬로 연결된 OTS일 수도 있다.
센스 앰프(180)는 센싱 노드(SN)를 센싱하여 그 전압 레벨이 기준 전압(Vref) 미만이 되면 출력 값(SOUT)을 트랜지션한다.
본 실시예에서, 프리차지부(120)가 센싱 노드(SN)를 프리차지하는 것은, 클램핑부(130)의 동작에 따라 제1 프리차지 모드와 제2 프리차지 모드로 구분할 수 있다.
프리차지부(120)가 센싱 노드(SN)를 프리차지하는 동안, 클램핑부(130)가 제1 노드(N0)의 전압을 램프 업하는 구간을 제1 프리차지 모드로 정의하고, 이후 클램핑부(130)가 제1 프리차지 모드에서 제1 노드(N0)에서 발생되는 프리차지 오프셋(precharge offset)을 제거(cancel)하는 구간을 제2 프리차지 모드로 정의한다.
클램핑부(130)가 제1 노드(N0)의 전압을 램프 업하는 경우, 저항성 메모리 셀(170)에 저장된 데이터에 따라 제1 노드(N0)의 전압 레벨이 달라질 수 있다. 예를 들어, 저항성 메모리 셀(170)에 저장된 데이터가 리셋(RESET)에 해당하는 경우의 제1 노드(N0)의 전압 레벨은, 저항성 메모리 셀(170)에 저장된 데이터가 세트(SET)에 해당하는 경우의 제1 노드(N0)의 전압 레벨보다 높을 수 있다.
이와 같은 프리차지 중 발생하는 전압 레벨의 차이를 프리자치 오프셋이라고 한다. 저항성 메모리 셀(170)에 대한 리드 동작을 수행하기 위해서는 이와 같은 프리차지 오프셋을 고려하여야 하므로, 결국 메모리 장치의 센싱 마진(sensing margin)이 감소되는 결과를 초래한다. 따라서 메모리 장치의 센싱 마진을 충분히 확보하기 위해서는 프리차지 오프셋을 제거할 필요가 있다.
프리차지 오프셋을 제거하기 위해, OTA(Operational Transconductance Amplifier)를 클램핑부(130)에 채용하되, 그 입력을 제1 노드(N0)와의 네거티브 피드백(negative feedback)으로 연결하여 제1 노드(N0)에서의 프리차지 오프셋 발생을 차단하는 방법도 고려해 볼 수는 있으나, OTA는 전력 소모가 클 뿐 아니라 피드백 루프의 안정성을 확보하기 위한 설계 상의 복잡도도 높다는 단점이 있다.
따라서 전력 소모를 줄이면서도 메모리 셀에 대한 센싱 마진을 확보할 수 있는 방안이 요구된다. 본 발명의 다양한 실시예에서는 센싱 노드(SN)를 프리차지하는 동안, 클램핑부(130)가 제1 노드(N0)의 전압을 램프 업한 후(제1 프리차지 모드), 캐패시터(C)를 이용하여 제1 노드(N0)에서 발생되는 프리차지 오프셋을 제거한다. 이에 대한 구체적인 설명은 도 6 내지 도 9와 관련하여 후술하도록 한다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 회로도이다.
도 6을 참조하면, 프리차지부(120)는 nPchg 신호에 의해 게이팅되는 P 타입 트랜지스터(MP1)을 이용하여 구현될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니고, 그 구체적인 구현은 얼마든지 변경될 수 있다.
전류 공급부(140)는 E 신호에 의해 게이팅되는 P 타입 트랜지스터(MP2) 및 전류 소오스(Ib)를 이용하여 구현될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니고, 그 구체적인 구현은 얼마든지 변경될 수 있다.
저항성 메모리 셀(170)은 앞서 설명한 바와 같이, 가변 저항 소자(171) 및 가변 저항 소자(171)에 흐르는 전류를 제어하는 억세스 소자(172)를 포함하고, 제1 노드(N0)에 연결된다.
클램핑부(130)는 트랜지스터(MN1) 및 캐패시터(C)를 포함한다. 트랜지스터(MN1)는 제2 노드(N1)의 전압에 해당하는 제2 리드 전압(Vcmp1)에 의해 게이팅되는 N 타입 트랜지스터(MN1)를 포함할 수 있다. 그리고 캐패시터(C)는 제2 노드(N1)를 통해 상기 트랜지스터(MN1)의 게이트에 연결될 수 있다.
클램핑부(130)는 제1 프리차지 모드에서 제1 노드(N0)의 전압을 램프 업하고, 제2 프리차지 모드에서 제2 노드(N1)의 제2 리드 전압(Vcmp1)의 레벨을 조정하며, 이를 위해 캐패시터(C)를 이용할 수 있다.
캐패시터(C)는 제1 프리차지 모드에서 트랜지스터(MN1)의 게이트-소오스 전압(VGS)을 샘플링할 수 있고, 제2 프리차지 모드에서 트랜지스터(MN1)의 게이트-소오스 전압(VGS)과 부스트 전압(Vboost)을 이용하여 제2 노드(N1)의 전압 레벨을 조정할 수 있다.
예를 들어, 클램핑부(130)는 저항성 메모리 셀(170)에 저장된 데이터가 세트(SET)에 해당하는 경우, 제2 리드 전압(Vcmp1)의 레벨을 증가시킬 수 있고, 이와 다르게 저항성 메모리 셀(170)에 저장된 데이터가 리셋(RESET)에 해당하는 경우, 제2 리드 전압(Vcmp1)의 레벨을 감소시킬 수 있다.
이와 같이 조정된 제2 리드 전압(Vcmp1)으로 인해 제1 노드(N0)에서 발생되는 프리차지 오프셋이 제거될 수 있고, 본 발명의 일 실시예에 따른 메모리 장치는 클램핑부(130)에 의해 조정된 제2 리드 전압(Vcmp1)에 기초하여 저항성 메모리 셀(170)에 대한 리드 동작을 수행할 수 있다.
특히, 본 실시예에서, 클램핑부(130)는 스위치(S0, S1, S2)를 포함하도록 구현될 수 있다.
제1 스위치(S0)는 제1 리드 전압(Vcmp0)을 트랜지스터(MN1) 및 캐패시터(C)에 제공하고, 제2 스위치(S1)는 캐패시터(C)와 제1 노드(N0)를 연결하고, 제3 스위치(S2)는 부스트 전압(Vboost)을 캐패시터(C)에 제공할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니고, 그 구체적인 구현은 얼마든지 변경될 수 있다.
도 6을 참조하면, 제1 스위치(S0) 및 제2 스위치(S1)는 클로즈되고, 제3 스위치(S2)는 오픈된다. 도 6은 제1 프리차지 모드에 대응하며, 제1 리드 전압(Vcmp0)이 트랜지스터(MN1)의 게이트 및 캐패시터(C)의 일단에 제공되고, 캐패시터(C)의 타단은 제1 노드(N0)와 연결된다. 이에 따라 캐패시터(C)는 트랜지스터(MN1)의 게이트-소오스 전압(VGS)을 샘플링한다.
도 7을 참조하면, 제1 스위치(S0) 및 제2 스위치(S1)는 오픈되고, 제3 스위치(S2)는 클로즈된다. 도 7은 제2 프리차지 모드에 대응하며, 캐패시터(C)에 제공되던 제1 리드 전압(Vcmp0) 대신 부스트 전압(Vboost)이 캐패시터(C)에 제공된다. 그리고 캐패시터(C)와 제1 노드(N0)와의 연결이 해제된다.
이에 따라, 제2 노드(N1)의 제2 리드 전압(Vcmp1)이 트랜지스터(MN1)의 게이트-소오스 전압(VGS)과 부스트 전압(Vboost)에 의해 결정된다. 예를 들어 제2 노드(N1)의 제2 리드 전압(Vcmp1)은 트랜지스터(MN1)의 게이트-소오스 전압(VGS)과 부스트 전압(Vboost)의 합으로 결정될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
이와 같이 조정된 제2 리드 전압(Vcmp1)에 의해, 제1 노드(N0)에서 발생되는 프리차지 오프셋이 제거될 수 있고, 이후 본 발명의 일 실시예에 따른 메모리 장치는, 조정된 제2 리드 전압(Vcmp1)에 기초하여 저항성 메모리 셀(170)에 대한 리드 동작을 수행할 수 있다.
도 8을 참조하면, 스위치(S0, S1, S2)가 모두 오픈된다. 도 8은 센싱 노드(SN)에 대한 프리차지 프리차지가 완료되고, 제1 노드(N0)에서의 프리차지 오프셋이 제거된 후, 수행되는 일반적인 디벨롭(develop) 동작에 대응한다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은 크게 제1 구간(I), 제2 구간(II) 및 제3 구간(III)으로 구분될 수 있다.
제1 구간(I)은 도 6과 관련하여 앞서 설명한 바와 같은 제1 프리차지 모드로 동작하는 구간이다. 제1 구간(I)에서 제1 스위치(S0) 및 제2 스위치(S1)는 클로즈되고, 제3 스위치(S2)는 오픈된다.
구체적으로, 시점(t1)에서 트랜지션된 nPchg 신호에 따라 센싱 노드(SN)를 프리차지한다.
이 때 제1 노드(N0)의 전압 레벨은 램프 업으로 상승하다가 클램핑 회로(130)에 의해 클램핑된다. 도 9에서 알 수 있는 바와 같이, 저항성 메모리 셀(170)에 저장된 데이터가 리셋(RESET)에 해당하는 경우의 제1 노드(N0)의 전압 레벨은, 저항성 메모리 셀(170)에 저장된 데이터가 세트(SET)에 해당하는 경우의 제1 노드(N0)의 전압 레벨보다 높을 수 있고, 이에 따라 프리차지 오프셋이 발생한다.
제2 구간(II)은 도 7과 관련하여 앞서 설명한 바와 같은 제2 프리차지 모드로 동작하는 구간이다. 제2 구간(II)에서 제1 스위치(S0) 및 제2 스위치(S1)는 오픈되고, 제3 스위치(S2)는 클로즈된다.
구체적으로, 시점(t2)에서 스위치(S0, S1, S2)의 상태가 변경되면서, 제2 노드(N1)에 제공되는 제2 리드 전압(Vcmp1)이 조정된다. 예를 들어, 도 9에 도시된 바와 같이, 저항성 메모리 셀(170)에 저장된 데이터가 세트(SET)에 해당하는 경우, 제2 리드 전압(Vcmp1)의 레벨을 증가시킬 수 있고, 이와 다르게 저항성 메모리 셀(170)에 저장된 데이터가 리셋(RESET)에 해당하는 경우, 제2 리드 전압(Vcmp1)의 레벨을 감소시킬 수 있다.
이에 따라 제2 구간(II)에서 제1 노드(N0)에서의 프리자치 오프셋이 제거된다.
제3 구간(III)은 도 8과 관련하여 앞서 설명한 바와 같은 디벨롭 모드로 동작하는 구간이다. 제3 구간(III)에서 스위치(S0, S1, S2)는 모두 오픈된다. 그리고 메모리 장치는 클램핑부(130)에 의해 조정된 제2 리드 전압(Vcmp1)에 기초하여 저항성 메모리 셀(170)에 대한 리드 동작을 수행할 수 있다.
이제까지 설명한 본 발명의 다양한 실시예에 따르면, 노드(SN)를 프리차지하는 동안, 클램핑부(130)가 제1 노드(N0)의 전압을 램프 업한 후, 캐패시터(C)를 이용하여 제1 노드(N0)에서 발생되는 프리차지 오프셋을 제거하는 방식으로, 전력 소모를 줄이면서도 단순한 방법으로 메모리 셀에 대한 센싱 마진을 확보할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하기 위한 회로도이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 메모리 장치는 차분 센싱(differential sensing)을 하도록 구현될 수도 있다.
그런데 차분 센싱에 있어서, 노드(BL)와 노드(BLb)에서 발생되는 프리자치 오프셋은 차분 센싱을 하는 메모리 장치의 센싱 마진에 영향을 미칠 뿐 아니라, 메모리 장치의 성능도 저하시킬 수 있다.
이를 개선하기 위해, 도 5 내지 도 9와 관련하여 앞서 설명한 클램핑부(130)의 설계를, 도 10의 차분 센싱 회로에 적용할 수 있다.
예를 들어, 차분 센싱 회로(200)의 좌측에, 앞서 설명한 클램핑부(130)의 스위치(S0, S1, S2)에 대응하여 nPchg1, Pchg1, Pchg2 신호에 의해 동작하는 복수의 스위치와, 이들 사이에 연결된 캐패시터(C1)를 포함하는 회로(210)를 구현할 수 있다. 이에 따라, 제1 모드에서는 전압(VPrecmp)를 차분 센싱 회로의 좌측 NMOS 트랜지스터의 게이트와 캐패시터에 제공하고, 제2 모드에서는 부스트 전압(Vboostcmp)을 캐패시터에 제공하여, 노드(BLb)에서 발생된 프리차지 오프셋이 제거되도록 좌측 NMOS 트랜지스터의 게이트의 전압 레벨을 조정할 수 있다.
이와 마찬가지로, 차분 센싱 회로(220)의 우측에, 앞서 설명한 클램핑부(130)의 스위치(S0, S1, S2)에 대응하여 nPchg1, Pchg1, Pchg2 신호에 의해 동작하는 복수의 스위치와, 이들 사이에 연결된 캐패시터(C2)를 포함하는 회로(220)를 구현할 수 있다. 이에 따라, 제1 모드에서는 전압(VPrecmp)를 차분 센싱 회로의 우측 NMOS 트랜지스터의 게이트와 캐패시터에 제공하고, 제2 모드에서는 부스트 전압(Vboostcmp)을 캐패시터에 제공하여, 노드(BL)에서 발생된 프리차지 오프셋이 제거되도록 우측 NMOS 트랜지스터의 게이트의 전압 레벨을 조정할 수 있다.
이와 같은 방식으로, 전력 소모를 줄이면서도 단순한 방법으로 차분 센싱 회로(200)의 메모리 셀에 대한 센싱 마진을 확보할 수 있다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 메모리 장치를 설명하기 위한 회로도 및 블록도이다.
도 11a는 NAND 플래시 메모리 셀의 센싱 회로(300)에 구현된, 도 5 내지 도 9와 관련하여 앞서 설명한 클램핑부(130)의 설계에 대응되는 회로(310)를 나타내고, 도 11b는 메모리 셀의 센싱 회로(300)가 구현되는 NAND 플래시 장치를 설명하기 위한 도면이다.
도 11b를 참조하면, NAND 플래시 장치는 메모리 셀 어레이(320), 로우 디코더(330), 페이지 버퍼(340) 및 제어 로직(350)을 포함한다.
메모리 셀 어레이(320)는 정보를 저장하기 위한 저장 영역에 해당한다. 메모리 셀 어레이(320)에 포함된 메모리 셀들은 복수의 워드라인(WL0~WLn-1) 및 복수의 비트라인(BL0-BLm-1)의 교차영역에 각각 배열된다. 메모리 셀들 각각은 1-비트 데이터 혹은 n-비트(n=2 혹은 그 이상의 정수)를 저장할 수 있다. 메모리 셀 어레이(320)에 데이터를 저장하거나, 메모리 셀 어레이(320)로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼(340)가 더 제공된다.
로우 디코더(330)는 로우 어드레스 버퍼로부터 제공되는 로우 어드레스를 디코딩하고, 디코딩 결과에 따라 복수의 워드라인(WL0~WLn-1) 중 어느 하나를 선택한다. 선택된 워드라인으로 동작 모드에 따른 워드라인 전압들이 제공되며, 예컨대 워드라인 전압들은 워드라인 프로그램 전압, 패스 전압, 검증 전압, 소거 전압, 읽기 전압, 등을 포함한다.
페이지 버퍼(340)는 메모리 셀 어레이(320)의 페이지로부터 데이터를 감지하여 임시로 저장하거나, 선택된 페이지에 프로그램될 데이터를 임시로 저장한다. 페이지 버퍼(340)는 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작하도록 제어 로직(350)에 의해서 제어된다. 페이지 버퍼(340)는 읽기/검증 동작시 비트 라인들(BL0-BLm-1)을 통해 선택 워드 라인의 메모리 셀들로부터 데이터를 감지하고, 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들(BL0-BLm-1)로 전원 전압 (또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압 (또는 프로그램 전압: program voltage)을 각각 공급한다.
제어 로직(350)은 외부의 메모리 제어기로부터 제어신호들(예를 들어, /CE,/RE,/WE/,CLE,ALE,/WP 등)을 입력받아 비휘발성 메모리 셀 어레이(320)의 복수의 메모리 셀들을 프로그램/소거/읽기/검증 동작에 관련된 모든 것을 제어한다. 제어 로직(500)은 메모리 셀들의 프로그램/소거/읽기/검증 동작에 필요한 고전압을 생성하는 고전압 생성회로을 포함할 수 있다. 예를 들어, 고전압 생성회로는 프로그램 동작시 선택된 워드라인으로 프로그램 전압을 제공하고, 비선택된 워드라인으로 패스 전압을 제공한다. 고전압 생성회로는 읽기 동작시 선택된 워드라인으로 읽기 전압을 제공하고, 비선택된 워드라인으로 접지 전압을 제공할 수 있다.
다시 도 11a를 참조하면, 메모리 셀 어레이(320)의 메모리 셀을 센싱하는 회로(300) 역시, 노드(BL)에서 발생되는 프리차지 오프셋을 제거해야 할 필요가 있을 수 있다.
이 경우, 도 5 내지 도 9와 관련하여 앞서 설명한 클램핑부(130)의 설계를, 도 11의 NAND 플래시 메모리 셀의 센싱 회로(300)에 적용할 수 있다.
예를 들어, 트랜지스터(NM1)의 좌측에, 앞서 설명한 클램핑부(130)의 스위치(S0, S1, S2)에 대응하는 복수의 스위치(SW1, SW2, DIS 신호에 의해 동작하는 스위치(NM4))와, 이들 사이에 연결된 캐패시터(C1)를 포함하는 회로(310)를 구현할 수 있다. 이에 따라, 제1 모드에서는 노드(BLSHF_G)에 미리 정해진 값을 갖는 리드 전압을 트랜지스터(NM1)의 게이트와 캐패시터(C1)에 제공하고, 제2 모드에서는 미리 정해진 값을 갖는 부스트 전압을 캐패시터(C1)에 제공하여, 노드(BL)에서 발생된 프리차지 오프셋이 제거되도록 노드(BLSHF_L)의 전압 레벨을 조정할 수 있다.
이와 같은 방식으로, 전력 소모를 줄이면서도 단순한 방법으로 NAND 플래시 메모리 셀의 센싱 회로(300)의, 메모리 셀에 대한 센싱 마진을 확보할 수 있다.
유의할 점은, 도 10 및 11a에 도시된 회로는 도 5 내지 도 9와 관련하여 앞서 설명한 클램핑부(130)의 설계를 응용할 수 있는 예시적인 구현례들에 불과하며, 본 발명의 범위가 이에 제한되는 것은 아니라는 점이다. 즉, 도 5 내지 도 9와 관련하여 앞서 설명한 클램핑부(130)의 설계가 다양한 센싱 회로에 적용될 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다.
특히 유의할 점은, 도 5 내지 도 9와 관련하여 앞서 설명한 클램핑부(130)의 설계는 PRAM, RRAM, MRAM등과 같은 저항성 메모리 장치뿐 아니라, NAND 플래시, NOR 플래시와 같은 다른 비휘발성 메모리 장치에 일반적으로 적용될 수 있다는 점이다. 따라서, 본 명세서에 기재된 본 발명의 다양한 실시예들은 그 적용 범위가 저항성 메모리 장치에 한정되지 않는다.
구체적으로, 임의의 비휘발성 메모리 셀에 포함된 트랜지스터의 게이트에는 도 5 내지 도 9와 관련하여 앞서 설명한 것과 같은 캐패시터가 연결될 수 있다. 그리고 제1 리드 전압을 입력받고, 제1 리드 전압을 트랜지스터 및 캐패시터에 제공하는 제1 스위치, 캐패시터와 트랜지스터의 소오스를 연결하는 제2 스위치 및 부스트 전압을 입력받고, 부스트 전압을 상기 캐패시터에 제공하는 제3 스위치가 구현될 수 있다.
제1 스위치 내지 제3 스위치는 도 5 내지 도 9와 관련하여 앞서 설명한 것과 같은 제1 프리차지 모드 및 제2 프리차지 모드에 각각 대응하는 제1 동작 모드 및 제2 동작 모드에서 서로 다른 회로 구성을 형성할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 제1 프리차지 모드에서 상기 제1 노드(N0)의 전압을 램프 업 하는 동안, 트랜지스터(MN1)의 게이트-소오스 전압(VGS)을 샘플링(S1201)하는 것을 포함한다.
또한 상기 방법은, 제2 프리차지 모드에서 트랜지스터(MN1)의 게이트-소오스 전압(VGS)과 부스트 전압(Vboost)을 이용하여 제2 노드(N1)의 전압 레벨을 조정(즉, 부스팅)(S1203)하는 것을 포함한다. 여기서 부스트는 플러스 부스트와 마이너스 부스트를 모두 포함하는 개념이다.
본 발명의 몇몇의 실시예에서, 제2 노드(N1)의 전압 레벨을 조정하는 것은, 저항성 메모리 셀(170)에 저장된 데이터가 세트(SET)에 해당하는 경우, 제2 리드 전압(Vcmp1)의 레벨을 증가시키는 것을 포함할 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 제2 노드(N1)의 전압 레벨을 조정하는 것은, 저항성 메모리 셀(170)에 저장된 데이터가 리셋(RESET)에 해당하는 경우, 제2 리드 전압(Vcmp1)의 레벨을 감소시키는 것을 포함할 수 있다.
또한 상기 방법은, 조정된 제2 노드(N1)의 전압 레벨에 기초하여 저항성 메모리 셀(170)에 대한 리드 동작을 수행(즉, 센싱)(S1205)하는 것을 포함한다.
이제까지 설명한 본 발명의 다양한 실시예에 따르면, 센싱 노드(SN)를 프리차지하는 동안, 클램핑부(130)가 제1 노드(N0)의 전압을 램프 업한 후, 캐패시터(C)를 이용하여 제1 노드(N0)에서 발생되는 프리차지 오프셋을 제거하는 방식으로, 전력 소모를 줄이면서도 단순한 방법으로 메모리 셀에 대한 센싱 마진을 확보할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11_1~11_m: 메모리 장치 21: 컨트롤러
120: 프리차지부 130: 클램핑부
140: 전류 공급부 170: 메모리 셀
180: 센스 앰프

Claims (20)

  1. 제1 노드에 연결되고, 가변 저항 소자 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀;
    상기 저항성 메모리 셀에 저장된 데이터를 리드하기 위해, 상기 제1 노드에 흐르는 셀 전류와 비교하기 위한 비교 전류를 센싱 노드에 제공하는 전류 공급부;
    상기 센싱 노드와 상기 제1 노드 사이에 연결되고, 트랜지스터 및 제2 노드를 통해 상기 트랜지스터의 게이트에 연결된 캐패시터를 포함하는 클램핑부; 및
    상기 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 센스 앰프를 포함하고,
    상기 클램핑부는 제1 리드 전압 및 부스트 전압을 입력받고, 제1 프리차지 모드에서 상기 제1 노드의 전압을 램프 업(ramp up)하고, 제2 프리차지 모드에서 상기 제2 노드의 제2 리드 전압의 레벨을 조정하는 메모리 장치.
  2. 제1항에 있어서,
    상기 클램핑부는 상기 저항성 메모리 셀에 저장된 데이터가 세트에 해당하는 경우, 상기 제2 리드 전압의 레벨을 증가시키는 메모리 장치.
  3. 제1항에 있어서,
    상기 클램핑부는 상기 저항성 메모리 셀에 저장된 데이터가 리셋에 해당하는 경우, 상기 제2 리드 전압의 레벨을 감소시키는 메모리 장치.
  4. 제1항에 있어서,
    상기 캐패시터는,
    상기 제1 프리차지 모드에서 상기 트랜지스터의 게이트-소오스 전압을 샘플링하는 메모리 장치.
  5. 제1항에 있어서,
    상기 캐패시터는,
    상기 제2 프리차지 모드에서 상기 트랜지스터의 게이트-소오스 전압과 상기 부스트 전압을 이용하여 상기 제2 노드의 전압 레벨을 조정하는 메모리 장치.
  6. 제1항에 있어서,
    상기 클램핑부는,
    상기 제1 리드 전압을 상기 트랜지스터 및 상기 캐패시터에 제공하는 제1 스위치;
    상기 캐패시터와 상기 제1 노드를 연결하는 제2 스위치; 및
    상기 부스트 전압을 상기 캐패시터에 제공하는 제3 스위치를 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 프리차지 모드에서 상기 제1 스위치 및 상기 제2 스위치는 클로즈되고 상기 제3 스위치는 오픈되는 메모리 장치.
  8. 제6항에 있어서,
    상기 제2 프리차지 모드에서 상기 제1 스위치 및 상기 제2 스위치는 오픈되고 상기 제3 스위치는 클로즈되는 메모리 장치.
  9. 제1 노드에 연결되고, 가변 저항 소자 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀; 및
    상기 제1 노드에 연결되고, 트랜지스터, 제2 노드를 통해 상기 트랜지스터의 게이트에 연결된 캐패시터, 제1 리드 전압을 입력받고 상기 제1 리드 전압을 상기 트랜지스터 및 상기 캐패시터에 제공하는 제1 스위치, 상기 캐패시터와 상기 제1 노드를 연결하는 제2 스위치 및 부스트 전압을 입력받고 상기 부스트 전압을 상기 캐패시터에 제공하는 제3 스위치를 포함하는 클램핑부를 포함하고,
    상기 클램핑부는 상기 제1 스위치 내지 상기 제3 스위치를 이용하여, 제1 프리차지 모드에서 상기 제1 노드의 전압을 램프 업(ramp up)하고, 제2 프리차지 모드에서 상기 제2 노드의 제2 리드 전압의 레벨을 조정하는 메모리 장치.
  10. 제9항에 있어서,
    상기 클램핑부는 상기 저항성 메모리 셀에 저장된 데이터가 세트에 해당하는 경우, 상기 제2 리드 전압의 레벨을 증가시키는 메모리 장치.
  11. 제9항에 있어서,
    상기 클램핑부는 상기 저항성 메모리 셀에 저장된 데이터가 리셋에 해당하는 경우, 상기 제2 리드 전압의 레벨을 감소시키는 메모리 장치.
  12. 제9항에 있어서,
    상기 캐패시터는,
    상기 제1 프리차지 모드에서 상기 트랜지스터의 게이트-소오스 전압을 샘플링하는 메모리 장치.
  13. 제9항에 있어서,
    상기 캐패시터는,
    상기 제2 프리차지 모드에서 상기 트랜지스터의 게이트-소오스 전압과 상기 부스트 전압을 이용하여 상기 제2 노드의 전압 레벨을 조정하는 메모리 장치.
  14. 제9항에 있어서,
    상기 제1 프리차지 모드에서 상기 제1 스위치 및 상기 제2 스위치는 클로즈되고 상기 제3 스위치는 오픈되는 메모리 장치.
  15. 제9항에 있어서,
    상기 제2 프리차지 모드에서 상기 제1 스위치 및 상기 제2 스위치는 오픈되고 상기 제3 스위치는 클로즈되는 메모리 장치.
  16. 제1 노드에 연결되고, 가변 저항 소자 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 저항성 메모리 셀을 제공하고,
    상기 저항성 메모리 셀에 저장된 데이터를 리드하기 위해, 상기 제1 노드에 흐르는 셀 전류와 비교하기 위한 비교 전류를 센싱 노드에 제공하고,
    제1 프리차지 모드에서 상기 제1 노드의 전압을 램프 업하고,
    제2 프리차지 모드에서 제2 노드의 전압 레벨을 조정하고,
    상기 센싱 노드를 센싱하여 그 전압 레벨이 기준 전압 미만이 되면 출력 값을 트랜지션하는 것을 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 노드의 전압을 램프 업하는 것은,
    상기 제1 프리차지 모드에서 트랜지스터의 게이트-소오스 전압을 샘플링하는 것을 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제2 노드의 전압 레벨을 조정하는 것은,
    상기 제2 프리차지 모드에서 상기 트랜지스터의 게이트-소오스 전압과 부스트 전압을 이용하여 상기 제2 노드의 전압 레벨을 조정하는 것을 포함하는 메모리 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 조정된 제2 노드의 전압 레벨에 기초하여 상기 저항성 메모리 셀에 대해 리드 동작을 수행하는 것을 더 포함하는 메모리 장치의 동작 방법.
  20. 제16항에 있어서,
    상기 센싱 노드를 프리차지하는 것을 더 포함하는 메모리 장치의 동작 방법.
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