CN108511016A - 存储装置及其操作方法 - Google Patents
存储装置及其操作方法 Download PDFInfo
- Publication number
- CN108511016A CN108511016A CN201810087600.4A CN201810087600A CN108511016A CN 108511016 A CN108511016 A CN 108511016A CN 201810087600 A CN201810087600 A CN 201810087600A CN 108511016 A CN108511016 A CN 108511016A
- Authority
- CN
- China
- Prior art keywords
- node
- voltage
- switch
- reading
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011017 operating method Methods 0.000 title description 3
- 239000003990 capacitor Substances 0.000 claims abstract description 58
- 238000006243 chemical reaction Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 18
- 239000013078 crystal Substances 0.000 claims 1
- 230000015654 memory Effects 0.000 description 43
- 238000010586 diagram Methods 0.000 description 16
- 239000000463 material Substances 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 239000012782 phase change material Substances 0.000 description 5
- 239000011575 calcium Substances 0.000 description 3
- 230000005291 magnetic effect Effects 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 229910000618 GeSbTe Inorganic materials 0.000 description 2
- 229910000473 manganese(VI) oxide Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000763 AgInSbTe Inorganic materials 0.000 description 1
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910005537 GaSeTe Inorganic materials 0.000 description 1
- 229910005872 GeSb Inorganic materials 0.000 description 1
- 229910005898 GeSn Inorganic materials 0.000 description 1
- 229910005900 GeTe Inorganic materials 0.000 description 1
- -1 InSbTe Inorganic materials 0.000 description 1
- 229910017629 Sb2Te3 Inorganic materials 0.000 description 1
- 229910018321 SbTe Inorganic materials 0.000 description 1
- 229910018219 SeTe Inorganic materials 0.000 description 1
- 229910006905 SnSb2Te4 Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 239000005864 Sulphur Substances 0.000 description 1
- 229910004284 Te81Ge15Sb2S2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- JTCFNJXQEFODHE-UHFFFAOYSA-N [Ca].[Ti] Chemical compound [Ca].[Ti] JTCFNJXQEFODHE-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000000080 chela (arthropods) Anatomy 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- FESBVLZDDCQLFY-UHFFFAOYSA-N sete Chemical compound [Te]=[Se] FESBVLZDDCQLFY-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0038—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1655—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Read Only Memory (AREA)
Abstract
公开了一种存储装置。该存储装置包括：连接到第一节点的电阻性存储单元；电流供应单元，向读出节点提供比较电流，所述比较电流要与流过所述第一节点的单元电流进行比较，以读取所述电阻性存储单元中存储的数据；钳位单元，连接在所述读出节点和所述第一节点之间，并且包括晶体管和电容器，所述电容器经由第二节点连接到所述晶体管的栅极；以及读出放大器，对读出节点电压进行读出，并且在所述读出节点电压小于参考电压时转换输出值。所述钳位单元接收第一读取电压和升压电压，在第一预充电模式下升高所述第一节点的电压，并且在第二预充电模式下调节所述第二节点的第二读取电压的电平。
Description
相关申请的交叉引用
本申请要求于2017年2月24日在韩国知识产权局提交的韩国专利申请No.10-2017-0024546的优先权，其公开内容通过引用全部并入本文中。
技术领域
本公开涉及存储装置及其操作方法。
背景技术
使用电阻材料的非易失性存储器的示例包括相变随机存取存储器(PRAM)、电阻性RAM(RRAM)和磁RAM(MRAM)。尽管动态随机存取存储器(DRAM)或闪存使用电荷存储数据，但是使用电阻材料的非易失性存储器使用的相变材料状态变化((在PRAM的情况下)，例如硫族材料)、可变电阻材料的电阻变化(在RRAM的情况下)或者根据铁磁材料的磁化状态的磁性隧道结(MTJ)薄膜的电阻变化(在MRAM的情况下)来存储数据。
具体地，PRAM单元的相变材料在加热后冷却时假定为结晶态或非晶态。相变材料在结晶态下具有低电阻，并且在非晶态下具有高电阻。因此，结晶态可以定义为对应于或者指示设置数据或数据0，并且非晶态可以定义为对应于或指示复位数据或数据1。
控制PRAM单元的存取元件或选择器可以实现为二极管类型、晶体管类型或双临界阈值开关(OTS)类型。
发明内容
本公开的各个方面提供一种存储装置，所述存储装置能够在减小功耗的同时确保存储单元的读出裕量。
本发明的各个方面还提供一种操作存储装置的方法，所述存储装置能够在减小功耗的同时确保存储单元的读出裕量。
然而，本公开的各个方面不限于在此阐述的方面。通过参考下面给出的公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员将变得更加明显。
根据本公开的一个方面，提供了一种存储装置，包括电阻性存储单元，所述电阻性存储单元连接到第一节点，并且包括可变电阻元件和控制流过所述可变电阻元件的电流的存取元件；电流供应单元，所述电流供应单元向读出节点提供比较电流，以便读取所述电阻性存储单元中存储的数据，所述比较电流要与流过所述第一节点的单元电流进行比较；钳位单元，所述箝位单元连接在所述读出节点和所述第一节点之间，并且包括晶体管和电容器，所述电容器通过第二节点连接到所述晶体管的栅极；以及读出放大器，所述读出放大器对所述读出节点进行读出，并且当所述读出节点的电压电平低于参考电压时转换输出值，其中所述钳位单元接收第一读取电压和升压电压，在第一预充电模式下升高所述第一节点的电压，并且在第二预充电模式下调节所述第二节点的第二读取电压的电平。
根据本公开的另一个方面，提供了一种存储装置，包括电阻性存储单元，所述电阻性存储单元连接到第一节点，并且包括可变电阻元件和控制流过所述可变电阻元件的电流的存取元件；以及连接到所述第一节点的钳位单元包括：晶体管；电容器，通过第二节点连接到所述晶体管的栅极；第一开关，接收第一读取电压并且将所述第一读取电压提供给所述晶体管和所述电容器；第二开关，将所述电容器与所述第一节点连接；以及第三开关，接收升压电压并且将所述升压电压提供给所述电容器，其中使用所述第一至第三开关，所述钳位单元在第一预充电模式下升高所述第一节点的电压，并且在第二预充电模式下调节所述第二节点的第二读取电压的电平。
根据本公开的有一个方面，提供了一种操作存储装置的方法，包括：提供电阻性存储单元，所述电阻性存储单元连接到第一节点，并且包括可变电阻元件和控制流过所述可变电阻元件的电流的存取元件；向读出节点提供比较电流以便读取所述电阻性存储单元中存储的数据，所述比较电流要与流经所述第一节点的单元电流进行比较；在第一预充电模式下升高所述第一节点的电压；在第二预充电模式下调节第二节点的电压电平；以及对所述读出节点进行读出，并且当所述读出节点的电压电平低于参考电压时转换输出值。
根据本公开的再一个方面，提供了一种存储装置，包括：晶体管，所述晶体管包括在非易失性存储单元中；电容器，所述电容器连接到所述晶体管的栅极；第一开关，所述第一开关接收第一读取电压并且向所述晶体管和所述电容器提供所述第一读取电压；第二开关，所述第二开关将所述电容器与所述晶体管的源极连接；以及第三开关，所述第三开关接收升压电压并将所述升压电压提供给所述电容器，其中所述第一至第三开关在第一操作模式和第二操作模式下形成不同的电路配置。
根据本公开的另一个方面，一种存储装置包括：存储单元，所述存储单元经由第一节点连接到读出节点，所述读出节点配置为在从所述存储单元读取数据之前预充电到预充电电压；以及钳位单元，所述钳位单元连接在所述第一节点和所述读出节点之间，并且所述钳位单元包括晶体管和电容器，所述电容器配置为选择性地连接在所述第一节点和所述晶体管的控制端子之间，其中所述箝位单元配置为在第一预充电时段升高所述第一节点的电压并对所述电容器充电，并且在第二预充电时段利用在第一预充电时段充入所述电容器的存储电压来调节所述第一节点的电压的电平。
附图说明
根据以下结合附图对实施例的描述，这些和/或其他方面将变得清楚并更易于理解。
图1是存储系统的框图。
图2是存储装置的框图。
图3A、图3B和图4是示出了图2的存储单元阵列的图。
图5是存储装置的框图。
图6、图7和图8是图5中所示的存储装置的电路图。
图9是用于解释操作存储装置的方法的时序图。
图10是存储装置的电路图。
图11A和图11B是存储装置的电路图和框图。
图12是示出操作存储装置的方法的流程图。
具体实施方式
图1是根据实施例的存储系统的框图。
参考图1，存储系统的实施例可以包括多个存储装置11_1至11_m(其中，m是自然数)和控制器21。
存储装置11_1至11_m通过控制线和输入/输出(I/O)数据线连接到控制器21。例如，控制器21可以通过控制线向存储装置11_1至11_m提供各种命令(例如写入命令和读取命令)。此外，控制器21可以通过I/O数据线与存储装置11_1至11_m交换数据。
在附图中，存储装置11_1至11_m彼此共享控制线和I/O数据线。然而，本公开不限于这种情况。例如，存储装置11_1至11_m可以仅共享I/O数据线，并且可以不共享控制线。
存储装置11_1至11_m可以包括各种存储器。存储装置11_1至11_m可以包括诸如动态随机存取存储器(DRAM)的易失性存储装置以及诸如NAND闪存和NOR闪存的非易失性存储装置。另外，存储装置11_1至11_m可以包括使用电阻材料的非易失性存储装置(即电阻存储装置)，例如相变随机存取存储器(PRAM)、电阻性RAM(RRAM)和磁RAM。
图2是存储装置的框图。在图2中，作为示例示出了由十六个存储体组成的非易失性存储装置。然而，本公开不限于这种示例。
参考图2，非易失性存储装置包括存储单元阵列、多个读出放大器和写入驱动器2_1至2_8以及外围电路区域3。
存储单元阵列可以由多个存储器体1_1至1_16组成，并且存储器体1_1至1_16中的每一个可以由多个存储器块BLK0至BLK7组成。存储块BLK1至BLKz中的每一个包括排列成矩阵的多个存储单元。在一些实施例中，每个存储体1_1至1_16包括八个存储块。
尽管在附图中没有具体示出，但是行选择电路和列选择电路放置为与存储体1_1至1_16中的每一个相对应。行选择电路和列选择电路分别选择要写入或读取的一行和一列电阻性存储单元。
读出放大器和写入驱动器2_1至2_8中的每一个放置为与存储体1_1至1_16中的两个相对应，并且在两个对应的存储体上执行读取和写入操作。在一些实施例中，读出放大器和写入驱动器2_1至2_8中的每一个与储体1_1至1_16中的两个相对应。然而，在其他实施例中，读出放大器和写入驱动器2_1至2_8中的每一个也可以与一个存储体或四个存储体相对应。
外围电路区域3可以包括操作列选择电路、行选择电路以及读出放大器和写入驱动器2_1至2_8所需的多个逻辑电路块和电压发生器。
图3A、图3B和图4是示出了图2的存储单元阵列的图。
参考图3A和图3B，存储单元阵列可以具有交叉点结构。在交叉点结构中，在一条线与另一条线交叉的区域中形成一个存储单元。例如，位线BL1_1至BL4_1可以沿第一方向延伸，并且字线WL1_1至WL3_1可以沿第二方向延伸以与位线BL1_1至BL4_1交叉。可以在位线BL1_1至BL4_1中的每一个与字线WL1_1至WL3_1中的每一个交叉的区域中形成电阻性存储单元MC。
这里，当电阻性存储单元(RMC)是PRAM时，电阻性存储单元(RMC)可以包括包含相变材料的可变电阻元件(GST)以及控制流过可变电阻元件(GST)的电流的存取元件(D)。
在图3A中，存取元件(D)可以是与可变电阻元件(GST)串联连接的二极管或晶体管(未示出)。在图3B中，存取元件(D)可以是与可变电阻元件(GST)串联连接的双阈值开关(OTS)。
相变材料的示例包括诸如GaSb、InSb、InSe、Sb2Te3和GeTe之类的两种元素的组合、诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4和InSbGe之类的三种元素的组合以及诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)或Te81Ge15Sb2S2之类的四种元素的组合。在这些相变材料中，可以主要使用由锗(Ge)、锑(Sb)和碲(Te)组成的GeSbTe。
另一方面，当电阻性存储单元MC是RRAM时，可变电阻元件可以包括例如NiO或钙钛矿。钙钛矿可以是诸如锰钾镁矾(Pr0.7Ca0.3MnO3、Pr0.5Ca0.5MnO3、其他PCMO、LCMO等)、钛酸盐(STO：Cr)或锆酸盐(SZO：Cr、Ca2Nb2O7：Cr、Ta2O5：Cr)。可以在可变电阻元件GST中形成细丝。细丝用作流经电阻性存储单元MC的单元电流的电流路径。
存储单元阵列可以具有如图4所示的3D堆叠结构。3D堆叠结构可以表示其中多个存储单元层111_1至111_8竖直堆叠的结构。在图4中，堆叠了八个存储单元层111_1至111_8。然而，本公开不限于这种情况。这里，存储单元层(111_1至111_8)中的每一个可以包括多个存储单元组和/或多个冗余存储单元组。当存储单元阵列具有3D堆叠结构时，存储单元层111_1至111_8中的每一个可以具有但不一定具有图3的交叉点结构。
图5是存储装置的框图。
参考图5，存储装置包括预充电单元120、箝位单元130、电流供应单元140、电阻性存储单元170和读出放大器180。
预充电单元120连接至读出节点SN以对读出节点SN预充电。例如，预充电单元120可以在对电阻性存储单元170执行读取操作之前将电源电压VDD提供给读出节点SN。
钳位单元130连接在第一节点N0和读出节点SN之间，并且接收第一读取电压Vcmp0和升压电压Vboost以升高第一节点N0的电压。
电流供应单元140将与流过第一节点N0的单元电流Icell相比较的比较电流Ibias提供给读出节点SN，以便读取电阻性存储单元170中存储的数据。
电阻性存储单元170连接到第一节点N0，并且包括可变电阻元件171和控制流过可变电阻元件171的电流的存取元件172(参见图6)。如上文参考图3A和图3B所述，存取元件172可以是与可变电阻元件GST串联连接的二极管D，或者可以是与可变电阻元件GST串联连接的OTS。
读出放大器180对所述读出节点进行读出，并且当所述读出节点SN的电压电平小于参考电压时转换输出值SOUT。
在当前实施例中，根据钳位单元130的操作，可以将其中预充电单元120对读出节点SN进行预充电的时段划分为第一预充电模式和第二预充电模式。
在预充电单元120正在对读出节点SN进行预充电的同时钳位单元130升高第一节点N0的电压的第一预充电时段定义为第一预充电模式，然后钳位单元130取消在第一预充电模式中由第一节点N0产生的预充电偏移的第二预充电时段定义为第二预充电模式。
当钳位单元130升高第一节点N0的电压时，第一节点N0的电压电平可以根据电阻性存储单元170中存储的数据而改变。例如，电阻性存储单元170中存储的数据与RESET数据(复位数据)相对应时的第一节点N0的电压电平可以大于电阻性存储单元170中存储的数据与SET数据(设置数据)相对应时的第一节点N0的电压电平。
在预充电期间出现的电压电平的差异称为预充电偏移。由于应该考虑预充电偏移以对电阻性存储单元170执行读取操作，可以减小存储装置的读出裕度。因此，应当抵消预充电偏移以确保存储装置增加的读出裕度。
为了抵消预充电偏移，可以在钳位单元130中采用运算跨导放大器(OTA)。在这种情况下，OTA的输入可以通过负反馈环路连接到第一节点N0，以防止由第一节点N0产生预充电偏移。然而，OTA的缺点在于其消耗大量的功率并且在其用于保证反馈回路的稳定性的设计中具有高度的复杂性。
在这一方面，需要一种在减小功耗的同时确保存储单元的读出裕量的方法。在各种实施例中，当对读出节点SN预充电时，钳位单元130升高第一节点N0的电压上升(第一预充电模式)，然后使用电容器C来抵消由第一节点N0产生的预充电偏移。下文将参考图6至图9来详细描述。
图6至图8是图5中所示的存储装置的电路图。
参考图6，可以使用由nPchg信号门控的P型晶体管MP1来实现预充电单元120。然而，本公开的范围不限于这种情况，并且可以根据需要改变预充电单元120的具体实现。
可以使用由E信号和电流源Ib门控的P型晶体管MP2来实现电流供应单元140。然而，本公开的范围不限于这种情况，并且可以根据需要改变电流供应单元140的具体实现。
电阻性存储单元170包括可变电阻元件171和控制流过可变电阻元件171的电流的存取元件172。电阻性存储单元170连接到第一节点N0。
钳位单元130包括晶体管MN1和电容器C。晶体管MN1可以是由与第二节点N1的电压相对应的第二读取电压Vcmp1门控的N型晶体管MN1。电容器C可以在第二节点N1处连接到晶体管MN1的栅极。
钳位单元130可以在第一预充电模式下升高第一节点N0的电压，并且通过使用电容器C在第二预充电模式下调节第二节点N1的第二读取电压Vcmp1的电平。
电容器C可以在第一预充电模式下对晶体管MN1的栅源电压VGS进行采样，并且在第二预充电模式下使用晶体管MN1的栅源电压VGS和升压电压Vboost来调节第二节点N1的电压电平。
例如，当电阻性存储单元170存储中的数据与SET数据相对应时，钳位单元130可以增加第二读取电压Vcmp1的电平，并且当电阻性存储单元170中存储的数据与RESET数据相对应时，减小第二读取电压Vcmp1的电平。
这样调节的第二读取电压Vcmp1可以抵消由第一节点N0产生的预充电偏移，并且根据当前实施例的存储装置可以基于由钳位单元130调节的第二读取电压Vcmp1对电阻性存储单元170执行读取操作。
具体地，在当前实施例中，钳位单元130可以包括开关S0至S2。
第一开关S0可以将第一读取电压Vcmp0提供给晶体管MN1和电容器C，第二开关S1可以将电容器C与第一节点N0连接，并且第三开关S2可以将升压电压Vboost提供给电容器C。但是本发明的范围不限于此，并且可以根据需要改变具体实现。
参考图6，第一开关S0和第二开关S1接通，并且第三开关S2关断。图6对应于第一预充电模式。将第一读取电压Vcmp0提供给晶体管MN1的栅极和电容器C的一端，并且电容器C的另一端连接到第一节点N0。因此，电容器C对晶体管MN1的栅源电压VGS进行采样。
参考图7，第一开关S0和第二开关S1关断，并且第三开关S2接通。图7对应于第二预充电模式。将升压电压Vboost提供给电容器C，而不是将第一读取电压Vcmp0提供给电容器C。此外，电容器C与第一节点N0断开。
因此，第二节点N1的第二读取电压Vcmp1由晶体管MN1的栅源电压VGS和升压电压Vboost确定。例如，第二节点N1的第二读取电压Vcmp1可以由晶体管MN1的栅源电压VGS和升压电压Vboost之和来确定。
这样调节的第二读取电压Vcmp1可以抵消由第一节点N0产生的预充电偏移，并且存储装置可以基于由调节的第二读取电压Vcmp1对电阻性存储单元170执行读取操作。
参考图8，开关S0至S2都关断。图8与对读出节点SN预充电之后并且抵消了由第一节点N0生成的预充电偏移之后执行的普通演进操作。
图9是用于解释操作存储装置的方法的时序图。
参考图9，操作存储装置的方法可以分为第一部分I(即第一预充电时段)、第二部分II(即第二预充电时段)和第三部分III(即演进时段)。
第一部分I对应于如上参考图6描述的第一预充电模式。在第一部分I中，第一开关S0和第二开关S1接通，并且第三开关S2关断。
具体地，根据在时间t1处转变的nPchg信号对读出节点SN预充电。
此时，第一节点N0的电压电平上升，然后被钳位单元130钳位。如同图9中所清楚的，电阻性存储单元170中存储的数据与RESET数据相对应时的第一节点N0的电压电平大于电阻性存储单元170中的数据存储与SET数据相对应时的第一节点N0的电压电平。因此，如上所述产生了预充电偏移。
第二部分II对应于如上参考图7描述的第二预充电模式。在第二部分II中，第一开关S0和第二开关S1关断，并且第三开关S2接通。
具体地，随着第一至第三开关S0至S2的状态在时间t2处改变，对提供给第二节点N1的第二读取电压Vcmp1进行调节。例如，如图9所示，当在电阻性存储单元170中存储的数据对应于SET数据时，可以增加第二读取电压Vcmp1的电平。另一方面，当在单元170中存储的数据对应于RESET数据时，可以减小第二读取电压Vcmp1的电平。
因此，在第二部分II中抵消了由第一节点N0产生的预充电偏移。
第三部分III对应于如上参考图8描述的演进模式。在第三部分中，所有开关S0到S2都关断。此外，存储装置可以基于由钳位单元130调节的第二读取电压Vcmp1来对电阻性存储单元170执行读取操作。
根据迄今为止描述的各种实施例，当对读出节点SN预充电时，钳位单元130升高第一节点N0的电压上升，然后使用电容器C来抵消由第一节点N0产生的预充电偏移。按照这种方式，可以在减小功耗的同时容易地确保存储单元的读出裕量。
如上文参考图5至图9所述，在一些实施例中，存储器件包括存储单元，所述存储单元经由第一节点连接到读出节点，所述读出节点配置为在从所述存储单元读取数据之前预充电到预充电电压。箝位单元连接在所述第一节点和所述读出节点之间，并且包括晶体管和电容器，所述电容器配置为选择性地连接在所述晶体管的所述第一节点和所述晶体管的控制端子(例如栅极)之间。所述钳位单元配置为在第一预充电时段升高所述第一节点的电压并对所述电容器充电，并且在第二预充电时段使用在所述第一预充电时段充入到所述电容器的储存电压来调节所述第一节点的电压的电平。
图10是存储装置的电路图。
参考图10，存储装置可以被实现为执行差分读出。
然而，由节点BL和节点BLb产生的预充电偏移不仅会影响执行差分读出的存储装置的读出裕量，而且还会劣化存储装置的性能。
为了解决这个问题，上面参照图5至图9描述的箝位单元130的设计可以应用于图10差分读出电路200。
例如，包括多个开关nPchg1、Pchg1和Pchg2以及连接在开关之间的电容器C1在内的电路210可以如图10所示那样实现在差分读出电路200的左侧上所述开关可以对应于上述钳位单元130的第一至第三开关S0至S2，并且可以由nPchg1、Pchg1和Pchg2信号操作。因此，在第一模式中，可以将电压VPrecmp提供给差分读出电路200的左侧n沟道金属氧化物半导体(NMOS)晶体管的栅极和电容器。在第二模式中，可以将升压电压Vboostcmp提供给电容器以调节左侧NMOS晶体管的栅极的电压电平，使得可以抵消由节点BLb产生的预充电偏移。
类似地，包括多个开关和连接在开关之间的电容器C2的电路220可以如图10所示那样实现在差分检测电路200的右侧上。所述开关可以对应于上述钳位单元130的第一至第三开关S0至S2，并且可以由nPchg1、Pchg1和Pchg2信号操作。因此，在第一模式中，可以将电压VPrecmp提供给差分读出电路200的右侧NMOS晶体管的栅极和电容器。在第二模式中，可以将升压电压Vboostcmp提供给电容器以调节右侧NMOS晶体管的栅极的电压电平，使得可以抵消由节点BL产生的预充电偏移。
按照这种方式，可以在减小功耗的同时容易地确保差分读出电路200的存储单元读出裕量。
图11A和图11B是存储装置的电路图和框图。
图11A示出了在NAND闪速存储单元的读出电路300中实现、并且与如上参考图5至图9所述的钳位单元130的设计相对应的电路310。图11B示出了其中实现存储单元的读出电路300的NAND闪存装置。
参考图11B，NAND闪存装置包括存储单元阵列320、行解码器330、页缓冲器340和控制逻辑电路350。
存储单元阵列320是用于存储信息的存储区域。存储单元阵列320中包括的存储单元分别设置在多条字线WL0至WLn-1和多条位线BL0至BLm-1的交叉点处。每个存储单元可以存储1比特数据或n比特数据(其中n是大于等于2的整数)。页缓冲器340还进一步提供在闪存中以将数据存储在存储单元阵列320中或从存储单元阵列320读取数据。
行解码器330对从行地址缓冲器接收的行地址进行解码，并基于解码结果来选择字线WL0至WLn-1中的任一个。根据操作模式将字线电压提供给所选字线。例如，字线电压包括字线编程电压、通过电压、验证电压、擦除电压和读取电压。
页缓冲器340读出来自存储单元阵列320的页的数据，并暂时存储数据或临时存储将被编程在所选页中的数据。页缓冲器电路340由控制逻辑电路350控制，并根据操作模式用作读出放大器或写入驱动器。在读取/验证操作中，页缓冲器340通过位线BL0至BLm-1来读出来自所选字线的存储单元的数据。在编程操作中，页缓冲器340根据要被编程的数据向位线BL0至BLm-1提供电源电压(或者编程禁止电压)或者接地电压(或者编程电压)。
控制逻辑电路350从外部存储控制器接收控制信号(例如，/CE、/RE、/WE/、CLE、ALE、/WP等)，并且控制非易失性存储单元阵列320的存储单元的与编程/擦除/读取/验证操作相关的所有方面。控制逻辑电路500可以包括产生存储单元的编程/擦除/读取/验证操作所需的高电压的高电压生成电路。例如，在编程操作中，高电压产生电路可以向所选字线提供编程电压，并向未选字线提供通过电压。在读取操作中，高电压生成电路可以向所选字线提供读取电压，并向未选字线提供接地电压。
参考图11A，用于读出存储单元阵列320的存储单元的电路300也可能需要抵消由节点BL产生的预充电偏移。
在这种情况下，上面参照图5至图9所述的箝位单元130的设计可以应用于图11的NAND闪速存储单元的读出电路300。
例如，包括多个开关SW1、SW2和NM4以及连接在开关SW1、SW2和NM4之间的电容器C2在内的电路310可以实现为连接到晶体管NM1的栅极和源极(在图11A的晶体管NM1的左侧)。开关SW1、SW2和NM4可以对应于上述钳位单元130的第一至第三开关S0到S2，并且开关NM4可以通过DIS信号来操作。因此，在第一模式中，将具有预定值的读取电压提供给节点BLSHF_G、晶体管NM1的栅极和电容器C1。在第二模式中，将具有预定值的升压电压提供给电容器C1以调节节点BLSHF_L的电压电平，使得可以抵消由节点BL产生的预充电偏移。
按照这种方式，可以在减小功耗的同时容易地确保NAND闪速存储单元的读出电路300的存储单元读出裕量。
应该注意的是图10和图11A中所示的电路仅是可以应用参考图5至图9如上所述的箝位单元130的设计的示例实现。也就是说，对于本领域技术人员来说显而易见的是，上面参照图5至图9描述的箝位单元130的设计应用于各种读出电路。
应该特别注意的是，上面参照图5至图9描述的箝位单元130的设计通常可应用于诸如PRAM/RRAM和MRAM的电阻性存储装置以及诸如NAND闪存和NOR闪存的其他非易失性存储装置。因此，这里描述的各种实施例的应用范围不限于电阻式存储装置。
具体地，在非易失性存储单元中包括的晶体管的栅极可以连接到诸如以上参照图5至图9描述的电容器。此外，可以实现接收第一读取电压并将第一读取电压提供给晶体管和电容器的第一开关、将电容器与晶体管的源极连接的第二开关以及接收升压电压并将升压电压提供给电容器的第三开关。
如上文参考图5至图9所述，第一至第三开关可以在与第一预充电模式和第二预充电模式相对应的第一操作模式和第二操作模式下形成不同的电路配置。
图12是示出了操作存储装置的方法的流程图。
参考图12，操作存储装置的方法包括在第一预充电模式下，在升高第一节点N0的电压的同时对晶体管MN1的栅源电压VSG进行采样(操作S1201)。
此外，所述方法包括在第二预充电模式下，使用晶体管MN1的栅源电压VGS和升压电压Vboost来调节(即升压)第二节点N1的电压电平(操作S1203)。在这里，术语“升压”既包含正升压又包含负升压的概念。
在一些实施例中，调节第二节点N1的电压电平可以包括当在电阻性存储单元170中存储的数据对应于SET数据时，增加第二读取电压Vcmp1的电平。
在一些实施例中，调节第二节点N1的电压电平可以包括当在电阻性存储单元170中存储的数据对应于RESET数据时，减小第二读取电压Vcmp1的电平。
所述方法还包括基于所述第二节点N1的已调节电压电平来对所述电阻性存储单元170执行读取操作(例如读出)(操作1205)。
根据上文描述的各种实施例，当对读出节点SN预充电时，钳位单元130使第一节点N0的电压上升，然后使用电容器C来抵消由第一节点N0产生的预充电偏移。按照这种方式，可以在减小功耗的同时容易地确保存储单元的读出裕量。
尽管已经参照本公开的一些示例实施例具体示出并描述了本公开，但是本领域技术人员将理解，在不脱离如由所附的权利要求所限定的本公开的精神和范围的前提下，可以进行形式和细节的各种改变。应当仅在描述的意义下而非为了限制目的来考虑示例实施例。
Claims (20)
1.一种存储装置，包括：
电阻性存储单元，连接到第一节点，并且包括可变电阻性元件和配置为控制流过所述可变电阻性元件的电流的存取元件；以及
钳位单元，连接到所述第一节点，并且包括：晶体管；电容器，经由第二节点连接到所述晶体管的栅极；第一开关，接收第一读取电压并且配置为选择性地将所述第一读取电压提供给所述晶体管和所述电容器；第二开关，配置为选择性地将所述电容器与所述第一节点连接；以及第三开关，接收升压电压并且配置为选择性地将所述升压电压提供给所述电容器，
其中所述钳位单元配置为使用所述第一开关、所述第二开关和所述第三开关，在第一预充电模式下升高所述第一节点的电压并且在第二预充电模式下调节所述第二节点的第二读取电压的电平。
2.根据权利要求1所述的存储装置，其中所述电容器在所述第一预充电模式下对所述晶体管的栅源电压进行采样。
3.根据权利要求2所述的存储装置，其中所述电容器在所述第二预充电模式下，使用所述晶体管的栅源电压和所述升压电压来调节所述第二节点的所述第二读取电压的电平。
4.根据权利要求1所述的存储装置，其中在所述第一预充电模式下，所述第一开关和所述第二开关接通并且所述第三开关关断。
5.根据权利要求1所述的存储装置，其中在所述第二预充电模式下，所述第一开关和所述第二开关关断并且所述第三开关接通。
6.根据权利要求1所述的存储装置，其中所述存储装置配置为基于由所述钳位单元调节的所述第二读取电压执行对所述电阻性存储单元的读取操作。
7.根据权利要求1所述的存储装置，还包括：预充电单元，连接到读出节点以对所述读出节点进行预充电。
8.根据权利要求7所述的存储装置，还包括：电流供应单元，配置为向所述读出节点提供比较电流，以便读取所述电阻性存储单元中存储的数据，所述比较电流要与流过所述第一节点的单元电流进行比较。
9.根据权利要求8所述的存储装置，还包括：读出放大器，配置为对所述读出节点进行读出，并且当所述读出节点的电压电平小于参考电压时转换输出值。
10.一种操作存储装置的方法，所述方法包括：
提供电阻性存储单元，所述电阻性存储单元连接到第一节点，并且包括可变电阻性元件和配置为控制流过所述可变电阻性元件的电流的存取元件；
向读出节点提供比较电流，以便读取所述电阻性存储单元中存储的数据，所述比较电流要与流过所述第一节点的单元电流进行比较；
在第一预充电模式下升高所述第一节点的电压；
在第二预充电模式下调节第二节点的电压电平；以及
对所述读出节点进行读出，并且当所述读出节点的电压电平小于参考电压时转换输出值。
11.根据权利要求10所述的方法，其中升高所述第一节点的电压包括在所述第一预充电模式下对所述晶体管的栅源电压进行采样。
12.根据权利要求11所述的方法，其中调节所述第二节点的电压电平包括在所述第二预充电模式下使用所述晶体管的栅源电压和升压电压来调节所述第二节点的电压电平。
13.根据权利要求10所述的方法，还包括：基于所述第二节点的已调节电压电平来执行对所述电阻性存储单元的读取操作。
14.根据权利要求10所述的方法，还包括：对所述读出节点进行预充电。
15.根据权利要求10所述的方法，还包括：将所述比较电流提供给所述读出节点。
16.一种存储装置，包括：
存储单元，经由第一节点连接到读出节点，所述读出节点配置为在从所述存储单元读取数据之前预充电到预充电电压；以及
钳位单元，连接在所述第一节点和所述读出节点之间，并且所述箝位单元包括晶体管和电容器，所述电容器配置为选择性地连接在所述晶体管的所述第一节点和所述晶体管的控制端子之间，
其中所述钳位单元配置为在第一预充电时段升高所述第一节点的电压并对所述电容器充电，并且在第二预充电时段使用在所述第一预充电时段充入到所述电容器的储存电压来调节所述第一节点的电压的电平。
17.根据权利要求16所述的存储装置，其中所述钳位单元配置为当所述存储单元中存储的数据与设置数据相对应时，增加所述第一节点的电压的电平。
18.根据权利要求16所述的存储装置，其中所述钳位单元配置为当在所述存储单元中存储的数据与复位数据相对应时，减小所述第一节点的电压的电平。
19.根据权利要求16所述的存储装置，其中所述电容器经由第二节点连接到所述晶体管的控制端子，并且其中所述钳位单元还包括：
第一开关，接收第一读取电压并且配置为选择性地向所述晶体管和所述电容器提供所述第一读取电压；
第二开关，配置为选择性地将所述电容器与所述第一节点连接，以及
第三开关，接收升压电压并且配置为选择性地向所述电容器提供所述升压电压，
其中所述钳位单元配置为在所述第一预充电时段升高所述第一节点的电压，并且在第二预充电时段使用所述第一开关、所述第二开关和所述第三开关调节所述第二节点的第二读取电压的电平。
20.根据权利要求19所述的存储装置，其中在所述第一预充电时段所述第一开关和所述第二开关接通并且所述第三开关关断，并且在所述第二预充电时段所述第一开关和所述第二开关关断并且所述第三开关接通。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2017-0024546 | 2017-02-24 | ||
| KR1020170024546A KR102563767B1 (ko) | 2017-02-24 | 2017-02-24 | 메모리 장치 및 그 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108511016A true CN108511016A (zh) | 2018-09-07 |
Family
ID=63246434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810087600.4A Pending CN108511016A (zh) | 2017-02-24 | 2018-01-29 | 存储装置及其操作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10102897B2 (zh) |
| KR (1) | KR102563767B1 (zh) |
| CN (1) | CN108511016A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116453559A (zh) * | 2023-06-19 | 2023-07-18 | 上海海栎创科技股份有限公司 | Rom位线预充电压的控制电路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111313848B (zh) * | 2020-02-26 | 2023-08-22 | 上海华虹宏力半导体制造有限公司 | 电荷转移型灵敏放大器 |
| WO2022013676A1 (ja) * | 2020-07-17 | 2022-01-20 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
| KR20220014546A (ko) * | 2020-07-29 | 2022-02-07 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| US11398262B1 (en) * | 2021-04-16 | 2022-07-26 | Sandisk Technologies Llc | Forced current access with voltage clamping in cross-point array |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184105A (ja) * | 2000-03-08 | 2007-07-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US20080232177A1 (en) * | 2007-03-22 | 2008-09-25 | Samsung Electronics Co., Ltd. | Nonvolatile memory device using variable resistive element |
| US20090015692A1 (en) * | 2007-07-13 | 2009-01-15 | Micron Technology, Inc. | Methods, systems, and devices for offset compensation in cmos imagers |
| WO2010004646A1 (ja) * | 2008-07-11 | 2010-01-14 | 株式会社ルネサステクノロジ | 半導体装置及びｒｆｉｄモジュール |
| CN103971740A (zh) * | 2013-01-30 | 2014-08-06 | 德克萨斯仪器股份有限公司 | 两个电容器自参考的非易失性位单元 |
| JP2015109120A (ja) * | 2013-12-03 | 2015-06-11 | マイクロン テクノロジー， インク． | 半導体装置 |
| US20160035432A1 (en) * | 2014-08-01 | 2016-02-04 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method for sensing the same |
| US9406354B1 (en) * | 2015-04-22 | 2016-08-02 | Qualcomm Incorporated | System, apparatus, and method for an offset cancelling single ended sensing circuit |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7570524B2 (en) | 2005-03-30 | 2009-08-04 | Ovonyx, Inc. | Circuitry for reading phase change memory cells having a clamping circuit |
| US7626858B2 (en) * | 2006-06-09 | 2009-12-01 | Qimonda North America Corp. | Integrated circuit having a precharging circuit |
| KR20090131189A (ko) * | 2008-06-17 | 2009-12-28 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| US8422269B2 (en) * | 2010-02-25 | 2013-04-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| CN102820056B (zh) | 2011-06-07 | 2015-05-20 | 中国科学院上海微系统与信息技术研究所 | 相变存储器的数据读出电路 |
| US8531902B2 (en) * | 2011-06-30 | 2013-09-10 | Qualcomm Incorporated | Sensing circuit |
| JP2014078302A (ja) * | 2012-10-11 | 2014-05-01 | Panasonic Corp | クロスポイント型抵抗変化不揮発性記憶装置及びクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法 |
| US9147449B2 (en) | 2013-02-26 | 2015-09-29 | Macronix International Co., Ltd. | Reference and sensing with bit line stepping method of memory |
| US9214931B2 (en) * | 2013-03-15 | 2015-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sensing circuit with reduced bias clamp |
| US9177641B2 (en) * | 2013-03-22 | 2015-11-03 | Masahiro Takahashi | Memory device |
| US9123430B2 (en) | 2013-06-14 | 2015-09-01 | Sandisk 3D Llc | Differential current sense amplifier and method for non-volatile memory |
| US9165664B2 (en) * | 2013-07-05 | 2015-10-20 | Micron Technology, Inc. | Sensing operations in a memory device |
| US9368205B2 (en) | 2013-08-26 | 2016-06-14 | Intel Corporation | Set and reset operation in phase change memory and associated techniques and configurations |
| US9336873B2 (en) | 2013-12-02 | 2016-05-10 | Intel Corporation | Apparatus for time domain offset cancellation to improve sensing margin resistive memories |
| US9196357B2 (en) * | 2013-12-20 | 2015-11-24 | Micron Technology, Inc. | Voltage stabilizing for a memory cell array |
| KR102195409B1 (ko) * | 2014-05-29 | 2020-12-30 | 삼성전자주식회사 | 램프 신호 보정 장치와 방법 및 이를 포함하는 이미지 센서 |
| US9349468B2 (en) * | 2014-08-25 | 2016-05-24 | SanDisk Technologies, Inc. | Operational amplifier methods for charging of sense amplifier internal nodes |
-
2017
- 2017-02-24 KR KR1020170024546A patent/KR102563767B1/ko active IP Right Grant
- 2017-09-06 US US15/697,000 patent/US10102897B2/en active Active
-
2018
- 2018-01-29 CN CN201810087600.4A patent/CN108511016A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184105A (ja) * | 2000-03-08 | 2007-07-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US20080232177A1 (en) * | 2007-03-22 | 2008-09-25 | Samsung Electronics Co., Ltd. | Nonvolatile memory device using variable resistive element |
| US20090015692A1 (en) * | 2007-07-13 | 2009-01-15 | Micron Technology, Inc. | Methods, systems, and devices for offset compensation in cmos imagers |
| WO2010004646A1 (ja) * | 2008-07-11 | 2010-01-14 | 株式会社ルネサステクノロジ | 半導体装置及びｒｆｉｄモジュール |
| CN103971740A (zh) * | 2013-01-30 | 2014-08-06 | 德克萨斯仪器股份有限公司 | 两个电容器自参考的非易失性位单元 |
| JP2015109120A (ja) * | 2013-12-03 | 2015-06-11 | マイクロン テクノロジー， インク． | 半導体装置 |
| US20160035432A1 (en) * | 2014-08-01 | 2016-02-04 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method for sensing the same |
| US9406354B1 (en) * | 2015-04-22 | 2016-08-02 | Qualcomm Incorporated | System, apparatus, and method for an offset cancelling single ended sensing circuit |
Non-Patent Citations (1)
| Title |
|---|
| 曹新亮: "新编模拟集成电路原理与应用", 湖北开动传媒科技有限公司, pages: 104 - 122 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116453559A (zh) * | 2023-06-19 | 2023-07-18 | 上海海栎创科技股份有限公司 | Rom位线预充电压的控制电路 |
| CN116453559B (zh) * | 2023-06-19 | 2023-09-12 | 上海海栎创科技股份有限公司 | Rom位线预充电压的控制电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20180247685A1 (en) | 2018-08-30 |
| KR20180097854A (ko) | 2018-09-03 |
| US10102897B2 (en) | 2018-10-16 |
| KR102563767B1 (ko) | 2023-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108511016A (zh) | 存储装置及其操作方法 | |
| KR101237005B1 (ko) | 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법 | |
| KR102480012B1 (ko) | 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법 | |
| JP5032621B2 (ja) | 不揮発性半導体メモリ及びその製造方法 | |
| US8279664B2 (en) | Phase change memory device, memory system, and programming method using variable verification pulses | |
| US20100214831A1 (en) | Memory device, memory system having the same, and programming method of a memory cell | |
| US8111563B2 (en) | Multi-level nonvolatile memory device with fast execution of program speed and programming method of the same | |
| KR20100116938A (ko) | 비휘발성 메모리 장치 | |
| US9443586B2 (en) | Nonvolatile memory device, memory system including the same and method for driving nonvolatile memory device | |
| US20210217472A1 (en) | Variable resistive memory device and method of driving a variable resistive memory device | |
| KR20160015992A (ko) | 비휘발성 메모리 장치와 그 센싱 방법 | |
| CN112289359A (zh) | 存储装置及操作该存储装置的方法 | |
| US8520446B2 (en) | Method of erasing a memory including first and second erase modes | |
| US8085575B2 (en) | Nonvolatile memory device and method of driving the same | |
| US8194447B2 (en) | Non-volatile memory device using variable resistance element with an improved write performance | |
| CN108615540B (zh) | 存储器装置和操作存储器装置的方法 | |
| KR102313601B1 (ko) | 메모리 장치의 동작 방법 | |
| US8964488B2 (en) | Non-volatile memory device using variable resistance element with an improved write performance | |
| KR20090131189A (ko) | 저항체를 이용한 비휘발성 메모리 장치 | |
| US11257536B2 (en) | Semiconductor storage device and control method thereof | |
| US11107524B2 (en) | Methods and apparatus for resisitive memory device for sense margin compensation | |
| KR20180024556A (ko) | 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템 | |
| KR20220050303A (ko) | 상 변화 메모리 셀을 포함하는 메모리 장치 및 그것의 동작 방법 | |
| KR20090016191A (ko) | 상 변화 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |