CN112289359A - 存储装置及操作该存储装置的方法 - Google Patents

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Abstract

提供了一种存储装置及操作该存储装置的方法。所述存储装置包括：多个存储单元，所述多个存储单元均包括开关器件和具有相变材料的存储器件；译码器电路，所述译码器电路包括：将第一偏置电压输入到连接到选定存储单元的选定字线第一偏置电路，将第二偏置电压输入到选定位线的第二偏置电路，连接在所述第一偏置电路和所述选定字线之间的第一选择开关器件和第一非选择开关器件，以及连接在相邻字线和所述第一偏置电路之间的第二选择开关器件和第二非选择开关器件；控制逻辑，顺序地断开所述第一选择开关器件和所述第二非选择开关器件；以及读出放大器，将所述选定字线的电压与参考电压进行比较，以确定读取操作的数据。

Description

存储装置及操作该存储装置的方法
相关申请的交叉引用
本专利申请要求于2019年7月25日在韩国知识产权局提交的韩国专利申请No.10-2019-0090110的优先权的权益，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及存储装置及操作该存储装置的方法。
背景技术
电阻式存储装置的示例包括相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)和磁性随机存取存储装置(MRAM)。与通过充电或放电来写入数据的存储装置不同，电阻式存储装置可以通过改变其存储单元的电阻来写入或擦除数据。
发明内容
本发明构思的至少一个实施例提供一种具有提高的感测裕度和提高的读取周期数的存储装置。
根据本发明构思的示例性实施例，一种存储装置包括多个存储单元、译码器电路、控制逻辑以及读出放大器，所述多个存储单元中的每个存储单元包括开关器件和连接到所述开关器件并具有相变材料的存储器件，所述多个存储单元连接到多条字线和多条位线，所述译码器电路包括：第一偏置电路，所述第一偏置电路被配置为在所述多个存储单元的选定存储单元的读取操作期间将第一偏置电压输入到所述多条字线中的与所述选定存储单元连接的选定字线；第二偏置电路，所述第二偏置电路被配置为在所述读取操作期间将第二偏置电压输入到所述多条位线中的与所述选定存储单元连接的选定位线；第一选择开关器件和第一非选择开关器件，所述第一选择开关器件和所述第一非选择开关器件连接在所述第一偏置电路和所述选定字线之间；以及第二选择开关器件和第二非选择开关器件，所述第二选择开关器件和所述第二非选择开关器件连接在所述多条字线中的相邻于所述选定字线的相邻字线与所述第一偏置电路之间，所述控制逻辑被配置为在所述第二偏置电压被输入到所述选定位线的同时顺序地断开所述第一选择开关器件和所述第二非选择开关器件，所述读出放大器被配置为将所述选定字线的电压与参考电压进行比较，以确定所述读取操作的读取数据。
根据本发明构思的示例性实施例，一种存储装置包括：存储单元阵列，所述存储单元阵列包括分别设置在多条字线和多条位线的交叉点处的多个存储单元；第一译码器电路，所述第一译码器电路被配置为确定所述多条字线中的与所述多个存储单元中的选定存储单元连接的选定字线，所述第一译码器电路包括第一偏置电路，所述第一偏置电路被配置为在第一时间段期间将第一偏置电压输入到所述选定字线；第二译码器电路，所述第二译码器电路被配置为确定所述多条位线中的与所述选定存储单元连接的选定位线，所述第二译码器电路包括第二偏置电路，所述第二偏置电路被配置为在所述第一时间段之后的第二时间段期间将第二偏置电压输入到所述选定位线；以及控制逻辑，所述控制逻辑被配置为在所述第二时间段期间使得所述选定字线以及所述多条字线中的相邻于所述选定字线的相邻字线浮置。在所述第二时间段期间，所述选定字线被浮置的时间点和所述相邻字线被浮置的时间点彼此不同。
根据本发明构思的示例性实施例，一种存储装置包括：选定存储单元，所述选定存储单元连接到选定字线和选定位线；第一译码器电路，所述第一译码器电路包括第一偏置电路，所述第一偏置电路被配置为在第一时间段期间将第一偏置电压输入到所述选定字线；以及第二译码器电路，所述第二译码器电路包括第二偏置电路，所述第二偏置电路被配置为在所述第一时间段之后的第二时间段期间将第二偏置电压输入到所述选定位线。对于所述第二时间段，所述选定字线被浮置的时间段包括与所述选定字线相邻的相邻字线被浮置的时间段，并且所述相邻字线被浮置的时间段短于所述选定字线被浮置的时间段。
根据本发明构思的示例性实施例，一种操作存储器件的方法包括：在第一时间段期间，将第一偏置电压输入到连接到选定存储单元的选定字线；在所述第一时间段之后的第二时间段期间，将第二偏置电压输入到连接到所述选定存储单元的选定位线；当所述第二时间段开始时，使得所述选定字线浮置；并且当所述第二时间段开始并且经过预定的延迟时间时，使得与所述选定字线相邻的相邻字线浮置。
根据本发明构思的示例性实施例，一种操作存储装置的方法包括：在第一时间段期间，通过第一偏置电路将第一偏置电压输入到与选定存储单元连接的选定字线；在所述第一时间段之后的第二时间段，通过第二偏置电路将第二偏置电压输入到与所述选定存储单元连接的选定位线；当所述第二时间段开始时，将用于使得第一选择开关器件断开的电压输入到连接在所述第一偏置电路和所述选定字线之间的所述第一选择开关器件；并且当所述第二时间段开始并且经过预定的延迟时间时，将用于使得第二非选择开关器件断开的电压输入到连接在接地电源与相邻于所述选定字线的相邻字线之间的所述第二非选择开关器件。
附图说明
通过结合附图进行的以下详细描述，将更清楚地理解本发明构思，在附图中：
图1和图2是根据本发明构思的示例性实施例的存储装置的示意图；
图3A和图3B是存储单元阵列的示例性示意图；
图4A和图4B是示意性示出根据本发明构思的示例性实施例的存储装置中包括的存储单元的结构的视图；
图5A和图5B是示意性示出根据本发明构思的示例性实施例的存储装置中包括的存储单元的结构的示图；
图6是示出根据本发明构思的示例性实施例的存储装置的操作的示图；
图7是示出根据本发明构思的示例性实施例的存储装置的操作的示图；
图8至图12是示出根据本发明构思的示例性实施例的存储装置的操作的电路图；
图13至图15是示出根据本发明构思的示例性实施例的存储装置的读取操作的曲线图；
图16至图20是示出根据本发明构思的示例性实施例的存储装置的读取操作的定时图；
图21是示出根据本发明构思的示例性实施例的存储装置的读取操作的流程图；并且
图22是示意性示出根据本发明构思的示例性实施例的包括存储装置的电子设备的框图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例性实施例。
图1和图2是示出根据示例实施例的存储装置的示意图。
参照图1，根据本发明构思的示例性实施例的存储装置1包括存储体(bank)区域2、电路区域3和焊盘区域4。焊盘区域4可以是形成有用于输入和输出控制信号和数据的多个焊盘的区域，并且电路区域3可以是形成有存储装置1的操作所需的各种电路的区域。具有存储单元的存储单元阵列形成在存储体区域2中，并且存储单元阵列可以被划分为多个存储体。
形成在存储体区域2中的多个存储体中的每个存储体可以被划分为多个区域，但是本发明构思不限于此，因为其他布置也是可行的。例如，一些区域可以共享包括在电路区域3中的译码器电路和/或读/写电路。
电路区域3可以包括译码器电路、读/写电路以及控制译码器电路和读/写电路的控制逻辑。译码器电路可以确定位于存储体区域2中的一个或更多个存储单元以作为选定存储单元进行访问，并且读/写电路可以从选定存储单元读取数据或向选定存储单元写入数据。
接下来，参照图2，根据本发明构思的示例性实施例的存储装置10包括存储控制器20(例如，控制电路)和存储单元阵列30。存储控制器20包括译码器电路21和22、读/写电路23以及控制逻辑24(例如，逻辑电路)。存储单元阵列30可以包括多个存储单元。译码器电路21和22可以包括通过字线WL(或多条字线)连接到多个存储单元的第一译码器电路21以及通过位线BL(或多条位线)连接到多个存储单元的第二译码器电路22。第一译码器电路21、第二译码器电路22和读/写电路23的操作可以由控制逻辑24控制。在示例性实施例中，读/写电路23包括将数据写入由第一译码器电路21和第二译码器电路22指定的至少一个选定存储单元的编程电路以及从选定存储单元读取数据的读出电路。
图3A和图3B是存储单元阵列的示例性示意图。参照图2和图3A，根据本发明构思的示例性实施例的存储单元阵列30A包括多个存储单元MC。多个存储单元MC可以设置在位线BL和字线WL彼此相交的点处。例如，多个存储单元MC中的每个存储单元可以连接到一条位线BL和一条字线WL。
作为示例，多个存储单元MC中的每个存储单元可以包括开关器件SW和信息存储器件VR。在示例性实施例中，开关器件SW包括PN结二极管、肖特基二极管和双向阈值开关(OTS)中的至少一种。另外，在示例性实施例中，信息存储器件VR由包括硫属元素化物材料的相变材料形成。例如，相变材料可以具有超晶格结构。
例如，信息存储器件VR可以包括具有根据加热时间和温度在非晶相和结晶相之间转变的相的相变材料。信息存储器件VR和开关器件SW可以彼此串联连接。
存储控制器20可以通过经由位线BL和字线WL施加信号使多个存储单元MC中的每个存储单元中包括的信息存储器件VR的相变材料相移到非晶相或结晶相，来记录(例如，写入)或擦除数据。在示例性实施例中，存储控制器20通过使存储单元MC中包括的信息存储器件VR的相变材料相移到非晶相，来增加信息存储器件VR的电阻。在示例性实施例中，存储控制器20通过使存储单元MC中包括的信息存储器件VR的相变材料相移到结晶相，来减小信息存储器件VR的电阻。根据本发明构思的示例性实施例，可以不同地定义信息存储器件VR的电阻值与是否记录数据之间的关系。存储控制器20可以通过将从多个存储单元MC检测到的读取电压与预定参考电压进行比较，来执行从多个存储单元MC读取数据的读取操作。存储单元的读取电压可以指示存储单元的电阻值。
参照图3A，在多个存储单元MC中的每个存储单元中，信息存储器件VR的一端连接到位线BL，并且开关器件SW的一端连接到字线WL。在这种情况下，图3A所示的多个存储单元MC中的每个存储单元可以具有第一方向。
将基于与图3A相比的区别来描述图3B。参照图3B，在多个存储单元MC中的每个存储单元中，信息存储器件VR的一端连接到字线WL，并且开关器件SW的一端连接到位线BL。在这种情况下，图3B所示的多个存储单元MC中的每个存储单元可以具有第二方向。
根据图2所示的示例性实施例的存储单元阵列30可以包括形成在不同层上的多个存储单元。例如，存储单元阵列30可以包括彼此堆叠的第一层和第二层，其中，包括在第一层中的存储单元具有第一方向，并且包括在第二层中的存储单元具有第二方向。然而，本发明构思不限于此，因为可以以各种方式修改第一层和第二层中包括的相应的存储单元的方向。
根据本发明构思的示例性实施例，具有第一方向的第一存储单元连接到第一字线，并且具有第二方向的第二存储单元连接到第二字线。根据本发明构思的示例性实施例，在第一存储单元的位线预充电时段开始的时间点之后与第一字线相邻的第一相邻字线被浮置的时间点，不同于在第二存储单元的位线预充电时段开始的时间点之后与第二字线相邻的第二相邻字线被浮置的时间点。
图4A和图4B是示出根据本发明构思的示例性实施例的存储装置中包括的存储单元的结构的视图。
参照图4A，根据本发明构思的示例性实施例的存储装置100A包括设置在多条导线101至103之间的第一存储单元MC1和第二存储单元MC2。第一存储单元MC1和第二存储单元MC2可以分别作为独立的存储单元进行操作。作为示例，当第一导线101和第二导线102是字线时，第三导线103是位线。在另一示例中，当第一导线101和第二导线102是位线时，第三导线103是字线。在下文中，为了便于描述，将假设第一导线101和第二导线102分别是第一字线和第二字线。
第一存储单元MCl包括第一加热电极110、第一信息存储器件120和第一开关器件130。第一开关器件130包括第一开关电极131、第二开关电极132和设置在它们之间的第一选择层133。在示例性实施例中，第一选择层133包括双向阈值开关(OTS)材料。例如，OTS材料可以包括基于非晶硫属元素化物的化合物。当在第一开关电极131和第二开关电极132之间施加高于阈值电压的电压时，电流可以流过第一选择层133。
第一信息存储器件120可以包括诸如硫属元素化物材料的相变材料。作为示例，第一信息存储器件120可以包括Ge-Sb-Te(GST)。可以根据第一信息存储器件120中包括的元素的类型和化学组成比，来确定根据第一信息存储器件120的结晶能量的结晶温度、熔点和相变速率。
第二存储单元MC2可以具有与第一存储单元MC1的结构类似的结构。参照图4A，第二存储单元MC2包括第二加热电极140、第二信息存储器件150和第二开关器件160。第二加热电极140、第二信息存储器件150和第二开关器件160的结构和特性可以分别类似于第一加热电极110、第一信息存储器件120和第一开关器件130的结构和特性。在下文中，将以第一存储单元MC1为例描述写入和擦除数据的方法。
当通过第一字线101和位线103提供电压时，在第一加热电极110和第一信息存储器件120之间的界面处可以产生取决于电压的焦耳热。构成第一信息存储器件120的相变材料可以因焦耳热从非晶相改变为结晶相，或者从结晶相改变为非晶相。在示例性实施例中，第一信息存储器件120在非晶相下具有高电阻，而在结晶相下具有低电阻。在示例实施例中，可以根据第一信息存储器件120的电阻值来定义数据“0”(例如，第一逻辑电平)或“1”(例如，第二逻辑电平)。例如，第一信息存储器件120可以在非晶相期间表示数据“0”，而在结晶相期间表示数据“1”。
为了将数据写入第一存储单元MCl，可以通过第一字线101和位线103提供编程电压。当编程电压大于第一开关器件130中包括的双向阈值开关材料的阈值电压时，电流可以流过第一开关器件130。第一信息存储器件120中包括的相变材料可以因编程电压从非晶相变为结晶相，从而可以将数据记录在第一存储区域中。在示例实施例中，当第一信息存储器件120中包括的相变材料具有结晶相时，第一存储单元MC1的状态被定义为设置状态。例如，在设置状态期间，第一存储单元MC1可以表示数据“1”。
在示例性实施例中，为了擦除写入到第一存储单元MCl的数据，第一信息存储器件120中包括的相变材料从结晶相返回到非晶相。例如，可以通过第一字线101和位线103提供预定擦除电压以擦除写入的数据。由于擦除电压，第一信息存储器件120中包括的相变材料可以从结晶相变为非晶相。在示例性实施例中，当第一信息存储器件120中包括的相变材料具有非晶相时，第一存储单元MC1的状态被定义为重置状态。例如，具有重置状态的存储单元CM1可以表示数据“0”。在示例性实施例中，擦除电压的最大值大于编程电压的最大值，并且提供擦除电压的时间段短于提供编程电压的时间段。
如上所述，根据信息存储器件120和150中包括的相变材料的状态，信息存储器件120和150的电阻值可以改变，并且存储控制器可以通过信息存储器件120和150的电阻值来区分数据“0”和“1”。因此，随着根据信息存储器件120和150中包括的相变材料的状态而产生的信息存储器件120和150之间的电阻差增大，存储控制器可以正确读取存储在存储单元MC1和MC2中的数据。
将基于与图4A相比的差异来描述图4B。参照图4A和图4B，当第一导线101和第二导线102分别是第一字线和第二字线时，第一存储单元MC1和第二存储单元MC2可以具有不同的方向。例如，参照图4A，第一存储单元MC1和第二存储单元MC2可以分别具有第二方向。在图4A中，第二加热电极140设置在第二导线102和第二信息存储器件150之间。参照图4B，第一存储单元MC1可以具有第二方向，而第二存储单元MC2可以具有第一方向。在图4B中，第二加热电极140设置在第三导线103和第二信息存储器件150之间。
图5A和图5B是示出根据本发明构思的示例性实施例的存储装置中包括的存储单元的结构的示意图。
图5A和图5B所示的第一存储单元MC1和第二存储单元MC2的结构和特征可以类似于图4A和图4B的第一存储单元MC1和第二存储单元MC2的结构和特征。在示例性实施例中，在图5A和图5B中，连接到形成在第一层上的第一字线的第一存储单元MC1和连接到形成在第二层上的第二字线的第二存储单元MC2不共享位线。
参照图5A，第一存储单元MC1可以设置在形成在第一层上的第一字线101与形成在第一层上的第一位线102彼此相交的点处。第二存储单元MC2可以设置在形成在第二层上的第二字线103与形成在第二层上的第二位线104彼此相交的点处。第一存储单元MC1具有第二方向，第二存储单元MC2具有第一方向。在图5A中，第二加热电极140设置在第二位线104和第二信息存储器件150之间。
将基于与图5A相比的差异来描述图5B。参照图5B，第一存储单元MC1和第二存储单元MC2分别具有第二方向。在图5B中，第二加热电极140设置在第二字线103和第二信息存储器件150之间。
图6是示出根据本发明构思的示例性实施例的存储装置的操作的示图。
根据本发明构思的示例性实施例的存储装置200通过由存储控制器220提供给存储单元210的电力来操作。参照图6，存储单元210包括下部电极211、加热电极212、信息存储器件214、开关器件215和上部电极216。下部电极211和上部电极216可以通过字线或位线接收由存储控制器220输出的电压。绝缘层213可以设置在加热电极212的周围。例如，绝缘层213可以完全围绕加热电极212。由于由存储控制器220提供的电力，在信息存储器件214的与加热电极212相邻的部分区域214a中可以发生相变。
在示例性实施例中，可以通过将预定偏置电压输入到下部电极211和上部电极216中的每一者来执行用于读取存储单元210的数据的读取操作。作为示例，存储控制器220可以将具有相对低的电压电平的第一偏置电压输入到下部电极211，并且将具有相对高的电压电平的第二偏置电压输入到上部电极216，以读取存储单元210的数据。
例如，存储控制器220可以首先将第一偏置电压输入到下部电极211，然后可以在将第二偏置电压输入到上部电极216的同时使下部电极211浮置。由于在下部电极211被浮置的同时第二偏置电压被输入到上部电极216，所以电流可以在存储单元210中流动。根据示例性实施例，存储控制器220利用在存储单元210中流动的电流对电容器进行充电，检测充电的电容器的电压，以及通过将检测到的电压与参考电压进行比较来确定存储单元210的数据。在示例性实施例中，在存储控制器220和下部电极211之间存在开关，该开关导通以将第一偏置电压输入到下部电极211，并且该开关断开以使下部电极211浮置。
图7是示出根据本发明构思的示例性实施例的存储装置的操作的示图。
参照图7，根据本发明构思的示例性实施例的存储装置300包括第一译码器电路310、第二译码器电路320、读出电路330、控制逻辑340和存储单元阵列350。存储单元阵列350可以包括多个存储单元MC1至MC4。第一译码器电路310可以通过字线WL连接到多个存储单元MC1至MC4，第二译码器电路320可以通过第一位线BL1至第四位线BL4连接到多个存储单元MC1至MC4。为了便于描述，在图7中，仅示出了一条字线WL，但是存储单元阵列350可以包括多条字线WL。另外，位线BL1至BL4的数量和存储单元MC1至MC4的数量也可以以各种方式进行修改。
在图7所示的示例性实施例中，读出电路330可以读取从存储单元MC1至MC4中选择的选定存储单元的数据。例如，当第四位线BL4被确定为选定位线时，第一位线BL1至第三位线BL3是未选位线。第一译码器电路310将第一偏置电路311连接到字线WL以输入第一偏置电压，并且第二译码器电路320将第二偏置电路321连接到第四位线BL4以输入第二偏置电压。在示例性实施例中，第二偏置电压大于第一偏置电压。
在示例性实施例中，第二译码器电路320将大于第一偏置电压并且小于第二偏置电压的第三偏置电压输入到未选第一位线BL1至未选第三位线BL3。在示例中，第三偏置电压可以是0V的电压，第一偏置电压可以是负电压，并且第二偏置电压可以是正电压。在示例性实施例中，第一偏置电压和第二偏置电压的绝对值彼此相等。在示例性实施例中，在相同时间段期间施加第一偏置电压至第三偏置电压。
如上所述，当将偏置电压输入到位线BL1至BL4和字线WL时，电流可以仅在输入了相对高的电压的选定存储单元中流动。读出电路330可以通过检测与在选定存储单元中流动的电流相对应的读取电压并将该读取电压与参考电压进行比较，来将选定存储单元的状态确定为设置状态或重置状态。作为示例，在第一译码器电路310或读出电路330中包括的电容器可以通过流过选定存储单元的电流进行充电，并且读出电路330可以将电容器的电压(例如，读出电压)与参考电压进行比较，来确定选定存储单元的数据(例如，设置状态或重置状态)。
当重复执行读取操作时，可能出现处于设置状态的选定存储单元被识别为处于重置状态的读取干扰特性。可以将在不引起读取干扰特性的情况下能够执行读取操作的最大次数定义为读取周期数或最大允许读取周期数。
在本发明构思的示例性实施例中，可以减小连接到选定存储单元的选定字线与相邻于选定字线的相邻字线(例如，未选字线)之间的电容值。随着选定字线与相邻字线之间的电容值减小，可以增加读取干扰裕度(margin)。读取干扰裕度的增加可以增加读取周期数。例如，增加读取干扰裕度可以增加能够在引起给定存储单元的读取干扰之前对给定存储单元执行的读取次数。
在本发明构思的示例性实施例中，在选定位线被预充电并且选定字线被浮置的时间期间，相邻字线被浮置。因此，可以减小选定字线与相邻字线之间的电容值。另外，在本发明构思的示例性实施例中，选定字线被浮置的时间点和相邻字线被浮置的时间点被不同地控制。在示例性实施例中，相邻字线被浮置的时间点晚于选定字线被浮置的时间点。因此，可以防止具有相对低的阈值电压的存储单元的感测裕度减小。
图8至图12是被提供用于描述根据本发明构思的示例性实施例的存储装置的操作的电路图。
参照图8，根据本发明构思的示例性实施例的存储装置400包括第一译码器电路410、第二译码器电路420、读出电路430和存储单元阵列450。在图8的示例实施例中，仅示出了两条字线WL1和WL2以及四条位线BL1至BL4，但是可以对它们的数量进行各种修改。存储单元阵列450可以包括连接到字线WL1和WL2以及位线BL1至BL4的存储单元MC11至MC14和MC21至MC24。
第一译码器电路410连接到字线WL1和WL2，并且将字线WL1和WL2中的一条字线确定为选定字线，并且将第一偏置电压施加到选定字线以进行读取操作。第一译码器电路410可以基于与读取操作相关联的读取地址来确定选定字线。可以从存储控制器220或从存储控制器220外部的主机设备接收读取地址。在示例中，第一偏置电压可以是负电压。用于输入第一偏置电压的第一偏置电路可以连接在公共选择开关器件GXN和读出放大器431之间。
第一字线WL1连接到第一选择开关器件LXN1和第一非选择开关器件LXP1。当第一字线WL1被确定为选定字线时，第一选择开关器件LXN1导通，并且当将接地电压输入到第一字线WL1时，第一非选择开关器件LXP1导通。例如，第一选择开关器件LXN1可以是NMOS晶体管，并且第一非选择开关器件LXP1可以是PMOS晶体管。第一选择开关器件LXN1的栅极端子接收第一字线选择控制信号LXNL1。第一非选择开关器件LXP1的栅极端子接收第一字线非选择控制信号LXPL1。
第二字线WL2连接到第二选择开关器件LXN2和第二非选择开关器件LXP2。当第二字线WL2被确定为选定字线时，第二选择开关器件LXN2导通，并且当将接地电压输入到第二字线WL2时，第二非选择开关器件LXP2导通。例如，第二选择开关器件LXN2可以是NMOS晶体管，第二非选择开关器件LXP2可以是PMOS晶体管。第二选择开关器件LXN2的栅极端子接收第二字线选择控制信号LXNL2。第二非选择开关器件LXP2的栅极端子接收第二字线非选择控制信号LXPL2。
字线WL1和WL2可以共享一个公共选择开关器件GXN。公共选择开关器件GXN可以是NMOS晶体管。公共选择开关器件GXN的栅极端子接收公共字线控制信号GXNL。
在图8所示的示例性实施例中，第一字线WL1和第二字线WL2共享一个公共选择开关器件GXN和读出放大器431。然而，在一些实施例中，第一字线WL1和第二字线WL2可以连接到不同的公共选择开关器件GXN和读出放大器431。
位线BL1至BL4中的每条位线可以连接到第二译码器电路420的一对开关器件。以第一位线BL1为例，第一位线BL1连接到第一选择开关器件LYP1和第一非选择开关器件LYN1。当第一位线BL1被确定为选定位线时，第一选择开关器件LYP1导通，而当第一位线BL1被确定为未选位线时，第一非选择开关器件LYN1导通。例如，第一选择开关器件LYP1可以是PMOS晶体管，并且第一非选择开关器件LYN1可以是NMOS晶体管。第一选择开关器件LYP1的栅极端子和第一非选择开关器件LYN1的栅极端子共同接收第一位线控制信号LBL1。
位线BL1至BL4共享一个公共选择开关器件GYP和公共非选择开关器件GYN。公共选择开关器件GYP可以是PMOS晶体管，并且公共非选择开关器件GYN可以是NMOS晶体管。公共选择开关器件GYP的栅极端子和公共非选择开关器件GYN的栅极端子共同接收公共位线控制信号GBL。
读出放大器431可以包括电容器，并将电容器的电压与预定参考电压进行比较。例如，读出放大器431可以被实现为运算放大器。运算放大器的第一输入端子可以连接到电容器以及字线WL1和WL2，并且运算放大器的第二输入端子可以连接到参考电压源。
在示例性实施例中，字线WLl和WL2连接到选定全局字线(见例如图9-图12中的GWL)，并且位线BLl至BL4连接到选定全局位线。在示例性实施例中，在对位线BL1至BL4中的选定位线进行预充电的同时，选定全局字线的电容低于选定全局位线的电容。在示例性实施例中，在对选定位线进行预充电的同时，选定全局字线与读出放大器431分离或断开。
第一译码器电路410可以另外包括连接到字线WL1的电容器C11、C12和C13以及连接到字线WL2的电容器C21、C22和C23。
在下文中，将参照图9至图12描述存储装置400的读取操作。在参照图9至图12描述的示例性实施例中，第一字线WL1和第一位线BL1分别是选定字线和选定位线。另外，第二字线WL2是未选字线，并且是与作为选定字线的第一字线WL1相邻的相邻字线。
参照图9，在待机模式下，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而断开。第一非选择开关器件LXP1响应于第一字线非选择控制信号LXPL1而导通。因此，第一字线WL1接收接地电压。
第二选择开关器件LXN2响应于第二字线选择控制信号LXNL2而断开。第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。因此，第二字线WL2接收接地电压。
第一字线WL1和第二字线WL2之间的电容值CWL1可以指从第一字线WL1观察的第一字线WL1和第二字线WL2之间的电容值CWL1。
在图10所示的示例实施例中，当对连接到第一位线BL1和第一字线WL1的选定存储单元MC11开始读取操作时，第一字线WL1被预充电。
第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。第一非选择开关器件LXP1响应于第一字线非选择控制信号LXPL1而断开。因此，第一字线WL1被预充电第一偏置电压。
第二选择开关器件LXN2继续被断开，并且第二非选择开关器件LXP2继续被导通。因此，接地电压被输入到第二字线WL2。
随着第一字线WL1从接地电压预充电到第一偏置电压，从连接到选定存储单元MC11的第一字线WL1观察，第一字线WL1和第二字线WL2之间的电容值CWL2可以增加。
在示例性实施例中，当第一字线WL1被预充电第一偏置电压时，第二译码器电路420使用使能信号ENB和钳位电压VCLAMP，来导通使能器件M1和钳位器件M2。另外，在示例性实施例中，第二译码器电路420导通由位线BL1至BL4共享的公共选择开关器件GYP，并且断开公共非选择开关器件GYN。此外，在示例性实施例中，第二译码器电路420导通第一选择开关器件LYP1，并且断开连接到第一位线BL1的第一非选择开关器件LYN1。另外，在示例性实施例中，第二译码器电路420导通非选择开关器件LYN2至LYN4，并且断开分别连接到第二位线BL2至第四位线BL4的选择开关器件LYP2至LYP4。因此，第一位线BL1接收第二偏置电压，第二位线BL2至第四位线BL4接收接地电压。
当第二偏置电压开始被输入到第一位线BL1时，第一字线WL1的预充电结束。例如，当第一译码器电路410完成对第一字线WL1的预充电时，第二译码器电路420将第二偏置电压输入到第一位线BL1。
在本发明构思的示例性实施例中，在将第二偏置电压输入到第一位线BL1之前，或者在将第二偏置电压输入到第一位线BL1的同时，第一字线WL1被浮置。
参照图11，在第一字线WL1的预充电完成之后，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而断开。第一非选择开关器件LXP1继续被断开。因此，第一字线WL1被浮置。例如，在连接到选定存储单元MC11的第一位线BL1被预充电的同时，第一字线WL1可以被浮置。第二选择开关器件LXN2继续被断开，并且第二非选择开关器件LXP2继续被导通。
当第一字线WL1被浮置时，从连接到选定存储单元MC11的第一字线WL1观察，第一字线WL1和第二字线WL2之间的电容值CWL3可以减小。
根据示例性实施例，在第一位线BL1被预充电并且第一字线WL1被浮置的同时，第二字线WL2被浮置。
参照图12，在第一位线BL1的预充电正在进行的同时，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而断开。第二选择开关器件LXN2继续被断开。因此，第二字线WL2可以被浮置。第一选择开关器件LXN1和第一非选择开关器件LXP1继续被断开。
当第一字线(选定WL)及第二子线WL2都被浮置时，第一字线WL1和第二字线WL2之间的电容值CWL4可比仅浮置第一字线(选定WL)的电容值进一步减少。随着第一字线WL1和第二字线WL2之间的电容值CWL4减小，可以增加读取干扰裕度。读取干扰裕度的增加可以增加读取周期数。
根据示例性实施例，第一字线WL1被浮置的时间点和第二字线WL2被浮置的时间点被不同地控制。在示例中，第二字线WL2被浮置的时间点晚于第一字线WL1被浮置的时间点。因此，可以防止具有相对低的阈值电压的存储单元的感测裕度减小。
图13至图15是示出根据本发明构思的示例性实施例的存储装置的读取操作的曲线图。
首先，参照图13，可以根据存储单元中包括的信息存储器件的状态来区分存储单元的阈值电压分布。与具有设置状态的存储单元的阈值电压相对应的设置状态分布500可以低于与具有重置状态的存储单元的阈值电压相对应的重置状态分布510。在示例性实施例中，参考电压VREF的值被设置为大于设置状态分布500的值并且小于重置状态分布510的值，并且存储控制器的读出放大器431可以通过将从存储单元之中的选定存储单元MC11检测到的电压与参考电压VREF进行比较，来确定选定存储单元MC11的数据。
设置状态分布500可以被划分为第一区域501和第二区域502。阈值电压属于第一区域501的存储单元可以具有相对小的感测裕度，但是可以具有大的读取干扰裕度。阈值电压属于第二区域502的存储单元可以具有相对大的感测裕度和相对小的读取干扰裕度。
图14是示出阈值电压根据在读取操作中可能出现的读取干扰的变化的曲线图。参照图13，具有设置状态的选定存储单元MC11的阈值电压由于读取干扰而增加，使得设置状态分布500A可以向右移动。在这种情况下，与在第一区域501A中相比，在第二区域502A中阈值电压的增加的影响会相对更大。例如，当选定存储单元MC11的阈值电压包括在第二区域502A中时，阈值电压可以由于读取干扰而增加到参考电压VREF，并且选定存储单元MC11可以被评估为具有相对小的读取干扰裕度。与此相比，当选定存储单元MC11的阈值电压包括在第一区域501A中时，即使发生读取干扰，阈值电压与参考电压VREF之间的差也保持在预定水平以上，因此，选定存储单元MC11可以被评估为具有相对大的读取干扰裕度。
图15是示出具有设置状态的存储单元的示例性感测裕度的曲线图。参照图15连同图13，具有属于设置状态分布500的第一区域501的阈值电压的存储单元可以具有相对小的感测裕度。具有属于第二区域502的阈值电压的存储单元可以具有相对大的感测裕度。
如参照图13至图15所描述的，具有相对低的阈值电压的存储单元可以具有相对大的读取干扰裕度，并且具有相对高的阈值电压的存储单元可以具有相对大的感测裕度。
通过在选定字线被浮置的时间期间使相邻字线浮置，可以减小在选定字线中观察到的选定字线与相邻字线之间的电容值。因此，可以增加具有相对高的阈值电压的存储单元的读取干扰裕度。然而，具有相对低的阈值电压的存储单元的感测裕度会进一步减小。
在本发明构思的示例性实施例中，选定字线被浮置的时间点和相邻字线被浮置的时间点被不同地控制。作为示例，相邻字线被浮置的时间点晚于选定字线被浮置的时间点。因此，可以防止具有相对低的阈值电压的存储单元的感测裕度减小。
图16至图20是示出根据本发明构思的示例性实施例的存储装置的读取操作的定时图。在下文中，为了便于描述，将另外参照图8来描述根据示例性实施例的读取操作。
参照图8和图16，在选定字线预充电时间t0-t1(例如，字线预充电时段)期间，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。第一非选择开关器件LXP1响应于第一字线非选择控制信号LXPL1而断开。因此，可以利用第一偏置电压(例如，-2.4V)对选定字线(选定WL)进行预充电。
第二选择开关器件LXN2响应于第二字线选择控制信号LXNL2而断开。第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。因此，接地电压被输入到相邻字线(相邻WL)。
在选定字线预充电时间t0-t1之后的位线预充电时间t1-t5(例如，位线预充电时段)期间，第二偏置电压(例如，2.4V)被输入到连接到选定存储单元的选定位线(选定BL)。因此，利用第二偏置电压(例如，2.4V)对选定位线进行预充电。
在位线预充电时间t1-t5期间，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而断开。第一非选择开关器件LXP1继续被断开。因此，选定字线被浮置。例如，在连接到选定存储单元MC11的选定位线(选定BL)被预充电的同时，选定字线可以被浮置。
在位线预充电时间t1-t5期间，第二选择开关器件LXN2响应于第二字线选择控制信号LXNL2而断开。第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而断开。因此，相邻字线被浮置。例如，在连接到选定存储单元MC11的选定位线被预充电的同时，相邻字线可以被浮置。
在位线预充电时间t1-t5期间，选定字线和选定位线(选定BL)之间的电压可以增加。当随着选定字线和选定位线之间的电压增加，选定存储单元MC11两端的电压增加到第一阈值电压时，选定存储单元MC11可以被导通。作为示例，第一阈值电压可以指在选定存储单元MC11被导通的时间点时的电压。例如，在选定存储单元MC11的阈值电压相对低的情况下，可以在时间t2导通选定存储单元MC11。
当选定存储单元MC11导通时，由于流过选定存储单元的感测电流，选定存储单元MC11两端的电压可以降低。当选定存储单元MC11两端的电压降低到第二阈值电压时，选定存储单元MC11可以被断开。例如，第二阈值电压可以指在选定存储单元从导通状态被断开的时间点时的电压。在这种情况下，选定字线的电压可以是V1(＝Vth-Vs)。在示例性实施例中，V1是大于第一偏置电压并且小于接地电压的电压。
当选定字线的电压增加到Vl时，相邻字线可以处于浮置状态。因此，由于从选定字线观察到的选定字线与相邻字线之间的电容，可以发生耦合效应。由于耦合效应，在时间t2，随着选定字线的电压增加，相邻字线的电压可以一起增加。
在感测时间t5-t7(例如，感测时段)期间，读出放大器431通过将从选定存储单元MC11检测到的电压与参考电压VREF进行比较来确定选定存储单元MC11的数据。在时间t5，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。当第二非选择开关器件LXP2被导通时，0V可以输入到相邻字线。当第二非选择开关器件LXP2被导通时，选定字线处于浮置状态。因此，由于选定字线和相邻字线之间的电容，可以发生耦合效应。由于耦合效应，在时间t5，随着相邻字线的电压减小，选定字线的电压可以一起减小。
在时间t6，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。当第一选择开关器件LXN1被导通时，在选定字线和全局字线之间可以发生电荷共享。例如，全局字线的电压可以被预充电到-2.4V，并且选定字线的电压可以是V1。由于电荷共享，选定字线的电压可以降低。
如参照图16所描述的，在相邻字线在具有相对低的阈值电压的存储单元被导通的时间点被浮置的情况下，在感测时间t5-t7期间，选定存储单元两端的电压可以减小两次。因此，由于感测裕度S/M会进一步减小，所以可能将选定存储单元MC11的状态错误地确定为重置状态，而不是设置状态。
参照图8和图17，与图16的情况不同，在位线预充电时间t1-t5，选定字线被浮置的时间t1-t5包括相邻字线被浮置的时间t3-t5，并且相邻字线被浮置的时间t3-t5短于选定字线被浮置的时间t1-t5。
例如，在位线预充电时间t1-t5期间，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而断开。第一非选择开关器件LXP1继续被断开。因此，选定字线被浮置。
在第一位线预充电时间t1至t3期间，第二选择开关器件LXN2响应于第二字线选择控制信号LXNL2而断开。第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。因此，相邻字线不被浮置并且接收接地电压。
在第二位线预充电时间t3-t5期间，第二选择开关器件LXN2继续被断开。第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而断开。因此，相邻字线被浮置。例如，相邻字线仅在选定字线被浮置的时段(t1-t5)的一部分(t3-t5)内被浮置。例如，选定字线在整个时段内被浮置，而相邻字线在该时段的剩余部分内被浮置。
在选定存储单元MC11的阈值电压相对低的情况下，选定存储单元MC11可以在时间t2导通。当选定字线的电压增加到V1时，相邻字线不被浮置。由于相邻字线不处于浮置状态，因此在选定字线和相邻字线之间不发生耦合效应。因此，相邻字线的电压可以继续保持为0V。
在时间t5，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2从断开状态切换到导通状态。当第二非选择开关器件LXP2导通时，接地电压被施加到相邻字线。当第二非选择开关器件LXP2导通时，选定字线可以处于浮置状态。然而，由于相邻字线的电压保持在0V，所以选定字线的电压可以保持在V1。
在时间t6，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。当第一选择开关器件LXN1导通时，在选定字线和全局字线之间可以发生电荷共享。例如，全局字线的电压可以被预充电到-2.4V，并且选定字线的电压可以是V1。由于电荷共享，选定字线的电压可以降低。
如参照图17所述，相邻字线在具有相对低的阈值电压的存储单元被导通的时间点不被浮置。在这种情况下，在感测时间t5-t7期间，选定存储单元两端的电压可以降低一次。因此，图17的感测裕度S/M可以大于图16的感测裕度S/M。由于可以充分确保感测裕度S/M，所以可以将选定存储单元MC11的状态准确地确定为设置状态。
将基于与图17相比的差异来描述图18。参照图8和图18，与图17不同，图18示出了选定存储单元MC11的阈值电压可以相对高。因此，可以在相邻字线被浮置之后导通选定存储单元MC11。
在位线预充电时间t1-t5期间，在相邻字线被浮置的同时，选定字线的电压增加到V2。当选定存储单元MC11的阈值电压相对高时选定字线的电压V2可以大于当选定存储单元MC11的阈值电压相对低时选定字线的电压V1。
当选定字线的电压增加时，相邻字线处于浮置状态，因此，在选定字线和相邻字线之间可以发生耦合效应。由于耦合效应，相邻字线的电压可以随着选定字线的电压增加而一起增加。
当相邻字线被浮置时，从选定字线观察，选定字线和相邻字线之间的电容值可以减小。当选定字线和相邻字线之间的电容值减小时，可以增加读取干扰裕度。读取干扰裕度的增加可以增加读取周期数。
在时间t5，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。当第二非选择开关器件LXP2导通时，0V可以输入到相邻字线。当第二非选择开关器件LXP2导通时，选定字线处于浮置状态。因此，由于选定字线和相邻字线之间的电容，可以发生耦合效应。由于耦合效应，在时间t5，选定字线的电压可以随着相邻字线的电压的减小而一起减小。
在时间t6，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。当第一选择开关器件LXN1导通时，在选定字线和全局字线之间可以发生电荷共享。例如，全局字线的电压可以被预充电到-2.4V，并且选定字线的电压可以是V2。由于电荷共享，选定字线的电压可以降低。
在示例性实施例中，当选定存储单元MC11的阈值电压相对高时选定字线的电压V2大于当选定存储单元MC11的阈值电压相对低时选定字线的电压V1。因此，即使当选定存储单元MC11两端的电压降低两次时，也可以充分确保感测裕度。
参照图8和图19，在图19中相邻字线被浮置时的时间t3-t5不同于在图18中相邻字线被浮置时的时间t3-t5。例如，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而首先断开。此后，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而断开。在位线预充电时间期满之前的时间t5，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。例如，相邻字线可以仅在选定字线被浮置的时段(t1-t7)的中间时段(t3-t5)期间被浮置。例如，选定字线可以在第一时段(t1-t3)内被浮置，然后选定字线可以继续被浮置并且相邻字线可以在第二时段(t3-t5)内被浮置，然后在第三时段(t5-t7)期间选定字线可以继续被浮置而相邻字线不再被浮置。
在图19中，将描述以下情况：在相邻字线被浮置之前选定存储单元MC11导通的情况，在相邻字线被浮置的状态下选定存储单元MC11导通的情况，在相邻字线被浮置之后的相邻字线不处于浮置状态时选定存储单元MC11导通的情况。
例如，当在相邻字线被浮置之前选定存储单元MC11导通时，选定存储单元MC11的阈值电压可以相对低。当选定字线a1的电压增加到V1时，由于相邻字线b1不处于浮置状态，因此在选定字线a1和相邻字线b1之间不发生耦合效应。因此，相邻字线b1的电压可以继续为0V。
在时间t3，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而断开。由于第二非选择开关器件LXP2断开，因此相邻字线b1处于浮置状态。然而，由于选定字线a1的电压保持在V1，所以相邻字线b1的电压也可以保持在0V。
在时间t5，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。由于第二非选择开关器件LXP2导通，所以接地电压被输入到相邻字线b1。由于相邻字线b1的电压保持在0V，所以选定字线a1的电压可以保持在V1。
在时间t7，第二非选择开关器件LXP2继续导通。在时间t7，选定字线可以处于浮置状态，但是由于相邻字线的电压保持在0V，所以选定字线的电压也可以保持在V1。
在时间t8，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。当第一选择开关器件LXN1导通时，在选定字线和全局字线之间可以发生电荷共享。例如，全局字线的电压可以被预充电到-2.4V，并且选定字线的电压可以是V1。由于电荷共享，选定字线的电压可以降低，从而获得第一感测裕度S/M1。
当在相邻字线被浮置的状态下选定存储单元MC11导通时，选定存储单元MC11的阈值电压可以相对高。选定存储单元MC11导通，因此，选定字线a2的电压可以增加到V2。当选定字线a2的电压增加时，相邻字线b2处于浮置状态，因此，在选定字线a2和相邻字线b2之间可以发生耦合效应。因此，随着选定字线a2的电压增加，相邻字线b2的电压也可以一起增加。
在时间t5，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。由于第二非选择开关器件LXP2导通，所以接地电压被输入到相邻字线b2。当第二非选择开关器件LXP2导通时，选定字线a2处于浮置状态。因此，由于相邻字线b2的电压减小到0V，所以选定字线a2的电压也可以减小。
在时间t7，第二非选择开关器件LXP2继续被导通。在时间t7，选定字线a2可以处于浮置状态，但是由于相邻字线b2的电压保持在0V，所以选定字线的电压也可以被保持。
在时间t8，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。当第一选择开关器件LXN1导通时，在选定字线a2和全局字线之间可以发生电荷共享。由于电荷共享，可以降低选定字线a2的电压，从而获得大于第一感测裕度S/M1的第二感测裕度S/M2。
例如，当相邻字线在被浮置之后未处于浮置状态时选定存储单元MC11导通的情况下，选定存储单元MC11的阈值电压可以相对高。选定存储单元MC11导通，并且选定字线a3的电压可以增加到V2。当选定字线a3的电压增加时，相邻字线b3不处于浮置状态，因此，在选定字线a3和相邻字线b3之间不发生耦合效应。因此，相邻字线b3的电压可以继续保持在0V。
在时间t7，第二非选择开关器件LXP2继续导通。在时间t7，选定字线a2可以处于浮置状态，但是由于相邻字线b2的电压保持在0V，所以选定字线的电压也可以被保持。
在时间t8，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。当第一选择开关器件LXN1导通时，在选定字线a2和全局字线之间可以发生电荷共享。由于电荷共享，可以降低选定字线a2的电压，从而获得大于第二感测裕度S/M2的第三感测裕度S/M3。
参照图8和图20，在图20中相邻字线被浮置的时间t1-t3不同于在图18中相邻字线被浮置的时间t3-t5。
例如，在时间t1，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而断开。在时间t1，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而断开。在位线预充电时间期满之前的时间t3，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。
参照图20，将描述在相邻字线被浮置的状态下选定存储单元MC11导通的情况以及当相邻字线被浮置之后不处于浮置状态时选定存储单元MC11导通的情况。
例如，当在相邻字线被浮置的状态下选定存储单元MC11导通时，选定存储单元MC11的阈值电压可以相对低。当选定字线a1的电压增加到V1时，由于相邻字线b1处于浮置状态，因此在选定字线a1和相邻字线b1之间可以发生耦合效应。因此，随着选定字线a1的电压增加，相邻字线b1的电压也可以增加。
在时间t3，第二非选择开关器件LXP2响应于第二字线非选择控制信号LXPL2而导通。由于第二非选择开关器件LXP2导通，所以接地电压被输入到相邻字线b1。当第二非选择开关器件LXP2导通时，选定字线a1处于浮置状态。因此，随着相邻字线b1的电压减小到0V，选定字线a1的电压也可以减小。
在时间t5，第二非选择开关器件LXP2保持导通。在时间t5，选定字线a1可以处于浮置状态，但是由于相邻字线b1的电压保持在0V，所以选定字线的电压也可以被保持。
在时间t7，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。当第一选择开关器件LXN1导通时，在选定字线a1和全局字线之间可以发生电荷共享。由于电荷共享，选定字线a1的电压可以降低，从而获得第一感测裕度S/M1。
当相邻字线在被浮置之后不处于浮置状态时选定存储单元MC11导通的情况下，选定存储单元MC11的阈值电压可以相对高。选定存储单元MC11导通，并且选定字线a2的电压可以增加到V2。当选定字线a2的电压增加时，相邻字线b2不处于浮置状态，因此，在选定字线a2和相邻字线b2之间不发生耦合效应。因此，相邻字线b2的电压可以保持在0V。
在时间t5，第二非选择开关器件LXP2保持导通。在时间t5，选定字线a2可以处于浮置状态，但是由于相邻字线b2的电压保持在0V，所以选定字线的电压也可以被保持。
在时间t7，第一选择开关器件LXN1响应于第一字线选择控制信号LXNL1而导通。当第一选择开关器件LXN1导通时，在选定字线a2和全局字线之间可以发生电荷共享。由于电荷共享，可以降低选定字线a2的电压，从而获得大于第一感测裕度S/M1的第二感测裕度S/M2。
在示例性实施例中，在位线预充电时段和感测时段期间，选定字线处于浮置状态。因此，可以在电流不流向选定字线并且选定字线被浮置的同时读取选定存储单元的数据。
例如，相邻字线可以仅在选定字线被浮置的时段(t1-t5)的第一时段(t1-t3)期间被浮置。例如，选定字线和相邻字线可以在第一时段(t1-t3)被浮置，然后在第二时段(t3-t5)期间，选定字线可以继续被浮置而相邻字线不再被浮置。
图21是示出根据本发明构思的示例性实施例的存储装置的读取操作的流程图。参照图21，通过从多条字线当中确定选定字线并从多条位线当中确定选定位线(S110)，来开始根据示例性实施例的存储装置的读取操作。选定字线和选定位线可以是连接到要从中读取数据的选定存储单元的字线和位线。
存储控制器将第一偏置电压输入到选定字线(S120)。在示例性实施例中，第一偏置电压是负电压。接下来，存储控制器将第二偏置电压输入到选定位线(S130)。在示例性实施例中，第二偏置电压是正电压，并且第一偏置电压和第二偏置电压的绝对值彼此相等。在示例性实施例中，在将第一偏置电压输入到选定字线之后经过预定时间段之后，将第二偏置电压输入到选定位线。
接下来，存储控制器使选定字线浮置(S140)。在示例性实施例中，存储控制器在位线预充电时间期间使得向选定字线提供接地电压的第一非选择开关器件断开，并且使得将第一偏置电压输入到选定字线的第一选择开关器件断开，从而使选定字线浮置。
存储控制器使相邻字线浮置(S150)。存储控制器可以在位线预充电时间期间使与选定字线相邻的相邻字线浮置。选定字线被浮置的时间段可以包括相邻字线被浮置的时间段。在示例性实施例中，相邻字线被浮置的时间段短于选定字线被浮置的时间段。
因此，可以改善具有相对高的阈值电压的存储单元的读取干扰，而没有减小具有相对低的阈值电压的存储单元的感测裕度。
根据本发明构思的示例性实施例，当图2的存储单元阵列30包括连接到形成在第一层中的第一字线的第一存储单元以及连接到形成在位于第一层上方的第二层中的第二字线的第二存储单元时，在第一存储单元的位线预充电时段开始的时间点之后与第一字线相邻的第一相邻字线被浮置的时间点不同于在第二存储单元的位线预充电时段开始的时间点之后与第二字线相邻的第二相邻字线被浮置的时间点。
根据本发明构思的示例性实施例，当图2的存储单元阵列30包括连接到第一字线的第一存储单元和连接到第二字线的第二存储单元时，在第一存储单元的位线预充电时段开始的时间点之后与第一字线相邻的第一相邻字线被浮置的时间点以及在第二存储单元的位线预充电时段开始之后与第二字线相邻的第二相邻字线被浮置的时间点，是根据第一存储单元的电流路径和第二存储单元的电流路径被确定的。电流路径可以指存储单元与译码器电路之间的距离。
例如，与具有相对短的电流路径的存储单元相比，具有相对长的电流路径的存储单元可以具有更高的路径电阻和更小的读取干扰。因此，具有长电流路径的存储单元的相邻字线的浮置时间点可以被延迟到具有短电流路径的存储单元的相邻字线的浮置时间点之后。
图22是示意性示出根据本发明构思的示例性实施例的包括存储装置的电子设备的框图。
根据图22所示的示例性实施例的计算机设备1000包括显示器1010(例如，显示装置)、传感器单元1020(例如，一个或更多个传感器)、存储器1030、处理器1040和端口1050(例如，一个或更多个端口)。另外，计算机装置1000还可以包括有线/无线通信装置(例如，调制解调器、网卡等)和电源装置。在图22所示的组件当中，端口1050可以是为计算机设备1000提供的用于与视频卡、声卡、存储卡、通用串行总线(USB)装置进行通信的装置。计算机设备1000可以是包括智能电话、平板PC、智能可穿戴装置、通用台式计算机或膝上型计算机的设备。
处理器1040可以执行特定的操作、指令或任务。处理器1040可以是中央处理单元(CPU)或微处理器单元(MCU)或片上系统(SoC)，并且可以通过总线1060与连接到端口1050的其他装置以及显示器1010、传感器单元1020和存储器1030进行通信。
存储器1030可以是存储计算机设备1000的操作所需的数据或多媒体数据的存储介质。存储器1030可以包括诸如随机存取存储器(RAM)的易失性存储器或诸如闪存的非易失性存储器。存储器1030还可以包括作为存储装置的固态驱动器(SSD)、硬盘驱动器(HDD)和光驱(ODD)中的至少一种。
在本发明构思的示例性实施例中，存储器1030包括通过使用相变材料的电阻变化来写入/擦除和读取数据的相变存储装置。在图22所示的示例性实施例中，存储器1030包括根据以上参照图1至图21描述的各种实施例的存储装置。
如上所述，根据至少一个示例性实施例，选定字线被浮置的时间点和相邻字线被浮置的时间点可以被不同地控制，从而提供可以增加具有相对低的阈值电压的存储单元的感测裕度的效果。
另外，由于可以增加具有相对高的阈值电压的存储单元的读取干扰裕度，因此可以提供增加存储装置的读取周期数的效果。
虽然以上已经示出和描述了本发明构思的示例性实施例，但是对于本领域技术人员而言显而易见的是，在不脱离本发明构思的范围的情况下，能够进行各种修改。

Claims (20)

1.一种存储装置，包括：
多个存储单元，所述多个存储单元中的每个存储单元包括开关器件和连接到所述开关器件并具有相变材料的存储器件，所述多个存储单元连接到多条字线和多条位线；
译码器电路，所述译码器电路包括：第一偏置电路，所述第一偏置电路被配置为在所述多个存储单元中的选定存储单元的读取操作期间将第一偏置电压输入到所述多条字线中的与所述选定存储单元连接的选定字线；第二偏置电路，所述第二偏置电路被配置为在所述读取操作期间将第二偏置电压输入到所述多条位线中的与所述选定存储单元连接的选定位线；第一选择开关器件和第一非选择开关器件，所述第一选择开关器件和所述第一非选择开关器件连接在所述第一偏置电路和所述选定字线之间；以及第二选择开关器件和第二非选择开关器件，所述第二选择开关器件和所述第二非选择开关器件连接在所述多条字线中的相邻于所述选定字线的相邻字线与所述第一偏置电路之间；
控制逻辑，所述控制逻辑被配置为在所述第二偏置电压被输入到所述选定位线的同时顺序地断开所述第一选择开关器件和所述第二非选择开关器件；以及
读出放大器，所述读出放大器被配置为将所述选定字线的电压与参考电压进行比较，以确定所述读取操作的读取数据。
2.根据权利要求1所述的存储装置，所述存储装置还包括：公共选择开关器件，所述公共选择开关器件连接在所述选定字线与所述第一偏置电路之间，其中，所述第一选择开关器件连接在所述选定字线与所述公共选择开关器件之间。
3.根据权利要求2所述的存储装置，其中，在所述第二偏置电压被输入到所述选定位线之前，所述控制逻辑导通所述第一选择开关器件和所述公共选择开关器件，以将所述第一偏置电压输入到所述选定字线。
4.根据权利要求1所述的存储装置，其中，在所述第二非选择开关器件断开之后，所述第一选择开关器件和所述第二非选择开关器件保持在断开状态。
5.根据权利要求1所述的存储装置，其中，所述控制逻辑还被配置为：在所述第一偏置电压被输入到所述选定字线之前，导通所述第一非选择开关器件以将接地电压施加到所述选定字线，并且导通所述第二非选择开关器件以将接地电压施加到所述相邻字线。
6.根据权利要求5所述的存储装置，其中，在所述存储装置的所述读取操作期间，所述控制逻辑断开所述第二选择开关器件。
7.根据权利要求1所述的存储装置，其中，在所述读出放大器确定所述读取数据的感测时段期间，所述第二非选择开关器件被导通。
8.根据权利要求7所述的存储装置，其中，当在所述第二非选择开关器件断开之前所述选定存储单元被导通时，在所述感测时段期间在所述第二非选择开关器件被导通的时间点所述选定字线的电压被保持。
9.根据权利要求7所述的存储装置，其中，当在所述第二非选择开关器件被断开之后所述选定存储单元被导通时，在所述感测时段期间当所述第一选择开关器件被导通时所述选定字线的电压降低。
10.根据权利要求8所述的存储装置，其中，在所述感测时段期间,在所述第二非选择开关器件被导通之后所述第一选择开关器件被导通。
11.根据权利要求1所述的存储装置，其中，所述多个存储单元包括第一存储单元和第二存储单元，
其中，所述第一存储单元的所述开关器件的一端连接到所述多条字线中的第一字线，所述第一存储单元的所述存储器件的一端连接到所述多条位线中的第一位线，
其中，所述第二存储单元的所述开关器件的一端连接到所述多条位线中的第二位线，所述第二存储单元的所述存储器件的一端连接到所述多条字线中的第二字线，并且
在所述第一存储单元的位线预充电时段开始的时间点之后所述多条字线中的与所述第一字线相邻的第一相邻字线被浮置的时间点，不同于在所述第二存储单元的位线预充电时段开始的时间点之后所述多条字线中的与所述第二字线相邻的第二相邻字线被浮置的时间点。
12.根据权利要求1所述的存储装置，其中，所述选定字线和所述相邻字线均连接到选定全局字线，并且所述选定位线和所述多条位线中的与所述选定位线相邻的相邻位线连接到选定全局位线，并且
在所述第二偏置电压被输入到所述选定位线时，所述选定全局字线的电容小于所述选定全局位线的电容。
13.根据权利要求1所述的存储装置，其中，所述选定字线和所述相邻字线均连接到选定全局字线，并且所述选定位线和所述多条位线中的与所述选定位线相邻的相邻位线连接到选定全局位线，并且
在对所述选定位线进行预充电的同时，所述选定全局字线与所述读出放大器断开连接。
14.一种存储装置，包括：
存储单元阵列，所述存储单元阵列包括分别设置在多条字线和多条位线的交叉点处的多个存储单元；
第一译码器电路，所述第一译码器电路被配置为确定所述多条字线中的与所述多个存储单元中的选定存储单元连接的选定字线，所述第一译码器电路包括第一偏置电路，所述第一偏置电路被配置为在第一时间段期间将第一偏置电压输入到所述选定字线；
第二译码器电路，所述第二译码器电路被配置为确定所述多条位线中的与所述选定存储单元连接的选定位线，所述第二译码器电路包括第二偏置电路，所述第二偏置电路被配置为在所述第一时间段之后的第二时间段期间将第二偏置电压输入到所述选定位线；以及
控制逻辑，所述控制逻辑被配置为在所述第二时间段期间使得所述选定字线以及所述多条字线中的相邻于所述选定字线的相邻字线浮置，
其中，在所述第二时间段期间，所述选定字线被浮置的时间点和所述相邻字线被浮置的时间点彼此不同。
15.根据权利要求14所述的存储装置，其中，所述控制逻辑基于所述选定存储单元的阈值电压来确定所述相邻字线被浮置的时间点。
16.根据权利要求15所述的存储装置，其中，所述相邻字线被浮置的时间点晚于所述选定字线被浮置的时间点。
17.根据权利要求15所述的存储装置，其中，所述存储单元阵列包括连接到所述多条字线中的第一字线的第一存储单元以及连接到所述多条字线中的第二字线的第二存储单元，
在所述第一存储单元的位线预充电时段开始的时间点之后所述多条字线中的与所述第一字线相邻的第一相邻字线被浮置的时间点以及在所述第二存储单元的位线预充电时段开始的时间点之后所述多条字线中的与所述第二字线相邻的第二相邻字线被浮置的时间点，是根据所述第一存储单元的电流路径和所述第二存储单元的电流路径被确定的。
18.根据权利要求17所述的存储装置，其中，当所述第一存储单元的电流路径比所述第二存储单元的电流路径长时，在所述第一存储单元的位线预充电时段开始的时间点之后所述第一相邻字线被浮置的时间点晚于在所述第二存储单元的位线预充电时段开始的时间点之后所述第二相邻字线被浮置的时间点。
19.根据权利要求15所述的存储装置，其中，所述存储单元阵列包括：第一存储单元，所述第一存储单元连接到所述多条字线中的设置在第一层上的第一字线；以及第二存储单元，所述第二存储单元连接到所述多条字线中的设置在位于所述第一层上方的第二层上的第二字线，并且
在所述第一存储单元的位线预充电时段开始的时间点之后所述多条字线中的与所述第一字线相邻的第一相邻字线被浮置的时间点，不同于在所述第二存储单元的位线预充电时段开始的时间点之后所述多条字线中的与所述第二字线相邻的第二相邻字线被浮置的时间点。
20.一种存储装置，包括：
选定存储单元，所述选定存储单元连接到选定字线和选定位线；
第一译码器电路，所述第一译码器电路包括第一偏置电路，所述第一偏置电路被配置为在第一时间段期间将第一偏置电压输入到所述选定字线；以及
第二译码器电路，所述第二译码器电路包括第二偏置电路，所述第二偏置电路被配置为在所述第一时间段之后的第二时间段期间将第二偏置电压输入到所述选定位线，
其中，对于所述第二时间段，所述选定字线被浮置的时间段包括与所述选定字线相邻的相邻字线被浮置的时间段，并且所述相邻字线被浮置的时间段短于所述选定字线被浮置的时间段。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116741227A (zh) * 2023-08-09 2023-09-12 浙江力积存储科技有限公司 一种三维存储器架构及其操作方法和存储器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489111B2 (en) * 2021-03-29 2022-11-01 International Business Machines Corporation Reversible resistive memory logic gate device
JP7074417B1 (ja) * 2021-06-16 2022-05-24 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11804262B2 (en) * 2021-06-17 2023-10-31 Nvidia Corp. Area efficient memory cell read disturb mitigation
US20230267981A1 (en) * 2022-02-22 2023-08-24 Sandisk Technologies Llc Cross-point array ihold read margin improvement
US20230317171A1 (en) * 2022-04-05 2023-10-05 Micron Technology, Inc. All level coarse/fine programming of memory cells

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0411393A (ja) * 1990-04-27 1992-01-16 Asahi Kasei Micro Syst Kk 不揮発性半導体記憶装置及びその読出し方法
US5604711A (en) * 1995-05-19 1997-02-18 Cypress Semiconductor, Corporation Low power high voltage switch with gate bias circuit to minimize power consumption
CA2236083A1 (en) * 1997-07-09 1999-01-09 Samsung Electronics Co., Ltd. Co-channel interference canceler and control method therefor
CN101022033A (zh) * 2006-02-15 2007-08-22 三星电子株式会社 半导体存储器件及其数据读写方法
CN101308852A (zh) * 2007-05-15 2008-11-19 奇梦达闪存有限责任公司 集成电路、制造集成电路的方法、存储模块、计算系统
DE102008026432A1 (de) * 2008-06-02 2009-12-10 Qimonda Ag Integrierte Schaltung, Speichermodul sowie Verfahren zum Betreiben einer integrierten Schaltung
US20100149886A1 (en) * 2008-12-17 2010-06-17 Samsung Electronics Co., Ltd. Semiconductor memory device and method for operating the same
CN103811073A (zh) * 2014-02-28 2014-05-21 北京航空航天大学 一种非挥发存储器的高可靠性读取电路
US20190115391A1 (en) * 2017-10-16 2019-04-18 Sandisk Technologies Llc Methods of forming a phase change memory with vertical cross-point structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462984B1 (en) * 2001-06-29 2002-10-08 Intel Corporation Biasing scheme of floating unselected wordlines and bitlines of a diode-based memory array
JP4157065B2 (ja) 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
KR100900135B1 (ko) * 2007-12-21 2009-06-01 주식회사 하이닉스반도체 상 변화 메모리 장치
JP2011134405A (ja) * 2009-12-25 2011-07-07 Samsung Electronics Co Ltd 不揮発性メモリ
JP2013200930A (ja) 2012-03-26 2013-10-03 Toshiba Corp 半導体記憶装置
US9171584B2 (en) 2012-05-15 2015-10-27 Sandisk 3D Llc Three dimensional non-volatile storage with interleaved vertical select devices above and below vertical bit lines
KR101998673B1 (ko) * 2012-10-12 2019-07-11 삼성전자주식회사 저항성 메모리 장치 및 그것의 구동방법
US9123410B2 (en) 2013-08-27 2015-09-01 Intel Corporation Memory controller for reducing capacitive coupling in a cross-point memory
KR20150033129A (ko) 2013-09-23 2015-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102248267B1 (ko) 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
US9165647B1 (en) * 2014-06-04 2015-10-20 Intel Corporation Multistage memory cell read
KR102161739B1 (ko) 2014-07-15 2020-10-05 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9627009B2 (en) 2014-07-25 2017-04-18 Sandisk Technologies Llc Interleaved grouped word lines for three dimensional non-volatile storage
KR102151182B1 (ko) * 2014-11-07 2020-09-02 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
US10026486B1 (en) 2017-03-06 2018-07-17 Sandisk Technologies Llc First read countermeasures in memory
US10115464B1 (en) 2017-07-27 2018-10-30 Sandisk Technologies Llc Electric field to reduce select gate threshold voltage shift

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0411393A (ja) * 1990-04-27 1992-01-16 Asahi Kasei Micro Syst Kk 不揮発性半導体記憶装置及びその読出し方法
US5604711A (en) * 1995-05-19 1997-02-18 Cypress Semiconductor, Corporation Low power high voltage switch with gate bias circuit to minimize power consumption
CA2236083A1 (en) * 1997-07-09 1999-01-09 Samsung Electronics Co., Ltd. Co-channel interference canceler and control method therefor
CN101022033A (zh) * 2006-02-15 2007-08-22 三星电子株式会社 半导体存储器件及其数据读写方法
CN101308852A (zh) * 2007-05-15 2008-11-19 奇梦达闪存有限责任公司 集成电路、制造集成电路的方法、存储模块、计算系统
DE102008026432A1 (de) * 2008-06-02 2009-12-10 Qimonda Ag Integrierte Schaltung, Speichermodul sowie Verfahren zum Betreiben einer integrierten Schaltung
US20100149886A1 (en) * 2008-12-17 2010-06-17 Samsung Electronics Co., Ltd. Semiconductor memory device and method for operating the same
CN103811073A (zh) * 2014-02-28 2014-05-21 北京航空航天大学 一种非挥发存储器的高可靠性读取电路
US20190115391A1 (en) * 2017-10-16 2019-04-18 Sandisk Technologies Llc Methods of forming a phase change memory with vertical cross-point structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116741227A (zh) * 2023-08-09 2023-09-12 浙江力积存储科技有限公司 一种三维存储器架构及其操作方法和存储器
CN116741227B (zh) * 2023-08-09 2023-11-17 浙江力积存储科技有限公司 一种三维存储器架构及其操作方法和存储器

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