JP2011134405A - 不揮発性メモリ - Google Patents
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Abstract
【課題】ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する不揮発性メモリにおいて、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供する。
【解決手段】読み出し対象の第1のメモリ層の第1のメモリセルに接続された第1のワード線を第1の電圧レベルに駆動すると共に、前記第1のメモリセルに接続された第1のビット線を共有する第2のメモリ層の第2のメモリセルに接続された第2のワード線を第2の電圧レベルに駆動するワード線駆動手段と、前記第1のビット線を前記第2の電圧レベルにバイアスすると共に、前記第1のワード線を共有する第3のメモリ層の第3のメモリセルに接続された第2のビット線を前記第1の電圧レベルにバイアスするビット線バイアス手段とを備える。
【選択図】図10
【解決手段】読み出し対象の第1のメモリ層の第1のメモリセルに接続された第1のワード線を第1の電圧レベルに駆動すると共に、前記第1のメモリセルに接続された第1のビット線を共有する第2のメモリ層の第2のメモリセルに接続された第2のワード線を第2の電圧レベルに駆動するワード線駆動手段と、前記第1のビット線を前記第2の電圧レベルにバイアスすると共に、前記第1のワード線を共有する第3のメモリ層の第3のメモリセルに接続された第2のビット線を前記第1の電圧レベルにバイアスするビット線バイアス手段とを備える。
【選択図】図10
Description
本発明は、不揮発性メモリに関し、特に、メモリセルが3次元状に積層化された不揮発性メモリに関する。
近年、不揮発性メモリの分野では、微細化技術の制約を克服するために、メモリセルを3次元状に積層化して集積度を上げる研究が盛んに行われている。とりわけ、相変化を利用するPRAM(Phase change Random Access Memory)や、抵抗変化型メモリであるRRAM(Resistance Random Access Memory)などの新規なメモリの分野において、メモリセルの積層化に関する研究が積極的に推し進められている。
一般に、メモリセルアレイには複数のワード線と複数のビット線とが互いに直交するように配線され、これらワード線とビット線との交点にメモリセルが配置されている。そして、アドレスによって特定されたワード線とビット線との交点に位置するメモリセルが選択され、このメモリセルからデータがビット線を介して読み出されるようになっている。このようなメモリセルの選択を可能にするために、各メモリセルには選択素子が備えられている。
積層化されたメモリセルの選択素子としては、一般的な平面構造のMOSFET、マカロニ構造のMOSFET、或いはダイオードが挙げられるが、このうち、平面構造のMOSFETは、平面方向の微細化に不向きであり、平面方向の集積度を上げることができないという欠点がある。また、マカロニ構造のMOSFETは、平面方向の微細化には有利であるが、プロセス工程が複雑になるという欠点がある。これに対し、ダイオードは構造がシンプルであるため、微細化に有利であると共に、複雑なプロセス工程を必要としない。このため、積層化されたメモリセルの選択素子としてはダイオードが最も有望である。
図11に、積層化されたメモリセルの選択素子としてダイオードを用いた場合のメモリセルアレイの等価回路の一例を示す。同図に示す例では、説明の便宜上、3層に積層されたメモリセルMC1,MC2,MC3,MC12と、これらに接続されたワード線WL2,WL4、WL22およびビット線BL1,BL3のみが示されており、ワード線方向およびビット線方向に配列された他のメモリセルは省略されている。
各メモリセルは、記憶データに応じた抵抗値を有する抵抗素子と、選択素子であるダイオードから構成される。これら抵抗素子と選択素子はワード線とビット線との間に直列接続され、このうちダイオードは、ワード線に対してビット線の電位が相対的に高い場合に順バイアスされる向きに接続されている。また、ワード線とビット線は、隣接関係にある二つの層のメモリセルで共有されるようにして、交互に積層されている。
ここで、例えば2層目のメモリセルMC2からデータを読み出す場合、図示しないデコード回路によりワード線WL2を選択的にローレベル(0V)に駆動し、ビット線BL3を選択的に所定電圧のハイレベル(Vsel)にバイアスする。このバイアス状態で、ビット線BL3に接続された図示しないセンスアンプにより電流を検出し、この検出結果からメモリセルMC2の記憶データの論理値(0/1)を判定して外部に出力する。
このように、ワード線とビット線を隣接層の間で共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する場合、読み出し対象のメモリセルMC2のダイオードが順方向にバイアスされるように、ワード線WL2を選択的にローレベルに駆動し、ビット線BL3を選択的にハイレベルにバイアスする。逆に、ワード線WL2をハイレベルに駆動し、ビット線BL3をローレベルにバイアスすれば、メモリセルMC2のダイオードは逆バイアス状態とされる。この場合、メモリセルMC2の抵抗素子の抵抗値に関係なく、メモリセルMC2からビット線BL3に電流は流れない。即ち、メモリセルMC2は非選択状態とされ、記憶データの読み出しは行われない。
ところで、ダイオードは2端子素子であり、アノード・カソード間の相対的な電圧関係によって導通状態が定まる。このため、前述のように隣接層間でワード線およびビット線を共有して積層化されたメモリセルの選択素子としてダイオードを採用する場合、非選択層のメモリセルに接続されたワード線とビット線の電圧状態によっては、選択層のワード線またはビット線と、非選択層のワード線またはビット線との間に電流が発生する場合があり、そのような場合、消費電流が増加するのみならず、正常な読み出し動作が阻害される虞があるという問題がある。
この問題について、図11を参照して具体的に説明する。上述の例では、選択層である2層目のメモリセルMC2からデータを読み出すため、ワード線WL2がローレベル(0V)に駆動され、ビット線BL3がハイレベル(Vsel)にバイアスされる。このとき、非選択層である3層目のメモリセルMC3に接続されたワード線WL4がフローティング状態であれば、このワード線WL4に寄生する容量(図示なし)の充電電流IL1が、ビット線BL3からメモリセルMC3を介してワード線WL4に流れ込む。この結果、ビット線BL3に接続された図示しないセンスアンプは、選択層のメモリセルMC2を流れる電流に加えて、非選択層のメモリセルMC3を流れる上記充電電流IL1を検出する。このため、選択層のメモリセルMC2の電流を正しく検出することができず、読み出し動作が阻害される虞が生じる。しかも、ワード線WL4に寄生する容量の充電電流IL1が発生するため、電力消費が増加する。
また、非選択層である1層目のメモリセルMC1に接続されたビット線BL1がフローティング状態であれば、このメモリセルMC1と同じ層に属する他のメモリセルMC12のリーク電流IL2がビット線BL1およびメモリセルMC1を介してワード線WL2に流れ込む。具体的に説明すると、ビット線BL1には、選択状態のメモリセルMC1の他に非選択状態のメモリセルMC12が接続されており、このメモリセルMC12に接続されるワード線WL22はハイレベル(Vsel)に駆動される。ここで、ハイレベル(Vsel)に駆動されたワード線WL22と、ローレベル(Vsel)に駆動されたワード線WL2との間の電流経路に着目すれば、メモリセルMC12のダイオードは逆方向にバイアスされ、その逆方向リーク電流IL2がビット線BL1およびメモリセルMC1を介してワード線WL2に流れ込む。
このようなメモリセルMC12と同様のバイアス状態に置かれるメモリセルはビット線BL1上に多数存在し、このようなバイアス状態のメモリセルの逆方向リーク電流IL2の総和がワード線WL22からワード線WL2に流れ込む。この結果、ワード線WL2のレベルをローレベルに維持できなくなると、選択層のメモリセルMC2に流れる電流が変動し、ビット線BL3に接続された図示しないセンスアンプは、選択層のメモリセルMC2の電流を正しく検出することができなくなり、このため、読み出し動作が阻害される虞が生じる。
本発明は、上記事情に鑑みてなされたものであり、ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードなどの整流素子を採用する不揮発性メモリにおいて、読み出しの対象となっていないメモリセルによる消費電流の発生を抑制すると共に、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供することを目的とする。
本発明による不揮発性メモリ(100)は、複数のメモリ層(LYR(0)〜LYR(3))が積層されて構成されたメモリアレイを有し、各メモリ層が、隣接する他のメモリ層とワード線又はビット線を共有し、各メモリ層をなすメモリセルの選択素子として整流素子(D)を備えた不揮発性メモリであって、読み出し対象の第1のメモリ層の第1のメモリセル(例えば、メモリセルMC(2n))に接続された第1のワード線(例えば、ワード線WL0(2n))を第1の電圧レベル(例えば、グランド)に駆動すると共に、前記第1のメモリセルに接続された第1のビット線(例えば、ビット線BL0(2n+1)を共有する第2のメモリ層の第2のメモリセル(例えば、メモリセルMC(2n+1))に接続された第2のワード線(例えば、ワード線WL(2n+2))を第2の電圧レベル(例えば、所定の電圧レベル(Vsel))に駆動するワード線駆動手段(例えば、図5に示すワード線選択回路)と、前記第1のビット線を前記第2の電圧レベルにバイアスすると共に、前記第1のワード線を共有する第3のメモリ層の第3のメモリセル(例えば、メモリセルMC(2n−1))に接続された第2のビット線(例えば、ビット線(2n−1))を前記第1の電圧レベルにバイアスするビット線バイアス手段(例えば、図6および図7に示すビット線選択回路)とを備えた不揮発性メモリの構成を有する。
上記構成によれば、読み出し対象の第1のメモリ層の第1のメモリセルが接続される第1のビット線の電圧レベルと、この第1のビット線を共有する第2のメモリ層の第2のメモリ層の第2のメモリセルが接続された第2のワード線の電圧レベルが等しくなる。これにより、第1のビット線には、第2のメモリ層のメモリの電流が流れず、読み出し対象の第1のメモリ層の第1のメモリセルの電流のみが流れる。また、読み出し対象の第1のメモリセルが接続された第1のワード線の電圧レベルと、この第1のワード線を共有する第3のメモリ層の第3のメモリセルが接続された第2のビット線の電圧レベルが等しくなる。これにより、第1のワード線の電圧レベルが第2のビット線の電圧レベルの影響を受けることがなくなり、読み出し対象の第1のメモリ層の第1のメモリセルが安定的にバイアスされる。
本発明によれば、読み出しの対象となっていないメモリセルによる消費電流の発生を抑制すると共に、読み出し対象のメモリセルの電流を安定的に検出することが可能になる。
以下、図面を参照しながら、本発明の実施形態について説明する。
図1に、本実施形態による不揮発性メモリのメモリセルアレイ全体構成を示す。同図に示すように、このメモリセルアレイは、いわゆる3次元構造を有し、X−Y平面における2次元メモリセルアレイ(以下、「メモリ層」と称す)をZ軸方向に積層して構成されている。この例では、最下層のメモリ層0から最上層のメモリ層m(mは1以上の整数)までのm+1個のメモリ層が示されており、ビット線(BL)の配線方向をX軸方向とし、ワード線(WL)の配線方向をY軸方向とし、メモリ層0〜mの積層方向をZ軸方向としている。
図1に、本実施形態による不揮発性メモリのメモリセルアレイ全体構成を示す。同図に示すように、このメモリセルアレイは、いわゆる3次元構造を有し、X−Y平面における2次元メモリセルアレイ(以下、「メモリ層」と称す)をZ軸方向に積層して構成されている。この例では、最下層のメモリ層0から最上層のメモリ層m(mは1以上の整数)までのm+1個のメモリ層が示されており、ビット線(BL)の配線方向をX軸方向とし、ワード線(WL)の配線方向をY軸方向とし、メモリ層0〜mの積層方向をZ軸方向としている。
図2に、各メモリ層に着目した場合のワード線とビット線との間の配置関係を示す。同図に示すように、各メモリ層の下面と上面には、それぞれ、複数のワード線WL0,WL1,WL2,WL3…と、複数のビット線BL0,BL1,BL2,BL3…が、X−Y平面に投影した場合に互いに直交するように形成されている。ここで、図2に示すメモリ層が図1に示す偶数層のメモリ層2n(nは0≦2n≦mを満たす整数)を示すものとすれば、ワード線WL0,WL1,WL2,WL3…は、メモリ層2nと下層のメモリ層2n−1とで共有され、ビット線BL0,BL1,BL2,BL3…は、メモリ層2nと上層のメモリ層2n+1とで共有されている。このため、メモリ層の積層方向(Z軸方向)に、ワード線とビット線とが交互に配置された構造となっている。
なお、本実施形態では、各メモリ層の下面に着目すれば、偶数層のメモリ層の下面にワード線が配置され、奇数層のメモリ層の下面にビット線が配置されたものとなっている。従って、最下層のメモリ層0の下面にはワード線(図示なし)が配置されている。ただし、この例に限定されず、偶数層のメモリ層の下面にビット線が配置され、奇数層のメモリ層の下面にワード線が配置されてもよい。
図3に、図2に示したメモリ層2n−1,2n,2n+1を例として、メモリセルMCとワード線WLとビット線BLとの接続関係を示す。
なお、以下では、必要に応じて、各要素を表す符号の後に、この要素が含まれるメモリ層の層番号を表記した丸括弧“( )”を付記する。例えば、図3に示す例では、メモリセルMC(2n)は、メモリ層2nに含まれることを意味する。また、2つのメモリ層に共有されるワード線およびビット線については、説明の便宜上、各メモリ層の下面に位置するものとして取り扱い、そのメモリ層の層番号をワード線およびビット線を表す符号の括弧内に表記する。図3に示す例では、例えばワード線WL0(2n)はメモリ層2nの下面に位置することを意味する。また、例えばビット線BL0(2n+1)は、メモリ層2n+1の下面に位置することを意味する。
なお、以下では、必要に応じて、各要素を表す符号の後に、この要素が含まれるメモリ層の層番号を表記した丸括弧“( )”を付記する。例えば、図3に示す例では、メモリセルMC(2n)は、メモリ層2nに含まれることを意味する。また、2つのメモリ層に共有されるワード線およびビット線については、説明の便宜上、各メモリ層の下面に位置するものとして取り扱い、そのメモリ層の層番号をワード線およびビット線を表す符号の括弧内に表記する。図3に示す例では、例えばワード線WL0(2n)はメモリ層2nの下面に位置することを意味する。また、例えばビット線BL0(2n+1)は、メモリ層2n+1の下面に位置することを意味する。
ただし、このような符号の表記に関する取り決めは、説明の便宜を図るためのものに過ぎず、ワード線およびビット線が各メモリセルの上面に位置するものとして取り扱ってもよく、あるいはメモリ層に関連づけなくてもよい。したがって、例えばワード線WL0(2n)はメモリ層2nの下面に位置するが、このことは、換言すれば、ワード線WL0(2n)がメモリ層2n−1の上面に位置することを意味する。また、例えばビット線BL0(2n+1)はメモリ層2n+1の下面に位置するが、このことは、換言すれば、ビット線BL0(2n+1)がメモリ層2nの上面に位置することを意味する。
図3において、メモリ層2nに対応する構成に着目すれば、例えばワード線WL0(2n)とビット線BL0(2n+1)との交点にはメモリセルMC(2n)が配置されている。このメモリセルMC(2n)は、記憶データに応じた抵抗値を有する抵抗体R(メモリセル本体)と、選択素子である整流素子Dとから構成され、これら抵抗体Rおよび整流素子Dは、ワード線WL0(2n)とビット線BL0(2n+1)との間に直列接続されている。
ここで、整流素子Dは例えばダイオードであり、そのアノードが抵抗体Rを介してビット線BL0(2n+1)に接続され、そのカソードがワード線WL0(2n)に接続されている。すなわち、メモリセルMC(2n)は、ビット線BL0(2n+1)をハイレベルにバイアスし、ワード線WL0(2n)をローレベルに駆動した場合、その整流素子Dが順方向にバイアスされるように構成されている。
また、メモリ層2nの上層であるメモリ層2n+1に対応する構成に着目すれば、上述のメモリ層2nのメモリセルMC(2n)が接続されたビット線BL0(2n+1)と、メモリ層2n+1の上面に位置するワード線WL0(2n+2)との間にメモリセルMC(2n+1)が接続されている。すなわち、メモリ層2nのメモリセルMC(2n)とメモリ層2n+1のメモリセルMC(2n+1)は、ビット線BL0(2n+1)を共有している。メモリ層2n+1のメモリセルMC(2n+1)は、上述のメモリ層2nのメモリセルMC(2n)と同様に、ビット線BL0(2n+1)をハイレベルにバイアスし、ワード線WL0(2n+2)をローレベルに駆動した場合、その整流素子Dが順方向にバイアスされるように構成されている。
更に、メモリ層2nの下層であるメモリ層2n−1に対応する構成に着目すれば、上述のメモリ層2nのメモリセルMC(2n)が接続されたワード線WL0(2n)と、メモリ層2n−1の下面に位置するビット線BL0(2n−1)との間にメモリセルMC(2n−1)が接続されている。すなわち、メモリ層2nのメモリセルMC(2n)とメモリ層2n−1のメモリセルMC(2n−1)は、ワード線WL0(2n)を共有している。メモリ層2n−1のメモリセルMC(2n−1)は、上述のメモリ層2nのメモリセルMC(2n)と同様に、ビット線BL0(2n−1)をハイレベルにバイアスし、ワード線WL0(2n)をローレベルに駆動した場合、その整流素子Dが順方向にバイアスされるように構成されている。
図3では、例示的にメモリ層2n−1,2n,2n+1の各メモリセルとワード線とビット線との接続関係を示しているが、各メモリ層のワード線とビット線との交点には同様にメモリセルが配置され、本実施形態によるメモリセルアレイは、隣接するメモリ層間でワード線またはビット線を共有した3次元構造を有するものとなっている。
図4に、上述の3次元構造のメモリセルアレイに対してバンク構成とブロック分割を適用した場合の不揮発性メモリ100のフロアプランを示す。
なお、以下の説明では、必要に応じて、ブロック(後述の「バーチカルブロック」)を表す符号の後に、ブロックの番号を表記した山括弧“< >”を付記する。
なお、以下の説明では、必要に応じて、ブロック(後述の「バーチカルブロック」)を表す符号の後に、ブロックの番号を表記した山括弧“< >”を付記する。
不揮発性メモリ100は、(4×4)個のバンク110から構成され、各バンク110は、4つのバーチカルブロックVBLK<0>〜VBLK<3>から構成される。各バーチカルブロックは、4層のメモリ層LYR(0)〜LYR(3)と、1つの選択回路MDECとを含み、1つのメモリ層は、2048×2048のマトリックスに配列されたメモリセルから構成されている。即ち、この例では、1つのバンクは、16層のメモリ層から構成され、これら16層のメモリ層は、4個のバーチカルブロックVBLK<0>〜VBLK<3>にブロック分割されている。各バーチカルブロックに備えられた選択回路MDECは、上述の図3に示す各ワード線を選択するためのワード線選択回路と、各ビット線を選択するためのビット線選択回路とから構成される。これらの詳細は後述する。
また、バンク110の最下層には、各バーチカルブロックの選択回路MDECに共通に供給される信号を生成するためのプリ選択回路PDECが配置され、このプリ選択回路PDECは、例えば上述のビット線選択回路に供給される信号を生成するビット線プリ選択回路を含んでいる。
なお、この例では、1つのバンクを4つのバーチカルブロックVBLK<0>〜VBLK<3>に分割しているが、バンクの分割数は任意であり、また、バンクをブロックに分割せず、前述の図1に示したメモリセルアレイの基本的な構造をそのままバンクに採用してもよい。
図5に、上述の選択回路MDECに含まれるワード線選択回路(ワード線駆動手段)の構成を示す。
このワード線選択回路は、図4に示す選択回路MDECに含まれる。
NMOSトランジスタTX1のゲートには、図4に示すバーチカルブロックVBLK<0>〜VBLK<3>を選択するためのバーチカルブロック選択信号V<i>が供給される。また、その電流経路の一端(ソース・ドレインの一方)には、図4に示すメモリ層LYR(0)〜LYR(3)を選択するためのメモリ層選択信号L(j)が供給され、その他端はノードN1に接続されている。ここで、変数iは、選択対象のバーチカルブロックの番号を表し、例えば、V(0)は、バーチカルブロックVBLK<0>を選択するための信号を表す。また、変数jは、選択対象のメモリ層の番号を表し、例えば、L(0)は、メモリ層LYR(0)を選択するための信号を表す。
このワード線選択回路は、図4に示す選択回路MDECに含まれる。
NMOSトランジスタTX1のゲートには、図4に示すバーチカルブロックVBLK<0>〜VBLK<3>を選択するためのバーチカルブロック選択信号V<i>が供給される。また、その電流経路の一端(ソース・ドレインの一方)には、図4に示すメモリ層LYR(0)〜LYR(3)を選択するためのメモリ層選択信号L(j)が供給され、その他端はノードN1に接続されている。ここで、変数iは、選択対象のバーチカルブロックの番号を表し、例えば、V(0)は、バーチカルブロックVBLK<0>を選択するための信号を表す。また、変数jは、選択対象のメモリ層の番号を表し、例えば、L(0)は、メモリ層LYR(0)を選択するための信号を表す。
NMOSトランジスタTX2のゲートには、上述のバーチカルブロック選択信号V<i>の反転信号VB<i>が供給され、その電流経路の一端(ソース)はグランドGNDに接続され、その他端(ドレイン)はノードN1に接続されている。NMOSトランジスタTX3のゲートには、反転信号VB<i>が供給され、その電流経路の一端(ソース)はグランドGNDに接続され、その他端(ドレイン)はノードN2に接続されている。NMOSトランジスタTX4のゲートには、バーチカルブロック選択信号V<i>が供給され、その電流経路の一端(ソース・ドレインの一方)には、メモリ層選択信号L(i)の反転信号LB(j)が供給され、その他端はノードN2に接続されている。
NMOSトランジスタTXG0〜TXG2047のゲートは上述のノードN1に接続され、それらの電流経路の一端(ソース・ドレインの一方)には、グローバルワード線選択信号GWL0〜GWL2047がそれぞれ供給される。このグローバルワード線選択信号GWL0〜GWL2047は、メモリ層およびバーチカルブロックを問わず、全メモリ層に共通に供給される信号であるが、選択されたメモリ層でのみ意味を持ち、外部のアドレス信号に基づいて択一的にローレベル(0V)となる。NMOSトランジスタTXG0〜TXG2047の電流経路の他端(ソース・ドレインの他方)は、ワード線WL0[ij]〜WL2047[ij]に接続される。ここで、ワード線の符号に付記された[ij]は、このワード線が属するバーチカルブロックの番号iとメモリ層の番号jを表す。このワード線の符号の表記において、例えばjを2nとし、iを考慮しなければ(ブロック分割を考慮しなければ)、図5のWL0[ij]〜WL2047[ij]は、前述の図3に示すワード線WL0(2n),WL1(2n)…に相当する。
NMOSトランジスタTXV0〜TXV2047のゲートは上述のノードN2に接続され、それらの電流経路の一端(ソース・ドレインの一方)には、信号VSP{k}が共通に供給される。この信号VSP{k}は、非選択のメモリ層で意味を持ち、選択メモリ層と隣接する非選択のメモリ層であるかどうかによって異なる電圧レベルを有する信号である。その詳細については、表1を参照して後述する。NMOSトランジスタTXV0〜TXV2047の電流経路の他端(ソース・ドレインの他方)は、ワード線WL0[ij]〜WL2047[ij]にそれぞれ接続される。
表1に、上述のワード線選択回路における各信号の値(電圧レベル)を示す。
表1に、上述のワード線選択回路における各信号の値(電圧レベル)を示す。
表1に示すように、このワード線選択回路は、選択されたバンクと、選択されていないバンクとに区分して、選択されていないバンクの全ワード線(即ち、非選択のワード線)については、グランド(GND)のローレベル(0V)に駆動するか、またはフローティング状態とするように、各信号の値(電圧レベル)が設定される。また、選択されたバンクについては、選択されたバーチカルブロックと、選択されていないバーチカルブロックとに区分して、選択されていないバーチカルブロックのメモリ層の全ワード線(即ち、非選択のワード線)については、フローティング状態とするように各信号の値(電圧レベル)が設定される。
また、選択されているバーチカルブロックについては、選択されているメモリ層(選択メモリ層)と、選択メモリ層とビット線を共有するメモリ層と、選択メモリ層とビット線を共有しないメモリ層とに区分して、各ワード線を選択的に駆動する。即ち、選択されたメモリ層については、選択されたワード線のみを択一的にグランド(GND)のローレベル(0V)に駆動し、非選択のワード線については、所定のハイレベル(Vsel)に駆動する。
また、選択されたメモリ層とビット線を共有するメモリ層の全ワード線については、選択されたメモリ層のワード線と同様に、所定のハイレベル(Vsel)に駆動する。さらに、選択されたメモリ層とビット線を共有しないメモリ層の全ワード線については、グランド(GND)のローレベル(0V)に駆動する。
ここで、表1のVSP{k}について補足する。この信号の表記において、変数kは、j=0または1のときに0に設定され、j=2または3のときに1に設定される。即ち、プリ選択回路MDECの下層側(j=0,1)に位置するメモリ層LYR(0),LYR(1)については信号VSP{0}が設定され、プリ選択回路PDECの上層側(j=2,3)に位置するメモリ層LYR(2),LYR(3)についてはVSP{1}が設定される。そして、これら信号VSP{0}と信号VSP{1}の電圧レベルは相補的に設定される。例えば、メモリ層0,1の信号VSP{0}が所定の電圧レベル(Vsel)のハイレベルに設定された場合には、メモリ層2,3の信号VSP{1}はグランド(GND)のローレベルに設定される。逆に、メモリ層0,1の信号VSP{0}がグランド(GND)のローレベルに設定された場合には、メモリ層2,3の信号VSP{1}は所定の電圧レベル(Vsel)のハイレベルに設定される。
このような信号VSP{k}の振る舞いについて、表1では、「選択メモリ層とビット線(BL)を共有するメモリ層」の項目の値(Vsel)と、「選択メモリ層とビット線(BL)を共有しないメモリ層」の項目の値(GND)により表されている。この信号VSP{k}によれば、選択された1つのバーチカルブロック内の4層のメモリ層のうち、選択メモリ層とワード線を共有しないものについては、グランド(GND)に設定される。これにより、選択メモリ層とワード線を共有しないメモリ層におけるリーク電流の発生が抑制される。このように、選択されたバーチカルブロックのワード線の電圧レベルを選択的に設定することにより、各メモリ層間のリーク電流の発生を防止し、消費電力の低減と、誤動作の防止を可能としている。
また、選択されたバーチカルブロックと非選択のバーチカルブロックの接する部分(上層側のバーチカルブロックの最下層のメモリ層0と、その下層側のバーチカルブロックの最上層のメモリ層3との境界)では、ワード線が共有されるので、それらのワード線は両方のバーチカルブロックのワード線選択回路に接続されるが、表1の「非選択バーチカルブロック」の「メモリ層」の項目に示すように、非選択ワード線は全てフローティングとされる。具体的には、非選択バーチカルブロックのワード線選択回路のスイッチはオフ状態に制御される。従って、この境界に位置するワード線が両方のメモリ層のワード線選択回路により同時に駆動されることはない。
図6および図7に、上述の選択回路MDECに含まれるビット線選択回路(ビット線バイアス手段)の構成を示す。このうち、図6は、ビット線選択回路のうち、各バーチカルブロックVBLK<0>〜VBLK<3>に共通に供給されるプリビット線選択信号PBL0〜PBL2047を生成するビット線プリ選択回路の構成を示す。なお、本実施形態では、ビット線選択回路は、外部に出力すべきデータが現れるビット線を選択するためのものであると共に、ビット線に対するバイアスを選択的に設定するためのものでもある。即ち、選択されたビット線には、図示しないセンスアンプが接続され、このセンスアンプによって所定の電圧レベル(Vsel)がバイアスされるようになっている。ただし、ビット線をバイアスする手段は、この例に限定されない。
まず、図6を参照して、ビット線プリ選択回路の構成を説明する。
このビット線プリ選択回路は、図4に示すプリ選択回路PDECに含まれる。
なお、以下の説明では、データラインの符号「DL<0>〜DL<15>」における山括弧内の数字はI/O端子の番号(0〜15)を表し、上述のバーチカルブロックの番号<i>を表す山括弧とは意味が異なる点に注意されたい。
このビット線プリ選択回路は、図4に示すプリ選択回路PDECに含まれる。
なお、以下の説明では、データラインの符号「DL<0>〜DL<15>」における山括弧内の数字はI/O端子の番号(0〜15)を表し、上述のバーチカルブロックの番号<i>を表す山括弧とは意味が異なる点に注意されたい。
NMOSトランジスタTXDL0のゲートには、アドレス信号Y0が供給され、その電流経路の一端(ソース・ドレインの一方)には、グローバルデータライン信号DL0<0>が供給される。また、NMOSトランジスタTXGN0のゲートには、アドレス信号Y0の反転信号YB0が供給され、その電流経路の一端(ソース)はグランド(GND)に接続され、その他端は、NMOSトランジスタTXDL0の電流経路の他端(ソース・ドレインの他方)に接続され、この接続ノード(符号なし)に現れる信号がプリビット線信号PBL0となる。
同様に、アドレス信号Y1〜Y7およびその反転信号YB1〜YB7並びにデータライン信号DL0<0>が供給されるNMOSトランジスタTXDL1〜TXDL7およびNMOSトランジスタTXGN1〜TXGN7が、プリビット線信号PBL1〜PBL7に対応する回路を構成し、上述のプリビット線信号PBL0〜PBL7を生成する回路郡を1つの単位として、プリビット線選択信号PBL0〜PBL2047に対応する合計256組の回路が備えられている。
ここで、プリビット線信号PBL0〜PBL2047は、各メモリ層の2048本のビット線BL0〜BL2047に対応しており、この2048のプリビット線信号PBL0〜PBL2047のうち、アドレスY0〜Y7およびYB0〜YB7により、全体の8分の1に相当する256本のプリビット線信号が選択されて256のデータ線信号DL0<0>〜DL15<15>とされ、この256のデータ線信号は、図示しないマルチプレクサにより、16のページに振り分けられ、更に各ページごとに16個のI/O端子に割り振られる。
表2に、上述のビット線プリ選択回路における各信号の値(電圧レベル)を示す。
表2に、上述のビット線プリ選択回路における各信号の値(電圧レベル)を示す。
表2に示すように、このビット線プリ選択回路は、選択されたバンクと、選択されていないバンクとに区分して、選択されていないバンクの全ビット線については、グランド(GND)のローレベル(V)にバイアスするように各信号の値(電圧レベル)が設定される。また、選択されているバンクについては、選択されているプリビットライン(PBL)を選択的に所定の電圧レベル(Vsel)のハイレベルにバイアスし、選択されていない他のプリビットライン(PBL)をグランド(GND)のローレベル(0V)にバイアスするように各信号の値(電圧レベル)が設定される。要約すれば、選択されているバンクの選択されているプリビット線をハイレベルにバイアスし、他のプリビット線を全てローレベルに駆動するように構成されている。
次に、図7に、ビット線選択回路のうち、バーチカルブロックVBLK<0>〜VBLK<3>のそれぞれに供給される信号を生成するビット線メイン選択回路の構成を示す。
このビット線メイン選択回路は、図4に示す選択回路MDECに含まれる。
NMOSトランジスタTY1のゲートには、バーチカルブロックVBLK<0>〜VBLK<3>を選択するためのバーチカルブロック選択信号V<i>が供給される。また、その電流経路の一端(ソース・ドレインの一方)には、メモリ層LYR(0)〜LYR(3)を選択するためのメモリ層選択信号L(j)が供給され、その他端はノードN11に接続されている。
このビット線メイン選択回路は、図4に示す選択回路MDECに含まれる。
NMOSトランジスタTY1のゲートには、バーチカルブロックVBLK<0>〜VBLK<3>を選択するためのバーチカルブロック選択信号V<i>が供給される。また、その電流経路の一端(ソース・ドレインの一方)には、メモリ層LYR(0)〜LYR(3)を選択するためのメモリ層選択信号L(j)が供給され、その他端はノードN11に接続されている。
NMOSトランジスタTY2のゲートには、上述のバーチカルブロック選択信号V<i>の反転信号VB<i>が供給され、その電流経路の一端(ソース)はグランドGNDに接続され、その他端(ドレイン)はノードN11に接続されている。NMOSトランジスタTY3のゲートには反転信号VB<i>が供給され、その電流経路の一端(ソース・ドレインの一方)には電源電圧VDDまたは所定の高電圧VHが供給され、その他端(ドレインの他方)はノードN12に接続されている。NMOSトランジスタTY4のゲートには、バーチカルブロック選択信号V<i>が供給され、その電流経路の一端(ソース・ドレインの一方)には、メモリ層選択信号L(j)の反転信号LB(j)が供給され、その他端はノードN12に接続されている。
NMOSトランジスタTYP0〜TYP2047のゲートは上述のノードN11に接続され、それらの電流経路の一端(ソース・ドレインの一方)には、前述の図6に示すプリビット線信号PBL0〜PBL2047がそれぞれ供給される。このプリビット線信号PBL0〜PBL2047は、バーチカルブロックを問わず、全メモリ層に共通に供給される信号である。NMOSトランジスタTYP0〜TYP2047の電流経路の他端(ソース・ドレインの他方)は、ビット線BL0[ij]〜BL2047[ij]に接続される。ここで、ビット線BL0[ij]〜BL2047[ij]における“[ij]”も、前述の図5のワード線の符号に付記されたものと同様の意味を有し、jを2n+1とし、iを考慮しなければ(ブロック分割を考慮しなければ)、ビット線BL0[ij]〜BL2047[ij]は、前述の図3に示すメモリ層2n+1の下面に位置するビット線BL0(2n+1),BL1(2n+1)…に相当する。
NMOSトランジスタTYV0〜TYV2047のゲートは上述のノードN12に接続され、それらの電流経路の一端(ソース・ドレインの一方)はグランドGNDに共通に接続される。また、これらNMOSトランジスタTYV0〜TYV2047の電流経路の他端(ソース・ドレインの他方)は、ビット線BL0[ij]〜BL2047[ij]にそれぞれ接続される。
表3に、上述のビット線メイン選択回路における各信号のレベルを示す。
表3に、上述のビット線メイン選択回路における各信号のレベルを示す。
表3に示すように、このビット線メイン選択回路は、選択されたバンクと、選択されていないバンクとに区分して、選択されていないバンクの全ビット線については、グランド(GND)のローレベル(0V)にバイアスするように各信号の値(電圧レベル)が設定される。また、選択されているバンクについては、さらに選択されている選択バーチカルブロックと、選択されていない非選択バーチカルブロックとに区分し、選択されていないバーチカルブロックの全ビット線をグランド(GND)のローレベル(0V)にバイアスするように各信号の値(電圧レベル)が設定される。
また、選択されているバーチカルブロックについては、選択されているメモリ層と、選択されていないメモリ層とに区分し、各ビット線を選択的にバイアスする。即ち、選択されているメモリ層の選択されているビット線については、所定の電圧レベル(Vsel)のハイレベルにバイアスし、選択されていないメモリ層のビット線についてはグランド(GND)のローレベル(0V)にバイアスする。
図7および図8に示す回路の動作を要約すれば、このビット線選択回路によれば、バーチカルブロックを問わず、選択されている唯一のメモリ層のビット線のみをハイレベルにバイアスし、他のビット線についてはローレベルにバイアスする。
図7および図8に示す回路の動作を要約すれば、このビット線選択回路によれば、バーチカルブロックを問わず、選択されている唯一のメモリ層のビット線のみをハイレベルにバイアスし、他のビット線についてはローレベルにバイアスする。
参考までに、図8に、プリ選択回路PDECから各バーチカルブロックの選択回路MDECに供給される上述の各信号を示し、図9に、各バーチカルブロックの選択回路MDECから各メモリ層に供給される上述の各信号を示す。なお、図9において、山括弧の表記“<2047:0>”は、いわゆるバス表示を意味しており、例えば、BL<2047:0>は、BL0,BL1,BL2,…,BL2047を表していることに注意されたい。
次に、図10を参照しながら、メモリ層2nのメモリセルMC(2n)の記憶データを読み出す場合を例として、本実施形態による不揮発性メモリの動作を説明する。
上述した図5に示すワード線選択回路によれば、選択されたメモリ層2nに存在する読み出し対象のメモリセルMC(2n)が接続されるワード線WL0(2n)はグランド(GND)のローレベル(0V)に駆動される。これに対し、その上層に位置するメモリ層2n+1のメモリセルMC(2n+1)が接続されるワード線WL0(2n+2)は、所定の電圧レベル(Vsel)のハイレベルに駆動される。
上述した図5に示すワード線選択回路によれば、選択されたメモリ層2nに存在する読み出し対象のメモリセルMC(2n)が接続されるワード線WL0(2n)はグランド(GND)のローレベル(0V)に駆動される。これに対し、その上層に位置するメモリ層2n+1のメモリセルMC(2n+1)が接続されるワード線WL0(2n+2)は、所定の電圧レベル(Vsel)のハイレベルに駆動される。
また、上述した図6および図7に示すビット線プリ選択回路およびビット線メイン選択回路によれば、選択対象のメモリ層2nのメモリセルMC(2n)が接続されるビット線BL0(2n+1)は所定の電圧レベル(Vsel)のハイレベルにバイアスされる。これに対し、その下層に位置するメモリ層2n−1のメモリセルMC(2n−1)が接続されるビット線BL0(2n−1)は、グランド(GND)のローレベル(0V)にバイアスされる。
このようなバイアス状態によれば、読み出し対象のメモリセルMC(2n)の整流素子は順方向にバイアスされ、その抵抗体の抵抗値に応じた電流がビット線BL0(2n+1)を介して図示しないセンスアンプにより検出され、データとして外部に読み出される。
ここで、選択対象のメモリ層2nの上層に位置するメモリセルMC(2n+1)に着目すると、このメモリセルMC(2n+1)が接続されたワード線WL0(2n+2)とビット線BL0(2n+1)は共に所定の電圧レベル(Vsel)とされ、これらは等電圧レベル(電位差0)に設定される。従って、メモリセルMC(2n+1)の整流素子は順方向にバイアスされず、このメモリセルMC(2n+1)を介してリーク電流が発生することはない。
また、選択対象のメモリ層2nの下層に位置するメモリセルMC(2n−1)に着目すると、このメモリセルMC(2n−1)が接続されたワード線WL0(2n)とビット線BL0(2n−1)は共にグランド(GND)のローレベル(0V)に設定され、これらも等電圧レベル(電位差0)に設定される。従って、メモリセルMC(2n−1)の整流素子は順方向にバイアスされず、このメモリセルMC(2n−1)を介してリーク電流が発生することもない。
さらに、図10には示していないが、選択対象のメモリ層2nと隣接しない他のメモリ層のワード線はグランド(GND)に設定されると共にビット線もグランドレベルに設定される。従って、選択されたメモリ層と隣接しない大多数のメモリ層のメモリセルについても、ワード線とビット線が等電圧レベルになる。これにより、選択メモリ層に隣接する非選択メモリ層におけるメモリセルの選択素子が順方向にバイアスされることがなくなり、非選択の各メモリ層のメモリセルを介したリーク電流を抑制することか可能になる。
以上、本実施形態によれば、メモリ層間のリーク電流に起因する消費電流を有効に抑制することが可能になると共に、読み出し時の選択セルのセル電流を正確に検出することが可能になり、読み出し動作を安定化することが可能になる。
以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
例えばえ、上述の実施形態では、4層のバーチカルブロック構造を採用し、そのブロック内に選択回路を配置し、それらを更に積層するものとしたが、本発明はこの構成に限定されるものではなく、バーチカルブロック内のメモリ層が4層以上、またはそれ以下であってもよく、或いは、選択回路を最下層に全て集積し、メモリ層のみが積層された構成としてもよい。また、最下層にワード線が配置される構成としたが、これに限定されることなく、前述したように、最下層にビット線を配置する構成としてもよく、そのような構成においても、上述の実施形態と同様の概念に従ってワード線とビット線の各電圧レベルを設定すればよい。
例えばえ、上述の実施形態では、4層のバーチカルブロック構造を採用し、そのブロック内に選択回路を配置し、それらを更に積層するものとしたが、本発明はこの構成に限定されるものではなく、バーチカルブロック内のメモリ層が4層以上、またはそれ以下であってもよく、或いは、選択回路を最下層に全て集積し、メモリ層のみが積層された構成としてもよい。また、最下層にワード線が配置される構成としたが、これに限定されることなく、前述したように、最下層にビット線を配置する構成としてもよく、そのような構成においても、上述の実施形態と同様の概念に従ってワード線とビット線の各電圧レベルを設定すればよい。
また、上述の実施形態では、ワード線をローレベルに設定し、ビット線をハイレベルに設定した場合に、選択されたメモリセルの整流素子が順方向にバイアスされるものとしたが、この例に限定されることなく、ワード線をハイレベルに設定し、ビット線をローレベルに設定した場合に、選択されたメモリセルの整流素子が順方向にバイアスされるものとしてもよい。
また、上述の実施形態では、整流素子Dとしてダイオードを採用したが、これに限定されることなく、バイアスの方向に応じて電流量が変化する素子であれば、どのような素子を選択素子として用いてもよい。また、メモリセル本体として抵抗体を採用したが、これに限定されることなく、記憶データに応じて電流量を変化させることが可能な素子であれば、どのような素子を用いてもよい。また、メモリセルに設定されるハイレベルおよびローレベルは、特に制限されるものではなく、上述のように、メモリセル内の整流素子もバイアス状態を設定することが可能であれば、特に制限されない。
また、最下面にワード線が配置された場合について、本発明の特徴は、次のように表現し直すことも可能である。
各メモリ層の位置を変数Zで定義し、最下面にワード線が配置され、最下層のメモリ層をZ=0としたときに、
・Z=2n(n≧0)のメモリ層を選択する場合、
Z=2n−1のメモリ層の全ビット線には0Vを印加し、
Z=2n+1のメモリ層の全ワード線には選択電圧(Vsel)を印加し、
・Z=2n+1(n≧0)のメモリ層を選択する場合、
Z=2n+2のメモリ層の全ワード線には選択電圧(Vsel)を印加し、
Z=2n+2のメモリ層の全ビット線には0Vを印加する。
各メモリ層の位置を変数Zで定義し、最下面にワード線が配置され、最下層のメモリ層をZ=0としたときに、
・Z=2n(n≧0)のメモリ層を選択する場合、
Z=2n−1のメモリ層の全ビット線には0Vを印加し、
Z=2n+1のメモリ層の全ワード線には選択電圧(Vsel)を印加し、
・Z=2n+1(n≧0)のメモリ層を選択する場合、
Z=2n+2のメモリ層の全ワード線には選択電圧(Vsel)を印加し、
Z=2n+2のメモリ層の全ビット線には0Vを印加する。
また、最下面にビット線が配置された場合について、本発明の特徴は、次のように表現し直すことも可能である。
各メモリ層の位置を変数Zで定義し、最下面にビット線が配置され、最下層のメモリ層をZ=0としたときに、
・Z=2n+1(n≧0)のメモリ層を選択する場合、
Z=2nのメモリ層の全ビット線には0Vを印加し、
Z=2n+2のメモリ層の全ワード線には選択電圧(Vsel)を印加し、
・Z=2n(n≧0)のメモリ層を選択する場合、
Z=2n−1のメモリ層の全ワード線には選択電圧(Vsel)を印加し、
Z=2n+1のメモリ層の全ビット線には0Vを印加する。
各メモリ層の位置を変数Zで定義し、最下面にビット線が配置され、最下層のメモリ層をZ=0としたときに、
・Z=2n+1(n≧0)のメモリ層を選択する場合、
Z=2nのメモリ層の全ビット線には0Vを印加し、
Z=2n+2のメモリ層の全ワード線には選択電圧(Vsel)を印加し、
・Z=2n(n≧0)のメモリ層を選択する場合、
Z=2n−1のメモリ層の全ワード線には選択電圧(Vsel)を印加し、
Z=2n+1のメモリ層の全ビット線には0Vを印加する。
MC,MC(2n−1),MC(2n),MC(2n+1);メモリセル
R;抵抗体(メモリセル本体)
D;ダイオード(整流素子)
WL1(2n),WL1(2n+2),WL2(2n),WL(2n+2);ワード線
BL1(2n−1),BL1(2n+1),BL2(2n−1),BL2(2n+1);ビット線
R;抵抗体(メモリセル本体)
D;ダイオード(整流素子)
WL1(2n),WL1(2n+2),WL2(2n),WL(2n+2);ワード線
BL1(2n−1),BL1(2n+1),BL2(2n−1),BL2(2n+1);ビット線
Claims (5)
- 複数のメモリ層が積層されて構成されたメモリアレイを有し、各メモリ層が、隣接する他のメモリ層とワード線又はビット線を共有し、各メモリ層をなすメモリセルの選択素子として整流素子を備えた不揮発性メモリであって、
読み出し対象の第1のメモリ層の第1のメモリセルに接続された第1のワード線を第1の電圧レベルに駆動すると共に、前記第1のメモリセルに接続された第1のビット線を共有する第2のメモリ層の第2のメモリセルに接続された第2のワード線を第2の電圧レベルに駆動するワード線駆動手段と、
前記第1のビット線を前記第2の電圧レベルにバイアスすると共に、前記第1のワード線を共有する第3のメモリ層の第3のメモリセルに接続された第2のビット線を前記第1の電圧レベルにバイアスするビット線バイアス手段と
を備えた不揮発性メモリ。 - 前記メモリアレイは、所定数のメモリ層を単位とした複数のブロックから構成され、
前記ワード線駆動手段は、前記複数のブロックのうち、読み出し対象の前記第1のメモリ層を含むブロックを除く他のブロックの全ワード線をフローティング状態とすることを特徴とする請求項1記載の不揮発性メモリ。 - 前記ビット線バイアス手段は、読み出し対象の前記第1のメモリ層のメモリセルに接続された前記第1のビット線を除く他の全てのビット線を前記第1の電圧レベルにバイアスすることを特徴とする請求項2記載の不揮発性メモリ。
- 前記整流素子はダイオードであることを特徴とする請求項1乃至3の何れか1項記載の不揮発性メモリ。
- 前記第1の電圧レベル及び前記第2の電圧レベルは、前記読み出し対象の第1のメモリ層の第1のメモリセルの選択素子として備えられたダイオードを順方向にバイアスする電圧レベルであることを特徴とする請求項4記載の不揮発性メモリ。
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