KR100881292B1 - 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 제어방법 - Google Patents

3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 제어방법 Download PDF

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Abstract

본 발명은 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 제어방법에 관한 것으로, 본 발명에 따른 3차원 적층구조를 가지는 저항성 반도체 메모리 장치는, 수직적으로 배치되는 복수개의 비트라인층들에, 비트라인층을 달리하여 교대로 배치되는 정비트라인들 및 부비트라인들과; 정비트라인에 연결된 정단위셀 및 부비트라인에 연결된 부단위셀이 하나의 워드라인을 공유하는 트윈셀 구조로, 상기 비트라인층들 사이의 메모리셀층들에 각각 배치되는 복수의 메모리 셀들과; 상기 메모리셀층들 내부의 워드라인층들에, 상기 메모리 셀들을 구성하는 정단위셀들 및 상기 부단위셀들과 각각 연결되도록 각각 배치되는 복수의 워드라인들을 구비한다. 본 발명에 따르면, 센싱마진의 확보 및 고집적화가 가능하다.
Figure R1020070006859
3차원, PRAM, RRAM, 저항, 트윈셀, 수직

Description

3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 제어방법{Resistive semiconductor memory device having three dimension stack structure and method for controlling the same}
도 1은 종래의 일반적인 저항성 반도체 메모리 장치의 메모리 셀 회로도이고,
도 2는 본 발명의 일 실시예에 따른 저항성 반도체 메모리 장치의 메모리 셀 구조도이고,
도 3은 도 2의 등가회로도이고,
도 4는 도 2 및 도 3의 구조를 가지는 메모리 셀들이 3차원 적층구조를 형성하는 저항성 반도체메모리 장치의 일예를 나타낸 개략적 구조도이고,
도 5는 도 4의 일부 확대도이고,
도 6은 도 4의 비트라인층의 선택을 위한 디코딩 회로도이고,
도 7은 도 2 및 도 3의 구조를 가지는 메모리 셀들이 3차원 적층구조를 형성하는 저항성 반도체메모리 장치의 다른예를 나타낸 개략적 구조도이고,
도 8은 도 7의 비트라인층의 선택을 위한 디코딩 회로도이고,
도 9는 도 4 및 도 7의 라이트 동작을 위한 라이트 드라이버 회로의 블록도 이고,
도 10은 도 9의 동작을 위한 라이트 인에이블 신호의 발생 타이밍도이고,
도 11 및 도 12는 리드 및 라이트 동작시, 스탠바이 상태의 메모리 셀에 연결된 정비트라인, 부비트라인), 워드라인의 바이어스 전압 상태를 나타낸 것이고,
도 13은 리드 및 라이트 동작의 동작타이밍도를 나타낸 것이다.
*도면의 주요 부분에 대한 부호의 설명*
BL : 정비트라인, BLb : 부비트라인
TM : 메모리 셀 WL : 워드라인
R : 가변저항소자 D : 다이오드
60,80 : 버티컬 디코더 C1,C2,C3,C4 : 메모리 셀층
B1,B2,B3,B4,B5 : 비트라인층 W1,W2,W3,W4 : 워드라인층
A1,A2,A3,A4 : 어레이 블록층
본 발명은 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 제어방법에 관한 것으로, 더욱 구체적으로는 트윈셀을 3차원 적층하여 센싱마진 증대 및 고집적화가 가능한 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그 의 제어방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로는 상변화 물질을 이용하는 PRAM(Phase change Random Access Memory), 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 및 강유전체 물질을 이용한 FRAM (Ferro-electric Random Access Memory) 등이 있다
MRAM은 터널 접합에서의 자화 방향에 변화를 이용하여 데이타를 저장하는 방식의 메모리이며, FRAM은 강유전체의 분극 특성을 이용하여 데이타를 저장하는 방식의 메모리이다. 이들은 모두 각각의 장단점을 지니고 있으나, 기본적으로는 집적도가 높으며, 고속의 동작 특성을 지니고, 저전력에서 구동가능하며, 데이타 리텐션(retention) 특성이 좋은 방향으로 연구 개발되고 있다.
PRAM은 상변화 물질의 상변화에 따른 저항 값의 변화를 이용하여 데이타를 저장하는 방식의 메모리이다. 여기서, 상변화 물질이란 온도 변화에 따라 상(phase)이 변화됨으로 인하여 저항이 변화하는 캘코제나이드(chalcogenide)와 같은 물질을 말하여, 일반적으로 게르마늄(Ge;germanium), 안티모니(Sb;antimony) 및 텔루리움(Te;tellurium)의 합금인 GexSbyTez(이하'GST')와 같은 물질이 이용된다.
상기 상변화 물질은 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또 는 결정화(crystalline) 상태의 두 가지 상태로 빠르게 변화될 수 있는 성질 때문에 반도체 메모리 장치에 유용하게 이용될 수 있다.
RRAM(resistance random access memory)은 주로 전이 금속 산화물의 전압에 따른 저항 값이 달라지는 특성(저항 변환특성)을 이용한 것이다.
이러한 저항변환 물질을 이용한 저항성 반도체 메모리 장치의 메모리 셀 구조로써 트랜지스터구조와 다이오드 구조가 있다. 상기 트랜지스터 구조는 스위칭 소자로서 트랜지스터를 채용하는 구조를 말하고, 상기 다이오드 구조는 스위칭 소자로써 트랜지스터를 채용하는 구조를 말한다.
트랜지스터를 구조의 반도체 메모리 장치에 비해서 다이오드 구조를 채용하는 반도체 메모리 장치는, 인가되는 전압에 따라 지수함수적으로 증가하는 큰 라이트 전류를 인가할 수 있으며, 이러한 이유에 따라 트랜지스터 사이즈 한계를 벗어날 수 있어 메모리 셀 및 전체 칩 사이즈를 축소에 유연성을 가질 수 있는 등의 장점이 있다. 따라서, 고집적화, 고속화 및 저전력화가 요구되는 반도체 메모리 장치에서 메모리 셀을 다이오드 구조로 채용하는 반도체 메모리 장치가 늘어날 것으로 예상되고 있다.
도 1에는 종래의 일반적인 저항성 반도체 메모리 장치의 메모리 셀 구조를 나타내었다.
도 1에 도시된 바와 같이, 종래의 일반적인 저항성 반도체 메모리 장치의 메모리 셀(M)은 하나의 다이오드(D)와 하나의 가변저항소자(R)로 구성된다. 여기서 가변저항소자는 상술한 바와 같은 전이 금속 산화물로 이루어진다.
상기 메모리 셀(M)을 구성하는 상기 다이오드(D)는 워드라인(WL)과 가변저항소자(R) 사이에 연결된다. 예를 들어, 캐소드(cathode) 단자가 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 가변저항소자(R)의 일단에 연결된다. 그리고, 상기 가변저항소자(R)는 상기 다이오드(D)와 비트라인(BL)사이에 연결된다.
상기와 같은 구조를 가지는 다이오드 구조의 메모리 셀이 채용된 저항성 반도체메모리 장치에서는, 상기 가변저항소자(R)를 데이터 저장소자(storage element)로 하고 비트라인(BL)을 통해 메모리 셀에 인가되는 전류 및 전압의 크기에 따른 상기 가변저항소자(R)의 가역적인 특성을 이용한 라이트 동작이 행해진다. 즉 메모리 셀(M)에 라이트 동작을 행할 때 상기 비트라인(BL)을 통하여 전류 또는 전압이 공급되고, 상기 워드라인(WL)이 로우(Low) 레벨 또는 접지레벨로 천이(transition)하게 되면, 다이오드(D)에는 포워드 바이어스(forward bias)가 인가되어 비트라인(BL)에서 워드라인(WL) 방향으로의 전류패스가 형성된다.
이때 상기 비트라인(BL)에 인가되는 전압의 레벨에 따라 라이트 되는 데이터의 논리 상태가 결정된다. 예를 들어 데이터 '0'에 대응되는 레벨의 라이트 전압이 인가되는 경우에는 데이터'0'이 라이트 되고, 데이터 '1'에 대응되는 레벨의 라이트 전압이 인가되는 경우에는 데이터'1'이 라이트 된다.
한편, 리드동작은 메모리 셀의 상태에 따라 메모리 셀을 관통하여 흐르는 전류의 양을 구분하여 데이터를 판단한다. 즉, 일정레벨의 리드전압을 메모리 셀(M)에 인가하여 일정한 레벨의 비트라인(BL)으로부터 상기 워드라인(WL)으로 흐르는 전류에 의해 변화되는 상기 비트라인 레벨을 측정하여 데이터 논리 상태를 판단하 게 된다.
반도체 메모리 장치가 점점 고집적화됨에 따라 상술한 바와 같은 다이오드 구조의 메모리 셀을 가지는 저항성 반도체 메모리 장치 또한 고집적화되고 있으며, 이러한 고집적화 중 2차원 구조의 고집적화는 거의 한계에 다다르고 있다. 따라서, 2차원 구조를 넘어서는 3차원 구조를 가지는 반도체 메모리 장치를 구현하고자 하는 연구가 시도되고 있다.
그리고, 상술한 바와 같은 저항성 반도체 메모리 장치는 메모리 셀마다 다양한 저항산포를 가지고 있어서, 데이터 '0'과 데이터'1'을 정확히 센싱하기 위한 센싱마진이 충분히 확보되지 않는다. 따라서, 메모리 셀의 다양한 저항산포를 가짐에도 데이터 센싱을 정확하게 하기 위한 시도가 계속되고 있는 실정이다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 제어방법에 을 제공하는 데 있다.
본 발명의 다른 목적은, 센싱마진을 충분히 확보할 수 있는 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 제어방법에 을 제공하는 데 있다.
본 발명의 또 다른 목적은 고집적화를 이룰 수 있는 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 제어방법에 을 제공하는 데 있다.
본 발명의 또 다른 목적은 신뢰성을 향상시킬 수 있는 3차원 적층구조를 가 지는 저항성 반도체 메모리 장치 및 그의 제어방법에 을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 저항성 반도체 메모리 장치의 메모리 셀 구조는, 정 비트라인에 연결된 정단위셀과 부 비트라인에 연결된 부단위셀이 하나의 워드라인을 공유하는 트윈 셀 형태로, 한 비트 데이터의 액세스가 가능한 구조를 가진다.
상기 정단위셀과 상기 부단위셀에는 서로 반대되는 논리 상태의 데이터가 저장될 수 있으며, 상기 정단위셀 및 상기 부단위셀은 하나의 가변저항소자와 하나의 다이오드 소자를 각각 구비할 수 있다.
상기 정단위셀을 구성하는 가변저항소자는 일단이 상기 정비트라인에 연결되고 타단이 상기 정단위셀을 구성하는 다이오드소자에 연결되며, 상기 정단위셀을 구성하는 다이오드소자는 캐소드(cathode) 단자가 상기 워드라인에 연결되고 애노드(anode)단자가 상기 정단위셀을 구성하는 가변저항 소자에 연결되는 구조를 가질 수 있으며, 상기 부단위셀을 구성하는 가변저항소자는 일단이 상기 부비트라인에 연결되고 타단이 상기 부단위셀을 구성하는 다이오드소자에 연결되며, 상기 부단위셀을 구성하는 다이오드소자는 캐소드(cathode) 단자가 상기 워드라인에 연결되고 애노드(anode)단자가 상기 부단위셀을 구성하는 가변저항 소자에 연결되는 구조를 가질 수 있다.
상기 메모리 셀에 대한 라이트 동작은, 상기 정단위셀에는 저장을 원하는 논 리 상태의 데이터인 정데이터가 저장되도록 하고, 상기 부단위셀에는 상기 정데이텅와 반대되는 논리 상태를 가지는 부데이터가 저장되도록 수행될 수 있으며, 상기 메모리 셀에 대한 데이터 리드 동작은, 상기 정데이터에 대응되는 상기 정비트라인의 레벨을, 상기 부데이터에 대응되는 상기 부비트라인의 레벨을 기준으로 하여 상기 정데이터를 센싱함에 의해 수행될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 3차원 적층구조를 가지는 저항성 반도체 메모리 장치는, 수직적으로 배치되는 복수개의 비트라인층들에, 비트라인층을 달리하여 교대로 배치되는 정비트라인들 및 부비트라인들과; 정비트라인에 연결된 정단위셀 및 부비트라인에 연결된 부단위셀이 하나의 워드라인을 공유하는 트윈셀 구조로, 상기 비트라인층들 사이의 메모리셀층들에 각각 배치되는 복수의 메모리 셀들과; 상기 메모리셀층들 내부의 워드라인층들에, 상기 메모리 셀들을 구성하는 정단위셀들 및 상기 부단위셀들과 각각 연결되도록 각각 배치되는 복수의 워드라인들을 구비한다.
상기 정비트라인들 및 상기 부비트라인들은 제1방향을 길이방향으로 하여 배치되며, 상기 워드라인들은 상기 제1방향과 교차되는 제2방향을 길이방향으로 하여 배치되며, 상기 비트라인층들은 상기 제1방향 및 상기 제2방향과 수직인 제3방향으로 서로 인접하는 적층구조를 가질 수 있으며, 상기 메모리 셀들을 구성하는 정단위셀들 중 상기 제3방향으로 인접하는 두개의 정단위셀들은 하나의 정비트라인을 공유하여 연결되며, 상기 메모리 셀들을 구성하는 부단위셀들 중 상기 제3방향으로 인접하는 두개의 부단위셀들은 하나의 부비트라인을 공유하여 연결되는 구조를 가 질 수 있다.
상기 메모리 셀의 선택은, 상기 메모리 셀이 배치된 메모리 셀층을 사이에 두고 상기 제3방향으로 서로 인접되는 두개의 비트라인층들에서, 상기 메모리 셀이 연결된 정비트라인 및 부비트라인을 선택하고, 상기 메모리 셀의 정단위셀 및 부단위셀이 공유하여 연결되는 워드라인을 선택함에 의해 수행될 수 있으며, 상기 제3방향으로 서로 인접되는 두개의 비트라인층들의 선택은 상기 비트라인층들에 대응되는 버티컬 어드레스에 응답하여 두개의 디코딩신호를 발생하는 버티컬 디코더에 의해 수행될 수 있다.
상기 비트라인층들 중 상기 정비트라인들이 배치되는 정비트라인층과; 상기 정비트라인층과 상기 제3방향으로 인접되며 상기 부비트라인들이 배치되는 부비트라인층과; 상기 정비트라인층과 상기 부비트라인층 사이에 복수의 메모리 셀들이 배치되는 메모리 셀층과; 상기 메모리 셀층의 내부에 구비되며, 상기 메모리 셀들을 구성하는 정단위셀들과 부단위셀들이 공유하는 워드라인들이 배치되는 워드라인층을 구비하는 어레이블록층을 복수개로 구비하여 수직적으로 적층하는 구조를 가가질 수 있으며, 상기 메모리 셀의 선택은, 상기 어레이 블록층 내의 두개의 비트라인층들에서, 상기 메모리 셀이 연결된 정비트라인 및 부비트라인을 선택하고, 상기 메모리 셀의 정단위셀 및 부단위셀이 공유하여 연결되는 워드라인을 선택함에 의해 수행될 수 있다. 또한, 상기 두개의 비트라인층들의 선택은 상기 어레이블록층에 대응되는 버티컬 어드레스에 응답하여 하나의 디코딩신호를 발생하는 버티컬 디코더에 의해 수행될 수 있다.
상기 메모리 셀에 대한 라이트 동작은, 상기 정단위셀에는 저장을 원하는 논리 상태의 데이터인 정데이터가 저장되도록 하고, 상기 부단위셀에는 상기 정데이터와 반대되는 논리 상태를 가지는 부데이터가 저장되도록 수행될 수 있으며, 상기 메모리 셀에 대한 데이터 리드 동작은, 상기 정데이터에 대응되는 상기 정비트라인의 레벨을, 상기 부데이터에 대응되는 상기 부비트라인의 레벨을 기준으로 하여 센싱함에 의해 수행될 수 있다.
상기 저항성 반도체 메모리 장치는 RRAM 또는 PRAM 일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 3차원 적층구조를 가지는 반도체 메모리 장치의 라이트 방법은, 정 비트라인에 연결된 정단위셀과 부 비트라인에 연결된 부단위셀이 하나의 워드라인을 공유하는 트윈 셀 형태로, 한 비트 데이터의 액세스가 가능한 구조를 가지는 메모리 셀을, 복수의 메모리 셀들 중에서 선택하는 단계와; 상기 선택된 메모리 셀에 정데이터를 저장하기 위해, 상기 메모리 셀이 연결된 정비트라인에는 정데이터에 대응되는 정바이어스 전압를 인가하고, 상기 메모리 셀이 연결된 부비트라인에는 상기 정데이터와는 반대되는 논리 상태를 가지는 부데이터에 대응되는 부바이어스 전압를 인가하고, 상기 메모리 셀이 연결된 워드라인에는 접지전압을 인가하는 단계를 구비한다.,
선택되지 않은 메모리 셀 및 스탠바이 상태의 메모리 셀에 연결되는 정비트라인 및 부비트라인에는 접지전압이 인가되며, 워드라인에는 상기 정바이어스 전압 및 상기 부바이어스 전압의 레벨보다 더 높은 레벨을 가지는 디세이블 전압이 인가 될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 3차원 적층구조를 가지는 반도체 메모리 장치의 리드 방법은, 정 비트라인에 연결된 정단위셀과 부 비트라인에 연결된 부단위셀이 하나의 워드라인을 공유하는 트윈 셀 형태로, 한 비트 데이터의 액세스가 가능한 구조를 가지는 메모리 셀을, 복수의 메모리 셀들 중에서 선택하는 단계와; 상기 선택된 메모리 셀이 연결된 정비트라인 및 부비트라인에 각각 리드 바이어스 전압를 인가하는 단계와; 상기 정데이터에 대응되는 상기 정비트라인의 레벨을, 상기 부데이터에 대응되는 상기 부비트라인의 레벨을 기준으로 하여 센싱하는 단계를 구비한다.
상기 선택된 메모리 셀에 대한 리드동작 중에, 선택되지 않은 메모리 셀들에 연결된 정비트라인 및 상기 부비트라인에는 접지전압이 인가되며, 워드라인에는 상기 리드바이어스 전압이 인가되도록 할 수 있다
상기한 구성에 따르면, 센싱마진의 확보 및 고집적화가 가능하다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 2는 본 발명의 일 실시예에 따른 저항성 반도체 메모리 장치의 메모리 셀 구조를 나타낸 것이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 셀(TM)은, 한 비트 데이터의 액세스를 위하여 종래와 달리 트윈셀(twin cell) 구조를 가진다. 즉 정비트라인(BL)에 연결된 정단위셀(M2)과 부 비트라인(BLb)에 연결된 부단위셀(M1)이 하나의 워드라인(WL)을 공유하는 형태로 상기 메모리 셀(TM)을 구성한다. 다시 말하면, 종래의 하나의 다이오드(D)와 하나의 가변저항소자(R)가 하나의 메모리 셀을 구성하는 구조를 가졌으나 본 발명에 따른 메모리 셀(TM)은 하나의 다이오드(D)와 하나의 가변저항소자(R)를 구비하는 정단위셀(M2)과 부단위셀(M1)의 트윈셀이 하나의 메모리 셀(TM)을 구성하는 구조를 가진다. 상기 정단위셀(M2)과 상기 부단위셀(M1)은 수직의 적층구조를 가진다.
도 3은 도 2의 등가회로도를 나타낸 것이다.
도 3에 도시된 바와 같이, 상기 메모리셀(TM)은 정단위셀(M2) 및 부단위셀(M1)을 구비한다.
상기 정단위셀(M2)을 구성하는 가변저항소자(R2)는 일단이 상기 정비트라인(BL)에 연결되고 타단이 상기 정단위셀(M2)을 구성하는 다이오드소자(D2)에 연결된다. 그리고, 상기 정단위셀(M2)을 구성하는 다이오드소자(D2)는 캐소드(cathode) 단자가 상기 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 정단위셀(M2)을 구성하는 가변저항 소자(R2)에 연결되는 구조를 가질 수 있다.
또한, 상기 부단위셀(M1)을 구성하는 가변저항소자(R1)는 일단이 상기 부비트라인(BLb)에 연결되고 타단이 상기 부단위셀(M1)을 구성하는 다이오드소자(D1)에 연결된다. 그리고, 상기 부단위셀(M1)을 구성하는 다이오드소자(D1)는 캐소 드(cathode) 단자가 상기 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 부단위셀(M1)을 구성하는 가변저항 소자(R1)에 연결되는 구조를 가질 수 있다.
상기 정단위셀(M2)과 상기 부단위셀(M1)은 상기 워드라인(WL)을 기준으로 상하 대칭구조를 가진다. 이는 상기 다이오드(D)의 전류방향이 비트라인에서 워드라인 쪽으로 흐르는 구조를 가지기 때문에 당연한 결과이다.
상기 메모리 셀(TM)을 구성하는 상기 정단위셀(M2)과 상기 부단위셀(M1)에는 서로 반대되는 논리 상태의 데이터가 저장되는 구조를 가질 수 있다. 예를 들어 상기 정단위셀(M2)에 데이터 '1'이 저장된다면, 상기 부단위셀(M1)에는 데이터 '0'이 저장되고, 상기 정단위셀(M2)에 데이터 '0'이 저장된다면, 상기 부단위셀(M1)에는 데이터 '1'이 저장되는 구조를 가질 수 있다.
상기 메모리 셀(TM)에 저장되는 데이터의 논리 상태는, 상기 정단위셀(M2) 또는 상기 부단위셀(M1)에 저장되는 데이터를 기준으로 정의할 수 있다. 예를 들어, 상기 정단위셀(M2)에 데이터'1'이 저장되어 있다면 상기 메모리 셀(TM)에 데이터'1'이 저장되어 있다고 판단할 수 있으며, 상기 정단위셀(M2)에 데이터'0'이 저장되어 있다면, 상기 메모리셀(TM)에 데이터'0'이 저장되어 있다고 판단할 수 있다. 물론 상기 부단위셀(M1)에 저장되는 데이터를 기준으로 상기 메모리 셀(TM)의 데이터 논리 상태를 정의할 수도 있다,
이하에서는 상기 정단위셀(M2)에 저장된 데이터를 기준으로 상기 메모리 셀(TM)의 데이터 논리 상태를 정의하기로 한다. 이때 상기 정단위셀(M2)에 저장된 데이터를 정데이터, 상기 부단위셀(M1)에 저장된 데이터를 부데이터라고 칭하기로 한다.
데이터 '1'을 상기 메모리 셀(TM)에 저장하기를 원하는 경우에, 상기 정단위셀(M2)이 연결되어 있는 정비트라인(BL)에 데이터 '1'의 라이트를 위한 특정레벨의 바이어스 전압을 인가하고, 상기 워드라인(WL)을 접지시킨다. 또한 상기 부단위셀(M1)이 연결되어 있는 부비트라인(BLb)에 데이터 '0'의 라이트를 위한 특정레벨의 바이어스 전압을 인가한다. 이에 따라 상기 정단위셀(M2)의 가변저항소자(R2) 및 다이오드소자(D2)를 통하여 상기 워드라인(WL)에 이르는 전류패스(CP2)와, 상기 부단위셀(M1)의 가변저항소자(R1) 및 다이오드 소자(D1)를 통하여 상기 워드라인(WL)에 이르는 전류패스(CP1)가 형성되게 된다. 따라서, 상기 정단위셀(M2)에는 정데이터인 데이터'1'이 저장되고, 상기 부단위셀(M1)에는 부데이터인 데이터 '0'이 저장되게 된다.
데이터 '0'을 상기 메모리 셀(TM)에 저장하기를 원하는 경우에, 상기 데이터 '1'을 저장하는 경우와 반대로 동작한다.
즉, 상기 정단위셀(M2)이 연결되어 있는 정비트라인(BL)에 데이터 '0'의 라이트를 위한 특정레벨의 바이어스 전압을 인가하고, 상기 워드라인(WL)을 접지시킨다. 또한 상기 부단위셀(M1)이 연결되어 있는 부비트라인(BLb)에 데이터 '1'의 라이트를 위한 특정레벨의 바이어스 전압을 인가한다. 이에 따라 상기 정단위셀(M2)의 가변저항소자(R2) 및 다이오드소자(D2)를 통하여 상기 워드라인(WL)에 이르는 전류패스(CP2)와, 상기 부단위셀(M1)의 가변저항소자(R1) 및 다이오드 소자(D1)를 통하여 상기 워드라인(WL)에 이르는 전류패스(CP1)가 형성되게 된다. 따라서, 상기 정단위셀(M2)에는 정데이터인 데이터'0'이 저장되고, 상기 부단위셀(M1)에는 부데이터인 데이터 '1'이 저장되게 된다.
상기 메모리 셀(TM)에 대한 리드동작은 다음과 같이 수행된다.
상기 정단위셀(M2)이 연결된 정비트라인(BL) 및 상기 부단위셀(M1)이 연결된 부비트라인(BLb)에 동시에 데이터 리드를 위한 바이어스 전압을 인가하고 상기 워드라인(WL)을 접지시킨다. 이에 따라, 상기 정단위셀(M2)의 가변저항소자(R2) 및 다이오드소자(D2)를 통하여 상기 워드라인(WL)에 이르는 전류패스(CP2)와, 상기 부단위셀(M1)의 가변저항소자(R1) 및 다이오드 소자(D1)를 통하여 상기 워드라인(WL)에 이르는 전류패스(CP1)가 형성되게 된다. 상기 전류패스들(CP1,CP2)을 통하여 흐르는 전류의 양에 따라 상기 정비트라인(BL) 및 상기 부비트라인(BLb)의 전압레벨이 변화하게 된다.
이때, 상기 정데이터에 대응되는 상기 정비트라인(BL)의 레벨을, 상기 부데이터에 대응되는 상기 부비트라인(BLb)의 레벨을 기준으로 하여 센싱한다. 즉 상기 정비트라인(BL)의 전압레벨이 상기 부비트라인(BLb)의 전압레벨보다 높거나 낮은지 여부를 판단하여 상기 정데이터를 센싱하게 된다.
예를 들어 상기 정비트라인(BL)의 전압레벨이 상기 부비트라인(BLb)의 전압레벨보다 높은 경우에는 상기 정데이터가 데이터 '1'이라고 판단할 수 있으며, 상기 정비트라인(BL)의 전압레벨이 상기 부비트라인(BLb)의 전압레벨보다 낮은 경우에는 상기 정데이터가 데이터 '0'이라고 판단할 수 있다.
도 4는 도 2 및 도 3의 구조를 가지는 메모리 셀(TM)들이 3차원 적층구조를 형성하는 저항성 반도체메모리 장치의 일예를 개략적으로 나타낸 것이다.
도 4에 도시된 바와 같이, 상기 3차원 적층구조를 가지는 저항성 반도체 메모리 장치는, 수직적으로 적층되는 복수의 비트라인층들(B1,B2,B3,B4,B5), 복수의 메모리 셀층들(C1,C2,C3,C4), 및 복수의 워드라인층들(W1,W2,W3,W4)을 구비하는 구조를 가진다.
상기 워드라인층들(W1,W2,W3,W4)은 상기 메모리셀층들(C1,C2,C3,C4) 각각의 내부에 구비되는 구조를 가지며, 상기 메모리 셀층들(C1,C2,C3,C4)은 상기 비트라인층들(B1,B2,B3,B4,B5)의 사이에 하나씩 구비되는 구조를 가진다. 즉 상기 메모리 셀층들(C1,C2,C3,C4)과 상기 비트라인층들(B1,B2,B3,B4,B5)은 수직방향으로 교대로 배치되는 구조를 가진다.
상기 비트라인층들(B1,B2,B3,B4,B5)에는 상기 정비트라인들(BL) 및 상기 부비트라인들(BLb)이 교대로 배치된다. 예를 들어, 가장 하부층인 제1비트라인층(B1)에는 제1정비트라인들(BL1)이 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제1비트라인층(B1)에 배치되는 제1정비트라인들(BL1)은 일반적인 평면구조의 반도체 메모리 장치에 구비되는 비트라인들의 배치구조와 동일하게 배치될 수 있다.
상기 제1비트라인층(B1)의 상부층인 제2비트라인층(B2)에는 제1부비트라인들(BLb1)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제2비트라인층(B2)에 배치되는 제1부비트라인들(BLb1)은 상기 제1정비트라인들(BL1)과 수직방향인 제3방향으로 중첩되도록 배치될 수 있다.
상기 제2비트라인층(B2)의 상부층인 제3비트라인층(B3)에는 제2정비트라인들(BL2)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제3비트라인층(B3)에 배치되는 제2정비트라인들(BL2)은 상기 제1정비트라인들(BL1) 및 상기 제1부비트라인들(BLb1)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
상기 제3비트라인층(B3)의 상부층인 제4비트라인층(B4)에는 제2부비트라인들(BLb2)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제4비트라인층(B4)에 배치되는 제2부비트라인들(BLb2)은 상기 제1정비트라인들(BL1), 상기 제1부비트라인들(BLb1), 및 상기 제2정비트라인들(BL2)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
상기 제4비트라인층(B4)의 상부층인 제5비트라인층(B5)에는 제3정비트라인들(BL3)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제5비트라인층(B5)에 배치되는 제3정비트라인들(BL3)은 상기 제1정비트라인들(BL1), 상기 제1부비트라인들(BLb1), 상기 제2정비트라인들(BL2), 및 상기 제2부비트라인들(BLb2)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
상기 제1비트라인층(B1)과 상기 제2비트라인층(B2) 사이의 제1메모리셀층(C1)에는 복수의 메모리 셀들(TM)이 배치된다. 상기 제1메모리 셀층(C1)은 제1단위셀층(MC1)과 상기 제1단위셀층(MC1)의 상부에 제2단위셀층(MC2)을 구비한다. 그리고 상기 제1단위셀층(MC1)과 제2단위셀층(MC2)의 사이에는 제1워드라인층(W1)이 구비된다.
상기 제1단위셀층(MC1)에는 상기 제1정비트라인들(BL1)에 연결된 정단위셀 들(M12)이 배치되고, 상기 제2단위셀층(MC2)에는 상기 제1부비트라인들(BLb1)에 연결된 부단위셀들(M11)이 배치된다.
상기 제1워드라인층(W1)에는 상기 제1방향과 교차되는 제2방향을 길이방향으로 하여 제1워드라인들(WL1)이 배치된다. 상기 제1워드라인들(WL1)은 일반적인 평면구조의 반도체 메모리 장치에 구비되는 워드라인들의 배치구조와 동일하게 배치될 수 있다. 상기 제1워드라인들(WL1), 상기 제1단위셀층(MC1)의 정단위셀들(M12), 및 상기 제2단위셀층(MC2)의 부단위셀들(M11)은 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.
상기 제2비트라인층(B2)과 상기 제3비트라인층(B3) 사이의 제2메모리셀층(C2)에는 복수의 메모리 셀들(TM)이 배치된다. 상기 제2메모리 셀층(C2)은 제3단위셀층(MC3)과 상기 제3단위셀층(MC3)의 상부에 제4단위셀층(MC4)을 구비한다. 그리고 상기 제3단위셀층(MC3)과 제4단위셀층(MC4)의 사이에는 제2워드라인층(W2)이 구비된다.
상기 제3단위셀층(MC3)에는 상기 제1부비트라인들(BLb1)에 연결된 부단위셀들(M21)이 배치되고, 상기 제4단위셀층(MC4)에는 상기 제2정비트라인들(BL2)에 연결된 정단위셀들(M22)이 배치된다.
상기 제2워드라인층(W2)에는 상기 제2방향을 길이방향으로 하여 제2워드라인들(WL2)이 배치된다. 상기 제2워드라인들(WL2)은 상기 제1워드라인들(WL1)과 상기 제3방향으로 중첩되도록 배치될 수 있다. 여기서 상기 제3방향은 상기 제1방향 및 상기 제2방향과 수직인 방향을 말한다. 여기서, 일반적으로 일컬어지는 X방향은 상 기 제2방향이며, Y방향은 상기 제1방향, Z방향은 상기 제3방향과 대응될 수 있다.
상기 제2워드라인들(WL2), 상기 제3단위셀층(MC3)의 부단위셀들(M21), 및 상기 제4단위셀층(MC4)의 정단위셀들(M22)은 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.
상기 제3비트라인층(B3)과 상기 제4비트라인층(B4) 사이의 제3메모리셀층(C3)에는 복수의 메모리 셀들(TM)이 배치된다. 상기 제3메모리 셀층(C3)은 제5단위셀층(MC5)과 상기 제5단위셀층(MC5)의 상부에 제6단위셀층(MC6)을 구비한다. 그리고 상기 제5단위셀층(MC5)과 제6단위셀층(MC6)의 사이에는 제3워드라인층(W3)이 구비된다.
상기 제5단위셀층(MC5)에는 상기 제2정비트라인들(BL2)에 연결된 정단위셀들(M32)이 배치되고, 상기 제6단위셀층(MC6)에는 상기 제2부비트라인들(BLb2)에 연결된 부단위셀들(M31)이 배치된다.
상기 제3워드라인층(W3)에는 상기 제2방향을 길이방향으로 하여 제3워드라인들(WL3)이 배치된다. 상기 제3워드라인들(WL3)은 상기 제1워드라인들(WL1) 및 상기 제2워드라인들(WL2)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
상기 제3워드라인들(WL3), 상기 제5단위셀층(MC5)의 정단위셀들(M32), 및 상기 제6단위셀층(MC6)의 부단위셀들(M31)은 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.
상기 제4비트라인층(B4)과 상기 제5비트라인층(B5) 사이의 제4메모리셀층(C4)에는 복수의 메모리 셀들(TM)이 배치된다. 상기 제4메모리 셀층(C4)은 제7단 위셀층(MC7)과 상기 제7단위셀층(MC7)의 상부에 제8단위셀층(MC8)을 구비한다. 그리고 상기 제7단위셀층(MC7)과 제8단위셀층(MC8)의 사이에는 제4워드라인층(W4)이 구비된다.
상기 제7단위셀층(MC7)에는 상기 제2부비트라인들(BLb2)에 연결된 부단위셀들(M41)이 배치되고, 상기 제8단위셀층(MC8)에는 상기 제3정비트라인들(BL3)에 연결된 정단위셀들(M42)이 배치된다.
상기 제4워드라인층(W4)에는 상기 제2방향을 길이방향으로 하여 제4워드라인들(WL4)이 배치된다. 상기 제4워드라인들(WL4)은 상기 제1워드라인들(WL1), 상기 제2워드라인들(WL2), 및 상기 제3워드라인들(WL3)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
상기 제4워드라인들(WL4), 상기 제7단위셀층(MC7)의 부단위셀들(M41), 및 상기 제8단위셀층(MC8)의 정단위셀들(M42)은 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결 구조를 가지게 된다.
상술한 바와 같은 반도체 메모리 장치는 필요에 따라 수직방향인 상기 제3방향으로 상술한 바와 같은 구조로 더 확장가능함은 명백하다.
상기 메모리 셀들(TM)을 구성하는 정단위셀들(M2) 중 상기 제3방향으로 인접하는 두개의 정단위셀들(M2)은 하나의 정비트라인(BL)을 공유하여 연결되는 구조를 가진다. 그리고, 상기 메모리 셀들(TM)을 구성하는 부단위셀들(M1) 중 상기 제3방향으로 인접하는 두개의 부단위셀들(M1)은 하나의 부비트라인(BLb)을 공유하여 연결되는 구조를 가진다.
다른 측면으로 상기 제1메모리 셀층(C1)의 메모리 셀들(TM)과 상기 제2메모리 셀층(C2)의 메모리 셀들(TM)은 상기 제2비트라인층(B2)에 배치되는 제1부비트라인들(BLb1)을 공유하는 구조를 가지며, 상기 제2메모리 셀층(C2)의 메모리 셀들(TM)과 상기 제3메모리 셀층(C3)의 메모리 셀들(TM)은 상기 제3비트라인층(B3)에 배치되는 제2정비트라인들(BL2)를 공유하는 구조를 가진다. 또한 상기 제3메모리 셀층(C3)의 메모리 셀들(TM)과 상기 제4메모리 셀층(C4)의 메모리 셀들(TM)은 상기 제4비트라인층(B4)에 배치되는 제2부비트라인들(BLb2)을 공유하는 구조를 가지게 된다.
자세한 구조는 도 4의 일부분(20)의 확대도인 도 5를 통해 설명한다. 도 5에 도시된 바와 같이, 상기 제1비트라인층(B1)의 제1정비트라인(BL1) 및 상기 제2비트라인층(B2)의 제1부비트라인(BLb1) 사이에 제1워드라인(WL1)에 연결되는 도 3 구조의 메모리셀(TM1)이 구비된다. 또한, 상기 제1부비트라인(BLb1)과 상기 제3비트라인층의 제2정비트라인(BL2)의 사이에 제2워드라인(WL2)에 연결되는 도 3구조의 메모리셀(TM2)이 구비된다.
도 4에 도시된 바와 같은 3차원 적층구조를 가지는 저항성 반도체 메모리 장치에서의 메모리 셀의 선택은 다음과 같이 수행된다. 즉 선택을 원하는 메모리 셀이 배치된 메모리 셀층을 사이에 두고 상기 제3방향으로 서로 인접되는 두개의 비트라인층들을 우선 선택한다. 그리고, 서로 인접되는 두개의 비트라인층들에서 상기 메모리 셀이 연결된 정비트라인 및 부비트라인을 선택하고, 상기 메모리 셀의 정단위셀 및 부단위셀이 공유하여 연결되는 워드라인을 선택함에 의해 상기 메모리 셀이 선택되게 된다.
상기 제3메모리셀층(C3)의 특정메모리 셀(10)을 선택하는 경우를 예로 들어 설명한다. 상기 메모리셀(10)의 선택을 위해서 우선 상기 제3비트라인층(B3)에서 상기 메모리 셀(10)이 연결된 해당 정비트라인(BL2)을 선택하고, 상기 제4비트라인층(B4)에서 상기 메모리 셀(10)이 연결된 부비트라인(BLb2)을 선택한다. 그리고, 상기 제3워드라인층(W3)에서 상기 메모리 셀(10)의 정단위셀(M32) 및 부단위셀(M31)이 공유하여 연결되는 하나의 워드라인(WL3)을 선택함에 상기 메모리셀(10)이 선택되게 된다.
상기 메모리 셀의 선택을 위한 상기 비트라인층들(B1,B2,B3,B4,B5)의 선택은 버티컬 디코더(vertical decoder)(60)에 의해 수행된다. 이는 도 6에서 설명한다.
도 6에 도시된 바와 같이, 상기 버티컬 디코더(60)는 버티컬 어드레스(ADD_VL)에 응답하여 상기 비트라인층들(B1,B2,B3,B4,B5) 중 두 개의 비트라인층들을 선택하기 위한 디코더이다. 예를 들어, 상기 버티컬 어드레스(ADD_VL)에 응답하여 각각의 비트라인층(B1,B2,B3,B4,B5)을 선택하기 위해 개별적으로 구비되는 제1 내지 제5 스위칭소자들(NMOS 트랜지스터)(N1,N2,N3,N4,N5)을 개별적으로 스위칭한다. 즉, 상기 제3방향으로 서로 인접되는 두개의 비트라인층들의 선택은 상기 버티컬 어드레스(ADD_VL)에 응답하는 상기 버티컬 디코더(60)에서 발생되는 두개의 디코딩신호(DEC_B)에 의해 수행될 수 있다.
예를들어, 상기 버티컬 어드레스(ADD_VL)가 A0=0,A1=0 으로 인가되면, 제1비트라인층(B1)을 선택하기 위한 디코딩신호(DEC_B1)가 발생되어 제1트랜지스터(N1) 가 턴온되게 되고, 제2비트라인층(B2)을 선택하기 위한 디코딩신호(DEC_B2)가 발생되어 제2트랜지스터(N2)가 턴온되게 된다.
동일한 방식으로, 상기 버티컬 어드레스(ADD_VL)가 A0=0,A1=1 으로 인가되면 디코팅신호들(DEC_B2,DEC_B3)이 발생되어 제2비트라인층(B2) 및 제3비트라인층(B3)을 개별적으로 선택하고, 상기 버티컬 어드레스(ADD_VL)가 A0=1,A1=0 으로 인가되면 디코팅신호들(DEC_B3,DEC_B4)이 발생되어 제3비트라인층(B3) 및 제4비트라인층(B4)을 개별적으로 선택하며, 상기 버티컬 어드레스(ADD_VL)가 A0=1.A1=1 으로 인가되면 디코팅신호들(DEC_B4,DEC_B5)이 발생되어 제4비트라인층(B4) 및 제5비트라인층(B5)을 개별적으로 선택한다.
도 7은 도 2 및 도 3의 구조를 가지는 메모리 셀(TM)들이 3차원 적층구조를 형성하는 저항성 반도체메모리 장치의 다른 예를 개략적으로 나타낸 것이다.
도 7에 도시된 바와 같이, 상기 3차원 적층구조를 가지는 저항성 반도체 메모리 장치는, 수직적으로 적층되는 복수의 어레이블록층들(A1,A2,A3,A4)을 구비한다. 상기 어레이 블록층들(A1,A2,A3,A4)은 복수의 비트라인층들(B1,B2,B3,B4,B5,B6,B7,B8), 복수의 메모리 셀층들(C1,C2,C3,C4), 및 복수의 워드라인층들(W1,W2,W3,W4)을 구비하는 구조를 가진다.
상기 어레이 블록층들(A1,A2,A3,A4) 중 어느 하나의 어레이 블록층은 두 개의 비트라인층들, 하나의 메모리 셀층, 및 하나의 워드라인층을 구비할 수 있다.
상기 두 개의 비트라인층들은 상기 정비트라인들이 배치되는 정비트라인층과, 상기 정비트라인층과 상기 제3방향으로 인접되며 상기 부비트라인들이 배치되 는 부비트라인층을 의미할 수 있다.
상기 하나의 메모리 셀층은 상기 정비트라인층과 상기 부비트라인층 사이에 배치되며, 복수의 메모리 셀들이 배치되어 구비된다. 그리고, 상기 하나의 워드라인층은 상기 메모리 셀층의 내부에 구비되며, 상기 워드라인층에는 상기 메모리 셀들을 구성하는 정단위셀들과 부단위셀들이 공유하는 구조로 워드라인들이 배치된다.
상기 어레이 블록층들(A1,A2,A3,A4) 중 가장 하부층인 제1어레이블록층(A1)은 제1비트라인층(B1), 제2비트라인층(B2), 제1메모리 셀층(C1), 및 제1워드라인층(W1)을 구비한다.
상기 제1비트라인층(B1)에는 제1정비트라인들(BL1)이 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제1비트라인층(B1)에 배치되는 제1정비트라인들(BL1)은 일반적인 평면구조의 반도체 메모리 장치에 구비되는 비트라인들의 배치구조와 동일하게 배치될 수 있다. 그리고, 상기 제1비트라인층(B1)의 상부층인 상기 제2비트라인층(B2)에는 제1부비트라인들(BLb1)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제2비트라인층(B2)에 배치되는 제1부비트라인들(BLb1)은 상기 제1정비트라인들(BL1)과 수직방향인 제3방향으로 중첩되도록 배치될 수 있다. 다른예로 상기 제1비트라인층(B1)에는 제1부비트라인들(BLb1)이 배치되고, 상기 제2비트라인층(B2)에는 제1정비트라인들(BL1)이 배치될 수 있다.
상기 제1비트라인층(B1)과 상기 제2비트라인층(B2) 사이의 제1메모리셀층(C1)에는 복수의 메모리 셀들(TM)이 배치된다. 상기 제1메모리 셀층(C1)은 제1단 위셀층(MC1)과 상기 제1단위셀층(MC1)의 상부에 제2단위셀층(MC2)을 구비한다. 그리고 상기 제1단위셀층(MC1)과 제2단위셀층(MC2)의 사이에는 제1워드라인층(W1)이 구비된다.
상기 제1단위셀층(MC1)에는 상기 제1정비트라인들(BL1)에 연결된 정단위셀들(M12)이 배치되고, 상기 제2단위셀층(MC2)에는 상기 제1부비트라인들(BLb1)에 연결된 부단위셀들(M11)이 배치된다.
상기 제1워드라인층(W1)에는 상기 제1방향과 교차되는 제2방향을 길이방향으로 하여 제1워드라인들(WL1)이 배치된다. 상기 제1워드라인들(WL1)은 일반적인 평면구조의 반도체 메모리 장치에 구비되는 워드라인들의 배치구조와 동일하게 배치될 수 있다. 상기 제1워드라인들(WL1), 상기 제1단위셀층(MC1)의 정단위셀들(M12), 및 상기 제2단위셀층(MC2)의 부단위셀들(M11)은 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.
제1어레이블록층(A1)의 상부에 배치되는 제2어레이 블록층(A2)은 제3비트라인층(B3), 제4비트라인층(B4), 제2메모리 셀층(C2), 및 제2워드라인층(W2)을 구비한다.
상기 제3비트라인층(B3)에는 제2정비트라인들(BL2)이 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제3비트라인층(B3)에 배치되는 제2정비트라인들(BL2)은 상기 제1정비트라인들(BL1) 및 상기 제1부비트라인들(BLb1)과 상기 제3방향으로 중첩되도록 배치될 수 있다. 그리고, 상기 제3비트라인층(B3)의 상부층인 상기 제4비트라인층(B4)에는 제2부비트라인들(BLb2)이 상기 제1방향을 길이방향 으로 하여 복수로 배치될 수 있다. 상기 제4비트라인층(B4)에 배치되는 제2부비트라인들(BLb2)은 상기 제1정비트라인들(BL1), 상기 제1부비트라인들(BLb1), 및 상기 제2정비트라인들(BL2)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
다른예로 상기 제3비트라인층(B3)에는 제2부비트라인들(BLb2)이 배치되고, 상기 제4비트라인층(B4)에는 제2정비트라인들(BL2)이 배치될 수 있다.
상기 제3비트라인층(B3)과 상기 제4비트라인층(B4) 사이의 제2메모리셀층(C2)에는 복수의 메모리 셀들(TM)이 배치된다. 상기 제2메모리 셀층(C2)은 제3단위셀층(MC3)과 상기 제3단위셀층(MC3)의 상부에 제4단위셀층(MC4)을 구비한다. 그리고 상기 제3단위셀층(MC3)과 제4단위셀층(MC4)의 사이에는 제2워드라인층(W2)이 구비된다.
상기 제3단위셀층(MC3)에는 상기 제2정비트라인들(BL2)에 연결된 정단위셀들(M22)이 배치되고, 상기 제4단위셀층(MC4)에는 상기 제2부비트라인들(BLb2)에 연결된 부단위셀들(M21)이 배치된다.
상기 제2워드라인층(W2)에는 상기 제2방향을 길이방향으로 하여 제2워드라인들(WL2)이 배치된다. 상기 제2워드라인들(WL2)은 상기 제1워드라인들(WL1)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
상기 제2워드라인들(WL2), 상기 제3단위셀층(MC3)의 정단위셀들(M22), 및 상기 제4단위셀층(MC4)의 부단위셀들(M21)은 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.
상기 제2어레이블록층(A2)의 상부에 배치되는 제3어레이 블록층(A3)은 제5비 트라인층(B5), 제6비트라인층(B6), 제3메모리 셀층(C3), 및 제3워드라인층(W3)을 구비한다.
상기 제5비트라인층(B5)에는 제3정비트라인들(BL3)이 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제5비트라인층(B5)에 배치되는 제3정비트라인들(BL3)은 하부의 정비트라인들(BL1,BL2) 및 부비트라인들(BLb1,BLb2)과 상기 제3방향으로 중첩되도록 배치될 수 있다. 그리고, 상기 제5비트라인층(B5)의 상부층인 상기 제6비트라인층(B6)에는 제3부비트라인들(BLb3)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제6비트라인층(B6)에 배치되는 제3부비트라인들(BLb3)은 하부에 배치된 정비트라인들(BL1,BL2,BL3), 및 부비트라인들(BLb1,BLb2)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
다른예로 상기 제5비트라인층(B5)에는 제3부비트라인들(BLb3)이 배치되고, 상기 제6비트라인층(B6)에는 제3정비트라인들(BL3)이 배치될 수 있다.
상기 제5비트라인층(B5)과 상기 제6비트라인층(B6) 사이의 제3메모리셀층(C3)에는 복수의 메모리 셀들(TM)이 배치된다. 상기 제3메모리 셀층(C3)은 제5단위셀층(MC5)과 상기 제5단위셀층(MC5)의 상부에 제6단위셀층(MC6)을 구비한다. 그리고 상기 제5단위셀층(MC5)과 제6단위셀층(MC6)의 사이에는 제3워드라인층(W3)이 구비된다.
상기 제5단위셀층(MC5)에는 상기 제3정비트라인들(BL3)에 연결된 정단위셀들(M32)이 배치되고, 상기 제6단위셀층(MC6)에는 상기 제3부비트라인들(BLb3)에 연결된 부단위셀들(M31)이 배치된다.
상기 제3워드라인층(W3)에는 상기 제2방향을 길이방향으로 하여 제3워드라인들(WL3)이 배치된다. 상기 제3워드라인들(WL3)은 상기 제1워드라인들(WL1) 및 상기 제2워드라인들(WL2)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
상기 제3워드라인들(WL3), 상기 제5단위셀층(MC5)의 정단위셀들(M32), 및 상기 제6단위셀층(MC6)의 부단위셀들(M31)은 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.
상기 제3어레이블록층(A3)의 상부에 배치되는 제4어레이 블록층(A4)은 제7비트라인층(B57), 제8비트라인층(B8), 제4메모리 셀층(C4), 및 제4워드라인층(W4)을 구비한다.
상기 제7비트라인층(B7)에는 제4정비트라인들(BL4)이 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제7비트라인층(B7)에 배치되는 제4정비트라인들(BL4)은 하부의 정비트라인들(BL1,BL2,BL3) 및 부비트라인들(BLb1,BLb2,BLb3)과 상기 제3방향으로 중첩되도록 배치될 수 있다. 그리고, 상기 제7비트라인층(B7)의 상부층인 상기 제8비트라인층(B8)에는 제4부비트라인들(BLb4)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제8비트라인층(B8)에 배치되는 제4부비트라인들(BLb4)은 하부에 배치된 정비트라인들(BL1,BL2,BL3,BL4), 및 부비트라인들(BLb1,BLb2,BLb3)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
다른예로 상기 제7비트라인층(B7)에는 제4부비트라인들(BLb4)이 배치되고, 상기 제8비트라인층(B8)에는 제4정비트라인들(BL4)이 배치될 수 있다.
상기 제7비트라인층(B7)과 상기 제8비트라인층(B8) 사이의 제4메모리셀 층(C4)에는 복수의 메모리 셀들(TM)이 배치된다. 상기 제4메모리 셀층(C4)은 제7단위셀층(MC7)과 상기 제7단위셀층(MC7)의 상부에 제8단위셀층(MC8)을 구비한다. 그리고 상기 제7단위셀층(MC7)과 제8단위셀층(MC8)의 사이에는 제4워드라인층(W4)이 구비된다.
상기 제7단위셀층(MC7)에는 상기 제4정비트라인들(BL4)에 연결된 정단위셀들(M42)이 배치되고, 상기 제8단위셀층(MC8)에는 상기 제4부비트라인들(BLb4)에 연결된 부단위셀들(M41)이 배치된다.
상기 제4워드라인층(W4)에는 상기 제2방향을 길이방향으로 하여 제4워드라인들(WL4)이 배치된다. 상기 제4워드라인들(WL4)은 상기 제1워드라인들(WL1), 상기 제2워드라인들(WL2), 및 상기 제3워드라인들(WL3)과 상기 제3방향으로 중첩되도록 배치될 수 있다.
상기 제4워드라인들(WL4), 상기 제7단위셀층(MC7)의 정단위셀들(M42), 및 상기 제8단위셀층(MC8)의 부단위셀들(M41)은 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결 구조를 가지게 된다.
상술한 바와 같은 반도체 메모리 장치는 필요에 따라 어레이블록층을 더 구비하여 수직방향인 상기 제3방향으로 더 확장가능함은 명백하다.
도 7에서와 같은 구조의 반도체 메모리 장치는 도 4에서와 달리 두 개의 메모리 셀층들이 하나의 비트라인층을 공유하는 구조를 가지지 않는다. 즉 하나의 정비트라인층과 하나의 부비트라인층 사이에 메모리 셀층을 구비하는 어레이 블록층을 개별적으로 구비하는 구조를 가진다.
도 7에 도시된 바와 같은 3차원 적층구조를 가지는 저항성 반도체 메모리 장치에서의 메모리 셀의 선택은 다음과 같이 수행된다. 즉 복수의 어레이층들(A1,A2,A3,A4)중에서 선택을 원하는 메모리 셀이 배치된 어레이 블록층을 선택한다. 상기 어레이 블록층의 선택은, 상기 어레이 블록층내의 메모리 셀층을 사이에 두고 상기 제3방향으로 서로 인접되는 두개의 비트라인층들을 동시에 선택하는 효과를 가진다. 상기 선택된 어레이 블록층 내의 두개의 비트라인층들에서, 상기 메모리 셀이 연결된 정비트라인 및 부비트라인을 선택하고, 상기 메모리 셀의 정단위셀 및 부단위셀이 공유하여 연결되는 워드라인을 선택함에 의해 상기 메모리 셀이 선택되게 된다.
상기 메모리 셀의 선택을 위한 상기 비트라인층들(B1,B2,B3,B4,B5,B6,B7,B8)의 선택은 버티컬 디코더(vertical decoder)(80)에 의해 수행된다. 이는 도 8에서 설명한다.
도 8에 도시된 바와 같이, 상기 버티컬 디코더(80)는 버티컬 어드레스(ADD_VL)에 응답하여 상기 비트라인층들(B1,B2,B3,B4,B5,B6,B7,B8) 중 두 개의 비트라인층들을 선택하기 위한 디코더이다. 예를 들어, 상기 버티컬 디코더(80)는 상기 버티컬 어드레스(ADD_VL)에 응답하여 각각의 비트라인층(B1,B2,B3,B4,B5,B6,B7,B8)을 선택하기 위해 개별적 또는 어레이 블록층 단위로 두 개씩 한조를 이루어 구비되는 제1 내지 제8 스위칭소자들(예를 들면, NMOS 트랜지스터)(N1,N2,N3,N4,N5,N6,N7,N8)을 스위칭한다. 즉 상기 두개의 비트라인층들의 선택은 상기 어레이블록층에 대응되는 버티컬 어드레스에 응답하여 하나의 디코딩 신호(DEC_B)에 의해 수행될 수 있다.
예를 들어, 상기 버티컬 어드레스(ADD_VL)가 A0=0,A1=0 으로 인가되면, 상기제1비트라인층(B1) 및 상기 제2비트라인층(B2)을 선택하기 위한 하나의 디코딩신호(DEC_B1)가 발생되어 제1 및 제2트랜지스터(N1,N2)가 턴온되게 되고, 상기 버티컬 어드레스(ADD_VL)가 A0=0,A1=1 으로 인가되면 하나의 디코팅신호(DEC_B2)가 발생되어 제3 및 제4비트라인층(B3,B4)을 동시에 선택하고, 상기 버티컬 어드레스(ADD_VL)가 A0=1,A1=0 으로 인가되면 하나의 디코팅신호(DEC_B3)가 발생되어 제5 및 제6비트라인층(B5,B6)을 동시에 선택한다. 동일한 방식으로, 상기 버티컬 어드레스(ADD_VL)가 A0=1,A1=1 으로 인가되면 하나의 디코팅신호(DEC_B4)가 발생되어 제7 및 제8비트라인층(B7,B8)을 동시에 선택한다. 따라서, 도 4의 경우보다는 디코딩이 간단해질 수 있다.
도 9는 도 4 및 도 7의 구조를 가지는 저항성 반도체 메모리 장치의 라이트 동작을 위한 라이트 드라이버 회로를 나타낸 것이고, 도 10은 도 9의 동작을 위한 라이트 인에이블 신호의 발생 타이밍도이다.
도 9에 도시된 바와 같이, 메모리 셀(TM)의 라이트 동작을 수행하기위한 라이트 드라이버회로는 정단위셀에의 라이트를 위한 정드라이버(72)와 부단위셀에의 라이트를 위한 부 드라이버(74)를 구비한다. 상기 정드라이버(72)에는 상기 메모리 셀에 라이트하고자 하는 정데이터(DATA)가 입력되고, 상기 부드라이버(74)에는 상기 정데이터를 인버터(I70)를 통하여 반전시킨 부데이터(DATAb)가 입력된다.
데이터 '0'을 메모리 셀에 저장하고자 하는 경우를 예로 들어 동작을 설명한 다.
도 9 및 도 10에 도시된 바와 같이, 라이트 인에이블 신호(WEb)가 인에이블되고, 어드레스 천이감지신호(ATD)가 발생되면, 이에 응답하여 상기 드라이버 인에이블 신호(BL/BLb Write)가 인에이블 된다. 이에 따라 상기 정드라이버(72)는 정데이터인 데이터 '0'에 대응되는 레벨의 정 바이어스 전압(펄스)(VW_D0)을 정비트라인(BL)으로 인가하여 상기 정비트라인(BL)에 연결된 정단위셀에 데이터 '0'이 저장되도록 한다. 이와 동시에 상기 부드라이버(74)에서는 부데이터인 데이터 '1'에 대응되는 레벨의 부바이어스 전압(펄스)(VW_D1)을 부 비트라인(BLb)으로 인가하여 상기 부비트라인(BLb)에 연결된 부단위셀에 데이터 '1'이 저장되도록 한다.
도 11 및 도 12는 리드 및 라이트 동작시, 스탠바이 상태의 메모리 셀에 연결된 정비트라인(BL), 부비트라인(BLb), 워드라인(WL)의 바이어스 전압 상태를 나타낸 것이고, 도 13은 리드 및 라이트 동작, 스탠바이 상태의 동작타이밍도를 나타낸 것이다. 도 11 내지 도 13을 참고로 하여 바이어스 상태, 리드 및 라이트 동작을 설명하기로 한다.
우선 리드 동작을 설명한다.
도 13에 도시된 바와 같이, 칩셀렉터 신호(CSB)가 인에이블 상태에서 리드 동작이 개시되면, 선택된 메모리 셀(TM)에 대응되는 정비트라인(BL) 및 부비트라인(BLb)에 리드 바이어스 전압(VR)이 인가된다. 그리고 선택된 메모리 셀(TM)에 대응되는 선택된 워드라인(Sel WL)에는 접지전압(0V)이 인가된다. 이때 선택되지 않 은 모든 비트라인들(UnSel BL,BLb)에는 접지전압이 인가되고, 선택되지 않은 모든 워드라인들(UnSel WL)에는 상기 리드 바이어스 전압(VR)이 인가된다. 이후 선택된 셀에 대한 리드 동작이 완료되면, 모든 워드라인들(WL)에는 상기 리드 바이어스 전압(VR)이 인가되고, 모든 비트라인들(BL,BLb)에는 접지전압(0V)이 인가된다.
도 12a는 선택된 정비트라인(BL) 및 부비트라인(BLb)에는 리드바이어스 전압(VR)이 인가된 상태이고, 선택된 워드라인(Sel WL)에는 접지전압이 인가된 상태가 나타나 있다. 이에 따라 상기 정비트라인(BL)에서 상기 선택된 워드라인(Sel WL)으로의 전류패스 및 상기 부비트라인(BLb)에서 상기 선택된 워드라인(Sel WL)으로의 전류패스가 형성되어 리드동작이 수행된다.
이때 정비트라인(BL) 및 부비트라인(BLb)은 선택되었으나 워드라인이 선택되지 않은 경우에, 선택되지 않은 워드라인(UnSel WL)에는 리드바이어스 전압(VR)이 인가된다. 이는 상기 정비트라인(BL) 및 부비트라인(BLb)이 선택되어 리드바이어스 전압(VR)이 인가된 상태이므로, 선택되지 않은 워드라인(UnSel WL)으로의 전류패스의 형성을 방지하기 위함이다.
도 12b는 워드라인이 선택되어 선택된 워드라인(Sel WL)에 접지전압(0V)이 인가된 경우에 정비트라인(BL) 및 부비트라인(BLb)은 선택되지 않은 경우의 바이어스 전압 상태를 나타낸 것이다.
이 경우 상기 정비트라인(BL) 및 부비트라인(BLb)에는 접지전압(0V)이 인가 되어 전류패스의 형성을 방지한다. 이 상태에서 선택되지 않은 워드라인에는 리드바이어스 전압(VR)이 인가된다.
도 12c는 정비트라인(BL), 부비트라인(BLb), 및 워드라인 모두가 선택되지 않은 경우의 바이어스전압 상태를 나타낸 것이다. 이때는 상기 정비트라인(BL) 및 부비트라인(BLb)에는 접지전압(0V)을 인가하고, 상기 워드라인(WL)에는 리드바이어스 전압(VR)이 인가되어 전류패스의 형성을 방지한다.
다음으로 라이트 동작을 데이터 '0'을 라이트 하는 경우를 예로 들어 설명한다.
도 13에 도시된 바와 같이, 칩셀렉터 신호(CSB)가 인에이블 상태를 유지하는 상태에서 라이트 인에이블 신호(WEB)가 인에이블되어 라이트 동작이 개시된다.
우선 메모리 셀이 선택되면, 선택된 정비트라인(BL)에는 정바이어스 전압(VW_D0)이 인가되고, 부비트라인(BLb)에는 부바이어스 전압(VW_D1)이 인가된다. 그리고 선택된 워드라인(Sel WL)에는 접지전압(0V)이 인가된다. 이에 따라 상기 정비트라인(BL)에서 상기 선택된 워드라인(Sel WL)으로의 라이트 전류패스 및 상기 부비트라인(BLb)에서 상기 선택된 워드라인(Sel WL)으로의 라이트 전류패스가 형성되어 라이트 동작이 수행된다.
이때 선택되지 않은 모든 비트라인들(UnSel BL,BLb)에는 접지전압(0V)이 인가되고, 선택되지 않은 모든 워드라인들(UnSel WL)에는 디세이블 전압(VW_Dis)이 인 가된다. 상기 디세이블 전압(VW_Dis)은 상기 정바이어스 전압(VW_D0)레벨 및 상기 부바이어스 전압(VW_D1)레벨보다 더 높은 레벨을 가질 수 있다. 상기 디세이블 전압(VW_Dis)의 레벨을 높게 하는 이유는 상기 정비트라인(BL) 및 부비트라인(BLb)을 통한 전류패스의 형성을 방지하기 위함이다.
라이트 동작완료후 상기 칩셀렉터 신호(CSB) 및 상기 라이트 인에이블 신호(WEB)의 디세이블 상태인 스탠바이 상태에서는, 모든 워드라인들(WL)에 상기 디세이블 전압(VW_Dis)이 인가되고, 모든 정비트라인들(BL) 및 부비트라인들(BLb)에는 접지전압(0V)이 인가된다.
도 11a는 데이터 '0'을 라이트 하는 경우의 바이어스 상태를 나타낸 것이다. 선택된 정비트라인(BL)에는 정바이어스 전압(VW_D0)이 인가되고, 부비트라인(BLb)에는 부바이어스 전압(VW_D1)이 인가되어있고, 선택된 워드라인(Sel WL)에는 접지전압(0V)이 인가되어 있다.
이때 정비트라인(BL) 및 부비트라인(BLb)은 선택되었으나 워드라인이 선택되지 않은 경우에, 선택되지 않은 워드라인(UnSel WL)에는 상기 디세이블 전압(VW_Dis)이 인가된다. 이는 상기 정비트라인(BL) 및 부비트라인(BLb)이 선택되어 정바이어스 전압(VW_D0) 및 부바이어스 전압(VW_D1)이 인가된 상태이므로, 선택되지 않은 워드라인(UnSel WL)으로의 전류패스의 형성을 방지하기 위함이다.
도 11b는 데이터 '1'을 라이트 하는 경우의 바이어스 상태를 나타낸 것이다. 선택된 정비트라인(BL)에는 정바이어스 전압(VW_D1)이 인가되고, 부비트라인(BLb)에는 부바이어스 전압(VW_D0)이 인가되어있고, 선택된 워드라인(Sel WL)에는 접지전압(0V)이 인가되어 있다.
이때 정비트라인(BL) 및 부비트라인(BLb)은 선택되었으나 워드라인이 선택되지 않은 경우에, 선택되지 않은 워드라인(UnSel WL)에는 상기 디세이블 전압(VW_Dis)이 인가된다. 이는 상기 정비트라인(BL) 및 부비트라인(BLb)이 선택되어 정바이어스 전압(VW_D0) 및 부바이어스 전압(VW_D1)이 인가된 상태이므로, 선택되지 않은 워드라인(UnSel WL)으로의 전류패스의 형성을 방지하기 위함이다.
도 11c는 워드라인이 선택되어 선택된 워드라인(Sel WL)에 접지전압(0V)이 인가된 경우에 정비트라인(BL) 및 부비트라인(BLb)은 선택되지 않은 경우의 바이어스 전압 상태를 나타낸 것이다.
이 경우 상기 정비트라인(BL) 및 부비트라인(BLb)에는 접지전압(0V)이 인가되어 전류패스의 형성을 방지한다. 이 상태에서 워드라인이 선택되지 않았다면, 선택되지 않은 워드라인(UnSel WL)에는 상기 디세이블 전압(VW_Dis)이 인가된다.
상술한 바와 같은 3차원 적층구조를 가지는 저항성 반도체 메모리 장치에 따르면, 종래에 비하여 센싱마진을 크게 할 수 있어 신뢰성을 향상시킬 수 있는 장점이 있고, 3차원 적층구조를 가지므로 고집적화에 유리하게 된다.
상기 저항성 반도체 메모리 장치는 RRAM, MRAM 또는 PRAM에 적용될 수 있으 며, 기타 저항소자와 다이오드 구조를 가지는 모든 반도체 메모리 장치에 적용가능할 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 센싱마진을 크게 할 수 있어 신뢰성을 향상시킬 수 있는 장점이 있고, 3차원 적층구조를 가지므로 고집적화에 유리하다.

Claims (24)

  1. 저항성 반도체 메모리 장치의 메모리 셀에 있어서:
    정 비트라인에 연결된 정단위셀과 부 비트라인에 연결된 부단위셀이 하나의 워드라인을 공유하는 트윈 셀 형태로, 한 비트 데이터의 액세스가 가능한 구조를 가지되,
    상기 정단위셀과 상기 부단위셀은 하나의 가변저항소자와 하나의 다이오드 소자를 각각 구비하는 구조로써, 서로 반대되는 논리상태의 데이터가 저장되는 구조를 가지며,
    상기 정단위셀을 구성하는 가변저항소자는 일단이 상기 정비트라인에 연결되고 타단이 상기 정단위셀을 구성하는 다이오드소자에 연결되며, 상기 정단위셀을 구성하는 다이오드소자는 캐소드(cathode) 단자가 상기 워드라인에 연결되고 애노드(anode)단자가 상기 정단위셀을 구성하는 가변저항 소자에 연결되는 구조를 가지며,
    상기 부단위셀을 구성하는 가변저항소자는 일단이 상기 부비트라인에 연결되고 타단이 상기 부단위셀을 구성하는 다이오드소자에 연결되며, 상기 부단위셀을 구성하는 다이오드소자는 캐소드(cathode) 단자가 상기 워드라인에 연결되고 애노드(anode)단자가 상기 부단위셀을 구성하는 가변저항 소자에 연결되는 구조를 가짐을 특징으로 하는 메모리 셀.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 메모리 셀에 대한 라이트 동작은, 상기 정단위셀에는 저장을 원하는 논리 상태의 데이터인 정데이터가 저장되도록 하고, 상기 부단위셀에는 상기 정데이터와 반대되는 논리 상태를 가지는 부데이터가 저장되도록 수행되는 구조를 가짐을 특징으로 하는 메모리 셀.
  7. 제6항에 있어서,
    상기 메모리 셀에 대한 데이터 리드 동작은, 상기 정데이터에 대응되는 상기 정비트라인의 레벨을, 상기 부데이터에 대응되는 상기 부비트라인의 레벨을 기준으로 하여 상기 정데이터를 센싱함에 의해 수행되는 구조를 가짐을 특징으로 하는 메모리 셀.
  8. 삭제
  9. 삭제
  10. 3차원 적층구조를 가지는 저항성 반도체 메모리 장치에 있어서:
    수직적으로 배치되는 복수개의 비트라인층들에, 비트라인층을 달리하여 교대로 배치되는 정비트라인들 및 부비트라인들과;
    정비트라인에 연결된 정단위셀 및 부비트라인에 연결된 부단위셀이 하나의 워드라인을 공유하는 트윈셀 구조로, 상기 비트라인층들 사이의 메모리셀층들에 각각 배치되는 복수의 메모리 셀들과;
    상기 메모리셀층들 내부의 워드라인층들에, 상기 메모리 셀들을 구성하는 정단위셀들 및 상기 부단위셀들과 각각 연결되도록 각각 배치되는 복수의 워드라인들을 구비하되,
    상기 정비트라인들 및 상기 부비트라인들은 제1방향을 길이방향으로 하여 배치되며, 상기 워드라인들은 상기 제1방향과 교차되는 제2방향을 길이방향으로 하여 배치되며, 상기 비트라인층들은 상기 제1방향 및 상기 제2방향과 수직인 제3방향으로 서로 인접하는 적층구조를 가지며,
    상기 메모리 셀들을 구성하는 정단위셀들 중 상기 제3방향으로 인접하는 두개의 정단위셀들은 하나의 정비트라인을 공유하여 연결되며, 상기 메모리 셀들을 구성하는 부단위셀들 중 상기 제3방향으로 인접하는 두개의 부단위셀들은 하나의 부비트라인을 공유하여 연결되는 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 메모리 셀의 선택은, 상기 메모리 셀이 배치된 메모리 셀층을 사이에 두고 상기 제3방향으로 서로 인접되는 두개의 비트라인층들에서, 상기 메모리 셀이 연결된 정비트라인 및 부비트라인을 선택하고, 상기 메모리 셀의 정단위셀 및 부단위셀이 공유하여 연결되는 워드라인을 선택함에 의해 수행됨을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제3방향으로 서로 인접되는 두개의 비트라인층들의 선택은 상기 비트라인층들에 대응되는 버티컬 어드레스에 응답하여 두개의 디코딩신호를 발생하는 버티컬 디코더에 의해 수행됨을 특징으로 하는 반도체 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 메모리 셀에 대한 라이트 동작은, 상기 정단위셀에는 저장을 원하는 논리 상태의 데이터인 정데이터가 저장되도록 하고, 상기 부단위셀에는 상기 정데이터와 반대되는 논리 상태를 가지는 부데이터가 저장되도록 수행됨을 특징으로 하는 반도체 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
    상기 메모리 셀에 대한 데이터 리드 동작은, 상기 정데이터에 대응되는 상기 정비트라인의 레벨을, 상기 부데이터에 대응되는 상기 부비트라인의 레벨을 기준으로 하여 센싱함에 의해 수행됨을 특징으로 하는 반도체 메모리 장치.
  15. 제10항에 있어서,
    상기 비트라인층들 중 상기 정비트라인들이 배치되는 정비트라인층과; 상기 정비트라인층과 상기 제3방향으로 인접되며 상기 부비트라인들이 배치되는 부비트라인층과; 상기 정비트라인층과 상기 부비트라인층 사이에 복수의 메모리 셀들이 배치되는 메모리 셀층과; 상기 메모리 셀층의 내부에 구비되며, 상기 메모리 셀들을 구성하는 정단위셀들과 부단위셀들이 공유하는 워드라인들이 배치되는 워드라인층을 구비하는 어레이블록층을 복수개로 구비하여 수직적으로 적층하는 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 메모리 셀의 선택은, 상기 어레이 블록층 내의 두개의 비트라인층들에서, 상기 메모리 셀이 연결된 정비트라인 및 부비트라인을 선택하고, 상기 메모리 셀의 정단위셀 및 부단위셀이 공유하여 연결되는 워드라인을 선택함에 의해 수행됨을 특징으로 하는 반도체 메모리 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서,
    상기 두개의 비트라인층들의 선택은 상기 어레이블록층에 대응되는 버티컬 어드레스에 응답하여 하나의 디코딩신호를 발생하는 버티컬 디코더에 의해 수행됨 을 특징으로 하는 반도체 메모리 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 메모리 셀에 대한 라이트 동작은, 상기 정단위셀에는 저장을 원하는 논리 상태의 데이터인 정데이터가 저장되도록 하고, 상기 부단위셀에는 상기 정데이터와 반대되는 논리 상태를 가지는 부데이터가 저장되도록 수행됨을 특징으로 하는 반도체 메모리 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 메모리 셀에 대한 데이터 리드 동작은, 상기 정데이터에 대응되는 상기 정비트라인의 레벨을, 상기 부데이터에 대응되는 상기 부비트라인의 레벨을 기준으로 하여 센싱함에 의해 수행됨을 특징으로 하는 반도체 메모리 장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 저항성 반도체 메모리 장치는 RRAM 또는 PRAM 임을 특징으로 하는 반도체 메모리 장치.
  21. 3차원 적층구조를 가지는 반도체 메모리 장치의 라이트 방법에 있어서:
    정 비트라인에 연결된 정단위셀과 부 비트라인에 연결된 부단위셀이 하나의 워드라인을 공유하는 트윈 셀 형태로, 한 비트 데이터의 액세스가 가능한 구조를 가지는 메모리 셀을, 복수의 메모리 셀들 중에서 선택하는 단계와;
    상기 선택된 메모리 셀에 정데이터를 저장하기 위해, 상기 메모리 셀이 연결된 정비트라인에는 정데이터에 대응되는 정바이어스 전압를 인가하고, 상기 메모리 셀이 연결된 부비트라인에는 상기 정데이터와는 반대되는 논리 상태를 가지는 부데이터에 대응되는 부바이어스 전압를 인가하고, 상기 메모리 셀이 연결된 워드라인에는 접지전압을 인가하는 단계를 구비함을 특징으로 하는 라이트 방법.
  22. 제21항에 있어서,
    선택되지 않은 메모리 셀 및 스탠바이 상태의 메모리 셀에 연결되는 정비트라인 및 부비트라인에는 접지전압이 인가되며, 워드라인에는 상기 정바이어스 전압 및 상기 부바이어스 전압의 레벨보다 더 높은 레벨을 가지는 디세이블 전압이 인가됨을 특징으로 하는 라이트 방법.
  23. 3차원 적층구조를 가지는 반도체 메모리 장치의 리드 방법에 있어서:
    정 비트라인에 연결된 정단위셀과 부 비트라인에 연결된 부단위셀이 하나의 워드라인을 공유하는 트윈 셀 형태로, 한 비트 데이터의 액세스가 가능한 구조를 가지는 메모리 셀을, 복수의 메모리 셀들 중에서 선택하는 단계와;
    상기 선택된 메모리 셀이 연결된 정비트라인 및 부비트라인에 각각 리드 바이어스 전압를 인가하는 단계와;
    상기 정단위셀에 저장된 정데이터에 대응되는 상기 정비트라인의 레벨을, 상기 부단위셀에 저장된 부데이터에 대응되는 상기 부비트라인의 레벨을 기준으로 하여 센싱하는 단계를 구비함을 특징으로 하는 리드 방법.
  24. 제23항에 있어서,
    상기 선택된 메모리 셀에 대한 리드동작 중에, 선택되지 않은 메모리 셀들에 연결된 정비트라인 및 상기 부비트라인에는 접지전압이 인가되며, 워드라인에는 상기 리드바이어스 전압이 인가됨을 특징으로 하는 리드방법.
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