JP2009272015A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】可変抵抗型メモリ素子を備えた半導体装置におけるデータ書き込み動作の安定性向上。
【解決手段】可変抵抗１２及びダイオード１４が直列に接続されてなるメモリセルＭＣと、メモリセルＭＣのアノード側に接続されたワード線ＷＬと、メモリセルＭＣのカソード側に接続されたデータ線ＤＬと、ワード線ＷＬ及びデータ線ＤＬの一方に接続され、メモリセルＭＣを選択する選択信号をメモリセルに対して印加する選択回路ＷＤｒと、ワード線ＷＬ及びデータ線ＤＬの他方に接続され、選択信号がメモリセルに対し印加されている間に、可変抵抗１２を高抵抗状態に変化させる第１パルス及び可変抵抗１２を低抵抗状態に変化させる第２パルスのいずれかである書き込みパルスをメモリセルＭＣに対して印加する書き込み回路ＤＤｒと、を具備することを特徴とする半導体装置
【選択図】図１

Description

本発明は、半導体装置及びその制御方法に関し、特に可変抵抗の抵抗値によりデータを記憶するメモリ素子を備えた半導体装置及びその制御方法に関する。

近年、可変抵抗に所定の電圧パルスを印加し、抵抗値を変化させることよりデータを記憶するメモリ素子が開発されている。このようなメモリ素子を用いたメモリとしては、例えばPCRAM(Phase Change Random Access Memory)や、ReRAM(Resistive Random Access Memory)がある。

特許文献１及び特許文献２には、メモリ素子に可変抵抗を用い、クロスポイント型に構成されたメモリセルを備える不揮発性の半導体メモリが開示されている。これらのメモリセルは共に可変抵抗のみから構成され、メモリセルに接続されたワード線及びビット線の電圧を所定値に制御することによりデータの書き込みを行う。
特開２００５−３２４０１号公報 特開２００６−３４４３４９号公報

特許文献１及び特許文献２に記載の半導体メモリは、メモリセルを選択する選択素子を備えていない。このため、データの書き込み時に周囲のメモリセルにも電流が流れ、抵抗値が変化する等の影響が出るおそれがあった。特に、データ書き込みの対象となるメモリセルと同一のワード線または同一のビット線に接続された他のメモリセルは、データ書き込みの際に特に影響を受けやすい。このように、従来の半導体メモリにおいては、データの書き込みを安定して行うことが難しかった。

本発明は上記課題に鑑みなされたものであり、可変抵抗の抵抗値の変化によりデータを記憶するメモリ素子を備えた半導体装置において、データの書き込みを安定して行うことのできる半導体装置及びその制御方法を提供することを目的とする。

本発明は、可変抵抗及びダイオードが直列に接続されてなるメモリセルと、前記メモリセルのアノード側に接続されたワード線と、前記メモリセルのカソード側に接続されたデータ線と、前記ワード線及び前記データ線の一方に接続され、前記メモリセルを選択する選択信号を前記メモリセルに対して印加する選択回路と、前記ワード線及び前記データ線の他方に接続され、前記選択信号が前記メモリセルに対し印加されている間に、前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる第２パルスのいずれかである書き込みパルスを前記メモリセルに対して印加する書き込み回路と、を具備することを特徴とする半導体装置である。上記の半導体装置によれば、選択信号と書き込みパルスの両方が印加されたメモリセルにのみ電流が流れ、他のメモリセルには電流が流れないため、データの書き込みを安定して行うことができる。

上記構成において、前記選択回路及び前記書き込み回路は、前記メモリセルに対し前記選択信号が印加されていない非選択時においては、前記ワード線の電位を前記データ線の電位以下に維持し、前記選択回路は、前記選択信号により、前記ワード線の電位を前記データ線の電位以下に維持しつつ、前記ワード線及び前記データ線の電位差を前記非選択時より小さくし、前記書き込み回路は、前記書き込みパルスにより、前記ワード線の電位を前記データ線の電位以上にする構成とすることができる。この構成によれば、非選択時においてはメモリセルが逆バイアスとなるため電流が流れず、データ書き込み時においては書き込み対象となるメモリセルのみが順バイアスとなり電流が流れる。これにより、データの書き込みを安定して行うことができる。

上記構成において、前記選択回路は前記ワード線に接続され、前記書き込み回路は前記データ線に接続されている構成とすることができる。この構成によれば、データ線からデータパターンを送る構成とすることができる。

上記構成において、前記選択回路は前記データ線に接続され、前記書き込み回路は前記ワード線に接続されている構成とすることができる。この構成によれば、ワード線からデータパターンを送る構成とすることができる。

上記構成において、前記メモリセルと同じ構成の複数の第１メモリセルが平面状に配列して構成された第１メモリ層と、前記メモリセルと同じ構成の複数の第２メモリセルが平面状に配列して構成された第２メモリ層と、を具備し、前記第２メモリ層は前記第１メモリ層の上方に積層して形成され、前記複数の第１メモリセル及び前記複数の第２メモリセルは、前記データ線及び前記ワード線の一方を共通線として共有している構成とすることができる。この構成によれば、メモリセルを上下方向に積層することにより集積度を高めたメモリにおいて、データの書き込みを安定して行うことができる。

上記構成において、前記選択回路は前記共通線に接続され、前記書き込み回路は前記データ線及び前記ワード線のうち前記共通線でない方の線に接続されている構成とすることができる。

上記構成において、前記書き込み回路は前記共通線に接続され、前記選択回路は前記データ線及び前記ワード線のうち前記共通線でない方の線に接続されている構成とすることができる。

上記構成において、前記共通線は、前記ワード線である構成とすることができる。

上記構成において、前記共通線は、前記データ線である構成とすることができる。

本発明は、可変抵抗及びダイオードが直列に接続されてなるメモリセルと、前記メモリセルのアノード側に接続されたワード線と、前記メモリセルのカソード側に接続されたデータ線と、を具備する半導体装置の制御方法であって、前記メモリセルに対し、前記メモリセルを選択する選択信号を、前記ワード線及び前記データ線の一方から印加するステップと、前記選択信号が印加されている間に、前記メモリセルに対し、前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる第２パルスのいずれかを、前記ワード線及び前記データ線の他方から印加するステップと、を有することを特徴とする半導体装置の制御方法である。上記の制御方法によれば、選択信号と書き込みパルスの両方が印加されたメモリセルにのみ電流が流れ、他のメモリセルには電流が流れないため、データの書き込みを安定して行うことができる。

本発明によれば、可変抵抗の抵抗値の変化によりデータを記憶するメモリ素子を備えた半導体装置において、データの書き込みを安定して行うことができる。

以下、図面を用い本発明に係る実施例について説明する。

図１は、実施例１に係る半導体装置の構成を示したブロック図である。メモリセルアレイ１０は、横方向に設けられた複数のワード線ＷＬ０〜ＷＬ３と、縦方向に設けられた複数のデータ線ＤＬ０〜ＤＬ３とのそれぞれの交点に、メモリセルＭＣ０〜ＭＣ１５が平面状に配列して設けられたクロスポイント型のメモリセルアレイである。なお、ここではデータ線ＤＬ及びワード線ＷＬの本数をそれぞれ４本ずつとして説明を行うが、データ線ＤＬ、ワード線ＷＬ、及びメモリセルＭＣの数はこれに限定されるものではない。

図２（ａ）及び（ｂ）は、メモリセルＭＣの詳細な構成を示した図である。図２（ａ）を参照に、メモリセルＭＣはデータ記憶素子である可変抵抗１２と、選択素子であるダイオード１４とが直列に接続されてなる。メモリセルＭＣのアノード側はワード線ＷＬに接続され、カソード側はデータ線ＤＬに接続されている。メモリセルＭＣの非選択時においては、データ線ＤＬの電位をワード線ＷＬの電位より高く維持することで、ダイオード１４の働きによりメモリセルＭＣに電流が流れるのを防ぐことができる。逆に、データの書き込み時または読み出し時においては、データ線ＤＬの電位をワード線ＷＬの電位より低くすることで、メモリセルＭＣに電流を流してデータの書き込みまたは読み出しを行うことができる。

図２（ｂ）を参照に、実際のメモリセルＭＣは抵抗素子１６が電極１８に挟まれて構成されるMIM(Metal-Insulator-Metal)型のメモリセルである。抵抗素子１６としては、例えばＣｕ_２Ｏからなる金属膜を用いることができる。また、電極１８には例えばＣｕやＴｉ／ＴｉＮを用いることができる。これらの金属材料とＣｕ_２Ｏとの境界に形成されたショットキー接合により、図２（ａ）のダイオード１４が構成される。

Ｃｕ_２Ｏは、トラップ準位に電荷が蓄えられた状態と電荷が蓄えられていない状態とで、電気伝導性が大きく変化する性質をもつ。従って、抵抗素子１６に所定条件の電圧パルスを印加することで抵抗値を大きく変化させ、その抵抗値の変化によりデータを記憶することができる。具体的に、抵抗素子１６を高抵抗状態にするためには、振幅の小さいパルスを長時間印加する（これを第１パルスとし、抵抗素子１６を高抵抗状態にするために必要な電位差をＶｄｄ０、パルス幅をｔ０とする）。抵抗素子１６を低抵抗状態にするためには、第１パルスより振幅の大きいパルスを短時間印加する（これを第２パルスとし、抵抗素子１６を低抵抗状態にするために必要な電位差をＶｄｄ１、パルス幅をｔ１とする）。

表１は、Ｃｕ_２Ｏを用いたMIM型のメモリセルに印加する電圧条件と、抵抗値の変化との一例を示した表である。本実施例における可変抵抗１２の抵抗値の変化は、高抵抗状態と低抵抗状態を明確に区別できる程度のものであれば他の形態であってもよく、電圧条件も所望の抵抗値に応じて適宜変更することができる。抵抗素子１６としては他にも、ＮｉＯ等の金属酸化物やカルコゲナイド系の相変化物質を用いることができる。これらの抵抗素子も、所定条件の電圧パルスを印加することにより、Ｃｕ_２Ｏと同じく抵抗値を大きく変化させることができる。

再び図１を参照に、ワード線ＷＬはワード線駆動回路ＷＤｒに接続されている。また、データ線ＤＬはセンスアンプ２２及びデータ線駆動回路ＤＤｒに接続されている。ワード線駆動回路ＷＤｒにはＸデコーダ２６及び書き込み制御回路３０が接続されている。データ線駆動回路ＤＤｒは、Ｙデコーダ２８、書き込み制御回路３０、及び入出力回路３２に接続されている。ここで、実施例１ではワード線駆動回路ＷＤｒが選択回路に、データ線駆動回路ＤＤｒが書き込み回路にそれぞれ相当する。これらについては後段で詳述する。

図３（ａ）〜（ｄ）は、図１における周辺回路の詳細な構成を示した図である。図３（ａ）を参照に、入出力回路３２は、外部から入力される信号Ｉ／Ｏｚに応じて、メモリセルＭＣに書き込まれるデータであるデータ信号Ｄａｔａｚを出力する。なお、表１を参照に、メモリセルＭＣの状態と論理値との対応関係については、可変抵抗１２が高抵抗状態の場合を論理“Ｌ（ロー）”、低抵抗状態の場合を論理“Ｈ（ハイ）”とする。

図３（ｂ）を参照に、選択回路であるワード線駆動回路ＷＤｒは、書き込み信号ＷＲｚ及びアドレス信号Ａｄｄ．に応じて、メモリセルＭＣを選択するための選択信号をワード線ＷＬに供給する。書き込み信号ＷＲｚ及びアドレス信号Ａｄｄ．はＮＡＮＤゲート３４に入力され、双方の入力が共に“Ｈ”の場合にのみ、電位がＶｄｄ１の選択信号がインバータ３６を介してワード線ＷＬに出力される。

図２（ａ）を参照に、非選択時におけるメモリセルＭＣの電位は、ワード線ＷＬ側が低電位Ｖｓｓに、データ線ＤＬ側が高電位Ｖｄｄ１にそれぞれ設定されている。ワード線駆動回路ＷＤｒから供給される選択信号により、ワード線ＷＬの電位はＶｄｄ１まで上昇し、データ線ＤＬの電位と等しくなる。この段階では、メモリセルＭＣに電流は流れない。

図３（ｃ）を参照に、書き込み制御回路３０は、書き込み信号ＷＲｚ及びタイミング信号ｔｉｍｙｐｚに応じて第１パルス生成信号ＷＲＬｚ及び第２パルス生成信号ＷＲＨｚを出力する。図示されるように、書き込み制御回路３０は、２つのＮＡＮＤゲート３８及び４０と、それぞれのＮＡＮＤゲートに接続された遅延回路４２からなる。ＮＡＮＤゲート３８に接続された遅延回路４２のインバータの数は、ＮＡＮＤゲート４０に接続されたインバータの数より多い。従って、第１パルス生成信号ＷＲＬｚのパルス幅ｔ０は、第２パルス生成信号ＷＲＨｚのパルス幅ｔ１より長くなる。

図３（ｄ）を参照に、データ線駆動回路ＤＤｒは、入出力回路３２から供給されるデータ信号Ｄａｔａｚに応じて、第１パルス生成信号ＷＲＬｚから第１パルスを、第２パルス生成信号ＷＲＨｚから第２パルスをそれぞれ生成する。データ線駆動回路ＤＤｒは、生成された第１パルス及び第２パルスのいずれかである書き込みパルスをデータ線ＤＬへ供給する。

図示されるように、データ信号Ｄａｔａｚはインバータ４６及び４８を介し、パスゲート５０及び５２、並びにＮ型トランジスタ５４及び５６のＯＮ／ＯＦＦを制御する。第１パルス生成信号ＷＲＬｚはＰ型トランジスタ５８及びＮ型トランジスタ６４のゲートに入力される。第２パルス生成信号ＷＲＨｚはＰ型トランジスタ６０及びＮ型トランジスタ６２のゲートに入力される。データの書き込みが行われない場合は、第１パルス生成信号ＷＲＬｚ及び第２パルス生成信号ＷＲＨｚは共に“Ｌ”となるため、Ｐ型トランジスタ５８及び６０はＯＮに、Ｎ型トランジスタ６２及び６４はＯＦＦに設定される。その結果、Ｐ型トランジスタ５８及び６０を介して電圧Ｖｄｄ１が出力され、データ線ＤＬの電位はＶｄｄ１に維持される。

データ信号Ｄａｔａｚが“Ｌ”の場合には、パスゲート５０がＯＮとなり第１パルス生成信号ＷＲＬｚが回路に入力される。また、Ｎ型トランジスタ５４はＯＦＦに、Ｎ型トランジスタ５６はＯＮに設定される。Ｎ型トランジスタ５４がＯＦＦに設定されたことで、Ｐ型トランジスタ５８のゲートには第１パルス生成信号ＷＲＬｚの“Ｈ”が入力されＯＦＦに設定される。また、Ｎ型トランジスタ６４のゲートにも同様に“Ｈ”が入力され、こちらはＯＮに設定される。この結果、電圧Ｖｄｄ１−Ｖｄｄ０がデータ線ＤＬへと出力される。

ワード線ＷＬの電位が選択信号によりＶｄｄ１に設定されている場合、上述のようにデータ線ＤＬの電位をＶｄｄ１−Ｖｄｄ０とすることで両者の電位差はＶｄｄ０となり、バイアスが逆転するためメモリセルＭＣに電流が流れる。この状態を時間ｔ０だけ維持することにより、メモリセルＭＣの可変抵抗１２は高抵抗状態となり、論理“Ｌ”が書き込まれる。以上のように、データ線駆動回路ＤＤｒは、選択信号がメモリセルＭＣに対し印加されている間に、第１パルス生成信号ＷＲＬｚに応じて、可変抵抗１２を高抵抗状態に変化させる第１パルスをデータ線ＤＬに供給する。

データ信号Ｄａｔａｚが“Ｈ”の場合には、パスゲート５２がＯＮとなり第２パルス生成信号ＷＲＨｚが回路に入力される。また、Ｎ型トランジスタ５４はＯＮに、Ｎ型トランジスタ５６はＯＦＦに設定される。Ｎ型トランジスタ５６がＯＦＦに設定されたことで、Ｐ型トランジスタ６０のゲートには第２パルス生成信号ＷＲＨｚの“Ｈ”が入力され、ＯＦＦに設定される。また、Ｎ型トランジスタ６２のゲートにも同様に“Ｈ”が入力され、こちらはＯＮに設定される。この結果、電圧Ｖｓｓがデータ線ＤＬへと出力される。

ワード線ＷＬの電位が選択信号によりＶｄｄ１に設定されている場合、上述のようにデータ線ＤＬの電位をＶｓｓとすることで両者の電位差はＶｄｄ１となり、バイアスが逆転するためメモリセルＭＣに電流が流れる。この状態を時間ｔ１だけ維持することにより、メモリセルＭＣの可変抵抗１２は低抵抗状態となり、論理“Ｈ”が書き込まれる。以上のように、データ線駆動回路ＤＤｒは、選択信号がメモリセルＭＣに対し印加されている間に、第２パルス生成信号ＷＲＨｚに応じて、可変抵抗１２を低抵抗状態に変化させる第２パルスをデータ線ＤＬに供給する。

図１、図４、及び図５を参照に、実施例１に係る半導体装置のデータ書き込み制御について説明する。ここでは、同一のワード線ＷＬ０に接続されたメモリセルＭＣ０〜ＭＣ３に対し、連続的にデータを書き込む場合について説明する。メモリセルＭＣ０及びＭＣ３にはデータ“Ｌ”を、メモリセルＭＣ１及びＭＣ２にはデータ“Ｈ”を書き込むものとする。

図４はデータ書き込み時の動作を示したフローチャートである。図１、図３、及び図４を参照に、データ書き込みの開始時においてワード線ＷＬ０の電位はＶｓｓに、データ線ＤＬ０〜３の電位はＶｄｄ１に設定されている。メモリセルＭＣには逆バイアスが印加されており、電流は流れない。最初に、選択回路であるワード線駆動回路ＷＤｒ０が、ワード線ＷＬ０に対し選択信号を供給する（ステップＳ１０）。これにより、ワード線ＷＬの電位はＶｄｄ１に上昇する。次に、書き込み回路であるデータ線駆動回路ＤＤｒ０及びＤＤｒ３が、データ線ＤＬ０及びＤＬ３に対しそれぞれ第１パルスを供給する（ステップＳ１２）。これにより、データ線ＤＬ０及びＤＬ３の電位はＶｄｄ１−Ｖｄｄ０となり、メモリセルＭＣ０及びＭＣ３に電流が流れ、可変抵抗１２は高抵抗状態となる。次に、データ線駆動回路ＤＤｒ１及びＤＤｒ２が、データ線ＤＬ１及びＤＬ２に対しそれぞれ第２パルスを供給する（ステップＳ１４）。これにより、データ線ＤＬ１及びＤＬ２の電位はＶｓｓとなり、メモリセルＭＣ１及びＭＣ２に電流が流れ、可変抵抗１２は低抵抗状態となる。以上のステップにより、メモリセルＭＣ０〜ＭＣ３へのデータの書き込みが完了する。

図５は図４に対応するデータ書き込み時のタイミングチャートである。図１、図３、及び図５を参照に、開始時においてワード線ＷＬの電位はＶｓｓに、データ線ＤＬ０〜ＤＬ３の電位はＶｄｄ１に維持されている。まず、不図示の制御部から供給される書き込み信号ＷＲｚにより、ワード線ＷＬ０に選択信号が供給され、電位がＶｄｄ１へと上昇する（Ａ）。次に、制御部から供給されるタイミング信号ｔｉｍｙｐｚが立ち上がり（Ｂ）、更に書き込み制御回路３０から供給される第１パルス生成信号ＷＲＬｚが立ち上がり（Ｃ）、データ線駆動回路ＤＤｒ０及びＤＤｒ３はデータ線ＤＬ０及びＤＬ３に第１パルスを供給する。これにより、データ線ＤＬ０及びＤＬ３の電位はＶｄｄ１−Ｖｄｄ０となり（Ｄ）、ワード線ＷＬとの電位差はＶｄｄ０となる。この状態を時間ｔ０だけ維持した後に、データ線ＤＬ０及びＤＬ３の電位はＶｄｄに復帰する（Ｅ）。以上のプロセスにより、メモリセルＭＣ０及びＭＣ３の可変抵抗は高抵抗状態に変化し、データ“Ｌ”が書き込まれる。

次に、書き込み制御回路３０から供給される第２パルス生成信号ＷＲＨｚが立ち上がることにより（Ｆ）、データ線駆動回路ＤＤｒ１及びＤＤｒ２はデータ線ＤＬ１及びＤＬ２に第２パルスを供給する。これにより、データ線ＤＬ１及びＤＬ２の電位はＶｓｓとなり（Ｇ）、ワード線ＷＬとの電位差はＶｄｄ１となる。この状態を時間ｔ１だけ維持した後に、データ線ＤＬ１及びＤＬ２の電位はＶｄｄに復帰する（Ｈ）。以上のプロセスにより、メモリセルＭＣ１及びＭＣ２の可変抵抗は低抵抗状態に変化し、データ“Ｈ”が書き込まれる。

以上のように、実施例１の半導体装置は、可変抵抗１２及びダイオード１４からなるメモリセルＭＣ、メモリセルＭＣのアノード側に接続されたワード線ＷＬ、メモリセルＭＣのカソード側に接続されたデータ線ＤＬを備えている。また、選択回路であるワード線駆動回路ＷＤｒがワード線ＷＬに、書き込み回路であるデータ線駆動回路ＤＤｒがデータ線ＤＬに接続されている（図１参照）。ワード線ＷＬから選択信号を供給することでメモリセルＭＣを選択し（図４ステップＳ１０参照）、データ線ＤＬから書き込むデータに応じた書き込みパルス（第１パルス及び第２パルスのうちいずれか一方）を供給することで、メモリセルＭＣ０〜ＭＣ３にデータを書き込むことができる（図４ステップＳ１２及びＳ１４参照）。

上記の構成によれば、書き込み対象のメモリセルＭＣと同一のワード線ＷＬ及びデータ線ＤＬにあるメモリセルＭＣへのデータの誤書き込みを抑制することができる。図１及び図５を参照に、例えばメモリセルＭＣ０及びＭＣ３にデータの書き込みを行う場合、同一ワード線ＷＬ０に接続された他のメモリセルＭＣ１及びＭＣ２には書き込みパルスが印加されないため、メモリセルＭＣ１とＭＣ２のアノード側とカソード側の電位はＶｄｄ１で等しく、メモリセルＭＣに電流は流れない。メモリセルＭＣ０及びＭＣ３と同一のデータ線上にあるメモリセルＭＣ４、ＭＣ７、ＭＣ８、ＭＣ１１、ＭＣ１２、及びＭＣ１５については、選択信号が印加されないためワード線ＷＬの電位がＶｓｓに維持される。また、書き込みパルスによりデータ線の電位がＶｓｓ以下となることはない。このため、これらのメモリセルのアノード側の電位はカソード側の電位以下に維持され電流は流れない。

以上のように、実施例１に係る半導体装置によれば、選択信号と書き込みパルスの両方が印加されたメモリセルにのみ電流が流れ、他のメモリセルには電流が流れない。このため、誤書き込みの発生を抑制することができ、データの書き込みを安定して行うことができる。

実施例１では、選択信号によりワード線ＷＬとデータ線ＤＬの電位を等しくする構成としたが、上記の選択信号はワード線ＷＬの電位をデータ線ＤＬの電位以下に保ったままで、両者の電位差を非選択時の電位差よりも小さくするものであれば他の形態であってもよい。また、非選択時におけるデータ線ＤＬ及びワード線ＷＬの電位差はＶｄｄ１以外であってもよい。

また、実施例１では、第１パルスの振幅をＶｄｄ１−Ｖｄｄ０、パルス幅をｔ０とし、第２パルスの振幅をＶｄｄ１、パルス幅をｔ１としたが、書き込みパルスの振幅及びパルス幅はこれに限られるものではない。すなわち、第１書き込みパルスは、選択信号が印加されているメモリセルＭＣのワード線側の電位をデータ線側の電位より高電位にし、かつ、可変抵抗１２を高抵抗状態にするために必要な電位差及び印加時間を与えるものであれば他の形態であってもよい。また、第２書き込みパルスは、選択信号が印加されているメモリセルＭＣのワード線側の電位をデータ線側の電位より高電位にし、かつ、可変抵抗１２を低抵抗状態にするために必要な電位差及び印加時間を与えるものであれば他の形態であってもよい。

上記のように、非選択時におけるデータ線ＤＬ及びワード線ＷＬの電位差、選択信号の条件、及び書き込みパルスの条件は適宜変更することが可能である。ただし、実施例１のように選択信号印加時におけるデータ線ＤＬ及びワード線ＷＬの電位を等しくすることで、消費電力を抑制することができる。

実施例１では、メモリセルＭＣ０及びＭＣ３に対し第１パルスを同時に印加した後に、メモリセルＭＣ１及びＭＣ２に対し第２パルスを同時に印加する方法を説明したが（図４参照）、これらの順番は逆であってもよい。また、メモリセルＭＣ０〜ＭＣ３のそれぞれに書き込みパルスを順番に印加してもよいし、メモリセルＭＣ０〜ＭＣ３の全てに書き込みパルスを同時に印加してもよい。

また、実施例１では同一のワード線ＷＬ０に接続された複数のメモリセルＭＣ０〜ＭＣ３に連続してデータを書き込む例について説明したが、同一のデータ線ＤＬに接続された複数のメモリセルＭＣに連続してデータの書き込みを行うことも可能である。例えば、データ線ＤＬ０に接続されたメモリセルＭＣ０、ＭＣ４、ＭＣ８、及びＭＣ１２に連続して書き込みを行う場合は、最初にワード線ＷＬ０〜ワード線ＷＬ３から選択信号を順に供給し、それぞれの選択信号がメモリセルＭＣに印加されている間にデータ線ＤＬ０から書き込みパルスを供給することで書き込みを行うことができる。書き込みパルスの供給は、メモリセルＭＣに対し個別に行ってもよいが、実施例１のように第１書き込みパルスと第２書き込みパルスをそれぞれ複数のメモリセルにまとめて供給してもよい（図５参照）。

実施例２は、メモリセルに対しワード線側から書き込みパルスを供給する例である。

図６は、実施例２に係る半導体装置の構成を示したブロック図である。実施例１（図１）と異なり、書き込み制御回路３０からワード線駆動回路ＷＤｒ０〜ＷＤｒ３へは２つの信号ＷＬＬｚ及びＷＬＨｚが入力されている。その他の構成については実施例１と共通であり、同一の符号を付して詳細な説明を省略する。

図７（ａ）〜（ｄ）は、図６における周辺回路の詳細な構成を示した図である。図７（ａ）に示した入出力回路３２の構成は、図３（ａ）に示した実施例１と共通であり、外部から入力される信号Ｉ／Ｏｚに応じて、データ信号Ｄａｔａｚを出力する。

図７（ｂ）を参照に、実施例２ではデータ線駆動回路ＤＤｒが選択回路の役割を果たし、データ信号Ｄａｔａｚ及び書き込み信号ＷＲｚに応じて、メモリセルＭＣを選択する選択信号をデータ線ＤＬに供給する。データ線駆動回路ＤＤｒは、インバータ７０〜７６及びパスゲート８０，８２を有する。データ信号Ｄａｔａｚは、インバータ７０及び７２を経てパスゲート８０及び８２に入力され、パスゲート８０及び８２の開閉を制御する。書き込み信号ＷＲＬｚ及びＷＲＨｚは、パスゲート８０及び８２を経てインバータ７６へと入力される。ここで実施例１と同じく、非選択時においてデータ線ＤＬの電位はＶｄｄ１に、ワード線ＷＬの電位はＶｓｓに維持されている。

図７（ｃ）及び図７（ｄ）を参照に、書き込み信号ＷＲｚが“Ｈ”レベルになると、遅延回路３１は、書き込み信号ＷＲｚに応じて第１選択信号ＷＲＬｚ及び第２選択信号ＷＲＨｚを出力する。

図７（ｂ）に戻って、データ線駆動回路ＤＤｒには、第１選択信号ＷＲＬｚがパスゲート８０に、第２選択信号ＷＲＨｚがパスゲート８２にそれぞれ入力されている。データ信号Ｄａｔａｚが“Ｌ”の場合には、パスゲート８０がＯＮとなり、第１選択信号ＷＲＬｚがインバータ７６に入力され、データ“Ｌ”を書き込みたいメモリセルＭＣに対応したデータ線ＤＬの電位をＶｓｓとしてワード線ＷＬの電位と等しくする。データ信号Ｄａｔａｚが“Ｈ”の場合には、パスゲート８２がＯＮとなり、第２選択信号ＷＲＨｚがインバータ７６に入力され、データ“Ｈ”を書き込みたいメモリセルＭＣに対応したデータ線ＤＬの電位をＶｓｓとしてワード線ＷＬの電位と等しくする。

図７（ｄ）を参照に、書き込み制御回路３０は実施例１（図３（ｃ））にて説明したものと同じ働きを行い、書き込み信号ＷＲｚに応じて第１パルス生成信号ＷＬＬｚ及び第２パルス生成信号ＷＬＨｚを出力する。

図７（ｅ）を参照に、実施例２ではワード線駆動回路ＷＤｒが書き込み回路の役割を果たす。ワード線駆動回路ＷＤｒは、アドレス信号ＡＤＤ．及びデータ信号Ｄａｔａｚに応じて第１パルス生成信号ＷＬＬｚから第１パルスを、第２パルス生成信号ＷＬＨｚから第２パルスをそれぞれ生成し、生成された第１パルス及び第２パルスのいずれかである書き込みパルスをワード線ＷＬへ供給する。

図示されるように、書き込み制御回路から供給される第１パルス生成信号ＷＬＬｚ及び第２パルス生成信号ＷＬＨｚは、アドレス信号ＡＤＤ．、データ信号Ｄａｔａｚ及びその反転信号が入力されているＮＡＮＤゲート９１,９３にそれぞれ入力される。ＮＡＮＤゲート９１の出力は、Ｐ型トランジスタ９２及びＮ型トランジスタ９４のゲートへ入力される。ＮＡＮＤゲート９３の出力は、Ｎ型トランジスタ９６及びＰ型トランジスタ９８のゲートへ入力される。メモリセルＭＣが非選択の場合は、アドレス信号Ａｄｄ．が“Ｌ”レベルとなり、ＮＡＮＤゲート９１,９３の出力は“Ｈ”レベルとなる。これにより、Ｐ型トランジスタ９２及び９８はＯＦＦに、Ｎ型トランジスタ９４及び９６はＯＮに設定される。その結果、ワード線選択回路ＷＤｒは電圧Ｖｓｓを出力する。

メモリセルＭＣの選択時（アドレス信号Ａｄｄ．が“Ｈ”レベル、データ信号Ｄａｔａｚが“Ｌ”レベル）において、第１パルス生成信号ＷＬＬｚが“Ｈ”の場合、ＮＡＮＤゲート９１の出力は“Ｌ”となり、Ｐ型トランジスタ９２はＯＮに、Ｎ型トランジスタ９４はＯＦＦに設定される。その結果、電圧Ｖｄｄ０がワード線ＷＬへと出力される。ここで、データ線ＤＬが選択信号により電位Ｖｓｓに設定されている場合、ワード線ＷＬとデータ線ＤＬとの電位差はＶｄｄ０となる。この状態を所定時間ｔ０だけ維持することで、選択されたメモリセルＭＣが高抵抗状態となり、データ“Ｌ”が書き込まれる。

メモリセルＭＣの選択時（アドレス信号Ａｄｄ．が“Ｈ”レベル、データ信号Ｄａｔａｚが“Ｈ”レベル）において、第２パルス生成信号ＷＬＨｚが“Ｈ”の場合、ＮＡＮＤゲート９３の出力は“Ｌ”となり、Ｎ型トランジスタ９６はＯＦＦに、Ｐ型トランジスタ９８はＯＮに設定される。その結果、電圧Ｖｄｄ１がワード線ＷＬへと出力される。ここで、データ線ＤＬが選択信号により電位Ｖｓｓに設定されている場合、ワード線ＷＬとデータ線ＤＬとの電位差はＶｄｄ１となる。この状態を所定時間ｔ１だけ維持することで、選択されたメモリセルＭＣが低抵抗状態となり、データ“Ｈ”が書き込まれる。

図６、図８、及び図９を参照に、実施例２に係る半導体装置のデータ書き込み時の制御について説明する。ここでは、同一のワード線ＷＬ０に接続されたメモリセルＭＣ０〜ＭＣ３に対し、連続的にデータを書き込む場合について説明する。メモリセルＭＣ０及びＭＣ３には“Ｌ”データを、メモリセルＭＣ１及びＭＣ２には“Ｈ”データを書き込むものとする。

図８はデータ書き込み時の動作を示したフローチャートである。図６〜図８を参照に、データ書き込みの開始時においてワード線ＷＬ０の電位はＶｓｓに、データ線ＤＬ０〜３の電位はＶｄｄ１に設定されている。メモリセルＭＣには逆バイアスが印加され、電流は流れない。最初に、選択回路であるデータ線駆動回路ＤＤｒ０及びＤＤｒ３が、データ線ＤＬ０及びＤＬ３のそれぞれに対し選択信号を印加する（ステップＳ２０）。これにより、データ線ＤＬ０及びＤＬ３の電位はＶｓｓに下降し、メモリセルＭＣ０及びＭＣ３が選択される。次に、書き込み回路であるワード線駆動回路ＷＤｒ０が、ワード線ＷＬ０に対し第１パルスを供給する（ステップＳ２２）。これにより、ワード線ＷＬ０の電位はＶｄｄ０となり、メモリセルＭＣ０及びＭＣ３に電流が流れ、可変抵抗１２は高抵抗状態となる。

次に、データ線駆動回路ＤＤｒ１及びＤＤｒ２が、データ線ＤＬ１及びＤＬ２のそれぞれに対し選択信号を供給する（ステップＳ２４）。これにより、データ線ＤＬ１及びＤＬ２の電位はＶｓｓとなり、メモリセルＭＣ１及びＭＣ２が選択される。次に、ワード線駆動回路ＷＤｒ０がワード線ＷＬ０に対し第２パルスを供給する（ステップＳ２６）。これにより、ワード線ＷＬ０の電位はＶｄｄ１となり、メモリセルＭＣ１及びＭＣ２に電流が流れ、可変抵抗１２は低抵抗状態となる。以上のステップにより、メモリセルＭＣ０〜ＭＣ３へのデータの書き込みが完了する。

図９は図８に対応するデータ書き込み時のタイミングチャートである。図６、図７、及び図９を参照に、開始時において制御部から供給されるタイミング信号Ｔｉｍｘｐｚが立ち上がり（Ａ）、ワード線ＷＬ０の電位はＶｓｓに、データ線ＤＬ０〜ＤＬ３の電位はＶｄｄ１に維持されている。不図示の制御部から供給される書き込み信号ＷＲｚにより、データ線ＤＬ０及びＤＬ３に選択信号が印加され、電位がＶｓｓに下降する（Ｂ）。次に、書き込み制御回路３０から供給される第１パルス生成信号ＷＬＬｚが立ち上がることにより（Ｃ）、ワード線駆動回路ＷＤｒ０はワード線ＷＬ０に第１パルスを供給する。これにより、ワード線ＷＬ０の電位はＶｄｄ０となり（Ｄ）、データ線ＤＬ０及びＤＬ３との電位差はＶｄｄ０となる。この状態を時間ｔ０だけ維持することにより、メモリセルＭＣ０及びＭＣ３にデータ“Ｌ”が書き込まれる。

続いて、データ線ＤＬ１及びＤＬ２に選択信号が印加され、電位がＶｓｓに下降する（Ｅ）。次に、書き込み制御回路３０から供給される第２パルス生成信号ＷＬＨｚが立ち上がると（Ｆ）、ワード線駆動回路ＷＤｒ０はワード線ＷＬ０に第２パルスを供給する。これにより、ワード線ＷＬ０の電位はＶｄｄ１となり（Ｇ）、データ線ＤＬ１及びＤＬ２との電位差はＶｄｄ１となる。この状態を時間ｔ１だけ維持することにより、メモリセルＭＣ１及びＭＣ２にデータ“Ｈ”が書き込まれる。

以上のように、実施例２の半導体装置は、選択回路であるデータ線駆動回路ＤＤｒがデータ線ＤＬに、書き込み回路であるワード線駆動回路ＷＤｒがワード線ＷＬに接続されている。これにより、メモリセルＭＣのアノード側に接続されたワード線ＷＬから、メモリセルＭＣに対し書き込みパルスを供給することができる。

実施例１及び実施例２において説明したように、メモリセルＭＣへのデータ書き込みは、データ線ＤＬ及びワード線ＷＬのうち一方から選択信号を供給し、他方からデータパターンに応じた書き込みパルス（第１パルスまたは第２パルス）を供給することにより実現することができる。この構成によれば、書込み対象となるメモリセルＭＣのみが順バイアスとなり電流が流れるためデータの書き込みが行われ、その他のメモリセルは逆バイアスに維持されるため電流が流れずデータの書き込みが行われない。これにより、データの書き込みを安定して行うことができる。データパターンに応じた書き込みパルスをどちらの信号線から供給するかは、メモリセルの使用目的等に応じて適宜定めることができる。

データ線ＤＬから書き込みパルスを供給する実施例１の構成は、ワード線の切り替え頻度よりデータ線の切り替え頻度が高いデータ書き込み方法に適している。例えば、ワード線ＷＬに接続されるメモリセルＭＣの数が多く（ワード線が長く）、大容量化が可能なデータストレージ用のメモリ（従来のＮＡＮＤ型メモリに近い用途）として使用することができる。また、ワード線ＷＬから書き込みパルスを供給する実施例２の構成は、実施例１よりもワード線の切り替え頻度が高いデータ書き込み方法に適している。例えば、ランダムアクセス性に優れたコードストレージ用のメモリ（従来のＮＯＲ型メモリに近い用途）として使用することができる。

実施例１及び２では、単層のＭＩＭメモリセルに対しデータの書き込みを行う場合について説明したが、以下の実施例では積層型のＭＩＭメモリセルに対しデータの書き込みを行う場合について説明する。実施例３〜６は全て２層積層型のメモリセルに係るものであり、上下のメモリ層は、ワード線またはデータ線のうちいずれか一方を共通線として共有する。実施例３及び４は共通線から書き込みパルスを供給する例であり、実施例５及び６は共通線の反対側から書き込みパルスを供給する例である。また、実施例３及び５はデータ線を共通線とする例であり、実施例４及び６はワード線を共通線とする例である。

図１０は実施例３に係る半導体装置の構成を示したブロック図である。メモリセルアレイ１０は、複数の第１メモリセルＭＣ１０〜ＭＣ１７が平面状に配列して構成された第１メモリ層１１０と、複数の第２メモリセルＭＣ２０〜ＭＣ２７が平面状に配列して構成された第２メモリ層１１２とを含む。第１メモリセルＭＣ１０〜ＭＣ１７と、第２メモリセルＭＣ２０〜ＭＣ２７とは、共通線であるデータ線ＤＬ０〜ＤＬ３を共有している。例えば、データ線ＤＬ０には、第１メモリセルＭＣ１０及びＭＣ１４が接続されると共に、第２メモリセルＭＣ２０及びＭＣ２４が接続されている。

実施例３では、実施例１と同じくワード線駆動回路ＷＤｒが選択回路に、データ線駆動回路ＤＤｒが書き込み回路にそれぞれに該当する。書き込み制御回路３０の出力（第１パルス生成信号ＷＲＬｚ及び第２パルス生成信号ＷＲＨｚ）は、データ線駆動回路ＤＤｒに入力されている。その他の構成は実施例１（図１）と共通であり、詳細な説明を省略する。

図１１は、実施例３に係る半導体装置の書き込み動作を示したフローチャートである。ここでは、同一のデータ線ＤＬ０に接続されたメモリセルＭＣ１０、ＭＣ１４、ＭＣ２０、及びＭＣ２４に、連続してデータを書き込む例について説明する。なお、メモリセルＭＣ１０及びＭＣ２４にはデータ“Ｌ”を、メモリセルＭＣ１４及びＭＣ２０にはデータ“Ｈ”を書き込むものとする。

最初に、不図示の制御部がカウンタの値をｎ＝０に設定する（ステップＳ３０）。次に、制御部がカウンタの値を閾値と比較し、ｎ＜４であればステップＳ３２へと進む（ステップＳ３１）。次に、選択回路であるワード線駆動回路ＷＤｒｎが、ワード線ＷＬｎに対し選択信号を供給する（ステップＳ３２）。次に、書き込み回路であるデータ線駆動回路ＤＤｒ０が、選択されたメモリセルＭＣに書き込むデータを判定する（ステップＳ３３）。データが“Ｌ”の場合はデータ線ＤＬ０に第１パルスを供給し（ステップＳ３４）、データが“Ｈ”の場合はデータ線ＤＬ０に第２パルスを供給する（ステップＳ３５）。ステップＳ３４またはＳ３５のいずれかが終了したら、制御部がカウンタの値をインクリメントする（ステップＳ３６）。以上のように、ワード線ＷＬ１〜ＷＬ３についても同様に選択信号及び書き込みパルスを印加してデータの書き込みを行う（ステップＳ３１〜Ｓ３６）。ステップＳ３１においてｎ＜４でなくなったら、データの書き込みを終了する。

図１２は図１１に対応するデータ書き込み時のタイミングチャートである。図３、図１０及び図１１を参照に、書き込み開始時においてワード線ＷＬ０〜ＷＬ３の電位はＶｓｓに、データ線ＤＬ０の電位はＶｄｄ１に維持されている。まず、外部から供給される書き込み信号ＷＲｚにより、ワード線ＷＬ０に選択信号が印加され、電位がＶｄｄ１へと上昇する（Ａ）。続いて、実施例１の場合と同じく、タイミング信号ｔｉｍｙｐｚ及び第１パルス生成信号ＷＲＬｚが立ち上がる（Ｂ）（Ｃ）。これにより、データ線ＤＬ０の電位はＶｄｄ１−Ｖｄｄ０となり（Ｄ）、ワード線ＷＬ０との電位差はＶｄｄ０となる。この状態を時間ｔ０だけ維持した後に、データ線ＤＬ０の電位がＶｄｄ１に復帰すると（Ｅ）、選択信号の供給が停止されワード線ＷＬ０の電位はＶｓｓに復帰する（Ｆ）。以上のプロセスにより、メモリセルＭＣ１０は高抵抗状態となり、データ“Ｌ”が書き込まれる。

以下、メモリセルＭＣ１４、ＭＣ２０、ＭＣ２４についても同様にデータの書きこみが行われる。ここで、メモリセルＭＣ１４及びＭＣ２０へのデータ書き込み時にはデータ線ＤＬ０に第２パルスが印加され、電位がＶｓｓへと下降する（Ｇ）（Ｈ）。これにより、データ線ＤＬ０とワード線ＷＬ１及びＷＬ２との電位差はＶｄｄ１となり、可変抵抗が低抵抗状態となることでデータ“Ｈ”が書き込まれる。メモリセル２４へのデータ書き込み時には、メモリセル１０の場合と同様に、データ線ＤＬ０には第１パルスが供給され、電位はＶｄｄ１−Ｖｄｄ０となる（Ｉ）。これにより、可変抵抗は高抵抗状態となるためデータ“Ｌ”が書き込まれる。

実施例３の半導体装置は、複数の第１メモリセルＭＣ１０〜ＭＣ１７からなる第１メモリ層１１０と、複数の第２メモリセルＭＣ２０〜ＭＣ２７からなる第２メモリ層１１２とを備えた２層積層型のメモリ領域を備えている。また、上下のメモリ層がデータ線ＤＬを共有しており、共通線であるデータ線ＤＬに接続されたデータ線駆動回路ＤＤｒから書き込みパルスを、反対側のワード線ＷＬに接続されたワード線駆動回路ＷＤｒから選択信号をそれぞれ供給する。この構成によれば、データの書き込みを安定して行うことができる。

実施例３では、同一のデータ線に接続されたメモリセルに対し連続してデータの書き込みを行う例について説明したが、同一のワード線に接続された複数のメモリセルに対し連続してデータの書きこみを行うこともできる。以下、これについて説明する。

図１３は、実施例３の書き込み動作の変形例を示したフローチャートである。ここでは、同一のワード線ＷＬ０に接続されたメモリセルＭＣ１０〜ＭＣ１３に連続してデータを書き込む例について説明する。なお、メモリセルＭＣ１０及びＭＣ１３にはデータ“Ｌ”を、メモリセルＭＣ１１及びＭＣ１２にはデータ“Ｈ”を書き込むものとする。

最初に、選択回路であるワード線駆動回路ＷＤｒ０が、ワード線ＷＬ０に対し選択信号を供給する（ステップＳ４０）。次に、不図示の制御部がカウンタの値をｎ＝０に設定する（ステップＳ４１）。次に、制御部がカウンタの値を閾値と比較し、ｎ＜４であればステップＳ４３へと進む（ステップＳ４２）。次に、書き込み回路であるデータ線駆動回路ＤＤｒｎが、選択されたメモリセルＭＣに書き込むデータを判定する（ステップＳ４３）。データが“Ｌ”の場合はデータ線ＤＬｎに第１パルスを供給し（ステップＳ４４）、データが“Ｈ”の場合はデータ線ＤＬｎに第２パルスを供給する（ステップＳ４５）。ステップＳ４４またはＳ４５のいずれかが終了したら、制御部がカウンタの値をインクリメントする（ステップＳ４６）。以上のように、データ線ＤＬ１〜ＤＬ３についても同様に選択信号及び書き込みパルスを印加してデータの書き込みを行う（ステップＳ４２〜Ｓ４６）。ステップＳ４２においてｎ＜４でなくなったら、データの書き込みを終了する。

図１４は図１３に対応するデータ書き込み時のタイミングチャートである。図３、図１０及び図１３を参照に、書き込み開始時においてワード線ＷＬ０〜ＷＬ３の電位はＶｓｓに、データ線ＤＬ０の電位はＶｄｄ１に維持されている。まず、外部から供給される書き込み信号ＷＲｚにより、ワード線ＷＬ０に選択信号が印加され、電位がＶｄｄ１へと上昇する（Ａ）。次に、タイミング信号ｔｉｍｙｐｚ及び第１パルス生成信号ＷＲＬｚが立ち上がることにより（Ｂ）（Ｃ）、データ線ＤＬ０の電位はＶｄｄ１−Ｖｄｄ０となり（Ｄ）、ワード線ＷＬ０との電位差はＶｄｄ０となる。この状態を時間ｔ０だけ維持することにより、メモリセルＭＣ１は高抵抗状態となりデータ“Ｌ”が書き込まれる。

データ線ＤＬ０の電位がＶｄｄ１へと復帰すると（Ｅ）、続いて第２パルス生成信号ＷＲＨｚが立ち上がり（Ｆ）、データ線ＤＬ１の電位がＶｓｓへと下降する（Ｇ）。図１２と異なり、ワード線ＷＬ０の電位は全てのメモリセルへの書き込みが終了するまでＶｄｄ１に維持される。以下同様に、データ線ＤＬ２は第２パルスが（Ｈ）、ＤＬ３には第１パルスが印加され（Ｉ）、データ線ＤＬ３の電位がＶｄｄ１に復帰した後に（Ｊ）、ワード線ＷＬ０の電位がＶｓｓへと復帰する（Ｋ）。以上のプロセスにより、メモリセルＭＣ１０〜ＭＣ１３へのデータ書き込みが完了する。

図１１及び図１２に示したデータの書き込み方法では、同一のデータ線ＤＬに接続された複数のメモリセルに対し、連続してデータの書き込みを行う。この方法によれば、上下の異なる層に属する複数のメモリセルに対し、連続的にデータを書き込むことができる。これに対し、図１３及び図１４に示した方法では、同一のワード線ＷＬに接続された複数のメモリセルに対し、連続してデータの書き込みを行う。この方法によれば、同一のメモリ層に属する複数のメモリセルに対し、連続的にデータを書きこむことができる。いずれの書き込み方法を使用するかは、メモリセルの配置や記憶されるデータの種類等に応じて適宜選択することができる。なお、図１３及び図１４の書き込み方法においては、メモリセルＭＣ１０〜ＭＣ１３に対し、同時に書き込みパルスを印加することも可能である。

実施例４は、書き込みパルスを共通線側から印加する構成のうち、ワード線を共通線とする例である。図１５は実施例４に係る半導体装置の構成を示したブロック図である。メモリセルアレイ１０は、複数の第１メモリセルＭＣ１０〜ＭＣ１７が平面状に配列して構成された第１メモリ層１１０と、複数の第２メモリセルＭＣ２０〜ＭＣ２７が平面状に配列して構成された第２メモリ層１１２とを含む。実施例３（図１０）と異なり、第１メモリセルＭＣ１０〜ＭＣ１７及び第２メモリセルＭＣ２０〜ＭＣ２７は、共通線であるワード線ＷＬ０〜ＷＬ３を共有している。例えば、ワード線ＷＬ０には、第１メモリセルＭＣ１０及びＭＣ１４が接続されると共に、第２メモリセルＭＣ２０及びＭＣ２４が接続されている。

実施例４では、実施例２と同じくデータ線駆動回路ＤＤｒが選択回路に、ワード線駆動回路ＷＤｒが書き込み回路にそれぞれに該当する。書き込み制御回路３０の出力（第１パルス生成信号ＷＬＬｚ及び第２パルス生成信号ＷＬＨｚ）は、ワード線駆動回路ＷＤｒに入力されている。その他の構成は実施例２（図６）と共通であり、詳細な説明を省略する。

図１６は、実施例４に係る半導体装置の書き込み動作を示したフローチャートである。ここでは、同一のワード線ＷＬ０に接続されたメモリセルＭＣ１０、ＭＣ１４、ＭＣ２０、及びＭＣ２４に、連続してデータを書き込む例について説明する。なお、メモリセルＭＣ１０及びＭＣ２４にはデータ“Ｌ”を、メモリセルＭＣ１４及びＭＣ２０にはデータ“Ｈ”を書き込むものとする。

最初に、不図示の制御部がカウンタの値をｎ＝０に設定する（ステップＳ５０）。次に、制御部がカウンタの値を閾値と比較し、ｎ＜４であればステップＳ５２へと進む（ステップＳ５１）。次に、選択回路であるデータ線駆動回路ＤＤｒが、データ線ＤＬｎに対し選択信号を供給する（ステップＳ５２）。次に、書き込み回路であるワード線駆動回路ＷＤｒ０が、選択されたメモリセルＭＣに書き込むデータを判定する（ステップＳ５３）。データが“Ｌ”の場合はワード線ＷＬ０に第１パルスを供給し（ステップＳ５４）、データが“Ｈ”の場合はワード線ＷＬ０に第２パルスを供給する（ステップＳ５５）。ステップＳ５４またはＳ５５のいずれかが終了したら、制御部がカウンタの値をインクリメントする（ステップＳ５６）。以上のように、データ線ＤＬ１〜ＤＬ３についても同様に選択信号及び書き込みパルスを印加してデータの書き込みを行う（ステップＳ５１〜Ｓ５６）。ステップＳ５１においてｎ＜４でなくなったら、データの書き込みを終了する。

図１７は図１６に対応するデータ書き込み時のタイミングチャートである。図７、図１５及び図１６を参照に、書き込み開始時においてワード線ＷＬ０の電位はＶｓｓに、データ線ＤＬ０〜ＤＬ３の電位はＶｄｄ１に維持されている。まず、実施例２の場合と同じく、タイミング信号ｔｉｍｘｐｚが立ち上がり（Ａ）、外部から供給される書き込み信号ＷＲｚにより、データ線ＤＬ０に選択信号が印加され、電位がＶｓｓへと下降する（Ｂ）。続いて、第１パルス生成信号ＷＬＬｚが立ち上がる（Ｃ）。これにより、ワード線ＷＬ０の電位はＶｄｄ０へ上昇し（Ｄ）、データ線ＤＬ０との電位差はＶｄｄ０となる。この状態を時間ｔ０だけ維持した後に、ワード線ＷＬ０の電位はＶｓｓに復帰する（Ｅ）。以上のプロセスにより、メモリセルＭＣ１０は高抵抗状態となり、データ“Ｌ”が書き込まれる。

以下、メモリセルＭＣ１４、ＭＣ２０、ＭＣ２４についても同様にデータの書きこみが行われる。ここで、メモリセルＭＣ１４及びＭＣ２０へのデータ書き込み時にはワード線ＷＬ０に第２パルスが印加され、電位がＶｄｄ１へと上昇する（Ｆ）（Ｇ）。これにより、データ線ＤＬ１及びＤＬ２とワード線ＷＬ０との電位差はＶｄｄ１となり、この状態を時間ｔ１だけ維持することにより可変抵抗が低抵抗状態となり、データ“Ｈ”が書き込まれる。メモリセルＭＣ２４へのデータ書き込み時には、メモリセルＭＣ１０の場合と同様に、ワード線ＷＬ０には第１パルスが供給され、電位はＶｄｄ０となる（Ｈ）。メモリセルＭＣ２４は高抵抗状態となり、データ“Ｌ”が書き込まれる。

実施例４の半導体装置は、実施例３と同じく複数の第１メモリセルＭＣ１０〜ＭＣ１７からなる第１メモリ層１１０と、複数の第２メモリセルＭＣ２０〜ＭＣ２７からなる第２メモリ層１１２とを含む２層積層型のメモリ領域を備えている。また、上下のメモリ層がワード線を共有しており、共通線であるワード線に接続されたワード線駆動回路ＷＤｒから書き込みパルスを、反対側のデータ線に接続されたデータ線駆動回路ＤＤｒから選択信号をそれぞれ供給する。この構成によれば、データの書き込みを安定して行うことができる。

実施例４では、同一のワード線に接続されたメモリセルに対し連続してデータの書き込みを行う例について説明したが、同一のデータ線に接続された複数のメモリセルに対し連続してデータの書きこみを行うこともできる。以下、これについて説明する。

図１８は、実施例４の書き込み動作の変形例を示したフローチャートである。ここでは、同一のデータ線ＤＬ０に接続されたメモリセルＭＣ１０〜ＭＣ１３に連続してデータを書き込む例について説明する。なお、メモリセルＭＣ１０及びＭＣ１３にはデータ“Ｌ”を、メモリセルＭＣ１１及びＭＣ１２にはデータ“Ｈ”を書き込むものとする。

最初に、選択回路であるデータ線駆動回路ＤＤｒ０が、データ線ＤＬ０に対し選択信号を供給する（ステップＳ６０）。次に、不図示の制御部がカウンタの値をｎ＝０に設定する（ステップＳ６１）。次に、制御部がカウンタの値を閾値と比較し、ｎ＜４であればステップＳ６３へと進む（ステップＳ６２）。次に、書き込み回路であるワード線駆動回路ＷＤｒｎが、選択されたメモリセルＭＣに書き込むデータを判定する（ステップＳ６３）。データが“Ｌ”の場合はワード線ＷＬｎに第１パルスを供給し（ステップＳ６４）、データが“Ｈ”の場合はワード線ＷＬｎに第２パルスを供給する（ステップＳ６５）。ステップＳ６４またはＳ６５のいずれかが終了したら、制御部がカウンタの値をインクリメントする（ステップＳ６６）。以上のように、ワード線ＷＬ１〜ＷＬ３についても同様に書き込みパルスを印加してデータの書き込みを行う（ステップＳ６２〜Ｓ６６）。ステップＳ６２においてｎ＜４でなくなったら、データの書き込みを終了する。

図１９は図１８に対応するデータ書き込み時のタイミングチャートである。図７、図１５及び図１８を参照に、書き込み開始時においてワード線ＷＬ０〜ＷＬ３の電位はＶｓｓに、データ線ＤＬ０の電位はＶｄｄ１に維持されている。まず、タイミング信号ｔｉｍｘｐｚが立ち上がり（Ａ）、外部から供給される書き込み信号ＷＲｚにより、データ線ＤＬ０に選択信号が印加され、電位がＶｓｓへと下降する（Ｂ）。次に、第１パルス生成信号ＷＬＬｚが立ち上がることにより（Ｃ）、ワード線ＷＬ０の電位はＶｄｄ０に上昇し（Ｄ）、データ線ＤＬ０との電位差はＶｄｄ０となる。この状態を時間ｔ０だけ維持することにより、メモリセルＭＣ１０は高抵抗状態となりデータ“Ｌ”が書き込まれる。

ワード線ＷＬ０の電位はＶｓｓへと復帰すると（Ｅ）、続いて第２パルス生成信号ＷＬＨｚが立ち上がり（Ｆ）、ワード線ＷＬ１の電位がＶｄｄ１へと上昇する（Ｇ）。図１７と異なり、データ線ＤＬ０の電位は全てのメモリセルへの書き込みが終了するまでＶｓｓに維持される。以下同様に、ワード線ＷＬ２は第２パルスが（Ｈ）、ＷＬ３には第１パルスが印加され（Ｉ）、ワード線ＷＬ３の電位がＶｓｓに復帰した後に（Ｊ）、データ線ＤＬ０の電位がＶｄｄ１へと復帰する（Ｋ）。以上のプロセスにより、メモリセルＭＣ１０〜ＭＣ１３へのデータ書き込みが完了する。

図１６及び図１７に示したデータの書き込み方法では、同一のワード線に接続された複数のメモリセルに対し、連続してデータの書き込みを行う。この方法によれば、上下の異なる層に属する複数のメモリセルに対し、連続的にデータを書き込むことができる。これに対し、図１８及び図１９に示した方法では、同一のデータ線に接続された複数のメモリセルに対し、連続してデータの書き込みを行う。この方法によれば、同一のメモリ層に属する複数のメモリセルに対し、連続的にデータを書きこむことができる。いずれの書き込み方法を使用するかは、メモリセルの配置や記憶されるデータの種類等に応じて適宜選択することができる。なお、図１８及び図１９の書き込み方法においては、メモリセルＭＣ１０〜ＭＣ１３に対し、同時に書き込みパルスを印加することも可能である。

実施例５は、共通線の反対側から書き込みパルスを印加する構成のうち、データ線を共通線とする例である。図２０は、実施例５に係る半導体装置の構成を示したブロック図である。実施例５では、ワード線駆動回路ＷＤｒが書き込み回路に、データ線駆動回路ＤＤｒが選択回路にそれぞれ相当する。書き込み制御回路３０の出力はワード線駆動回路ＷＤｒに入力されている。メモリセルアレイ１０の構成は実施例３（図１０）と共通であり、詳細な説明を省略する。また、各周辺回路の構成は、実施例２（図６）及び実施例４（図１５）と共通であり、詳細な説明を省略する。

実施例５における書き込み動作は、実施例４に示したものとほぼ共通である。例えば、同一のワード線ＷＬ０に接続されたメモリセルＭＣ１０〜ＭＣ１３に連続してデータを書き込む場合、フローチャートは図１６と、タイミングチャートは図１７とそれぞれ共通である。ただし、図１７のタイミングチャートにおいて、書き込み対象となるメモリセルが実施例４の場合と異なる。具体的には、実施例５（図２０）のメモリセルＭＣ１１は実施例４（図１７）のＭＣ１４に、ＭＣ１２はＭＣ２０に、ＭＣ１３はＭＣ２４にそれぞれ相当する。ここでは、メモリセルＭＣ１０及びＭＣ１３にデータ“Ｌ”が書き込まれ、メモリセルＭＣ１１及びＭＣ１２にはデータ“Ｈ”が書き込まれる。

また、同一のデータ線ＤＬ０に接続されたメモリセルＭＣ１０、ＭＣ１４、ＭＣ２０、及びＭＣ２４に対し連続してデータを書き込む場合、フローチャートは図１８と、タイミングチャートは図１９とそれぞれ共通である。ここでも、タイミングチャートにおけるメモリセルと書き込みパルスの対応が実施例４とは異なる。具体的には、実施例５（図２０）におけるデータの書き込みはメモリセルＭＣ１０、ＭＣ１４、ＭＣ２０、及びＭＣ２４の順で行われ、それぞれが実施例４（図１９）のメモリセルＭＣ１０〜ＭＣ１３に相当する。メモリセルＭＣ１０及びＭＣ２４にはデータ“Ｌ”が書き込まれ、メモリセルＭＣ１４及びＭＣ２０にはデータ“Ｈ”が書き込まれる。

実施例６は、共通線の反対側から書き込みパルスを印加する構成のうち、ワード線を共通線とする例である。図２１は、実施例６に係る半導体装置の構成を示したブロック図である。実施例６では、ワード線駆動回路ＷＤｒが選択回路に、データ線駆動回路ＤＤｒが書き込み回路にそれぞれ相当する。書き込み制御回路３０の出力はデータ線駆動回路ＤＤｒに入力されている。メモリセルアレイ１０の構成は実施例４（図１５）と共通であり、詳細な説明を省略する。また、各周辺回路の構成は、実施例１（図１）及び実施例３（図１０）と共通であり、詳細な説明を省略する。

実施例６における書き込み動作は、実施例３に示したものとほぼ共通である。例えば、同一のデータ線ＤＬ０に接続されたメモリセルＭＣ１０〜ＭＣ１３に連続してデータを書き込む場合、フローチャートは図１１と、タイミングチャートは図１２とそれぞれ共通である。ただし、図１２のタイミングチャートにおいて、書き込み対象となるメモリセルが実施例３の場合と異なる。具体的には、実施例６（図２１）におけるデータの書き込みはメモリセルＭＣ１０〜ＭＣ１３の順で行われ、それぞれが実施例３（図１２）のメモリセルＭＣ１０、ＭＣ１４、ＭＣ２０、及びＭＣ２４に相当する。メモリセルＭＣ１０及びＭＣ１３にはデータ“Ｌ”が書き込まれ、メモリセルＭＣ１１及びＭＣ１２にはデータ“Ｈ”が書き込まれる。

また、同一のワード線ＷＬ０に接続されたメモリセルＭＣ１０、ＭＣ１４、ＭＣ２０、及びＭＣ２４に対し連続してデータを書き込む場合、フローチャートは図１３と、タイミングチャートは図１４とそれぞれ共通である。ここでも、タイミングチャートにおけるメモリセルと書き込みパルスの対応が実施例３とは異なる。具体的には、データの書き込みはメモリセルＭＣ１０、ＭＣ１４、ＭＣ２０、及びＭＣ２４の順で行われ、それぞれが実施例４（図１４）におけるメモリセルＭＣ１０〜ＭＣ１３に相当する。メモリセルＭＣ１０及びＭＣ２４にはデータ“Ｌ”が書き込まれ、メモリセルＭＣ１４及びＭＣ２０にはデータ“Ｈ”が書き込まれる。

実施例５では実施例３（図１０）と、実施例６では実施例４（図１５）とそれぞれメモリセルアレイ１０の構成を共通とする半導体装置において、選択回路と書き込み回路を逆に配置した。この構成においても、実施例３〜４と同じくデータの書き込みを安定して行うことができる。

以下、実施例３〜６に係る半導体装置の特性について詳細に説明する。実施例４及び５では、図１５及び図２０に示されるように、書き込みパルスがワード線駆動回路から供給されるため、ワード線ＷＬ０〜ＷＬ３の容量は軽くなるように設計することが好ましい。この場合、シリアルアクセスの速度は遅くなり、ランダムアクセスの速度は速くなる。従って、データの容量が小さく、ランダムにデータの書き込みが行われるコードストレージ用途に適している。これに対し、実施例３及び６では、図１０及び図２１に示されるように、書き込みパルスがデータ線駆動回路から供給されるため、ワード線の容量は重くなってもよい。この場合、ランダムアクセス速度は遅くなり、シリアルアクセス速度は速くなる。従って、データの容量が大きく、規則正しくデータの書き込みを行う必要がある動画や画像データ等の記憶用途に適している。

表２は、実施例１〜６に係る半導体装置の特性をまとめた表である。それぞれの実施形態につき、１ｓｔアクセス速度、ページサイズ、ページアクセス速度、及び最適と考えられる仕様（従来型のメモリのうち構造の近いものを提示）を示す。実施例１及び実施例２に係る半導体装置の特性は、本明細書の００６４段落において説明した通りである。実施例３に係る半導体装置は、ワード線が軽く１ｓｔアクセス速度が速いが、データ線からデータの書き込みを行う構造のため、ＮＡＮＤ仕様によってＮＯＲと同等のメモリ性能を達成することができる。実施例４に係る半導体装置は、データ線が軽くページアクセス速度が速いが、ワード線からデータの書き込みを行う構造のため、ＮＯＲ仕様によってＮＡＮＤと同等のメモリ性能を達成することができる。また、実施例５は多層にした場合のＮＯＲ特性に限りなく近い構造とすることができ、実施例６は多層にした場合のＮＡＮＤ特性に限りなく近い構造とすることができる。

以上のように、実施例１〜６に係る半導体装置は、装置に要求される機能や特性に応じて、適宜使い分けることが可能である。

実施例１〜６に係るメモリセルは、図２（ｂ）に示すように金属電極と抵抗素子からなるＭＩＭ型メモリ素子である。また、メモリセルアレイ１０は、横方向に形成された複数のワード線ＷＬと、縦方向に形成された複数のデータ線ＤＬとの交点にメモリセルＭＣが設けられたクロスポイント型のメモリセルである。従って、実施例１〜６に係るメモリセルアレイ１０は、組み合わせて高さ方向に積層して形成することができる。以下、これについて説明する。

図２２（ａ）は実施例７に係る半導体装置の構成を示した模式図であり、図２２（ｂ）は図２２（ａ）の上面図である。図２２（ａ）及び（ｂ）を参照に、半導体基板１２０の上面に、メモリセル領域１２２が設けられている。メモリセル領域１２２はさらに、第１メモリセルアレイ１２４の上方に、第２メモリセルアレイ１２６が積層して形成された構成となっている。メモリセル領域１２２の周囲には、第１選択回路１３０、第１書き込み回路１３２、第２選択回路１３４、及び第２書き込み回路１３４が、それぞれ半導体基板１２０内に形成されている。

ここで、第１メモリセルアレイ１２４及び第２メモリセルアレイ１２６は、実施例１〜６に示したメモリセルアレイ１０のうちいずれか１つのメモリセルと同じ構成とすることができる。また、第１メモリセルアレイ１２４及び第２メモリセルアレイ１２６の構成は同じであってもよいし、異なっていてもよい。

第１メモリセルアレイ１２４には、第１選択回路１３０及び第１書き込み回路１３２が接続されている。第１選択回路１３０は選択信号を、第１書き込み回路は書き込みパルスを、それぞれ第１メモリセルアレイ１２４に対して供給する。同様に、第２メモリセルアレイ１２６には、第２選択回路１３４及び第２書き込み回路１３６が接続されている。第２選択回路１３４は選択信号を、第２書き込み回路は書き込みパルスを、それぞれ第２メモリセルアレイ１２６に対して供給する。これらの周辺回路は、実施例１〜６において示したように、例えばワード線駆動回路ＷＤｒまたはデータ線駆動回路ＤＤｒとして構成することができる。

実施例７の半導体装置によれば、異なる特性をもつメモリセルアレイを組み合わせて、メモリ領域を構成することができる。また、メモリセル領域に対するデータ書き込みの制御方法も、実施例１〜６に示した方法の中から適宜選択することができる。これにより、半導体装置に要求される性能に、より柔軟に対応したメモリ領域を提供することができる。例えば、容量の小さい第１メモリセルアレイ１２４には、コードストレージに適した実施例４または実施例５の構成を適用し、容量の大きい第２メモリセルアレイ１２６には、データストレージに適した実施例３または実施例６の構成を適用することが考えられる。この構成によれば、半導体装置が搭載される電子機器を、より効率的に制御することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は実施例１に係る半導体装置の構成を示したブロック図である。 図２（ａ）及び（ｂ）は図１のメモリセルＭＣの詳細な構成を示した図である。 図３（ａ）〜（ｄ）は図１の周辺回路の詳細な構成を示した図である。 図４は実施例１に係る半導体装置のデータ書き込み動作を示したフローチャートである。 図５は実施例１に係る半導体装置のデータ書き込み動作を示したタイミングチャートである。 図６は実施例２に係る半導体装置の構成を示したブロック図である。 図７（ａ）〜（ｄ）は図６の周辺回路の詳細な構成を示した図である。 図８は実施例２に係る半導体装置のデータ書き込み動作を示したフローチャートである。 図９は実施例２に係る半導体装置のデータ書き込み動作を示したタイミングチャートである。 図１０は実施例３に係る半導体装置の構成を示したブロック図である。 図１１は実施例３に係る半導体装置のデータ書き込み動作を示したフローチャートである。 図１２は実施例３に係る半導体装置のデータ書き込み動作を示したタイミングチャートである。 図１３は実施例３の変形例に係る半導体装置のデータ書き込み動作を示したフローチャートである。 図１４は実施例３の変形例に係る半導体装置のデータ書き込み動作を示したタイミングチャートである。 図１５は実施例４に係る半導体装置の構成を示したブロック図である。 図１６は実施例４に係る半導体装置のデータ書き込み動作を示したフローチャートである。 図１７は実施例４に係る半導体装置のデータ書き込み動作を示したタイミングチャートである。 図１８は実施例４の変形例に係る半導体装置のデータ書き込み動作を示したフローチャートである。 図１９は実施例４の変形例に係る半導体装置のデータ書き込み動作を示したタイミングチャートである。 図２０は実施例５に係る半導体装置の構成を示したブロック図である。 図２１は実施例６に係る半導体装置の構成を示したブロック図である。 図２２（ａ）及び（ｂ）は実施例７に係る半導体装置の構成を示したブロック図である。

符号の説明

１０ メモリセルアレイ
２２ センスアンプ
２６ Ｘデコーダ
２８ Ｙデコーダ
３０ 書き込み制御回路
３２ 入出力回路
ＷＬ ワード線
ＤＬ データ線
ＭＣ メモリセル
ＷＤｒ ワード線駆動回路
ＤＤｒ データ線駆動回路

Claims (10)

1. 可変抵抗及びダイオードが直列に接続されてなるメモリセルと、
   前記メモリセルのアノード側に接続されたワード線と、
   前記メモリセルのカソード側に接続されたデータ線と、
   前記ワード線及び前記データ線の一方に接続され、前記メモリセルを選択する選択信号を前記メモリセルに対して印加する選択回路と、
   前記ワード線及び前記データ線の他方に接続され、前記選択信号が前記メモリセルに対し印加されている間に、前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる第２パルスのいずれかである書き込みパルスを前記メモリセルに対して印加する書き込み回路と、
   を具備することを特徴とする半導体装置。
2. 前記選択回路及び前記書き込み回路は、前記メモリセルに対し前記選択信号が印加されていない非選択時においては、前記ワード線の電位を前記データ線の電位以下に維持し、
   前記選択回路は、前記選択信号により、前記ワード線の電位を前記データ線の電位以下に維持しつつ、前記ワード線及び前記データ線の電位差を前記非選択時より小さくし、
   前記書き込み回路は、前記書き込みパルスにより、前記ワード線の電位を前記データ線の電位以上にすることを特徴とする請求項１に記載の半導体装置。
3. 前記選択回路は前記ワード線に接続され、前記書き込み回路は前記データ線に接続されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記選択回路は前記データ線に接続され、前記書き込み回路は前記ワード線に接続されていることを特徴とする請求項１または２に記載の半導体装置。
5. 前記メモリセルと同じ構成の複数の第１メモリセルが平面状に配列して構成された第１メモリ層と、
   前記メモリセルと同じ構成の複数の第２メモリセルが平面状に配列して構成された第２メモリ層と、
   を具備し、
   前記第２メモリ層は前記第１メモリ層の上方に積層して形成され、
   前記複数の第１メモリセル及び前記複数の第２メモリセルは、前記データ線及び前記ワード線の一方を共通線として共有していることを特徴とする請求項１から４のうちいずれか一方に記載の半導体装置。
6. 前記選択回路は前記共通線に接続され、前記書き込み回路は前記データ線及び前記ワード線のうち前記共通線でない方の線に接続されていることを特徴とする請求項５に記載の半導体装置。
7. 前記書き込み回路は前記共通線に接続され、前記選択回路は前記データ線及び前記ワード線のうち前記共通線でない方の線に接続されていることを特徴とする請求項５に記載の半導体装置。
8. 前記共通線は、前記ワード線であることを特徴とする請求項５から７のうちいずれか１項に記載の半導体装置。
9. 前記共通線は、前記データ線であることを特徴とする請求項５から７のうちいずれか１項に記載の半導体装置。
10. 可変抵抗及びダイオードが直列に接続されてなるメモリセルと、前記メモリセルのアノード側に接続されたワード線と、前記メモリセルのカソード側に接続されたデータ線と、を具備する半導体装置の制御方法であって、
    前記メモリセルに対し、前記メモリセルを選択する選択信号を、前記ワード線及び前記データ線の一方から印加するステップと、
    前記選択信号が印加されている間に、前記メモリセルに対し、前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる第２パルスのいずれかを、前記ワード線及び前記データ線の他方から印加するステップと、
    を有することを特徴とする半導体装置の制御方法。

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