JP2010097662A

JP2010097662A - 不揮発性半導体記憶装置

Info

Publication number: JP2010097662A
Application number: JP2008268379A
Authority: JP
Inventors: Hideo Mukai; 秀夫向井; Hiroshi Maejima; 洋前嶋; Katsuaki Isobe; 克明磯部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-10-17
Filing date: 2008-10-17
Publication date: 2010-04-30
Anticipated expiration: 2028-10-17
Also published as: US8089818B2; US20100097832A1; US8427885B2; US20120075916A1; JP5178448B2

Abstract

【課題】大量データを連続して読み書きするページ動作を実現する。
【解決手段】相互に交差する第１及び第２の配線と、それら交差部に接続された可変抵抗素子を備えたメモリセルを有する複数のＭＡＴをマトリクス配列してなるセルアレイと、各ＭＡＴのメモリセルの書き込み／読み出しデータを保持するデータラッチ４と、各ＭＡＴの選択された第１及び第２の配線間をデータの書き込み／読み出しのために駆動する第１及び第２の駆動回路とを備え、複数のＭＡＴのそれぞれから選択された複数の第１の配線に接続される複数のメモリセルで１つのページを構成し、データラッチは、書き込み／読み出しデータをページ単位でラッチし、第１及び第２の駆動回路は、第１及び第２の配線に対する複数回の駆動によって１ページ分のデータをセルアレイに書き込み又は前記セルアレイから読み出す。
【選択図】図７

Description

本発明は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。

従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。

一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。

この抵抗変化型メモリはトランジスタに替えてショットキーダイオードと可変抵抗素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。

このような抵抗変化型メモリは、上述したフラッシュメモリに比べデータへのアクセスが速く、大容量にできることから、フラッシュメモリの後継として期待される。この点、可変抵抗型メモリにフラッシュメモリと同様の動作をさせることで、現存するフラッシュメモリを用いたシステムを活用することができる。これにより、システムの開発にあたって、フラッシュメモリから可変抵抗型メモリへの置き換えに要するコストの削減を図ることができる。
特開２００６−３４４３４９号、段落００２１特開２００５−５２２０４５号

本発明は、大量データを連続して読み書きするページ動作を実現し、ＮＡＮＤ型フラッシュメモリの互換性を確保した可変抵抗素子を用いた不揮発性半導体記憶装置を提供することを目的とする。

本発明の一つの態様に係る不揮発性半導体記憶装置は、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子を備えたメモリセルを有する複数のＭＡＴ（単位セルアレイ）をマトリクス配列してなるセルアレイと、前記各ＭＡＴのメモリセルに対する書き込みデータ又は前記メモリセルからの読み出しデータを保持するデータラッチと、前記各ＭＡＴのアクセスすべきメモリセルにつながる第１及び第２の配線を選択し、前記選択された第１及び第２の配線間を前記データの書き込み又は読み出しのために駆動する第１及び第２の駆動回路とを備え、複数のＭＡＴのそれぞれから選択された複数の第１の配線に接続される複数のメモリセルで１つのページを構成し、前記データラッチは、前記書き込みデータ又は読み出しデータをページ単位でラッチし、前記第１及び第２の駆動回路は、前記第１及び第２の配線に対する複数回の駆動によって１ページ分のデータを前記セルアレイに書き込み又は前記セルアレイから読み出すことを特徴とする。

本発明によれば、大量データを連続して読み書きするページ動作を実現し、ＮＡＮＤ型フラッシュメモリの互換性を確保した可変抵抗素子を用いた不揮発性半導体記憶装置を提供することができる。

以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。

この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子をメモリセルとして使用したマトリクス状に配置された複数のＭＡＴ（単位セルアレイ）１を備える。また、各ＭＡＴ１に接続された第１及び第２の駆動回路であるカラム制御回路２及びロウ制御回路３を備えている。このカラム制御回路２は、ＭＡＴ１の第２の配線であるビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルヘのデータ書き込み、及びメモリセルからのデータ読み出しを行う。また、ロウ制御回路３は、ＭＡＴ１の第１の配線であるワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルヘのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する。さらに、ＭＡＴ１には、メモリセルへの書き込みをするデータ、あるいはメモリセルからの読み出しデータを保持するためのデータラッチ４が設けられている。このデータラッチ４は、書き込みデータを保持するものであり、データラッチ４に保持されたデータに基づいてカラム制御回路２及びロウ制御回路３が、それぞれ所定の電圧をビット線及びワード線に供給する。また、カラム制御回路２及びロウ制御回路３により選択されたメモリセルからのデータを保持するものである。

データ入出力バッファ５は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。

データ入出力バッファ５は、受け取った入力データをデータラッチ４に送り、データラッチ４から読み出されたデータを受け取って外部に出力する。外部からデータ入出力バッファ５に供給されたアドレスは、アドレスレジスタ６を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ５に供給されたコマンドは、コマンド・インターフェイス７に送られる。コマンド・インターフェイス７は、ホストからの外部制御信号を受け、データ入出力バッファ５に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてコントローラ８に転送する。コントローラ８は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、コントローラ８が管理するステータス情報を受け取り、動作結果を判断することも可能である。さらに、このステータス情報は書き込み、消去の制御にも利用される。

また、コントローラ８によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は、任意の電圧及びタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。

なお、ＭＡＴ１以外の周辺回路素子は、配線層に形成されたＭＡＴ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、複数のＭＡＴ１を合わせた面積に等しくすることも可能である。

図２は、ＭＡＴ１の一部の斜視図、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。

複数本のワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本のビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。

メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。

可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、一致した理論はない（抵抗変化の要因として、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるというもの、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるというものとに、大きく２つに分かれている。）ものの電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）、等を用いることができる。

図４は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ_２Ｏ_４）、イルメナイト構造（ＡＭＯ_３）、デラフォサイト構造（ＡＭＯ_２）、ＬｉＭｏＮ_２構造（ＡＭＮ_２）、ウルフラマイト構造（ＡＭＯ_４）、オリビン構造（Ａ_２ＭＯ_４）、ホランダイト構造（ＡｘＭＯ_２）、ラムスデライト構造（ＡｘＭＯ_２）、ぺロブスカイト構造（ＡＭＯ_３）等の結晶構造を持つ材料により構成される。

図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。

非オーミック素子ＮＯは、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造、ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２、ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。

なお、以下の説明において、可変抵抗素子ＶＲの抵抗状態が高抵抗状態にある場合をデータ“１”、低抵抗状態にある場合をデータ“０”とする。また、書き込み動作あるいはセット動作を「“０”書き込み動作」、一方、消去動作あるいはリセット動作を「“１”書き込み動作」と表現することもある。

図５は、ＭＡＴ１の一部を示す回路図である。

ＭＡＴ１は、複数のワード線ＷＬと、これら複数のワード線ＷＬと交差する複数のビット線ＢＬを有している。また、ワード線ＷＬ及びビット線ＢＬの交差部には、アノードがビット線ＢＬに接続された非オーミック素子ＮＯであるダイオードＤｉと、このダイオードＤｉのカソード及びワード線ＷＬ間に接続された可変抵抗素子ＶＲとからなるメモリセルＭＣが接続されている。ＭＡＴ１のサイズは、ワード線ＷＬやビット線ＢＬ等の電圧降下、ＣＲ遅延、データ書き込み動作の処理速度等を勘案して任意に決定することができる。

次に、本実施形態のデータ書き込み動作について説明する。

始めに、大量データを一括して取り扱うページ動作の前提として、図５中の点線で囲まれたメモリセルＭＣ１に対する“１”書き込み動作及び“０”書き込み動作について説明する。

図６Ａは、“１”書き込み動作時におけるワード線ＷＬ及びビット線ＢＬの動作波形である。

定常時において、全てのワード線ＷＬは所定の正の電圧Ｖａ、全てのビット線ＢＬは、接地レベルの電圧（０Ｖ）になっている。この場合、各メモリセルＭＣのダイオードＤｉには、逆方向バイアスがかかり、メモリセルＭＣには電圧が印加されない。

この状態から、所定の時間Ｔｒｅｓｅｔの間、メモリセルＭＣ１に接続された選択ワード線ＷＬ１は、接地レベルの電圧（０Ｖ）に引き下げられ、続いて、選択ビット線ＢＬ１には、リセット電圧Ｖｒｅｓｅｔが供給される。一方、その他の非選択ワード線ＷＬ２及び非選択ビット線ＢＬ２は、定常時と同じ電圧Ｖａが維持される。その結果、メモリセルＭＣ１のダイオードＤｉには、順方向バイアスがかかり、可変抵抗素子ＶＲは、高抵抗状態に遷移する。一方、他のメモリセルＭＣには、可変抵抗素子ＶＲの抵抗状態を遷移させるバイアスはかからない。これにより、メモリセルＭＣ１にのみ“１”が書き込まれる。

なお、所定の時間Ｔｒｅｓｅｔとして、図４の説明の通り、可変抵抗素子をジュール加熱し、酸化還元反応を生じさせるだけの十分な時間を確保する必要がある。

図６Ｂは、“０”書き込み動作時におけるワード線ＷＬ及びビット線ＢＬの動作波形である。

定常時において、全てのワード線ＷＬは所定の正の電圧Ｖｂ、全てのビット線ＢＬは、接地レベルの電圧（０Ｖ）になっている。この場合、各メモリセルＭＣのダイオードＤｉには、逆方向バイアスがかかり、メモリセルＭＣには電圧が印加されない。

この状態から、時間Ｔｒｅｓｅｔより比較的短い所定の時間Ｔｓｅｔの間、メモリセルＭＣ１に接続された選択ワード線ＷＬ１は、接地レベルの電圧（０Ｖ）に引き下げられ、続いて、選択ビット線ＢＬ１には、リセット電圧Ｖｒｅｓｅｔより大きいセット電圧Ｖｓｅｔが供給される。一方、その他の非選択ワード線ＷＬ２及び非選択ビット線ＢＬ２は、定常時と同じ電圧が維持される。その結果、メモリセルＭＣ１のダイオードＤｉには、順方向バイアスがかかり、可変抵抗素子ＶＲは、低抵抗状態に遷移する。一方、他のメモリセルＭＣには、可変抵抗素子ＶＲの抵抗状態を遷移させるバイアスはかからない。これにより、メモリセルＭＣ１にのみ“０”が書き込まれる。

続いて、大量データを一括して取り扱うページ動作について説明する。

図７は、本実施形態におけるページの構成を示す概略図である。

セルアレイは、ロウ方向にＭＡＴ（０）からＭＡＴ（ｎ−１）まで配置され、それらｎ個のＭＡＴがカラム方向に配置されている。

各ＭＡＴが有する複数のワード線ＷＬには、複数のメモリセルＭＣが接続されている。また、各ＭＡＴには、上述の通り、カラム制御回路２、ロウ制御回路３及びデータラッチ４が設けられている。なお、図７では、簡単のため各ＭＡＴのビット線ＢＬは省略している。また、カラム制御回路２及びデータラッチ４は一つの構成要素として表現されている。

ここで、１ページは、図７中の点線で囲まれた複数のメモリセルＭＣにより構成されている。つまり、ＭＡＴ（０）〜ＭＡＴ（ｎ−１）が有する複数のワード線ＷＬのうち所定の１本のワード線ＷＬに接続された複数のメモリセルＭＣにより構成されている。したがって、各ワード線ＷＬに接続されたメモリセルＭＣ数をｍ個とすると１ページのメモリセル数はｍ×ｎ個となる。

データ書き込みの際には、まず、外部から与えられる１ページ分の書き込みデータが、データ入出力バッファを介して各ＭＡＴのデータラッチ４に保持される。ここで、書き込みデータは、外部から与えられるページアドレスに応じて、指定されたページを構成する所定のＭＡＴのデータラッチ４へと自動的に振り分けられ転送される。続いて、各ＭＡＴにおいて、データラッチ４に保持されているデータが、ページを構成する所定のメモリセルＭＣに書き込まれる。ここで、ＭＡＴ毎に同時書き込み可能なメモリセルＭＣの数には制限があることから、１ページ分のデータを一時に書き込めない場合がある。しかし、この点については、データラッチ４に保持されたデータを小分けにし、同時書き込み可能な所定数のメモリセルに対して、シリアルにデータ書き込みすれば良い。このようにメモリセルＭＣに対する書き込みデータを複数回に分ける場合であっても、不揮発性メモリの外部からは、１ページ分の書き込みデータを分割することなく与えることができ、また、ページアドレスの指定も１回で完了することから、ページ動作をするＮＡＮＤ型フラッシュメモリとの互換性を確保することができる。以上により、１ページ分のデータ書き込みが完了する。

なお、データラッチ４は、各ＭＡＴ独立に設ける必要はなく、複数のＭＡＴで共有することもできる。

従来あるギガビット単位の大きなセルアレイを有するＮＡＮＤ型フラッシュメモリの場合、１本のワード線を選択することで、それに接続された多くのメモリセルからなるページに同時にアクセスすることができる。しかし、可変抵抗素子からなるメモリセルを用いた場合、メモリセルに大電流を流すことでデータ書き換えを行う。そのため、同時にアクセスするメモリセルが多くなると、ワード線及びビット線の電圧降下により、所望のデータの書き替えができなくなるおそれがある。

その点、本実施形態のように、１ページ分の書き込みデータを分割してシリアルに書き込むことによって、ワード線ＷＬ及びビット線ＢＬによる電圧降下の影響を低減させることができる。また、セルアレイを複数のＭＡＴに分割し、複数のＭＡＴをパラレルに動作させることで、書き込み時間の高速化を図ることができる。

次に、本実施形態のデータ読み出し動作について説明する。

データ読み出し動作については、データ書き込みの場合と逆になる。つまり、各ＭＡＴにおいて、ページを構成するメモリセルＭＣからデータラッチ４にデータが転送され、１ページ分の読み出しデータがデータラッチ４に保持される。その上で、データ入出力バッファ５に対し、データラッチ４に保持される１ページ分のデータが転送される。これら一連の動作により１ページ分のデータ読み出しが可能となる。

以上から、本実施形態によれば、大量データを連続して読み書きするページ動作を実現し、ＮＡＮＤ型フラッシュメモリの互換性を確保した可変抵抗素子を用いた不揮発性半導体記憶装置を提供することができる。

［第２の実施形態］
図８は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のページ構成を示す概略図である。なお、図８では、簡単のため各ＭＡＴのビット線ＢＬは省略している。また、カラム制御回路２及びデータラッチ４は一つの構成要素として表現されている。

セルアレイは、２層の積層構造になっている。ここで、図８中の斜線で示された要素は、上層のＭＡＴとその周辺回路、その他部分は、下層のＭＡＴとその周辺回路を示す。

各層は、第１の実施形態と同様、マトリクス状に配置されたＭＡＴに分割されている。上層のロウ方向にはＭＡＴ（０）〜ＭＡＴ（ｎ−１）、下層のロウ方向にはＭＡＴ（０）´〜ＭＡＴ（ｎ−１）´がそれぞれ配置されている。１ページは、図８中の点線で示すように、ＭＡＴ（０）〜ＭＡＴ（ｎ−１）及びＭＡＴ（０）´〜ＭＡＴ（ｎ−１）´が有する１本のワード線ＷＬに接続された複数のメモリセルＭＣから構成されている。

本実施形態のように、積層構造を有するセルアレイでは、１ページを構成するメモリセルが属するＭＡＴを異なる層で構成することもでき、この場合であって、ＮＡＮＤ型フラッシュメモリと同様のページ動作を実現することができる。

なお、本実施形態では、２層構造のセルアレイを例として説明したが、３層以上の多層構造のセルアレイについても適用することができる。

［第３の実施形態］
本発明の第３の実施形態は、第２の実施形態と同様、積層構造を持つセルアレイに関する実施形態である。

上述したように、各ＭＡＴが備えるロウ制御回路、カラム制御回路、及びデータラッチなどの周辺回路は、最下層のＭＡＴの直下にあるＳｉ基板上に形成されており、各層が備える配線と周辺回路とはセルアレイの積層方向に延びるコンタクトによって接続されている。そのため、上層の配線に接続されるコンタクトは、下層の配線と周辺回路とを接続するコンタクトを回避するように配設しなければならず、上層の配線をより長くする必要がある。しかし、このことにより、上層のＭＡＴはより多くのセルアレイを設けることが可能となる。

本実施形態は、このようなＭＡＴの大きさが層毎に異なるセルアレイにおけるページ構成に関するものである。

図９は、本実施形態におけるページ構成を示す概略図である。なお、簡単化のためロウ制御回路、カラム制御回路、及びデータラッチは省略している。

このメモリセルアレイは、２層からなる積層構造になっている。ここで、図９中の斜線で示された要素は、上層のＭＡＴ、その他部分は、下層のＭＡＴとその周辺回路を示す。

下層には、ＭＡＴ（０）、ＭＡＴ（１）が配置されており、上層には、これらＭＡＴ（０）、ＭＡＴ（１）の真上に位置するＭＡＴ（０）´、ＭＡＴ（１）´が配置されている。ＭＡＴ（０）´はＭＡＴ（０）よりカラム方向に長くなっている。ここでは、ＭＡＴ（０）の真上の領域をＡ１、その領域Ａ１のカラム方向両端と接する領域をＡ２、Ａ３とする。同様に、ＭＡＴ（１）´は、ＭＡＴ（１）よりカラム方向に長くなっている。ここでは、ＭＡＴ（１）の真上の領域をＡ４、その領域Ａ４のカラム方向両端と接する領域をＡ５、Ａ６とする。

領域Ａ１及びＡ４は、ＭＡＴ（０）及びＭＡＴ（１）と同数のワード線ＷＬを有しているため、第２の実施形態の場合と同様、領域Ａ１のワード線ＷＬ１とＭＡＴ（０）´の所定のワード線ＷＬに接続された複数のメモリセルによりページを構成する。この場合、上層のＭＡＴ（０）´の領域Ａ２、Ａ３とＭＡＴ（１）´の領域Ａ５、Ａ６にあるワード線ＷＬについて、下層のＭＡＴ（０）、ＭＡＴ（１）のワード線ＷＬとの組み合わせによるページ構成を取ることができない。そこで、例えば、上層のＭＡＴ（０）´の領域Ａ３のワード線ＷＬ３に接続されたメモリセルと、ＭＡＴ（１）´の領域Ａ５に位置するワード線ＷＬ５に接続されたメモリセルとで１ページを構成する。同様に、上層のＭＡＴ（０）´の領域Ａ２のワード線ＷＬ２に接続されたメモリセルと、ＭＡＴ（１）´の領域Ａ６に位置するワード線ＷＬ６に接続されたメモリセルとで１ページを構成する。

以上のように、本実施形態によれば、層毎にＭＡＴの大きさが異なるセルアレイの場合であっても、全てのメモリセルをページ単位にまとめることができるため、第１、第２の実施形態と同様に、ページ動作を実現することができる。

［第４の実施形態］
図１０は、本発明の第４の実施形態に係る不揮発性メモリの書き込み動作を示す概略図である。また、図１１は、図１０における書き込み動作のタイミングを示す図である。図１１において、Ｄ［ｉ］［ｊ］［ｋ］は、図１０に示されたページｉに属するＭＡＴ（ｊ）のメモリセルＭＣｋへの書き込みデータを示す。

図１０に示す通り、本実施形態のセルアレイは、ロウ方向にｎ個のＭＡＴ（０）〜ＭＡＴ（ｎ−１）が配置されている。ページは、これらＭＡＴ（０）〜ＭＡＴ（ｎ−１）のワード線ＷＬを１本ずつ組み合わせ構成されている。例えば、ページ０は、ＭＡＴ（０）〜ＭＡＴ（ｎ−１）のそれぞれが備えるワード線ＷＬ０に接続された複数のメモリセルＭＣにより構成されている。

このような構成のセルアレイに対し、本実施形態では、データラッチ４によるデータの保持、このデータのメモリセルＭＣへの書き込みをパイプライン処理する。

図１１の時刻Ｔ０において、データ入出力バッファから各ＭＡＴのデータラッチ４に対して、ページ０を構成するメモリセルＭＣへの書き込みデータが転送される。データ入出力バッファ５からデータラッチ４へのデータ転送は、例えば、ＭＡＴ（０）のメモリセルＭＣ０〜ＭＣｍ−１に書き込むデータＤ［０］［０］［０］〜Ｄ［０］［０］［ｍ−１］、ＭＡＴ（１）のＭＣ０〜ＭＣｍ−１に書き込むデータＤ［０］［１］［０］〜Ｄ［０］［１］［ｍ−１］というように、ＭＡＴ毎に転送される。

続いて、時刻Ｔ１において、時刻Ｔ０でデータラッチ４に保持された書き込みデータがメモリセルＭＣに書き込まれる。データ書き込みの手順として、例えば、ＭＡＴ（０）〜ＭＡＴ（ｎ−１）がそれぞれ有するメモリセルＭＣ０に対し、書き込みデータＤ［０］［０］［０］〜Ｄ［０］［ｎ−１］［０］がパラレルに書き込まれる。続いて、ＭＡＴ（０）〜ＭＡＴ（ｎ−１）のそれぞれが有するメモリセルＭＣ１に対し、書き込みデータＤ［０］［０］［１］〜Ｄ［０］［ｎ−１］［１］がパラレルに書き込まれる。以上の動作をメモリセルＭＣ２、・・・、ＭＣｍ−１に順次繰り返すことで、１ページ分のデータ書き込みを行うことができる。

一方、時刻Ｔ１においては、メモリセルＭＣへのデータ書き込みと並行して、次のページであるページ１に書き込むデータＤ［１］［０］［０］〜Ｄ［１］［０］［ｍ−１］、Ｄ［１］［１］［０］〜Ｄ［１］［１］［ｍ−１］、・・・が各ＭＡＴのデータラッチ４に転送される。

続いて、時刻Ｔ２において、時刻Ｔ１で各ＭＡＴのデータラッチ４に転送されたページ１のデータが、ページ１を構成するメモリセルＭＣに書き込まれるのと並行して、データ入出力バッファ５から各ＭＡＴのデータラッチ４に対し、次のページであるページ２に書き込まれるデータが転送される。

以上が繰り返されることで、複数ページへのデータ書き込みが完了する。

データ読み出し処理についても同様に、先ず、最初のページを構成するメモリセルＭＣのデータがデータラッチ４に保持される。続いて、保持されている最初のページの読み出しデータがデータ入出力バッファに転送されるとともに、次のページを構成するメモリセルＭＣのデータがデータラッチ４に保持される。以上が繰り返されることで複数ページのデータ読み出しが完了する。

本実施形態によれば、第１の実施形態の場合と同様に、ＮＡＮＤ型フラッシュメモリなどとの互換性を確保するためのページ動作が実現できるばかりでなく、データ入出力バッファ５及びデータラッチ４間のデータ送受信と、メモリセルＭＣ及びデータラッチ４間のデータ書き込み／読み出しをパイプライン処理することで、複数ページにわたるデータの書き込み／読み出しを高速に処理することができる。

本発明の第１の実施形態に係る不揮発性メモリのブロック図である。同実施形態に係る不揮発性メモリのＭＡＴの一部を示す斜視図である。図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。同実施形態における可変抵抗素子の一例を示す模式的な断面図である。同実施形態におけるＭＡＴの一部を示す回路図である。同実施形態における“１”書き込み動作時のワード線ＷＬ及びビット線ＢＬの動作波形である。同実施形態における“０”書き込み動作時のワード線ＷＬ及びビット線ＢＬの動作波形である。同実施形態におけるページの構成を示す概略図である。本発明の第２の実施形態に係る不揮発性メモリのページの構成を示す概略図である。本発明の第３の実施形態に係る不揮発性メモリのページの構成を示す概略図である。本発明の第４の実施形態に係る不揮発性メモリの書き込み動作を示す概略図である。同実施形態におけるデータ書き込み時のタイミングを示す図である。

符号の説明

１・・・ＭＡＴ（単位セルアレイ）、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データラッチ、５・・・データ入出力バッファ、６・・・アドレスレジスタ、７・・・コマンド・インターフェイス、８・・・コントローラ、９・・・パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層。

Claims

複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子を備えたメモリセルを有する複数のＭＡＴ（単位セルアレイ）をマトリクス配列してなるセルアレイと、
前記各ＭＡＴのメモリセルに対する書き込みデータ又は前記メモリセルからの読み出しデータを保持するデータラッチと、
前記各ＭＡＴのアクセスすべきメモリセルにつながる第１及び第２の配線を選択し、前記選択された第１及び第２の配線間を前記データの書き込み又は読み出しのために駆動する第１及び第２の駆動回路と
を備え、
複数のＭＡＴのそれぞれから選択された複数の第１の配線に接続される複数のメモリセルで１つのページを構成し、
前記データラッチは、前記書き込みデータ又は読み出しデータをページ単位でラッチし、
前記第１及び第２の駆動回路は、前記第１及び第２の配線に対する複数回の駆動によって１ページ分のデータを前記セルアレイに書き込み又は前記セルアレイから読み出す
ことを特徴とする不揮発性半導体記憶装置。
前記データラッチ及び前記第１及び第２の駆動回路は、前記ＭＡＴ毎に設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
所定の前記ページと、他の所定の前記ページを構成するメモリセルの属するＭＡＴの組み合わせが異なる
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
前記セルアレイは、所定数のＭＡＴからなる層を複数積層してなる積層構造であり、
前記ページを構成するメモリセルの属するＭＡＴと前記ページを構成する他のメモリセルの属するＭＡＴが同じ層に属する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
前記セルアレイは、所定数のＭＡＴからなる層を複数積層してなる積層構造であり、
前記ページを構成するメモリセルの属するＭＡＴと前記ページを構成する他のメモリセルの属するＭＡＴが異なる層に属する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。