KR102261817B1 - 다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법 - Google Patents

다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법 Download PDF

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Abstract

다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 다수 개의 레이어들을 포함하는 저항성 메모리 시스템의 동작방법은, 기록 요청 및 제1 어드레스에 대응하는 제1 데이터를 수신하는 단계와, 상기 제1 어드레스를 제2 어드레스로 변환함에 따라, 상기 제1 데이터로부터 생성된 n 개의 서브 영역 데이터들을 상기 다수 개의 레이어들로 할당하는 단계 및 상기 제2 어드레스에 따라, 상기 n 개의 서브 영역 데이터들을 적어도 두 개의 레이어들에 기록하는 단계를 구비하는 것을 특징으로 한다.

Description

다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법{Resistive Memory Device and Resistive Memory System including a plurality of layers and Operating Method thereof}
본 발명의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 상세하게는 다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 다수의 레이어들 사이의 특성 차이로 인한 데이터 신뢰성이 저하되는 문제를 개선할 수 있는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 다수 개의 레이어들을 포함하는 저항성 메모리 시스템의 동작방법은, 기록 요청 및 제1 어드레스에 대응하는 제1 데이터를 수신하는 단계와, 상기 제1 어드레스를 제2 어드레스로 변환함에 따라, 상기 제1 데이터로부터 생성된 n 개의 서브 영역 데이터들을 상기 다수 개의 레이어들로 할당하는 단계 및 상기 제2 어드레스에 따라, 상기 n 개의 서브 영역 데이터들을 적어도 두 개의 레이어들에 기록하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 저항성 메모리 시스템의 동작방법은 상기 수신된 제1 데이터에 대한 조합 연산을 수행하는 단계를 더 구비하고, 상기 조합 연산 결과에 따라 상기 n 개의 서브 영역 데이터들이 생성되는 것을 특징으로 한다.
또한 바람직하게는, 하나의 기록 요청에 수반하여 다수 개의 영역 데이터들이 수신되고, 상기 제1 데이터는 상기 수신된 다수 개의 영역 데이터들 중 어느 하나의 영역 데이터이며, 상기 할당하는 단계에 따라, 각각의 영역 데이터가 적어도 두 개의 레이어들에 기록되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 데이터는 페이지 데이터이며, 상기 서브 영역 데이터는 섹터 데이터인 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 데이터는 섹터 데이터이며, 상기 서브 영역 데이터는 서브 섹터 데이터인 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 시스템은 레이어 할당 동작을 수행하는 레이어 할당부를 더 포함하고, 상기 레이어 할당부는, 상기 제1 어드레스를 변환함으로써 적어도 두 개의 레이어들의 물리적 위치 정보를 포함하는 제2 어드레스를 생성하는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 시스템은 저항성 메모리 장치 및 메모리 콘트롤러를 포함하고, 상기 할당하는 단계는 상기 메모리 콘트롤러에서 수행되는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 시스템은 저항성 메모리 장치 및 메모리 콘트롤러를 포함하고, 상기 할당하는 단계는 상기 저항성 메모리 장치에서 수행되는 것을 특징으로 한다.
또한 바람직하게는, 상기 다수 개의 레이어들은 다수 개의 타일들로 분류되고, 상기 다수 개의 타일들 각각에 대응하여 멀티플렉서가 배치되며, 상기 멀티플렉서는 상기 제2 어드레스에 의해 제어되고, 상기 n 개의 서브 영역 데이터들 각각은 대응하는 멀티플렉서를 통해 상기 다수 개의 레이어들 중 어느 하나로 제공되는 것을 특징으로 한다.
또한 바람직하게는, 상기 n 개의 서브 영역들의 데이터 각각은 서로 다른 타일에 기록되는 것을 특징으로 한다.
또한 바람직하게는, 적어도 하나의 서브 영역 데이터는 두 개 이상의 타일에 분산되어 기록되는 것을 특징으로 한다.
또한 바람직하게는, 상기 n 개의 서브 영역 데이터들 중 적어도 두 개의 서브 영역 데이터들은, 동일한 타일 내의 서로 다른 레이어에 각각 기록되는 것을 특징으로 한다.
또한 바람직하게는, 상기 n 개의 서브 영역 데이터들은 상기 적어도 두 개의 레이어들에 동시에 기록되는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 시스템의 동작방법은, 논리적 어드레스에 상응하는 상기 제1 어드레스를 물리적 제1 어드레스로 변환하는 단계를 더 구비하고, 상기 물리적 제1 어드레스로부터 상기 제2 어드레스가 생성되는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 시스템의 동작방법은, 상기 제1 데이터의 독출 요청을 수신하는 단계 및 상기 독출 요청에 응답하여, 상기 n 개의 서브 영역 데이터들을 적어도 두 개의 레이어들로부터 동시에 독출하는 단계를 더 구비하는 것을 특징으로 한다.
한편, 본 발명의 따른 기술적 사상에 따른 다수 개의 레이어들을 포함하는 저항성 메모리 시스템의 동작방법에 있어서, 상기 다수 개의 레이어들은 다수 개의 타일들로 분류되고, 제1 기록 요청에 수반되는 제1 영역 데이터로부터 제1 및 제2 서브 영역 데이터들을 생성하는 단계와, 상기 제1 및 제2 서브 영역 데이터들을 상기 다수 개의 레이어들로 전송하기 위한 경로를 선택하는 단계 및 상기 제1 서브 영역 데이터를 제1 타일의 제1 레이어에 기록함과 함께, 상기 제2 서브 영역 데이터를 제2 타일의 제2 레이어에 기록하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 메모리 콘트롤러의 동작방법에 있어서, 상기 메모리 콘트롤러는 다수의 레이어들에 배치되는 메모리 셀들에 대한 기록 동작을 제어하고, 호스트로부터 기록 요청 및 이에 대응하는 데이터를 수신하는 단계와, 상기 데이터에 대한 제1 처리 동작을 통해 n 개의 서브 영역 데이터들을 생성하는 단계와, 어드레스 변환 동작에 기반하여 상기 n 개의 영역 데이터들을 상기 다수 개의 레이어들로 할당하는 단계 및 적어도 두 개의 영역 데이터들이 서로 다른 레이어에 기록되도록 기록 동작을 제어하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 저항성 메모리 장치는, 다수 개의 레이어들에 구비되는 저항성 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 저항성 메모리 셀들에 대한 기록 및 독출 동작을 수행하는 기록/독출 회로와, 수신된 커맨드 및 어드레스에 따라 상기 저항성 메모리 셀들에 대한 기록 및 독출 동작을 제어하는 제어 로직 및 상기 커맨드에 수반되어 수신된 데이터를 상기 다수 개의 레이어들로 할당하는 레이어 할당부를 구비하고, 제1 어드레스에 대응하는 영역 데이터로부터 분류된 다수 개의 서브 영역 데이터들이 적어도 두 개의 레이어에 동시에 기록되는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법에 따르면, 영역 별로 데이터에 발생되는 비트 에러율을 균등화함으로써, 에러 검출 및 정정에 필요한 자원을 감소할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법에 따르면, 동시에 다수 개의 레이어들을 선택하는 할당 동작을 수행함으로써 비트 에러율 균등화가 효율적으로 수행될 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 1의 메모리 콘트롤러의 일 구현 예를 나타내는 블록도이다.
도 4a,b는 메모리 장치의 일 구현 예를 나타내는 구조도 및 회로도이다.
도 5는 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 6a 내지 도 6c는 도 5의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 메모리 동작을 나타내는 블록도이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템의 메모리 동작을 나타내는 블록도이다.
도 9 내지 도 12는 본 발명의 실시예에 따른 레이어 할당 동작의 다양한 예를 나타내는 블록도이다.
도 13a,b는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14는 본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작 예를 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 16은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 17a,b는 본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작 예를 나타내는 블록도이다.
도 18은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 메모리 시스템은 메모리 장치 및 메모리 콘트롤러를 포함할 수 있다. 본 발명의 실시예에서, 상기 메모리 장치는 저항성 메모리 셀들을 포함함에 따라 저항성 메모리 장치로 지칭될 수 있다. 또는, 본 발명의 실시예에서 상기 메모리 장치는 다양한 종류의 메모리 셀들을 포함할 수 있으며, 상기 메모리 셀들이 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들이 교차하는 영역에 배치됨에 따라, 상기 메모리 장치는 크로스 포인트(cross-point) 메모리 장치로 지칭되어도 무방하다. 이하의 본 발명의 실시예들을 설명함에 있어서 상기 메모리 장치는 저항성 메모리 장치인 것으로 가정한다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 콘트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함하는 경우, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
또한, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 산포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 산포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 산포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 다수의 레이어들에 구비되는 저항성 메모리 셀들을 포함할 수 있다. 예컨대, 메모리 시스템(10)은 수직하게 적층되는 다수의 레이어들을 포함하고, 상기 다수의 레이어들 중 적어도 일부는 어레이 형태의 메모리 셀들을 포함할 수 있다. 즉, 다수의 레이어들에 포함되는 메모리 셀들이 상기 메모리 셀 어레이(110)를 구성할 수 있다. 또한, 일 실시예로서, 메모리 셀 어레이(110)를 포함하는 레이어는 셀 레이어로 정의될 수 있으며, 이외의 각종 주변회로로서 기록/독출 회로(120) 및 제어 로직(130)을 포함하는 레이어는 제어 레이어로 정의될 수 있다. 상기 제어 레이어는 셀 레이어와 서로 다른 별도의 레이어에 해당할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들의 저항 성분을 센싱하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)는 기록 및 독출 동작에 이용되는 각종 기록 전압 및 독출 전압을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 상기 제어 로직(130)의 제어 하에서 기록 전압 및 독출 전압의 레벨이 조절될 수 있다. 또한, 일 예로서, 메모리 장치(100)는 독출 동작에 이용되는 각종 기준 신호를 생성하는 기준신호 발생 수단(미도시)을 포함할 수 있으며, 예컨대 기준신호 발생 수단은 기준 전류 및/또는 기준 전압을 생성할 수 있다. 상기 기준 전류 및/또는 기준 전압은 제어 로직(130)의 제어 하에서 그 레벨이 조절될 수 있다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다.
본 발명의 일 실시예에 따르면, 데이터에 대한 기록 및 독출 동작을 수행함에 있어서, 기록 및 독출 동작의 단위로서 영역이 정의되고, 하나의 영역의 데이터가 다수 개의 서브 영역 데이터들로 분류될 수 있다. 또한, 각각의 서브 영역의 데이터가 다수 개의 레이어들 중 어느 하나의 레이어로 할당되도록 제어된다. 일 예로서, 하나의 기록 커맨드에 수반되어 하나 이상의 영역 데이터들이 메모리 시스템(10)으로 제공되고, 메모리 시스템(10)은 영역 단위로 데이터를 처리할 수 있다. 또한 본 발명의 실시예에 따라, 각각의 영역 데이터는 다수 개의 서브 영역 데이터들로 분류될 수 있으며, 적어도 두 개의 서브 영역 데이터들이 서로 다른 레이어에 기록되도록 제어될 수 있다. 서브 영역 데이터를 다수 개의 레이어들 중 어느 하나의 레이어로 할당하기 위하여 메모리 콘트롤러(200)는 레이어 할당부(210)를 포함할 수 있다.
상기와 같은 실시예에 따르면, 레이어별로 셀 특성, 산포 열화도 및 내구성 등의 특성 차이가 발생되더라도, 소정의 단위(예컨대, 영역 단위)의 데이터의 비트 에러율(BER)을 균등화할 수 있다. 예컨대, 레이어별로 발열 정도의 차이에 따라 산포 열화나 내구성 열화 정도의 차이가 발생될 수 있으며, 특정 레이어에 기록된 영역 데이터에 에러 발생 가능성이 증대될 수 있다. 에러를 정정하기 위한 알고리즘은 비트 에러율이 높은 레이어를 기준으로 설계될 필요가 있으며, 레이어별로 비트 에러율이 상이한 경우 에러 정정을 위한 알고리즘이 복잡해지거나 또는 에러 정정에 이용되는 패리티 데이터의 사이즈가 증가하는 등 데이터 신뢰성을 확보하기 위한 자원이 증대되는 문제가 발생될 수 있으나, 본 발명의 실시예에 따르면 영역 데이터마다 비트 에러율을 균등화함으로써 데이터의 신뢰성이 효율적으로 확보될 수 있다.
한편, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 기준 신호 발생부(140), 전원 발생부(150), 로우 디코더(160) 및 칼럼 디코더(170)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 센스 앰프(121) 및 기록 드라이버(122)를 포함할 수 있다.
도 2에 도시된 메모리 장치(100)의 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)일 수 있다. 복수의 비트 라인들(BL) 및 워드 라인들(WL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기록되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기록이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(160)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(170)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다. 또한, 어드레스(ADDR)의 적어도 하나의 비트는 억세스할 메모리 셀이 포함된 적어도 하나의 레이어를 선택하기 위한 레이어 선택 정보를 포함할 수 있다.
기록/독출 회로(120)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 일 실시예로서, 전원 발생부(150)는 기록 동작에 이용되는 기록 전압(Vwrite)을 생성할 수 있으며, 또한 독출 동작에 이용되는 독출 전압(Vread)을 생성할 수 있다. 기록 전압(Vwrite)은 기록 동작에 관련된 각종 전압으로서 셋 전압 및 리셋 전압 등을 포함할 수 있다. 또한, 독출 전압(Vread)은 독출 동작에 관련된 각종 전압으로서 비트 라인 전압, 프리차지 전압 및 클램핑 전압 등을 포함할 수 있다. 기록 전압(Vwrite) 및 독출 전압(Vread)은 기록/독출 회로(120)를 통해 비트 라인들(BL)로 제공되거나, 로우 디코더(170)를 통해 워드 라인들(WL)로 제공될 수 있다.
한편, 기준 신호 발생부(140)는 데이터 독출 동작에 관련된 각종 기준 신호들로서, 기준 전압(Vref) 및 기준 전류(Iref)를 생성할 수 있다. 예컨대, 센스 앰프(121)는 데이터를 판별하기 위하여 비트 라인(BL)의 일 노드(예컨대, 센싱 노드)에 연결될 수 있으며, 센싱 노드의 전압과 기준 전압(Vref)에 대한 비교 동작을 통해 데이터 값이 판별될 수 있다. 또는, 전류 센싱 방법이 적용되는 경우, 기준 신호 발생부(150)는 기준 전류(Iref)를 생성하여 메모리 셀 어레이(110)로 제공할 수 있으며, 상기 기준 전류(Iref)에 기인한 센싱 노드의 전압과 기준 전압(Vref)을 비교함에 의해 데이터 값이 판별될 수 있다.
또한 기록/독출 회로(120)는 독출된 데이터에 대한 판별 결과에 따른 패스/페일 신호(P/F)를 제어 로직(130)으로 제공할 수 있다. 제어 로직(130)은 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록 및 독출 동작을 제어할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
본 발명의 실시예에 따르면, 메모리 장치(100)로 제공되는 어드레스(ADDR) 및 데이터(DATA)에 따라, 어느 하나의 영역의 데이터가 다수의 레이어들에 분산되어 기록될 수 있다. 또는, 메모리 장치(100)로 제공되는 어드레스(ADDR)에 따라 다수의 레이어들에 분산되어 기록된 어느 하나의 영역의 데이터가 독출될 수 있다. 상기 영역 단위는 다양하게 정의될 수 있으며, 예컨대 상기 영역 단위는 에러 정정 단위일 수 있다. 에러 정정 단위가 섹터(sector)에 해당하는 경우, 섹터(sector) 데이터는 다수 개의 서브 섹터(sub-sector) 데이터들로 분류될 수 있으며, 상기 다수 개의 서브 섹터(sub-sector)의 데이터들이 다수 개의 레이어들에 분산되어 기록될 수 있다.
상기와 같은 동작에 따라, 에러 정정 단위의 데이터가 다수 개의 레이어들에 분산되어 기록되므로, 에러 정정 단위의 데이터에 발생되는 비트 에러율이 균등화될 수 있다. 이에 따라, 다수의 레이어들 중 일부의 레이어들이 상대적으로 크게 열화되는 경우에도, 특정 에러 정정 단위의 데이터의 비트 에러율이 증가하거나 정정 불가능한 에러가 발생될 가능성이 감소될 수 있다.
한편, 저항성 메모리 시스템(10)에 구비되는 메모리 콘트롤러(200)의 구체적인 동작 예를 나타내면 다음과 같다. 도 3은 도 1의 메모리 콘트롤러의 일 구현 예를 나타내는 블록도이다.
도 3을 참조하면, 메모리 콘트롤러(200)는 프로세싱 유닛(processing unit, 220), 동작 메모리(working memroy, 230), 에러 정정 유닛(ECC unit, 240), 호스트 인터페이스(250) 및 메모리 인터페이스(260)를 포함할 수 있다. 또한, 동작 메모리(230)는 어드레스 변환부(231) 및 레이어 할당부(210)를 포함할 수 있다. 도 3에 도시되지는 않았으나 메모리 콘트롤러(200)는 이외에도 다양한 구성들을 더 포함할 수 있으며, 예컨대 메모리 시스템(10)이 채용된 장치의 초기 부팅에 필요한 코드 데이터(code)를 저장하는 ROM(read only memory)이나, 버퍼 메모리 장치를 제어하는 버퍼 메모리 콘트롤러 등을 더 포함할 수 있다.
프로세싱 유닛(220)은 중앙 처리 장치나 마이크로 프로세서 등을 포함할 수 있으며, 메모리 콘트롤러(200)의 전반적인 동작을 제어할 수 있다. 프로세싱 유닛(220)은 메모리 콘트롤러(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있으며, 상기 펌웨어(firmware)는 동작 메모리(230)에 로딩되어 구동될 수 있다. 메모리 콘트롤러(200)는 외부의 호스트와 다양한 표준 인터페이스들을 통해 통신할 수 있으며, 호스트 인터페이스(250)는 호스트와 메모리 콘트롤러(200) 사이의 인터페이스를 제공한다. 상기 표준 인터페이스는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
한편, 메모리 인터페이스(260)는 메모리 콘트롤러(200)와 메모리 장치(100) 사이의 인터페이스를 제공할 수 있으며, 예컨대 기록 데이터 및 독출 데이터가 메모리 인터페이스(260)를 통해 메모리 장치(100)와 송수신될 수 있다. 또한, 메모리 인터페이스(260)는 메모리 콘트롤러(200)와 버퍼 메모리 장치(미도시) 사이의 인터페이스를 더 제공할 수 있다.
에러 정정 유닛(240)은 ECC 인코딩 동작을 통해 기록 데이터에 근거하여 패리티 데이터(parity data)를 생성할 수 있으며, 또한 ECC 디코딩 동작을 통해 독출 데이터에 발생된 에러를 검출 및 정정할 수 있다. 에러 정정 유닛(240)은 소정 단위의 데이터 별로 ECC 인코딩 및 디코딩 동작을 수행할 수 있으며, 예컨대 전술한 바와 같이 섹터 데이터가 ECC 인코딩 및 디코딩 동작의 단위로 정의될 수 있다. 도 3에서는 에러 정정 유닛(240)이 메모리 콘트롤러(200) 내부의 구성요소인 것으로 도시되었으나, 상기 에러 정정 유닛(240)의 기능은 메모리 장치(100)에 구현되도록 구성되어도 무방하다.
한편, 동작 메모리(230)에는 메모리 콘트롤러(200)를 제어하기 위한 펌웨어와, 펌웨어 구동에 필요한 메타 데이터 등이 저장될 수 있다. 동작 메모리(230)는 각종 메모리로 구현될 수 있으며, 예컨대 캐시(cache) 메모리, DRAM, SRAM, PRAM, 플래시 메모리 장치들 중 적어도 하나로 구현될 수 있다.
동작 메모리(230)에 저장되는 펌웨어에 의해 다양한 기능 블록들이 구성될 수 있으며, 예컨대 동작 메모리(230)에 포함되는 기능 블록으로서 어드레스 변환부(231) 및 레이어 할당부(210)가 포함될 수 있다. 어드레스 변환부(231)는 어드레스 변환 동작에 기반하여 실제 억세스될 메모리 셀의 물리적 위치를 나타내는 어드레스(예컨대, 물리적 어드레스)를 생성할 수 있다. 호스트가 메모리 시스템(10)을 억세스하는 경우, 호스트는 논리적 어드레스를 메모리 콘트롤러(200)로 제공할 수 있다. 어드레스 변환부(231)는 논리적 어드레스와 물리적 어드레스의 맵핑 관계에 대한 정보를 저장하는 맵핑 테이블(미도시)을 포함할 수 있으며, 호스트로부터의 논리적 어드레스를 물리적 어드레스로 변환할 수 있다.
한편, 레이어 할당부(210)는 본 발명의 실시예에 따른 레이어 할당 동작을 수행한다. 상기 레이어 할당 동작은 하나의 영역에 포함되는 다수 개의 서브 영역 데이터들 각각을 다수의 레이어들 중 어느 하나의 레이어로 할당하는 동작을 포함할 수 있다. 예컨대, 어드레스 변환 동작을 통해 실제 억세스가 수행될 영역의 위치를 나타내는 물리적 어드레스가 생성되면, 상기 생성된 물리적 어드레스를 기반으로 하여 레이어 할당 동작이 수행되고, 할당 결과에 따라 각각의 서브 영역 데이터가 억세스될 레이어가 선택될 수 있다.
레이어 할당 동작에 따라, 어느 하나의 영역의 물리적 위치를 나타내는 물리적 어드레스(예컨대, 제1 어드레스)가 다수 개의 서브 영역들의 물리적 위치를 나타내는 물리적 어드레스(예컨대, 제2 어드레스)로 변환될 수 있다. 상기 제2 어드레스에는 각각의 서브 영역 데이터에 할당된 레이어의 위치를 나타내는 레이어 선택 정보가 포함될 수 있다. 도 3에서는 어드레스 변환부(231) 및 레이어 할당부(210)가 서로 다른 기능 블록인 것으로 도시되었으나, 이는 하나의 실시예에 불과한 것으로서 어드레스 변환부(231) 및 레이어 할당부(210)는 동일한 기능 블록인 것으로 정의되어도 무방하다.
도 4a,b는 메모리 장치의 일 구현 예를 나타내는 구조도 및 회로도이다.
도 4a를 참조하면, 메모리 장치(100)는 3차원 구조를 가지며, X-Y 평면 상의 레이어들이 Z 축 방향으로 적층되어 구성된다. 본 실시예에서, 최하 층의 레이어(Layer C)와, 이에 수직하게 적층되는 다수 개(A 개)의 레이어들(Layer 1 ~ Layer A)이 도시되어 있으며, 제1 레이어(Layer 1)가 최상층의 레이어인 것으로 가정된다. X 축은 비트 라인(BL)의 배선 방향이고, Y 축은 워드 라인(WL)의 배선 방향이고, Z 축은 레이어들(Layer C, Layer 1 ~ Layer A)의 적층 방향일 수 있다.
상기 레이어들(Layer C, Layer 1 ~ Layer A) 중 적어도 일부는 메모리 셀들을 포함하는 셀 레이어들일 수 있으며, 예컨대 제1 내지 제A 레이어들(Layer 1 ~ Layer A) 각각은 메모리 셀들을 포함할 수 있다. 또한, 메모리 셀들에 대한 기록 및 독출 동작을 수행하기 위한 각종 주변 회로들은 별도의 레이어에 배치될 수 있으며, 예컨대 하부에 배치되는 레이어(Layer C)는 하나 이상의 주변 회로들을 포함하는 제어 레이어에 해당할 수 있다. 도 2에 도시된 메모리 장치의 적어도 하나의 구성 요소들이 제어 레이어(Layer C)에 구비될 수 있다.
한편, 도 4b에서는 도 4a에 도시된 레이어들 중 일부의 구현 예가 도시되며, 레이어들(Layer K-1, Layer K, Layer K+1) 각각은 복수의 메모리 셀들(MC(K-1), MC(K), MC(K+1))을 포함하고, 상기 메모리 셀들의 양단에는 워드 라인들(WL0, WL1) 및 비트 라인들(BL0, BL1)이 연결될 수 있다.
일 실시예에 있어서, 인접한 레이어들은 워드 라인들 및/또는 비트 라인을 공유할 수 있다. 예컨대, K 번째 레이어(Layer K)와 K+1 번째 레이어(Layer (K+1))는 워드 라인(WL0(K), WL1(K)을 공유할 수 있다. 또한 K 번째 레이어(Layer K)와 K-1 번째 레이어(Layer (K-1))는 비트 라인(BL0(K-1), BL1(K-1))을 공유할 수 있다. 도 4b의 예에서는 레이어들 간에 비트 라인 또는 워드 라인을 공유하고, 하나의 레이어는 그 상부의 레이어와 그 하부의 레이어 모두와 워드 라인 또는 비트 라인을 공유하는 것으로 도시되었으나, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 다른 예로서, 어느 하나의 레이어는 인접한 하나의 레이어와 워드 라인 또는 비트 라인을 공유할 수 있으며, 또는 어느 하나의 레이어는 이격하게 배치된 다른 레이어와 워드 라인 또는 비트 라인을 공유할 수도 있다.
도 4b에 도시된 바와 같이, 인접한 레이어들의 메모리 셀은 서로 미러 인터커넥트(mirrored-interconnect) 구조를 가질 수 있으며, 또한 mirrored 저항 소자와 선택 소자의 구조를 가지고 있어 서로 대칭되는 구조일 수 있다.
반면에, 도 4b와 상이하게 인접한 레이어들의 메모리 셀이 서로 미러 인터커넥트(mirrored-interconnect) 구조를 가지지만, 저항 소자와 선택 소자는 적층 순서가 동일한 구조를 가지고 있어 서로 비대칭하게 형성될 수 있다. 이로 인하여 레이어별로 메모리 동작시의 전류량 차이가 발생되고 서로 다른 신뢰성을 가지게 되거나 서로 다른 비트 에러율(BER)이 발생될 수 있다.
도 5는 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 도 5의 메모리 셀 어레이(110)는 하나의 레이어에 형성되는 메모리 셀들을 나타낸다.
도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인들(WL0 ∼ WLn), 복수의 비트 라인들(BL0 ∼ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 연결되는 메모리 셀들(MC)을 페이지(page) 단위로 정의할 수 있다. 한편, 하기의 실시예들에서 설명되는 것과 같이, 메모리 셀 어레이(110)는 다수의 타일들(Tile)을 포함할 수 있으며, 하나의 페이지(page)에는 다수의 타일들(Tile)에 속하는 메모리 셀들이 포함될 수 있다.
복수의 메모리 셀들(MC)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항(R)은 복수의 비트 라인들(BL0 ∼ BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항(R)과 복수의 워드 라인들(WL0 ∼ WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL0 ∼ BLm) 중 하나와 가변 저항(R) 사이에 연결되고, 가변 저항(R)이 선택 소자(D)와 복수의 워드 라인들(WL0 ∼ WLn) 중 하나의 사이에 연결될 수 있다.
가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide, TMO), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다. 가변 저항(R)이 전이 금속 산화물(TMO)을 포함하는 경우, 전이 금속 산화물(TMO)의 양 전극에 인가되는 전압에 따라 전이 금속 산화물(TMO) 내부에 발생하는 옥시겐 베이컨시(Oxygen vacancy)의 생성이 정해지고, 전이 금속 산화물(TMO) 내부에 생성된 옥시겐 베이컨시(Oxygen vacancy)의 양과 유형 등에 따라 전이 금속 산화물(TMO)를 통하는 전류의 양이 결정될 수 있다. 이에 따라, 메모리 셀의 저항이 결정될 수 있으며, 이와 같은 메모리 셀의 저항 변화에 따라 데이터를 기록할 수 있다.
선택 소자(D)는 복수의 워드 라인들(WL0 ∼ WLn) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL0 ∼ WLn) 중 하나에 연결될 수 있다. 이 때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항(R)에 전류가 공급될 수 있다.
본 발명의 실시예에 따라, 레이어 할당 동작을 수행하기 위한 단위로서의 영역과 서브 영역은 다양하게 정의될 수 있다. 예컨대 도 5에 도시된 페이지(PAGE)가 상기 영역으로 정의될 수 있다. 이 때, 페이지(PAGE)는 다수 개의 서브 페이지(Sub-page)로 분류되고, 각각의 서브 페이지(Sub-page)가 서브 영역으로 정의됨에 따라, 서브 페이지 데이터 별로 레이어 할당 동작이 수행될 수 있다. 또한, 페이지(PAGE)는 다수 개의 섹터들을 포함할 수 있으며, 각각의 섹터가 서브 영역으로 정의됨에 따라, 섹터 데이터 별로 레이어 할당 동작이 수행될 수 있다.
또는, 페이지(PAGE)는 다수 개의 섹터들을 포함할 수 있으며, 다수 개의 섹터들 각각은 다수 개의 서브 섹터들을 포함할 수 있다. 페이지(PAGE)가 상기 영역으로 정의되고, 서브 섹터가 서브 영역으로 정의됨에 따라 서브 섹터 데이터 별로 레이어 할당 동작이 수행될 수 있다.
도 6a 내지 도 6c는 도 5의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 6a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 6b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 6c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 4c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 메모리 동작을 나타내는 블록도이다. 도 7에 도시된 바와 같이, 메모리 시스템(300)은 메모리 장치(310) 및 메모리 콘트롤러(320)를 포함하며, 도 7에서는 메모리 동작으로서 데이터 기록 동작이 예시된다.
메모리 콘트롤러(320)는 호스트(미도시)로부터의 요청(Request)에 따른 메모리 동작이 수행되도록 메모리 장치(310)를 제어할 수 있다. 메모리 콘트롤러(320)는 기록 데이터(Data)를 수신함과 함께, 상기 기록 데이터(Data)가 저장될 논리적 위치를 나타내는 논리적 어드레스(ADDR_L)를 수신할 수 있다. 메모리 콘트롤러(320)는 입력 버퍼(321) 및 출력 버퍼(322)를 포함할 수 있다. 호스트로부터 제공되는 기록 데이터(Data)의 사이즈와 메모리 콘트롤러(320)에 의해 처리되는 데이터의 사이즈(예컨대, 영역 단위의 데이터)는 동일하거나 서로 다를 수 있다. 일 예로서, 기록 데이터(Data)가 다수 개의 영역 데이터들을 포함하는 경우, 상기 다수 개의 영역 데이터들은 메모리 콘트롤러(320) 내의 저장 수단(미도시)에 저장될 수 있으며, 각각의 영역 데이터 단위로 처리 동작이 수행될 수 있다. 이 때, 도 7에서 입력 버퍼(321)에 저장된 영역 데이터(Data1)는 호스트로부터 수신된 기록 데이터(Data)의 일부에 상응할 수 있다.
영역 데이터(예컨대, 제1 영역 데이터, Data1)는 다수 개의 서브 영역 데이터들로 분류될 수 있으며, 예컨대 제1 영역 데이터(Data1)는 k 개의 서브 영역 데이터들(Region1_1 ~ Region1_k)로 분류될 수 있다. 또한, 메모리 콘트롤러(320) 내부의 레이어 할당 동작에 따라, k 개의 서브 영역 데이터들(Region1_1 ~ Region1_k) 각각은 메모리 장치(310)에 구비되는 다수의 레이어들(Layer 1 ~ Layer A, 311_1 ~ 311_A) 중 어느 하나의 레이어로 할당될 수 있다. 출력 버퍼(322)를 통해 k 개의 서브 영역 데이터들(Region1_1 ~ Region1_k)이 메모리 장치(310)로 제공되며, 레이어 선택부(312)는 메모리 콘트롤러(320)로부터의 할당 결과에 따라 k 개의 서브 영역 데이터들(Region1_1 ~ Region1_k) 각각을 다수의 레이어들(311_1 ~ 311_A) 중 어느 하나의 레이어로 선택적으로 제공한다.
상기와 같은 동작에 따라, 하나의 영역 데이터(Data1)는 적어도 두 개의 레이어들에 분산되어 기록될 수 있다. 서브 영역 데이터들(Region1_1 ~ Region1_k)의 개수와 레이어들의 개수를 고려하여 다양한 규칙에 따른 할당이 가능하며, 예컨대 서브 영역 데이터들(Region1_1 ~ Region1_k)이 모두 다른 레이어에 기록되거나, 또는 두 개 이상의 레이어가 선택되고 상기 서브 영역 데이터들(Region1_1 ~ Region1_k)이 상기 선택된 두 개 이상의 레이어에 기록되도록 제어될 수 있다.
하나의 요청(Request)에 수반되는 데이터(Data)가 다수 개의 영역 데이터들을 포함하고, 어느 하나의 영역 데이터에 대한 할당 및 기록 동작이 수행되고 난 후, 다른 영역 데이터에 대한 기록 동작이 수행될 수 있다. 예컨대, 제1 영역 데이터(Data1)의 기록 동작이 완료된 이후, 다른 제2 영역 데이터(Data2)에 대해 기 설정된 규칙에 따라 레이어 할당 동작이 수행되고, 이에 따라 제2 영역 데이터(Data2)가 적어도 두 개의 레이어에 분산되어 배치될 수 있다.
도 8a,b는 본 발명의 다른 실시예에 따른 메모리 시스템의 메모리 동작을 나타내는 블록도이다. 도 8a에 도시된 바와 같이, 메모리 시스템(400)은 메모리 장치(410) 및 메모리 콘트롤러(420)를 포함하며, 도 8a에서는 메모리 장치(410)에 구비되는 레이어들로서 제1 내지 제4 레이어들(Layer 1 ~ Layer 4)이 도시된다. 또한, 상기 레이어들(Layer 1 ~ Layer 4)은 다수 개의 타일들을 포함할 수 있으며, 예컨대 제1 내지 제4 타일들(Tile 1 ~ Tile 4)이 도시된다.
타일(Tile)은 다양한 방식으로 정의될 수 있다. 예컨대, 하나의 타일에 포함되는 메모리 셀들에 연결된 신호 라인들은 서로 동일한 로우 선택 수단 및 칼럼 선택 수단을 공유할 수 있다. 또한, 타일(Tile)에 대응하여 기록 드라이버 및 센스 앰프가 배치될 수 있으며, 이에 따라 서로 다른 타일(Tile)의 메모리 셀들은 동시에 데이터가 기록되거나 데이터가 독출될 수 있다. 또한, 타일(Tile)은 메모리 셀 이외에도 로우 선택 수단 및 칼럼 선택 수단을 포함하는 개념으로 정의될 수 있다.
기록 동작을 예로 들면, 메모리 콘트롤러(420)는 호스트(미도시)로부터의 요청에 따른 메모리 동작이 수행되도록 메모리 장치(410)를 제어할 수 있다. 메모리 콘트롤러(420)는 호스트로부터의 데이터(예컨대, 입력 데이터, Data)를 수신하고, 이로부터 영역 데이터를 생성할 수 있다. 영역 데이터를 생성함에 있어서, 입력 데이터(Data)에 대한 소정의 신호 처리가 수행될 수 있으며, 예컨대 조합 로직(422)은 상기 입력 데이터(Input)에 대한 신호 처리 동작을 수행하여 영역 데이터를 생성할 수 있다. 조합 로직(422)은 다양한 종류의 처리 로직이 적용될 수 있으며, 예컨대 ECC 부, 데이터 모듈레이터, 랜더마이저, 압축 엔진 및 기타 프로세싱 인코더 회로 중 적어도 하나에 해당할 수 있다.
조합 로직(422)이 ECC 부인 것으로 가정할 때, 입력 데이터(Input)에 대한 ECC 인코딩 동작을 통해 패리티 데이터(parity)가 생성될 수 있다. 또한, 상기 입력 데이터(Input)의 적어도 일부에 상응하는 데이터(Data1)와 패리티 데이터(parity)가 하나의 영역 데이터로 정의될 수 있다. 일 예로서, 상기 영역 데이터는 섹터 데이터(Sector Data)일 수 있다. 섹터 데이터(Sector Data)는 다수 개(예컨대, 4 개)의 서브 섹터 데이터들(sector1_1 ~ sector1_4)로 분류되어 메모리 장치(410)에 제공될 수 있다. 상기한 바에 따르면, 조합 로직(422)으로부터의 출력이 영역 데이터인 것으로 언급되었으나, 상기 입력 데이터(Input)가 다수 개의 영역 데이터들을 포함하고, 그 중 어느 하나가 영역 데이터에 해당하는 것으로 정의되어도 무방하다. 이 때, 서브 영역 데이터는 호스트로부터의 영역 데이터의 일부와 하나 이상의 패리티를 포함하는 것으로 정의될 수 있다.
메모리 콘트롤러(420)는 레이어 할당부(421)를 포함할 수 있으며, 레이어 할당부(421)는 상기 서브 섹터 데이터들(sector1_1 ~ sector1_4) 각각에 대한 레이어 할당 동작을 수행한다. 레이어 할당부(421)는 제1 어드레스(ADDR1)를 수신하고, 상기 레이어 할당 동작을 수행한 결과에 따른 제2 어드레스(ADDR2)를 출력할 수 있다. 출력 버퍼를 통해 서브 섹터 데이터들(sector1_1 ~ sector1_4)은 메모리 장치(410)의 기록 드라이버부(411)로 제공될 수 있으며, 또한 제2 어드레스(ADDR2)는 메모리 장치(410)의 레이어 선택부(412)로 제공될 수 있다.
기록 드라이버부(411)는 다수의 기록 드라이버들을 포함할 수 있으며, 예컨대 다수 개의 타일들(Tile 1 ~ Tile 4)에 대응하여 다수의 기록 드라이버들을 포함할 수 있다. 또한, 레이어 선택부(412)는 각각의 서브 섹터 데이터의 전송 경로를 선택하는 멀티플렉서를 포함할 수 있으며, 예컨대 다수 개의 타일들(Tile 1 ~ Tile 4)에 대응하여 다수 개의 멀티플렉서들을 포함할 수 있다. 제2 어드레스(ADDR2)는 레이어 선택부(412)에 포함되는 다수 개의 멀티플렉서들 각각을 제어하기 위한 레이어 선택 정보들을 포함할 수 있다.
본 발명의 실시예에 따라, 하나의 섹터 데이터(Sector Data)는 다수 개의 레이어들에 분산되어 기록될 수 있다. 예컨대, 제1 서브 섹터 데이터(sector1_1)는 제1 레이어(Layer 1)의 제1 타일(Tile 1)에 기록되고, 제2 서브 섹터 데이터(sector1_2)는 제2 레이어(Layer 2)의 제2 타일(Tile 2)에 기록되며, 제3 서브 섹터 데이터(sector1_3)는 제3 레이어(Layer 3)의 제3 타일(Tile 3)에 기록되고, 제4 서브 섹터 데이터(sector1_4)는 제4 레이어(Layer 4)의 제4 타일(Tile 4)에 기록될 수 있다. 그러나, 이와 같은 기록 예는 하나의 실시예에 불과한 것으로서, 상기 섹터 데이터는 다양한 방식에 따라 두 개 이상의 레이어들에 분산되어 기록될 수 있다.
상기와 같은 실시예에 따르면, 메모리 장치의 소정의 저장 공간(예컨대, 타일)마다 레이어를 선택하기 위한 선택 수단이 배치됨에 따라, 타일 별로 서브 섹터 데이터를 기록하기 위한 레이어가 자유롭게 선택될 수 있다. 또한, 섹터 데이터가 다수 개의 레이어들에 분산되어 기록되므로, 섹터 데이터들 각각에 발생되는 비트 에러율이 균등화될 수 있으며, 이에 따라 에러 정정 동작의 성공 가능성이 향상될 수 있다.
한편, 도 8b에 도시된 어느 하나의 타일(예컨대, 제4 타일, Tile 4)을 참조하면, 상기 제4 타일(Tile 4)은 데이터가 기록되는 셀 영역(401), 셀 영역(402)의 로우를 선택하기 위한 로우 선택 수단(402) 및 셀 영역(402)의 칼럼을 선택하기 위한 칼럼 선택 수단(403)을 포함할 수 있다. 제2 어드레스(ADDR2)는 각각의 서브 섹터 데이터에 할당된 레이어를 선택하기 위한 선택 정보를 포함하며, 또한 각각의 타일 내에서 로우 및 칼럼을 선택하기 위한 로우 및 칼럼 선택 정보를 더 포함할 수 있다. 또한, 하나의 서브 섹터 데이터가 타일에 기록됨에 있어서, 하나의 로우에 해당하는 메모리 셀들이 모두 선택되거나 또는 일부의 메모리 셀들만이 선택될 수 있다. 또는, 하나의 타일에서 두 개 이상의 로우들의 메모리 셀들이 선택될 수도 있다.
도 9 내지 도 12는 본 발명의 실시예에 따른 레이어 할당 동작의 다양한 예를 나타내는 블록도이다.
도 9의 실시예에서는, 데이터 처리 단위로서 페이지(page)가 예시되며, 페이지(page)는 다수 개의 서브 페이지(sub-page)로 분류될 수 있다. 예컨대, 하나의 페이지 데이터(Page Data)는 제1 내지 제4 서브 페이지 데이터들(Page1_1 ~ Page1_4)로 분류될 수 있으며, 상기 제1 내지 제4 서브 페이지 데이터들(Page1_1 ~ Page1_4)은 메모리 장치의 기록 드라이버부(411)를 통해 레이어 선택부(412)로 제공될 수 있다. 또한, 메모리 콘트롤러의 레이어 할당 동작에 따른 어드레스(ADDR2)가 레이어 선택부(412)로 제공될 수 있다.
제1 내지 제4 서브 페이지 데이터들(Page1_1 ~ Page1_4) 각각은 메모리 장치에 구비되는 다수의 레이어들(Layer 1 ~ Layer 4)의 타일들(Tile 1 ~ Tile 4)로 제공될 수 있다. 도 9에서는 그 일예로서, 제1 서브 페이지 데이터(Page1_1)는 제1 레이어(Layer 1)의 제1 타일(Tile 1)에 기록되고, 제2 서브 페이지 데이터(Page1_2)는 제2 레이어(Layer 2)의 제2 타일(Tile 2)에 기록되며, 제3 서브 페이지 데이터(Page1_3)는 제3 레이어(Layer 3)의 제3 타일(Tile 3)에 기록되고, 제4 서브 페이지 데이터(Page1_4)는 제4 레이어(Layer 4)의 제4 타일(Tile 4)에 기록될 수 있다. 그러나, 이와 같은 기록 예는 하나의 실시예에 불과한 것으로서, 상기 페이지 데이터는 다양한 방식에 따라 두 개 이상의 레이어들에 분산되어 기록될 수 있다.
도 9의 예에서는 하나의 페이지 데이터(Page1)의 기록 예가 도시되며, 이후 순차적으로 다른 페이지 데이터가 다수의 레이어들로 분산되어 기록될 수 있다.
한편, 도 10의 실시예에서는, 데이터 처리 단위로서 섹터(sector)가 예시되며, 섹터(sector)는 다수 개의 서브 섹터들로 분류될 수 있다. 예컨대, 하나의 섹터 데이터(Sector Data)는 제1 내지 제4 서브 섹터 데이터들(Sector1_1 ~ Sector1_4)로 분류될 수 있으며, 상기 제1 내지 제4 서브 섹터 데이터들(Sector1_1 ~ Sector1_4)은 메모리 장치의 기록 드라이버부(411)를 통해 레이어 선택부(412)로 제공될 수 있다. 또한, 메모리 콘트롤러의 레이어 할당 동작에 따른 어드레스(ADDR2)가 레이어 선택부(412)로 제공될 수 있다. 또한, 다수 개의 레이어들로서 제1 내지 제4 레이어들(Layer 1 ~ Layer 4)이 예시되며, 또한 다수 개의 타일들로서 제1 내지 제8 타일들(Tile 1 ~ Tile 8)이 예시된다.
저항성 메모리 장치의 기록 단위는 다양하게 설정될 수 있으며, 예컨대 에러 정정 단위 또는 메모리 콘트롤러의 데이터 처리 단위로서 섹터(sector)보다 작은 사이즈를 가질 수 있다. 또한, 저항성 메모리 장치는 다수의 타일들에 데이터를 동시에 기록할 수 있으며, 이에 따라 각각의 타일에 기록되는 데이터는 상기 저항성 메모리 장치의 기록 단위보다 작을 수 있다.
제1 내지 제4 서브 섹터 데이터들(Sector1_1 ~ Sector1_4) 각각은 동일 레이어의 적어도 두 개의 타일들에 기록될 수 있다. 예컨대, 제1 서브 섹터 데이터(Sector1_1)는 제1 레이어(Layer 1)의 제1 및 제2 타일들(Tile 1, Tile 2)에 기록되고, 제2 서브 섹터 데이터(Sector1_2)는 제2 레이어(Layer 2)의 제3 및 제4 타일들(Tile 3, Tile 4)에 기록되며, 제3 서브 섹터 데이터(Sector1_3)는 제3 레이어(Layer 3)의 제5 및 제6 타일들(Tile 5, Tile 6)에 기록되고, 제4 서브 섹터 데이터(Sector1_4)는 제4 레이어(Layer 4)의 제7 및 제8 타일들(Tile 7, Tile 8)에 기록될 수 있다. 그러나, 이와 같은 기록 예는 하나의 실시예에 불과한 것으로서, 상기 섹터 데이터는 다양한 방식에 따라 두 개 이상의 레이어들에 분산되어 기록될 수 있다.
또한 일 예로서, 하나의 서브 섹터 데이터가 두 개 이상의 타일들에 분산되어 기록되는 동작은 동시에 수행될 수 있으며, 또는 순차적으로 수행되어도 무방하다. 또한, 저항성 메모리 장치의 기록 단위를 고려할 때, 하나의 서브 섹터 데이터가 한 번에 모두 기록되지 않을 수 있다. 이 경우, 하나의 서브 섹터 데이터의 일부가 두 개 이상의 타일들에 기록되고, 순차적으로 나머지 일부가 상기 두 개 이상의 타일들에 기록될 수 있다.
한편, 도 11에 도시된 바와 같이, 데이터 처리 단위로서 섹터(sector)가 예시되며, 섹터(sector)는 다수 개의 서브 섹터들로 분류될 수 있다. 예컨대, 하나의 섹터 데이터(Sector Data)는 제1 내지 제4 서브 섹터 데이터들(Sector1_1 ~ Sector1_4)로 분류될 수 있으며, 상기 제1 내지 제4 서브 섹터 데이터들(Sector1_1 ~ Sector1_4)은 메모리 장치의 기록 드라이버부(411)를 통해 레이어 선택부(412)로 제공될 수 있다. 또한, 메모리 콘트롤러의 레이어 할당 동작에 따른 어드레스(ADDR2)가 레이어 선택부(412)로 제공될 수 있다. 도 11의 예에서는, 적어도 두 개의 서브 섹터 데이터들이 동일한 레이어에 기록되고, 또한 하나의 섹터 데이터(Sector Data)가 다수의 레이어들 중 일부의 레이어만에 기록되는 예가 도시된다.
도 11을 참조하면, 레이어 선택부(412)의 선택 동작에 따라, 각각의 타일 별로 하나의 서브 섹터 데이터가 다수의 레이어들(Layer 1 ~ Layer 4) 중 어느 하나의 레이어로 제공된다. 예컨대, 제1 서브 섹터 데이터(Sector1_1)는 제1 레이어(Layer 1)의 제1 타일(Tile1)에 기록되고, 제2 서브 섹터 데이터(Sector1_2)는 제4 레이어(Layer 4)의 제2 타일(Tile2)에 기록되며, 제3 서브 섹터 데이터(Sector1_3)는 제1 레이어(Layer 1)의 제3 타일(Tile3)에 기록되고, 제4 서브 섹터 데이터(Sector1_4)는 제4 레이어(Layer 4)의 제4 타일(Tile4)에 기록될 수 있다. 그러나, 이와 같은 기록 예는 하나의 실시예에 불과한 것으로서, 상기 섹터 데이터는 다양한 방식에 따라 두 개 이상의 레이어들에 분산되어 기록될 수 있다.
한편, 도 12에 도시된 바와 같이, 데이터 처리 단위로서 섹터(sector)가 예시되며, 섹터(sector)는 다수 개의 서브 섹터로 분류될 수 있다. 예컨대, 제1 내지 제4 서브 섹터 데이터들(Sector1_1 ~ Sector1_4)은 메모리 장치의 기록 드라이버부(411)를 통해 레이어 선택부(412)로 제공될 수 있다. 또한, 메모리 콘트롤러의 레이어 할당 동작에 따른 어드레스(ADDR2)가 레이어 선택부(412)로 제공될 수 있다. 도 12의 예에서는, 적어도 두 개의 서브 섹터 데이터들이 동일한 타일의 서로 다른 레이어에 기록되는 예가 도시된다.
도 12를 참조하면, 기록 드라이버(411)는 제1 내지 제4 서브 섹터 데이터들(Sector1_1 ~ Sector1_4)을 순차적으로 수신할 수 있으며, 수신된 서브 섹터 데이터는 레이어 선택부(412)로 제공될 수 있다. 레이어 선택부(412)의 선택 동작에 따라, 서브 섹터 데이터는 어느 하나의 타일에 포함되는 레이어로 제공될 수 있다. 일 예로서, 제1 서브 섹터 데이터(Sector1_1)가 수신되고, 상기 제1 서브 섹터 데이터(Sector1_1)는 제1 레이어(Layer 1)의 제1 타일(Tile 1)에 기록된다. 이후, 제2 서브 섹터 데이터(Sector1_2)가 수신되어 제2 레이어(Layer 2)의 제4 타일(Tile 4)에 기록되며, 이후 제3 서브 섹터 데이터(Sector1_3)가 수신되어 제3 레이어(Layer 3)의 제4 타일(Tile 4)에 기록되고, 이후 제4 서브 섹터 데이터(Sector1_4)가 수신되어 제4 레이어(Layer 4)의 제1 타일(Tile 1)에 기록될 수 있다. 그러나, 이와 같은 기록 예는 하나의 실시예에 불과한 것으로서, 상기 섹터 데이터는 다양한 방식에 따라 두 개 이상의 레이어들에 분산되어 기록될 수 있다.
또한, 도 12의 예에서는 서브 섹터 데이터들이 순차적으로 메모리 장치로 제공되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 서로 다른 타일들에 기록되는 서브 섹터 데이터들은 동시에 기록될 수 있다. 또는, 어느 하나의 타일의 서로 다른 레이어들에 기록되는 서브 섹터 데이터들 또한 동시에 기록될 수도 있다. 이 때, 어느 하나의 타일에 대응하여 배치되는 선택 수단은 적어도 두 개의 레이어들을 동시에 선택할 수 있다.
한편, 도 9, 도 11 및 도 12에서 설명된 실시예들은 도 10에 도시된 실시예와 결합되어 구현되어도 무방하다. 예컨대, 도 9, 도 11 및 도 12에서 하나의 레이어의 하나의 타일에 하나의 서브 섹터 데이터(또는, 서브 페이지 데이터)가 기록되는 것으로 설명되었으나, 상기 하나의 서브 섹터 데이터(또는, 서브 페이지 데이터)는 두 개 이상의 타일에 기록되어도 무방하다. 또는 하나의 타일에 하나 이상의 서브 섹터 데이터(또는, 서브 페이지 데이터)가 기록되어도 무방하다.
도 13a,b는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 13a에서는 다수의 서브 영역 데이터들이 동시에 억세스되는 예가 도시되며, 도 13b에서는 다수의 서브 영역 데이터들이 순차적으로 억세스되는 예가 도시된다. 또한, 일 예로서, 도 13a,b에서는 4 개의 레이어들(Layer 1 ~ Layer 4) 및 4 개의 타일들(Tile 1 ~ Tile 4)이 도시되며, 또한 어느 하나의 영역 데이터가 4 개의 서브 영역 데이터들(Region1_1 ~ Region1_4)로 분류되는 예가 도시된다. 또한, 도 13a,b에서는 메모리 콘트롤러(520A, 520B)가 제1 영역 데이터(Data1, parity)를 처리하는 예가 도시되었으나, 상기 메모리 콘트롤러(520A, 520B)는 이외에도 제2 영역 데이터, 제3 영역 데이터 및 다른 영역 데이터들을 순차적으로 처리할 수 있다.
도 13a을 참조하면, 기록 동작에서 조합 로직(522A)의 처리 동작을 통해 제1 영역 데이터(Data1, parity)가 생성될 수 있으며, 상기 제1 영역 데이터(Data1, parity)는 제1 내지 제4 서브 영역 데이터들(Region1_1 ~ Region1_4)로 분류될 수 있다. 상기 제1 내지 제4 서브 영역 데이터들(Region1_1 ~ Region1_4)은 병렬하게 메모리 장치(510A)의 기록/독출 회로부(511A)로 제공될 수 있다. 기록/독출 회로부(511A)는 다수의 기록 드라이버/센스 앰프들(WD/SA)을 포함할 수 있다.
또한, 전술한 실시예에서와 유사하게, 레이어 할당부(521A)는 호스트로부터의 논리 어드레스에 기반하는 제1 어드레스(ADDR1)를 수신하고, 이를 이용한 레이어 할당 동작을 수행하며, 할당 결과로서 제2 어드레스(ADDR2)를 메모리 장치(510A)의 레이어 선택부(512A)로 제공할 수 있다. 레이어 선택부(512A)의 선택 동작에 따라 각각의 서브 영역 데이터는 4 개의 레이어들(Layer 1 ~ Layer 4) 중 어느 하나로 제공될 수 있다. 일 예로서, 제1 영역 데이터(Data1, parity)의 제1 서브 영역 데이터(Region1_1)는 제1 레이어(Layer 1)의 제1 타일(Tile 1)에 기록되고, 제2 서브 영역 데이터(Region1_2)는 제2 레이어(Layer 2)의 제2 타일(Tile 2)에 기록되며, 제3 서브 영역 데이터(Region1_3)는 제3 레이어(Layer 3)의 제3 타일(Tile 3)에 기록되고, 제4 서브 영역 데이터(Region1_4)는 제4 레이어(Layer 4)의 제4 타일(Tile 4)에 기록될 수 있다. 또한, 상기 제1 영역 데이터(Data1, parity)는 다수의 레이어들에 동시에 기록될 수 있다.
이후, 제2 영역 데이터에 대한 기록 동작이 수행될 수 있다. 일 예로서, 제2 영역 데이터의 제1 서브 영역 데이터(Region2_1)는 제1 레이어(Layer 1)의 제2 타일(Tile 2)에 기록되고, 제2 서브 영역 데이터(Region2_2)는 제2 레이어(Layer 2)의 제3 타일(Tile 3)에 기록되며, 제3 서브 영역 데이터(Region2_3)는 제3 레이어(Layer 3)의 제4 타일(Tile 4)에 기록되고, 제4 서브 영역 데이터(Region2_4)는 제4 레이어(Layer 4)의 제1 타일(Tile 1)에 기록될 수 있다. 또한, 이와 유사한 방식에 따라 다른 영역의 데이터가 순차적으로 기록될 수 있다.
독출 동작시에도 다수의 레이어들로부터의 서브 영역 데이터들이 동시에 독출될 수 있다. 억세스 요청되는 영역 데이터에 대응하는 레이어 할당부(521A)는 제1 어드레스(ADDR1)를 이용한 레이어 할당 동작을 수행하고, 할당 결과로서 제2 어드레스(ADDR2)를 메모리 장치(510A)의 레이어 선택부(512A)로 제공할 수 있다. 일 예로서, 제1 영역 데이터를 구성하는 제1 내지 제4 서브 영역 데이터들(Region1_1 ~ Region1_4)이 동시에 독출되어 센스 앰프들(SA)을 통해 메모리 콘트롤러(520A)로 제공될 수 있다.
한편, 도 13b를 참조하면, 하나의 영역에 포함되는 다수 개의 서브 영역 데이터들은 순차적으로 기록될 수 있다. 이 때, 하나의 기록 드라이버/센스 앰프(WD/SA, 512B)는 적어도 두 개의 서브 영역 데이터들에 공유될 수 있다. 메모리 콘트롤러(520B)의 레이어 할당부(521B)는 전술한 실시예에서와 같은 레이어 할당 동작을 통해 제1 어드레스(ADDR1)를 제2 어드레스(ADDR2)로 변환할 수 있다. 또한, 메모리 콘트롤러(520B)의 조합 로직(522B)은 입력 데이터에 대한 신호 처리를 통해 영역 데이터(Data1, parity)를 생성할 수 있다.
제1 내지 제4 서브 영역 데이터들(Region1_1 ~ Region1_4)은 순차적으로 메모리 콘트롤러(520B)로부터 메모리 장치(510B)의 기록 드라이버/센스 앰프(512B)로 제공될 수 있다. 제1 내지 제4 서브 영역 데이터들(Region1_1 ~ Region1_4)은 다수 개의 레이어들(Layer 1 ~ Layer 4) 중 적어도 두 개의 레이어들에 기록될 수 있다. 일 예로서, 제1 영역 데이터(Data1, parity)의 제1 서브 영역 데이터(Region1_1)는 제1 레이어(Layer 1)의 제1 타일(Tile 1)에 기록되고, 제2 서브 영역 데이터(Region1_2)는 제2 레이어(Layer 2)의 제2 타일(Tile 2)에 기록되며, 제3 서브 영역 데이터(Region1_3)는 제3 레이어(Layer 3)의 제3 타일(Tile 3)에 기록되고, 제4 서브 영역 데이터(Region1_4)는 제4 레이어(Layer 4)의 제4 타일(Tile 4)에 기록될 수 있다.
도 13b의 실시예에 따르면, 데이터 기록 및 독출 동작은 서브 영역 단위로 수행되는 반면에, 메모리 콘트롤러(520B)에서의 데이터 처리 단위는 영역 단위로 수행될 수 있다. 이에 따라, 메모리 장치(510B)로부터 순차적으로 독출된 서브 영역 데이터는 메모리 콘트롤러(520B) 내의 소정의 저장 수단(미도시)에 저장되고, 상기 저장 수단에 저장된 영역 단위의 데이터에 대한 처리 동작이 수행될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작 예를 나타내는 블록도이다. 도 14에서는 저항성 메모리 셀들을 포함하는 메모리 시스템(600)이 NAND 플래시 메모리를 대체하는 경우에 있어서, 메모리 시스템(600)에 구비되는 메모리 콘트롤러(620)가 NAND 플래시 메모리의 콘트롤러의 인터페이스를 유지하는 예가 도시된다.
도 14에 도시된 바와 같이, 메모리 시스템(600)은 메모리 장치(610)와 메모리 콘트롤러(620)를 포함하며, 메모리 콘트롤러(620)는 페이지 단위로 데이터를 처리할 수 있다. 메모리 콘트롤러(620)는 페이지 단위를 일시 저장하는 페이지 버퍼(621)를 포함할 수 있다. 메모리 콘트롤러(620)는 페이지 데이터를 메모리 장치(610)로 제공함과 함께, 펌웨어(미도시)를 통해 생성된 물리적 어드레스(ADDR_P)를 메모리 장치(610)로 제공한다. 상기 물리적 어드레스(ADDR_P)는 다수의 레이어들 중에서 페이지 데이터가 저장될 하나의 레이어 및 하나의 페이지의 위치를 나타내는 어드레스 정보를 포함할 수 있다.
메모리 장치(610)는 레이어 할당부(611), 레이어 선택부(612) 및 데이터 버퍼(613)를 포함할 수 있다. 또한, 메모리 장치(610)는 다수의 레이어들(Layer 1 ~ Layer 4) 및 다수의 타일들(Tile 1 ~ Tile 4)을 포함할 수 있다. 데이터 버퍼(613)는 다수의 저장 공간으로 구분될 수 있으며, 각각의 저장 공간은 서브 페이지(Sub_page) 단위의 데이터를 저장할 수 있다.
레이어 할당부(611)는 물리적 어드레스(ADDR_P)를 수신하고 이에 대한 변환 동작을 수행하며, 변환 결과로서 레이어 선택부(612)에 구비되는 다수의 선택 수단들 각각을 제어하기 위한 제어신호(CON)를 생성할 수 있다. 상기 선택 수단들 각각은 타일에 대응하여 배치될 수 있으며, 서브 페이지 단위의 데이터는 대응하는 선택 수단을 통해 다수의 레이어들(Layer 1 ~ Layer 4) 중 어느 하나의 레이어로 제공될 수 있다. 도 14에서는, 하나의 페이지 데이터(예컨대, 제1 페이지 데이터 Page1)에 포함되는 제1 내지 제4 서브 페이지 데이터(page1_1 ~ page1_4)가 각각 서로 다른 레이어의 서로 다른 타일에 기록되는 예가 도시되었으나, 전술한 바와 같이 이와 같은 기록 예는 하나의 실시예에 불과한 것으로서, 상기 페이지 데이터는 다양한 방식에 따라 두 개 이상의 레이어들에 분산되어 기록될 수 있다.
도 14의 실시예에 따르면, 메모리 콘트롤러(620)로부터 제공되는 물리적 어드레스(ADDR_P)는 하나의 레이어 내에서 특정한 페이지의 위치를 지시하는 정보를 포함할 수 있다. 또한, 메모리 장치(610)는 상기 물리적 어드레스(ADDR_P)를 이용한 변환 동작을 통해, 각각의 서브 페이지 데이터가 각각의 타일 및 레이어별로 독립적으로 억세스되도록 제어하는 제어신호(CON)를 생성할 수 있다. 이외에도, 상기 물리적 어드레스(ADDR_P)에 대한 변환 동작을 통해, 서브 페이지 데이터가 하나의 레이어 및 타일 내에서 기록되는 위치를 나타내는 로우 선택 정보 및 칼럼 선택 정보가 더 생성될 수 있다. 상기 로우 선택 정보 및 칼럼 선택 정보는 레이어 할당부(611)에서 생성될 수도 있으며, 또는 메모리 장치(610) 내의 다른 어드레스 변환 수단(미도시)에 의해 생성되어도 무방하다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다. 도 15에서는 메모리 시스템의 기록 동작에 관련된 실시예가 설명된다.
메모리 시스템은 호스트로부터 기록 요청을 수신함과 함께, 데이터가 기록될 논리적인 위치를 나타내는 논리적 어드레스로서 제1 어드레스를 수신할 수 있다(S11). 또한, 상기 기록 요청에 수반되는 제1 데이터를 수신할 수 있다(S12). 하나의 기록 요청에 대해 호스트는 다양하게 설정되는 사이즈의 데이터를 제공할 수 있으며, 예컨대 하나 이상의 영역들의 데이터를 제공할 수 있다. 상기 제1 데이터는, 호스트로부터 제공된 데이터 중 어느 하나의 영역의 데이터에 상응할 수 있다. 제1 데이터의 사이즈는 다양하게 설정될 수 있으며, 예컨대 다수의 섹터들을 포함하는 페이지 단위에 해당할 수 있으며, 또는 다수의 서브 섹터들을 포함하는 섹터 단위에 해당할 수 있다.
메모리 시스템은 상기 제1 데이터로부터 n 개의 서브 영역들의 데이터를 생성할 수 있다(S13). 일 예로서, 상기 제1 데이터에 대한 분류 동작을 통해 n 개의 서브 영역 데이터들이 생성될 수 있다. 또는 다른 예로서, 상기 제1 데이터에 대해 소정의 신호 처리(예컨대, ECC 인코딩)를 수행하여 패리티 데이터를 생성하고, 상기 제1 데이터와 패리티 데이터에 대한 분류 동작을 통해 n 개의 서브 영역 데이터들이 생성될 수 있다. 또는 다른 예로서, 상기 제1 데이터에 대한 분류 동작을 먼저 수행하고, 각각의 분류된 데이터에 대해 소정의 신호 처리를 수행하여 패리티 데이터를 생성하며, 이로부터 상기 n 개의 서브 영역 데이터들이 생성될 수 있다. 이와 함께, 제1 어드레스에 대한 변환 동작이 수행되며(S14), 상기 어드레스 변환 결과에 따라 상기 n 개의 서브 영역 데이터들 각각이 다수의 레이어들 중 어느 하나로 할당될 수 있다(S15).
상기와 같은 n 개의 서브 영역 데이터들과 어드레스 변환 결과는 메모리 장치로 제공되며, 메모리 장치는 수신된 n 개의 서브 영역 데이터들과 어드레스 변환 결과에 기반하여 데이터 기록 동작을 수행하며, 본 발명의 실시예에 따라 n 개의 서브 영역 데이터들은 적어도 두 개의 레이어들에 분산되어 기록될 수 있다(S16).
도 16은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다. 도 16에서는 메모리 셀들을 포함하는 다수의 레이어들이 두 개 이상의 타일을 포함하는 경우가 예시된다.
도 16에 도시된 바와 같이, 호스트로부터 기록 요청이 수신됨과 함께, 상기 기록 요청과 함께 제1 데이터가 수신될 수 있다(S21). 또한 전술한 실시예에서와 동일 또는 유사하게 상기 제1 데이터로부터 다수 개의 서브 영역 데이터들이 생성될 수 있으며, 예컨대 상기 제1 데이터로부터 제1 및 제2 서브 영역 데이터들이 생성될 수 있다(S22).
메모리 시스템에 포함되는 메모리 콘트롤러 또는 메모리 장치의 레이어 할당 동작을 통해, 상기 제1 서브 영역 데이터와 제2 서브 영역 데이터의 전송 경로가 선택된다(S23). 상기 전송 경로 선택에 따라 제1 서브 영역 데이터와 제2 서브 영역 데이터는 서로 다른 레이어에 기록될 수 있으며, 또한 제1 서브 영역 데이터와 제2 서브 영역 데이터는 서로 다른 타일로 제공됨에 따라 동시에 기록될 수 있다(S24). 일 실시예에서, 제1 서브 영역 데이터는 제1 타일에 구비되는 다수의 레이어들 중 제1 레이어에 기록될 수 있으며, 제2 서브 영역 데이터는 제2 타일에 구비되는 다수의 레이어들 중 제2 레이어에 기록될 수 있다.
도 17a,b는 본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작 예를 나타내는 블록도이다.
도 17a에 도시된 바와 같이, 메모리 시스템(700A)은 어드레스 변환 유닛(710A), 레이어 할당부(720A), 레이어 선택부(730A) 및 칼럼 선택 유닛(740A)을 포함할 수 있다. 도 17a에 도시된 어드레스 변환 유닛(710A)은 메모리 콘트롤러에 구비되는 구성일 수 있다. 만약, 메모리 시스템(700A)에 구비되는 메모리 콘트롤러가 NAND 플래시와 동일한 인터페이스를 이용하는 경우, 상기 어드레스 변환 유닛(710A)은 NAND 플래시의 플래시 변환 레이어(Flash Translation Layer, FTL)에 상응하는 구성일 수 있다.
어드레스 변환 유닛(710A)은 외부로부터 논리적 어드레스(ADDR_L)를 수신할 수 있으며, 예컨대 상기 논리적 어드레스(ADDR_L)는 페이지를 지시하거나 섹터를 지시하기 위한 어드레스일 수 있다. 어드레스 변환 유닛(710A)은 내부에 어드레스 맵핑 테이블(711A)을 포함할 수 있으며, 어드레스 맵핑 정보에 기반하여 상기 논리적 어드레스(ADDR_L)를 물리적 어드레스(ADDR_P)로 변환할 수 있다. 상기 물리적 어드레스(ADDR_P)는 메모리 장치 내에 구비되는 메모리 셀 어레이에서, 실제 데이터가 기록될 페이지의 위치나 섹터의 위치를 나타내는 정보를 포함할 수 있다. 일 예로서, 물리적 어드레스(ADDR_P)는 억세스될 메모리의 칼럼 정보를 갖는 칼럼 어드레스(ADDR_C)를 포함할 수 있으며, 상기 칼럼 어드레스(ADDR_C)는 칼럼 선택 유닛(740A)으로 제공될 수 있다.
한편, 본 발명의 실시예에 따라, 레이어 할당부(720A)는 그 내부에 레이어 할당 정보를 포함하는 테이블(721A)을 포함할 수 있다. 전술한 실시예에 따라, 레이어 할당부(720A)는 물리적 어드레스(ADDR_P)의 적어도 일부의 정보를 이용하여 레이어 할당 동작을 수행할 수 있다. 예컨대, 레이어 할당부(720A)는 레이어 할당 정보를 참조하여, 상기 물리적 어드레스(ADDR_P)의 적어도 일부의 비트에 맵핑되는 레이어 어드레스(ADDR_Layer)를 생성하여 출력할 수 있으며, 상기 레이어 어드레스(ADDR_Layer)는 레이어 선택부(730A)로 제공될 수 있다.
도 17a에 도시된 실시예는, 바람직하게는 논리적 어드레스(ADDR_L) 및 물리적 어드레스(ADDR_P)가 지시하는 영역의 단위와, 실제 메모리 장치에 기록되는 단위(예컨대, 하나의 타일에 기록되는 데이터의 단위)가 서로 다를 때 적용될 수 있다. 즉, 물리적 어드레스(ADDR_P)가 하나의 섹터에 대응하는 위치 정보를 포함할 때, 레이어 어드레스(ADDR_Layer)는 다수 개의 서브 섹터들 각각에 대한 레이어 할당 정보들을 포함할 수 있다.
한편, 도 17b에 도시된 실시예는, 바람직하게는 논리적 어드레스(ADDR_L)가 지시하는 영역의 단위와, 실제 메모리 장치에 기록되는 단위(예컨대, 하나의 타일에 기록되는 데이터의 단위)가 서로 동일할 때 적용될 수 있다. 도 17b에 도시된 바와 같이, 메모리 시스템(700B)은 어드레스 변환 유닛(710B), 레이어 선택부(720B) 및 칼럼 선택 유닛(730B)을 포함할 수 있다. 호스트로부터 제공되는 논리적 어드레스(ADDR_L)는 전술한 실시예에서와 같은 서브 섹터를 지시하기 위한 어드레스인 것으로 가정한다.
어드레스 변환 유닛(710B)은 어드레스 맵핑 테이블(711B)을 포함하며, 어드레스 맵핑 테이블(711B)은 각각의 논리적 어드레스(ADDR_L)에 대응하는 물리적 어드레스에 관련된 정보를 포함한다. 도 17b에서, 물리적 어드레스는 서브 섹터 단위의 데이터가 억세스될 위치를 나타내는 정보를 포함하며, 예컨대 적어도 레이어를 선택하기 위한 레이어 어드레스(ADDR_Layer)와 칼럼을 선택하기 위한 칼럼 어드레스(ADDR_C)를 포함할 수 있다. 레이어 어드레스(ADDR_Layer)는 레이어 선택부(720B)로 제공되고, 칼럼 어드레스(ADDR_C)는 칼럼 선택 유닛(730B)으로 제공될 수 있다.
도 17b에 도시된 실시예에 따르면, 서브 섹터의 위치를 나타내는 논리적 어드레스(ADDR_L)에 대응하여 서브 섹터의 데이터가 기록될(또는 독출될) 레이어와 위치를 나타내는 맵핑 정보가 어드레스 맵핑 테이블(711B) 내에 포함되므로, 별도의 레이어 할당 과정 없이 본 발명의 실시예에 따른 레이어 할당 동작이 어드레스 변환 유닛(710B)의 맵핑 동작에 의해 함께 수행될 수 있다.
도 18은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(800)은 메모리 콘트롤러(810) 및 메모리 장치(820)를 포함할 수 있다. 메모리 콘트롤러(810)는 에러 검출부(811), 프로세싱 유닛(812) 및 레이어 할당부(813)를 포함할 수 있다. 또한, 프로세싱 유닛(812)은 할당 설정부(812_1)를 포함할 수 있다.
메모리 장치(820)는 메모리 콘트롤러(810)로부터 수신된 제어신호(CTRL), 어드레스(ADDR) 및 커맨드(CMD)에 응답하여 메모리 동작을 수행할 수 있으며, 기록 데이터(DATA)를 메모리 콘트롤러(810)로부터 수신하거나, 독출 데이터(DATA)를 메모리 콘트롤러(810)로 출력할 수 있다. 메모리 콘트롤러(810)는 레이어 할당부(813)를 포함함에 따라 전술한 실시예에 따른 레이어 할당 동작을 수행할 수 있다.
메모리 장치(820)가 다수 개의 레이어들을 포함함에 따라, 메모리 동작 수행이 누적될수록 레이어 별로 그 열화 정도가 서로 달라질 수 있다. 에러 검출부(811)는 메모리 장치(820)에 포함된 다수 개의 레이어들에 대한 에러 발생을 검출할 수 있으며, 그 검출 결과를 프로세싱 유닛(812)으로 제공할 수 있다. 할당 설정부(812_1)는 상기 에러 검출 결과를 기반으로 하여 상대적으로 열화 정도가 낮은 레이어와 열화 정도가 큰 레이어를 판별할 수 있다. 판별 결과에 따라 레이어 할당부(813)에 포함된 레이어 할당 정보의 설정을 변경함으로써, 소정 단위의 데이터에 대한 레이어 할당 동작이 변경되도록 한다.
일 예로서, 소정 단위의 데이터가 특정한 다수 개의 레이어들에 분산되어 기록되도록 레이어 할당 정보가 설정됨에 따라 상기 소정 단위의 데이터에 발생되는 에러의 개수가 균등화되었으나, 이후 상기 특정한 다수 개의 레이어들의 적어도 일부의 레이어들의 특성이 특히 열화될 수 있다. 이 때, 상기 할당 설정부(812_1)의 제어에 따라, 상기 소정 단위의 데이터가 기록되는 하나 이상의 레이어가 변동되도록 함으로써, 상기 소정 단위의 데이터에 발생되는 에러의 개수의 균등화가 유지될 수 있다.
도 19는 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템(900)에 적용한 예를 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 19를 참조하면, 메모리 카드 시스템(900)은 호스트(910) 및 메모리 카드(920)를 포함할 수 있다. 호스트(910)는 호스트 컨트롤러(911) 및 호스트 접속부(912)를 포함할 수 있다. 메모리 카드(920)는 카드 접속부(921), 카드 컨트롤러(922) 및 메모리 시스템(923)을 포함할 수 있다. 이 때, 메모리 시스템(923)은 도 1 내지 도 18에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 시스템(923)은 메모리 콘트롤러 및 저항성 메모리 장치를 포함할 수 있으며, 어느 하나의 영역의 데이터가 다수 개의 서브 영역들의 데이터로 분류되어 다수의 레이어들에 분산되어 저장되도록 제어될 수 있다.
호스트(910)는 메모리 카드(920)에 데이터를 기록하거나, 메모리 카드(920)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(911)는 커맨드(CMD), 호스트(910) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(912)를 통해 메모리 카드(920)로 전송할 수 있다.
카드 컨트롤러(922)는 카드 접속부(921)를 통해 수신된 요청에 응답하여, 카드 컨트롤러(922) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 시스템(923)에 제공할 수 있다. 메모리 시스템(923)은 호스트(910)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(920)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 20을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 메모리 시스템들(1230, 1240, 1250)을 포함할 수 있다. 이때, 메모리 시스템들(1230, 1240, 1250) 각각은 도 1 내지 도 18에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 시스템들(1230, 1240, 1250) 각각은 어느 하나의 영역의 데이터가 다수 개의 서브 영역들의 데이터로 분류되어 다수의 레이어들에 분산되어 저장되도록 제어될 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(800)을 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 21을 참조하면, 컴퓨팅 시스템(1300)은 메모리 시스템(1310), 프로세서(1320), RAM(1330), 입출력 장치(1340) 및 전원 장치(1350) 포함할 수 있다. 또한, 메모리 시스템(1310)은 메모리 장치(1311) 및 메모리 콘트롤러(1312)를 포함할 수 있다. 한편, 도 21에는 도시되지 않았지만, 컴퓨팅 시스템(1300)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1300)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1320)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1320)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1320)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1360)를 통하여 RAM(1330), 입출력 장치(1340) 및 메모리 시스템(1310)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(1310) 및/또는 RAM(1330)은 도 1 내지 도 18에 도시된 실시예들의 저항성 메모리를 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(1320)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1330)는 컴퓨팅 시스템(1300)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(1330)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(1330)으로 이용될 수 있다.
입출력 장치(1340)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1350)는 컴퓨팅 시스템(1300)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (20)

  1. 다수 개의 레이어들을 포함하는 저항성 메모리 시스템의 동작방법에 있어서,
    기록 요청 및 논리적 어드레스에 해당하는 제1 어드레스에 대응하는 제1 데이터를 수신하는 단계;
    상기 제1 데이터를 기초로 n 개의 서브 영역 데이터들을 생성하는 단계;
    상기 제1 어드레스를 물리적 제1 어드레스로 변환하는 단계;
    상기 물리적 제1 어드레스로부터 제2 어드레스를 생성하는 단계;
    상기 n 개의 서브 영역 데이터들을, 상기 제2 어드레스에 기반하여 상기 다수 개의 레이어들로 할당하는 단계; 및
    상기 제2 어드레스에 따라, 상기 n 개의 서브 영역 데이터들을 적어도 두 개의 레이어들에 기록하는 단계를 구비하는 것을 특징으로 하는 저항성 메모리 시스템의 동작방법(단, n 은 2 이상의 정수).
  2. 제1항에 있어서,
    상기 수신된 제1 데이터에 대한 조합 연산을 수행하는 단계를 더 구비하고,
    상기 조합 연산 결과에 따라 상기 n 개의 서브 영역 데이터들이 생성되는 것을 특징으로 하는 저항성 메모리 시스템의 동작방법.
  3. 제1항에 있어서,
    하나의 기록 요청에 수반하여 다수 개의 영역 데이터들이 수신되고, 상기 제1 데이터는 상기 수신된 다수 개의 영역 데이터들 중 어느 하나의 영역 데이터이며,
    상기 할당하는 단계에 따라, 각각의 영역 데이터가 적어도 두 개의 레이어들에 기록되는 것을 특징으로 하는 저항성 메모리 시스템의 동작방법.
  4. 제1항에 있어서,
    상기 제1 데이터는 페이지 데이터이며, 상기 서브 영역 데이터는 섹터 데이터인 것을 특징으로 하는 저항성 메모리 시스템의 동작방법.
  5. 제1항에 있어서,
    상기 제1 데이터는 에러 정정 단위에 해당하는 사이즈를 갖는 섹터 데이터이며, 에러 정정 단위의 데이터가 상기 적어도 두 개의 레이어들에 분산되어 기록되는 것을 특징으로 하는 저항성 메모리 시스템의 동작방법.
  6. 제1항에 있어서,
    상기 저항성 메모리 시스템은 레이어 할당 동작을 수행하는 레이어 할당부를 더 포함하고,
    상기 레이어 할당부는, 상기 물리적 제1 어드레스를 변환함으로써 적어도 두 개의 레이어들의 물리적 위치 정보를 포함하는 상기 제2 어드레스를 생성하는 것을 특징으로 하는 저항성 메모리 시스템의 동작방법.
  7. 제1항에 있어서,
    상기 저항성 메모리 시스템은 저항성 메모리 장치 및 메모리 콘트롤러를 포함하고,
    상기 할당하는 단계는 상기 메모리 콘트롤러에서 수행되는 것을 특징으로 하는 저항성 메모리 시스템의 동작방법.
  8. 제1항에 있어서,
    상기 저항성 메모리 시스템은 저항성 메모리 장치 및 메모리 콘트롤러를 포함하고,
    상기 할당하는 단계는 상기 저항성 메모리 장치에서 수행되는 것을 특징으로 하는 저항성 메모리 시스템의 동작방법.
  9. 제1항에 있어서,
    상기 다수 개의 레이어들은 다수 개의 타일들로 분류되고, 상기 다수 개의 타일들 각각에 대응하여 멀티플렉서가 배치되며,
    상기 멀티플렉서는 상기 제2 어드레스에 의해 제어되고, 상기 n 개의 서브 영역 데이터들 각각은 대응하는 멀티플렉서를 통해 상기 다수 개의 레이어들 중 어느 하나로 제공되는 것을 특징으로 하는 저항성 메모리 시스템의 동작방법.
  10. 제9항에 있어서,
    상기 n 개의 서브 영역들의 데이터 각각은 서로 다른 타일에 기록되는 것을 특징으로 하는 저항성 메모리 시스템의 동작방법.
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