KR101854243B1

KR101854243B1 - 적층 메모리 장치, 및 이를 포함하는 메모리 시스템

Info

Publication number: KR101854243B1
Application number: KR1020110045805A
Authority: KR
Inventors: 오태영; 박광일
Original assignee: 삼성전자주식회사
Priority date: 2011-05-16
Filing date: 2011-05-16
Publication date: 2018-05-03
Also published as: US20120294059A1; US8773939B2; KR20120127973A

Abstract

3차원적으로 적층된 메모리 칩들을 갖는 적층 메모리 장치 및 이를 포함하는 메모리 시스템이 개시된다. 적층 메모리 장치는 적층된 복수의 메모리 칩 및 적층된 복수의 메모리 칩을 모두 관통하는 복수의 관통전극(TSVs)을 포함하고, 적층된 복수의 메모리 칩 각각에 포함된 메모리 어레이에 액세스하는 마이크로 채널들의 수를 조절할 수 있다.

Description

적층 메모리 장치, 및 이를 포함하는 메모리 시스템{STACKED MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 메모리 장치에 관한 것으로, 특히 복수의 메모리 칩들이 3차원으로 적층된 적층 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.

반도체 집적회로 사이의 초고속 통신을 위해 관통전극들을 통신수단으로 사용하여 3차원적으로 메모리 칩들을 적층하는 적층 메모리 장치에 대한 연구가 진행되고 있다.

적층 메모리 장치에서, 메모리 칩들은 수많은 관통전극(Through Silicon Via)을 통해 서로 전기적으로 연결된다. 적층 메모리 장치와 외부 사이에는 관통전극들의 그룹으로 이루어진 마이크로 채널들을 통해 어드레스, 커맨드 및 데이터의 전송이 이루어진다.

본 발명의 목적은 메모리 칩들 각각에 포함된 메모리 어레이에 액세스(access)하는 마이크로 채널들의 수를 조절할 수 있는 적층 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 적층 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 적층 메모리 장치는 적층된 복수의 메모리 칩 및 상기 적층된 복수의 메모리 칩을 모두 관통하는 복수의 관통전극(TSVs)을 포함한다. 상기 적층된 복수의 메모리 칩 각각에 포함된 메모리 어레이에 액세스하는 마이크로 채널들의 수가 조절된다.

본 발명의 하나의 실시예에 의하면, 상기 마이크로 채널들 각각은 상기 복수의 관통 전극(TSVs)을 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 마이크로 채널들 각각을 통해 액세스되는 메모리 용량이 조절될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 마이크로 채널들 각각을 통해 액세스되는 메모리 뱅크의 수가 조절될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 복수의 메모리 칩 각각은 복수의 타일(tile)로 구성될 수 있다. 상기 타일들은 각각 제 1 메모리 서브 어레이, 제 2 메모리 서브 어레이 및 입출력 버퍼 회로를 포함할 수 있다.

입출력 버퍼 회로는 선택 코드에 응답하여 상기 타일에 액세스하는 마이크로 채널 또는 마이크로 채널들을 선택하고, 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 입력 데이터를 수신하여 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 출력 데이터를 출력한다.

본 발명의 하나의 실시예에 의하면, 상기 입출력 버퍼 회로는 제 1 버퍼 회로 및 제 2 버퍼 회로를 포함할 수 있다.

제 1 버퍼 회로는 상기 선택 코드에 응답하여 제 1 마이크로 채널을 통해 제 1 어드레스, 제 1커맨드 및 제 1 입력 데이터를 수신하고, 상기 제 1 어드레스 및 상기 제 1 커맨드에 기초하여 상기 제 1 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 마이크로 채널을 통해 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 제 1 출력 데이터를 출력한다. 제 2 버퍼 회로는 상기 선택 코드에 응답하여 제 2 마이크로 채널을 통해 제 2 어드레스, 제 2커맨드 및 제 2 입력 데이터를 수신하고, 상기 제 2 어드레스 및 상기 제 2 커맨드에 기초하여 상기 제 2 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 2 마이크로 채널을 통해 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 제 2 출력 데이터를 출력한다.

본 발명의 하나의 실시예에 의하면, 제 1 버퍼 회로는 제 1 어드레스/커맨드 입력 회로, 제 1 어드레스/커맨드 디코더, 제 1 데이터 입출력 회로 및 제 1 멀티플렉서를 포함할 수 있다.

제 1 어드레스/커맨드 입력 회로는 제 1 마이크로 채널을 통해 제 1 어드레스, 제 1커맨드 및 제 1 입력 데이터를 수신하고, 제 1 어드레스/커맨드 디코더는 상기 선택 코드에 응답하여 동작하며, 상기 제 1 어드레스 및 상기 제 1 커맨드를 디코딩한다. 제 1 데이터 입출력 회로는 상기 디코딩된 제 1 어드레스 및 상기 디코딩된 제 1 커맨드에 응답하여 상기 제 1 입력 데이터를 수신하거나 상기 제 1 출력 데이터를 출력한다. 제 1 멀티플렉서는 상기 디코딩된 제 1 어드레스 및 상기 디코딩된 제 1 커맨드에 응답하여 상기 제 1 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 상기 제 1 출력 데이터를 수신하여 상기 제 1 데이터 입출력 회로에 제공한다.

본 발명의 하나의 실시예에 의하면, 제 2 버퍼 회로는 제 2 어드레스/커맨드 입력 회로, 제 2 어드레스/커맨드 디코더, 제 2 데이터 입출력 회로 및 제 2 멀티플렉서를 포함할 수 있다.

제 2 어드레스/커맨드 입력 회로는 제 2 마이크로 채널을 통해 제 2 어드레스, 제 2커맨드 및 제 2 입력 데이터를 수신하고, 제 2 어드레스/커맨드 디코더는 상기 선택 코드에 응답하여 동작하며, 상기 제 2 어드레스 및 상기 제 2 커맨드를 디코딩한다. 제 2 데이터 입출력 회로는 상기 디코딩된 제 2 어드레스 및 상기 디코딩된 제 2 커맨드에 응답하여 상기 제 2 입력 데이터를 수신하거나 상기 제 2 출력 데이터를 출력한다. 제 2 멀티플렉서는 상기 디코딩된 제 2 어드레스 및 상기 디코딩된 제 2 커맨드에 응답하여 상기 제 2 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 상기 제 2 출력 데이터를 수신하여 상기 제 2 데이터 입출력 회로에 제공한다.

본 발명의 하나의 실시예에 의하면, 제 2 버퍼 회로는 제 2 어드레스/커맨드 입력 회로, 제 2 어드레스/커맨드 디코더, 제 2 멀티플렉서, 제 2 데이터 입출력 회로 및 제 3 멀티플렉서를 포함할 수 있다.

제 2 어드레스/커맨드 입력 회로는 제 2 마이크로 채널을 통해 제 2 어드레스, 제 2 커맨드 및 제 2 입력 데이터를 수신하고, 제 2 어드레스/커맨드 디코더는 상기 선택 코드에 응답하여 동작하며, 상기 제 2 어드레스 및 상기 제 2 커맨드를 디코딩한다. 제 2 멀티플렉서는 상기 선택 코드에 응답하여 상기 제 1 어드레스/커맨드 디코더의 출력신호와 상기 제 2 어드레스/커맨드 디코더의 출력신호 중에서 하나를 선택한다. 제 2 데이터 입출력 회로는 상기 선택 코드에 응답하여 동작하며, 상기 제 2 멀티플렉서의 출력신호에 응답하여 상기 제 2 입력 데이터를 수신하거나 상기 제 2 출력 데이터를 출력한다. 제 3 멀티플렉서는 상기 제 2 멀티플렉서의 출력신호에 응답하여 상기 제 2 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 상기 제 2 출력 데이터를 수신하여 상기 제 2 데이터 입출력 회로에 제공한다.

본 발명의 하나의 실시예에 의하면, 상기 적층 메모리 장치는 제 1 메모리 칩, 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩, 상기 제 2 메모리 칩의 상부에 적층된 제 3 메모리 칩, 및 상기 제 3 메모리 칩의 상부에 적층된 제 4 메모리 칩을 포함할 수 있다. 상기 제 4 메모리 칩은 제 1 마이크로 채널, 제 5 마이크로 채널, 제 9 마이크로 채널 및 제 13 마이크로 채널을 통해 액세스 되고, 상기 제 3 메모리 칩은 제 2 마이크로 채널, 제 6 마이크로 채널, 제 10 마이크로 채널 및 제 14 마이크로 채널을 통해 액세스 되고, 상기 제 2 메모리 칩은 제 3 마이크로 채널, 제 7 마이크로 채널, 제 11 마이크로 채널 및 제 15 마이크로 채널을 통해 액세스 되고, 상기 제 1 메모리 칩은 제 4 마이크로 채널, 제 8 마이크로 채널, 제 12 마이크로 채널 및 제 16 마이크로 채널을 통해 액세스 될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 적층 메모리 장치는 제 1 메모리 칩, 및 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩을 포함할 수 있다.

상기 제 2 메모리 칩은 제 1 마이크로 채널, 제 3 마이크로 채널, 제 5 마이크로 채널, 제 7 마이크로 채널, 제 9 마이크로 채널, 제 11 마이크로 채널, 제 13 마이크로 채널, 및 제 15 마이크로 채널을 통해 액세스 되고, 상기 제 1 메모리 칩은 제 2 마이크로 채널, 제 4 마이크로 채널, 제 6 마이크로 채널, 제 8 마이크로 채널, 제 10 마이크로 채널, 제 12 마이크로 채널, 제 14 마이크로 채널, 및 제 16 마이크로 채널을 통해 액세스 될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 제 2 메모리 칩은 제 1 타일, 제 2 타일, 제 3 타일 및 제 4 타일을 포함할 수 있다.

제 1 타일은 상기 제 1 마이크로 채널을 통해 액세스 되는 제 1 메모리 뱅크들 및 상기 제 3 마이크로 채널을 통해 액세스 되는 제 2 메모리 뱅크들을 갖는다. 제 2 타일은 상기 제 5 마이크로 채널을 통해 액세스 되는 제 3 메모리 뱅크들 및 상기 제 7 마이크로 채널을 통해 액세스 되는 제 4 메모리 뱅크들을 갖는다. 제 3 타일은 상기 제 9 마이크로 채널을 통해 액세스 되는 제 5 메모리 뱅크들 및 상기 제 11 마이크로 채널을 통해 액세스 되는 제 6 메모리 뱅크들을 갖는다. 제 4 타일은 상기 제 13 마이크로 채널을 통해 액세스 되는 제 7 메모리 뱅크들 및 상기 제 15 마이크로 채널을 통해 액세스 되는 제 8 메모리 뱅크들을 갖는다.

입출력 버퍼 회로는 레에저 퓨즈 출력신호, 안티퓨즈 출력신호, 또는 메모리칩 외부로부터의 입력에 응답하여 상기 타일에 액세스하는 마이크로 채널 또는 마이크로 채널들을 선택하고, 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 입력 데이터를 수신하여 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 출력 데이터를 출력한다.

제 1 버퍼 회로는 제 1 마이크로 채널을 통해 제 1 어드레스, 제 1커맨드 및 제 1 입력 데이터를 수신하고, 상기 제 1 어드레스 및 상기 제 1 커맨드에 기초하여 상기 제 1 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 마이크로 채널을 통해 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 제 1 출력 데이터를 출력한다. 제 2 버퍼 회로는 상기 레에저 퓨즈 출력신호, 안티퓨즈 출력신호, 또는 메모리칩 외부로부터의 입력에 응답하여 제 2 마이크로 채널을 통해 제 2 어드레스, 제 2커맨드 및 제 2 입력 데이터를 수신하고, 상기 제 2 어드레스 및 상기 제 2 커맨드에 기초하여 상기 제 2 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 2 마이크로 채널을 통해 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 제 2 출력 데이터를 출력한다.

본 발명의 하나의 실시예에 의하면, 상기 적층 메모리 장치는 입출력 버퍼 회로가 포함된 마스터 칩, 및 메모리 어레이를 포함하고 상기 마스터 칩의 상부에 적층된 적어도 하나의 슬레이브 칩을 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 입출력 버퍼 회로는 선택 코드에 응답하여 상기 슬레이브 칩들 각각에 포함된 상기 메모리 어레이에 접근하는 마이크로 채널 또는 마이크로 채널들을 선택하고, 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 어드레스, 커맨드 및 입력 데이터를 상기 슬레이브 칩들 각각에 전달하거나, 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 상기 슬레이브 칩들 각각에 포함된 상기 메모리 어레이로부터 출력 데이터를 수신하고 수신된 출력 데이터를 외부로 출력한다.

본 발명의 다른 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 적층 메모리 장치를 포함한다.

메모리 컨트롤러는 어드레스와 커맨드를 발생한다. 적층 메모리 장치는 상기 어드레스와 커맨드에 기초하여 동작하고, 적층된 복수의 메모리 칩으로 구성되고, 상기 복수의 메모리 칩 각각에 포함된 메모리 어레이에 접근(access)하는 마이크로 채널들의 수가 조절될 수 있다.

본 발명의 실시예들에 따른 타일 구조를 갖는 메모리 칩 및 이를 포함하는 적층 메모리 장치는 메모리 칩들 각각에 포함된 메모리 어레이에 액세스(access)하는 마이크로 채널들의 수를 조절할 수 있다. 따라서, 적층 메모리 장치는 마이크로 채널들 각각을 통해 액세스되는 메모리 용량을 조절할 수 있고, 마이크로 채널들 각각을 통해 액세스되는 메모리 뱅크의 수를 조절할 수 있다.

도 1은 본 발명의 실시예에 따른 적층 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 있는 적층 메모리 장치의 3차원 구조의 하나의 예를 나타내는 간략화된 투시도이다.
도 3은 도 1에 있는 적층 메모리 장치의 수직 구조의 하나의 예를 나타내는 단면도이다.
도 4는 도 1에 있는 적층 메모리 장치에 포함된 메모리 칩들에 연결된 마이크로 채널들을 나타내는 단면도이다.
도 5는 도 1에 도시된 적층 메모리 장치에 포함된 메모리 칩들 각각을 구성하는 타일(tile)의 구조의 하나의 예를 나타내는 블록도이다.
도 6은 도 5의 타일에 포함된 입출력 버퍼 회로의 하나의 예를 나타내는 회로도이다.
도 7은 도 5의 타일에 포함된 입출력 버퍼 회로의 다른 하나의 예를 나타내는 회로도이다.
도 8은 도 1에 있는 적층 메모리 장치가 4 개의 메모리 칩을 포함하는 경우, 적층 메모리 장치에 포함된 메모리 칩들에 액세스하는 마이크로 채널들을 나타내는 단면도이다.
도 9는 도 8의 적층 메모리 장치의 제 4층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.
도 10은 도 8의 적층 메모리 장치의 제 3층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.
도 11은 도 8의 적층 메모리 장치의 제 2층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.
도 12는 도 8의 적층 메모리 장치의 제 1층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.
도 13은 도 1에 있는 적층 메모리 장치의 3차원 구조의 다른 하나의 예를 나타내는 간략화된 투시도이다.
도 14은 도 13에 도시된 바와 같이 적층 메모리 장치가 2 개의 메모리 칩을 포함하는 경우, 적층 메모리 장치에 포함된 메모리 칩들에 액세스하는 마이크로 채널들을 나타내는 단면도이다.
도 15는 도 14의 적층 메모리 장치의 제 2층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.
도 16은 도 14의 적층 메모리 장치의 제 1층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.
도 17은 도 1에 도시된 적층 메모리 장치에 포함된 메모리 칩들 각각을 구성하는 타일(tile)의 구조의 다른 하나의 예를 나타내는 블록도이다.
도 18은 도 17에 있는 안티 퓨즈 회로의 하나의 예를 나타내는 회로도이다.
도 19는 도 17의 타일 구조에 포함된 입출력 버퍼 회로의 하나의 예를 나타내는 회로도이다.
도 20은 도 1에 있는 적층 메모리 장치의 3차원 구조의 또 다른 하나의 예를 나타내는 간략화된 투시도이다.
도 21은 적층 메모리 장치와 메모리 컨트롤러가 결합된 메모리 시스템을 나타내는 투시도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 1은 본 발명의 실시예에 따른 적층 메모리 장치를 포함하는 메모리 시스템(1000)을 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 적층 메모리 장치(1200)를 포함한다.

메모리 컨트롤러(1100)는 어드레스(ADD)와 커맨드(CMD)를 발생하고 데이터(DQ)를 적층 메모리 장치(1200)에 전송하거나 적층 메모리 장치(1200)로부터 데이터(DQ)를 수신한다. 적층 메모리 장치(1200)는 어드레스(ADD)와 커맨드(CMD)에 기초하여 동작하고, 적층된 복수의 메모리 칩으로 구성되고, 상기 복수의 메모리 칩 각각에 포함된 메모리 어레이에 액세스(access)하는 마이크로 채널들의 수가 조절될 수 있다. 마이크로 채널들 각각은 복수의 관통 전극(TSVs)을 포함할 수 있다.

적층 메모리 장치(1200)에서, 마이크로 채널들 각각을 통해 액세스되는 메모리 용량이 조절될 수 있다. 또한, 적층 메모리 장치(1200)에서, 마이크로 채널들 각각을 통해 액세스되는 메모리 뱅크의 수가 조절될 수 있다.

도 2는 도 1에 있는 적층 메모리 장치(1200)의 3차원 구조의 하나의 예를 나타내는 간략화된 투시도이다.

도 2를 참조하면, 적층 메모리 장치(1200a)는 관통 전극들(Through Silicon Vias)(1201)에 의해 연결된 메모리 칩들(1210, 1220, 1230, 1240)을 포함한다. 도 2에는 두 개의 행으로 배치된 관통 전극들(1201)이 도시되어 있지만, 적층 메모리 장치(1200a)는 임의의 개수의 관통 전극들을 가질 수 있다.

도 3은 도 1에 있는 적층 메모리 장치(1200)의 수직 구조의 하나의 예를 나타내는 단면도이다.

도 3을 참조하면, 적층 메모리 장치(1200)는 메모리 칩들(1210, 1220, 1230, 1240)을 포함한다.

메모리 칩들(1210, 1220, 1230, 1240)은 관통전극들(1203)을 구비한다. 메모리 칩들(1210, 1220, 1230, 1240) 사이에는 메모리 칩들(1210, 1220, 1230, 1240)을 서로 전기적으로 결합하기 위한 내부 접속단자(1203)들이 포함된다. 내부 접속단자(1203)들은 관통전극들(1201)과 정렬(align)되고, 도전성 범프(conductive bump), 소더 볼(solder ball) 또는 도전성 스페이서(conductive spacer)를 포함할 수 있다.

또한, 메모리 칩들(1210, 1220, 1230, 1240) 중 맨 아래에 위치한 메모리 칩(1210)의 하부 면은 외부 접속단자들을 통해 메모리 컨트롤러 또는 프로세서 칩에 전기적으로 연결될 수 있다.

도 4는 도 1에 있는 적층 메모리 장치(1200)에 포함된 메모리 칩들에 연결된 마이크로 채널들을 나타내는 단면도이다.

도 4를 참조하면, 적층 메모리 장치(1200b)는 적층된 메모리 칩들(1210, 1220, 1230, 1240) 및 메모리 칩들(1210, 1220, 1230, 1240)을 관통하는 마이크로 채널들(CH0~CH15)을 포함한다. 마이크로 채널들(CH0~CH15)은 각각 복수의 관통 전극(TSVs)을 포함할 수 있으며, 메모리 칩들(1210, 1220, 1230, 1240)과 외부 사이에 어드레스, 커맨드, 및 데이터를 송수신한다.

도 4의 예에서, 메모리 칩들(1210, 1220, 1230, 1240) 각각은 4 개의 타일(TILE)(1241)로 구성되고, 각 타일에는 4 개의 채널이 배치되어 있다.

도 5는 도 1에 도시된 적층 메모리 장치(1200)에 포함된 메모리 칩들 각각을 구성하는 타일(tile)의 구조의 하나의 예를 나타내는 블록도이다. 도 5에는 4 개의 뱅크로 구성된 2 개의 메모리 서브 어레이(200, 300), 및 2 개의 마이크로 채널들(CH0, CH2)이 포함된 타일이 예로서 도시되어 있다.

도 5를 참조하면, 타일(1241)은 입출력 버퍼 회로(100), 제 1 메모리 서브 어레이(200), 및 제 2 메모리 서브 어레이(300)를 포함할 수 있다.

입출력 버퍼 회로(100)는 선택 코드(SEL_CODE)에 응답하여 마이크로 채널들(CH0, CH2) 중에서 타일(1241)에 액세스하는 마이크로 채널 또는 마이크로 채널들을 선택하고, 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 입력 데이터(DQ)를 수신하여 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)에 입력하거나, 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 출력 데이터(DQ)를 출력한다. 입출력 버퍼 회로(100)는 제 1 전송 라인(101)을 통해 제 1 메모리 서브 어레이(200)와 데이터를 송수신하고, 제 2 전송 라인(102)을 통해 제 2 메모리 서브 어레이(300)와 데이터를 송수신한다.

도 6은 도 5의 타일(1241)에 포함된 입출력 버퍼 회로(100)의 하나의 예를 나타내는 회로도이다.

도 6을 참조하면, 입출력 버퍼 회로(100a)는 제 1 버퍼 회로(110) 및 제 2 버퍼 회로(130)를 포함할 수 있다.

제 1 버퍼 회로(110)는 선택 코드(SEL_CODE)에 응답하여 마이크로 채널(CH0)을 통해 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)를 수신하고, 어드레스(ADD) 및 커맨드(CMD)에 기초하여 데이터(DQ)를 제 1 메모리 서브 어레이(도 5의 200) 및/또는 상기 제 2 메모리 서브 어레이(도 5의 300)에 입력하거나, 마이크로 채널(CH0)을 통해 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 데이터(DQ)를 출력한다. 제 2 버퍼 회로(130)는 선택 코드(SEL_CODE)에 응답하여 마이크로 채널(CH2)을 통해 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)를 수신하고, 어드레스(ADD) 및 커맨드(CMD)에 기초하여 데이터(DQ)를 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)에 입력하거나, 마이크로 채널(CH2)을 통해 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 데이터(DQ)를 출력한다.

도 6의 예에서, 마이크로 채널(CH0)을 통해 수신되는 어드레스, 커맨드 및 데이터와 마이크로 채널(CH2)을 통해 수신되는 어드레스, 커맨드 및 데이터를 동일하게 ADD, CMD 및 DQ로 나타내었다. 그러나, 마이크로 채널(CH0)을 통해 수신되는 어드레스, 커맨드 및 데이터와 마이크로 채널(CH2)을 통해 수신되는 어드레스, 커맨드 및 데이터는 서로 다를 수 있다. 또한, 메모리 서브 어레이들(200, 300)에 입력되는 데이터와 메모리 서브 어레이들(200, 300)로부터 출력되는 데이터는 서로 다를 수 있다. 도 6의 예에서, 데이터 입출력 회로들(112, 132)이 64 비트(bit)의 데이터 폭(data width)을 갖고 2-bit pre-fetch 구조를 가질 때, 메모리 서브 어레이들(200, 300)에 입력 또는 출력되는 데이터는 128 비트를 가질 수 있다.

제 1 버퍼 회로(110)는 제 1 어드레스/커맨드 입력 회로(111), 제 1 어드레스/커맨드 디코더(113), 제 1 데이터 입출력 회로(112) 및 제 1 멀티플렉서(114)를 포함할 수 있다.

제 1 어드레스/커맨드 입력 회로(111)는 마이크로 채널(CH0)을 통해 제 1 어드레스, 제 1커맨드 및 제 1 입력 데이터를 수신하고, 제 1 어드레스/커맨드 디코더(113)는 선택 코드(SEL_CODE)에 응답하여 동작하며, 상기 제 1 어드레스 및 상기 제 1 커맨드를 디코딩한다. 제 1 데이터 입출력 회로(112)는 상기 디코딩된 제 1 어드레스 및 상기 디코딩된 제 1 커맨드에 응답하여 상기 제 1 입력 데이터를 수신하거나 상기 제 1 출력 데이터를 출력한다. 제 1 멀티플렉서(114)는 상기 디코딩된 제 1 어드레스 및 상기 디코딩된 제 1 커맨드에 응답하여 상기 제 1 입력 데이터를 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)에 입력하거나, 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 상기 제 1 출력 데이터를 수신하여 제 1 데이터 입출력 회로(112)에 제공한다.

제 2 버퍼 회로(130)는 제 2 어드레스/커맨드 입력 회로(131), 제 2 어드레스/커맨드 디코더(133), 제 2 데이터 입출력 회로(132) 및 제 2 멀티플렉서(134)를 포함할 수 있다.

제 2 어드레스/커맨드 입력 회로(131)는 마이크로 채널(CH2)을 통해 제 2 어드레스, 제 2커맨드 및 제 2 입력 데이터를 수신하고, 제 2 어드레스/커맨드 디코더(133)는 선택 코드(SEL_CODE)에 응답하여 동작하며, 상기 제 2 어드레스 및 상기 제 2 커맨드를 디코딩한다. 제 2 데이터 입출력 회로(132)는 상기 디코딩된 제 2 어드레스 및 상기 디코딩된 제 2 커맨드에 응답하여 상기 제 2 입력 데이터를 수신하거나 상기 제 2 출력 데이터를 출력한다. 제 2 멀티플렉서(134)는 상기 디코딩된 제 2 어드레스 및 상기 디코딩된 제 2 커맨드에 응답하여 상기 제 2 입력 데이터를 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)에 입력하거나, 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 상기 제 2 출력 데이터를 수신하여 상기 제 2 데이터 입출력 회로(132)에 제공한다.

이하, 도 5 및 도 6을 참조하여, 도 6의 입출력 버퍼 회로(100a)를 포함하는 적층 메모리 장치의 동작에 대해 설명한다.

예를 들어, 선택 코드(SEL_CODE)가 11일 때 제 1 어드레스/커맨드 디코더(113)와 제 2 어드레스/커맨드 디코더(133)이 모두 인에이블 되어 제 1 버퍼 회로(110) 및 제 2 버퍼 회로(130)가 모두 활성화 되고, 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)는 마이크로 채널(CH0)와 마이크로 채널(CH2) 모두를 통해 전송될 수 있다. 선택 코드(SEL_CODE)가 01일 때 제 1 어드레스/커맨드 디코더(113)는 인에이블 되고 제 2 어드레스/커맨드 디코더(133)는 디스에이블 되어 제 1 버퍼 회로(110)는 활성화 되고 제 2 버퍼 회로(130)는 활성화 되지 않는다. 따라서, 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)는 마이크로 채널(CH0)을 통해서만 전송된다. 선택 코드(SEL_CODE)가 10일 때 제 1 어드레스/커맨드 디코더(113)는 디스에이블 되고 제 2 어드레스/커맨드 디코더(133)는 인에이블 되어 제 2 버퍼 회로(130)는 활성화 되고 제 1 버퍼 회로(110)는 활성화 되지 않는다. 따라서, 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)는 마이크로 채널(CH2)을 통해서만 전송된다. 선택 코드(SEL_CODE)가 00일 때 제 1 어드레스/커맨드 디코더(113)와 제 2 어드레스/커맨드 디코더(133)가 모두 디스에이블 되어 제 1 버퍼 회로(110) 및 제 2 버퍼 회로(130)가 모두 비활성화 되고, 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)는 마이크로 채널(CH0)와 마이크로 채널(CH2) 모두를 통해 전송되지 않는다.

따라서, 도 6의 타일 구조를 갖는 적층 메모리 장치는 메모리 칩들 각각에 포함된 메모리 어레이에 액세스(access)하는 마이크로 채널들의 수를 조절할 수 있다. 도 6의 타일 구조를 갖는 적층 메모리 장치는 마이크로 채널들 각각을 통해 액세스되는 메모리 용량이 조절될 수 있다. 또한, 도 6의 타일 구조를 갖는 적층 메모리 장치에서, 마이크로 채널들 각각을 통해 액세스되는 메모리 뱅크의 수가 조절될 수 있다.

도 7은 도 5의 타일(1241)에 포함된 입출력 버퍼 회로(100)의 다른 하나의 예를 나타내는 회로도이다.

도 7을 참조하면, 입출력 버퍼 회로(100b)는 제 1 버퍼 회로(110a) 및 제 2 버퍼 회로(130a)를 포함할 수 있다.

제 1 버퍼 회로(110a)는 제 1 어드레스/커맨드 입력 회로(111), 제 1 어드레스/커맨드 디코더(113), 제 1 데이터 입출력 회로(112) 및 제 1 멀티플렉서(114)를 포함할 수 있다.

제 2 버퍼 회로(130a)는 제 2 어드레스/커맨드 입력 회로(131), 제 2 어드레스/커맨드 디코더(133), 제 2 멀티플렉서(135), 제 2 데이터 입출력 회로(132) 및 제 3 멀티플렉서(134)를 포함할 수 있다.

제 2 어드레스/커맨드 입력 회로(131)는 마이크로 채널(CH2)을 통해 제 2 어드레스, 제 2 커맨드 및 제 2 입력 데이터를 수신하고, 제 2 어드레스/커맨드 디코더(133)는 선택 코드(SEL_CODE)에 응답하여 동작하며, 상기 제 2 어드레스 및 상기 제 2 커맨드를 디코딩한다. 제 2 멀티플렉서(135)는 선택 코드(SEL_CODE)에 응답하여 제 1 어드레스/커맨드 디코더(113)의 출력신호와 제 2 어드레스/커맨드 디코더(133)의 출력신호 중에서 하나를 선택한다. 제 2 데이터 입출력 회로(132)는 선택 코드(SEL_CODE)에 응답하여 동작하며, 제 2 멀티플렉서(135)의 출력신호에 응답하여 상기 제 2 입력 데이터를 수신하거나 상기 제 2 출력 데이터를 출력한다. 제 3 멀티플렉서(134)는 제 2 멀티플렉서(135)의 출력신호에 응답하여 상기 제 2 입력 데이터를 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)에 입력하거나, 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 상기 제 2 출력 데이터를 수신하여 제 2 데이터 입출력 회로(132)에 제공한다.

이하, 도 5 및 도 7을 참조하여, 도 7의 입출력 버퍼 회로(100b)를 포함하는적층 메모리 장치의 동작에 대해 설명한다.

예를 들어, 선택 코드(SEL_CODE)가 11일 때 제 1 어드레스/커맨드 디코더(113), 제 2 어드레스/커맨드 디코더(133) 및 제 2 어드레스/커맨드 입력 회로(131)가 모두 인에이블 되어 제 1 버퍼 회로(110) 및 제 2 버퍼 회로(130)가 모두 활성화 되고, 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)는 마이크로 채널(CH0)와 마이크로 채널(CH2) 모두를 통해 전송될 수 있다. 선택 코드(SEL_CODE)가 11일 때, 제 2 멀티플렉서(135)는 제 1 어드레스/커맨드 디코더(113)의 출력신호와 제 2 어드레스/커맨드 디코더(133)의 출력신호 중에서 제 2 어드레스/커맨드 디코더(133)의 출력신호를 선택하여 출력한다.

선택 코드(SEL_CODE)가 01일 때 제 1 어드레스/커맨드 디코더(113)는 인에이블 되고 제 2 어드레스/커맨드 디코더(133) 및 제 2 어드레스/커맨드 입력 회로(131)는 디스에이블 되어 제 1 버퍼 회로(110)는 활성화 되고, 마이크로 채널(CH0)을 통해서 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)에 데이터를 입력하고 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 데이터를 출력한다. 또한, 선택 코드(SEL_CODE)가 01일 때 제 2 멀티플렉서(135)는 제 1 어드레스/커맨드 디코더(113)의 출력신호와 제 2 어드레스/커맨드 디코더(133)의 출력신호 중에서 제 1 어드레스/커맨드 디코더(113)의 출력신호를 선택하여 출력한다. 이 때, 마이크로 채널(CH2)을 통해서 전송되는 데이터(DQ)는 마이크로 채널(CH0)을 통해서 수신되고 제 1 어드레스/커맨드 디코더(113)에 의해 디코딩된 어드레스와 커맨드에 응답하여 입력되거나 출력된다.

선택 코드(SEL_CODE)가 10일 때 제 1 어드레스/커맨드 디코더(113)는 디스에이블 되고 제 2 어드레스/커맨드 디코더(133) 및 제 2 어드레스/커맨드 입력 회로(131)는 인에이블 되어 제 2 버퍼 회로(130)는 활성화 되고 제 1 버퍼 회로(110)는 활성화 되지 않는다. 따라서, 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)는 마이크로 채널(CH2)을 통해서만 전송된다. 선택 코드(SEL_CODE)가 00일 때 제 1 어드레스/커맨드 디코더(113), 제 2 어드레스/커맨드 디코더(133) 및 제 2 어드레스/커맨드 입력 회로(131)가 모두 디스에이블 되어 제 1 버퍼 회로(110) 및 제 2 버퍼 회로(130)가 모두 비활성화 되고, 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)는 마이크로 채널(CH0)와 마이크로 채널(CH2) 모두를 통해 전송되지 않는다.

따라서, 도 7의 타일 구조를 갖는 적층 메모리 장치는 메모리 칩들 각각에 포함된 메모리 어레이에 액세스(access)하는 마이크로 채널들의 수를 조절할 수 있다. 도 7의 타일 구조를 갖는 적층 메모리 장치는 마이크로 채널들 각각을 통해 액세스되는 메모리 용량이 조절될 수 있다. 또한, 도 7의 타일 구조를 갖는 적층 메모리 장치에서, 마이크로 채널들 각각을 통해 액세스되는 메모리 뱅크의 수가 조절될 수 있다.

특히, 도 7의 타일 구조를 갖는 적층 메모리 장치는 메모리 칩들 각각은 제 2 어드레스/커맨드 디코더(133) 및 제 2 어드레스/커맨드 입력 회로(131)가 디스에이블 되었을 때에도, 마이크로 채널(CH0)를 통해 128 비트의 데이터가 전송되고, 마이크로 채널(CH2)을 통해 128 비트의 데이터가 전송되므로, 적층 메모리 장치에 포함된 입출력 회로들이 2-bit pre-fetch 구조를 가질 때 256 비트의 내부 데이터 버스 폭과 X128의 입출력 데이터 구조를 갖는다.

도 8은 도 1에 있는 적층 메모리 장치가 4 개의 메모리 칩을 포함하는 경우, 적층 메모리 장치에 포함된 메모리 칩들에 액세스하는 마이크로 채널들을 나타내는 단면도이다.

도 8을 참조하면, 적층 메모리 장치(1200c)는 적층된 메모리 칩들(1210a, 1220a, 1230a, 1240a) 및 메모리 칩들(1210a, 1220a, 1230a, 1240a)을 관통하는 마이크로 채널들(CH0~CH15)을 포함한다. 제 1 내지 제 16 마이크로 채널들(CH0~CH15)은 각각 복수의 관통 전극(TSVs)을 포함할 수 있으며, 메모리 칩들(1210a, 1220a, 1230a, 1240a)과 외부 사이에 어드레스, 커맨드, 및 데이터를 송수신한다.

도 8의 예에서, 메모리 칩들(1210, 1220, 1230, 1240) 각각은 4 개의 타일(TILE)(1241a)로 구성되고, 각 타일에는 4 개의 채널이 배치되어 있다.

적층 메모리 장치(1200c)는 제 1 메모리 칩(1210a), 제 1 메모리 칩(1210a)의 상부에 적층된 제 2 메모리 칩(1220a), 제 2 메모리 칩(1220a)의 상부에 적층된 제 3 메모리 칩(1230a), 및 제 3 메모리 칩(1230a)의 상부에 적층된 제 4 메모리 칩(1240a)을 포함할 수 있다.

제 4 메모리 칩(1240a)은 제 1 마이크로 채널(CH0), 제 5 마이크로 채널(CH4), 제 9 마이크로 채널(CH8) 및 제 13 마이크로 채널(CH12)을 통해 액세스 되고, 제 3 메모리 칩(1230a)은 제 2 마이크로 채널(CH1), 제 6 마이크로 채널(CH5), 제 10 마이크로 채널(CH9) 및 제 14 마이크로 채널(CH13)을 통해 액세스 되고, 제 2 메모리 칩(1220a)은 제 3 마이크로 채널(CH2), 제 7 마이크로 채널(CH6), 제 11 마이크로 채널(CH10) 및 제 15 마이크로 채널(CH14)을 통해 액세스 되고, 제 1 메모리 칩(1210a)은 제 4 마이크로 채널(CH3), 제 8 마이크로 채널(CH7), 제 12 마이크로 채널(CH11) 및 제 16 마이크로 채널(CH15)을 통해 액세스 될 수 있다.

도 9는 도 8의 적층 메모리 장치의 제 4층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.

도 9를 참조하면, 제 4 메모리 칩(1240a)은 제 1 마이크로 채널(CH0)을 통해 액세스 되는 제 1 메모리 뱅크들(B41a~B41h)을 갖는 제 1 타일(T41), 제 5 마이크로 채널(CH4)을 통해 액세스 되는 제 2 메모리 뱅크들(B42a~B42h)을 갖는 제 2 타일(T42), 제 9 마이크로 채널(CH8)을 통해 액세스 되는 제 3 메모리 뱅크들(B43a~B43h)을 갖는 제 3 타일(T43), 및 제 13 마이크로 채널(CH12)을 통해 액세스 되는 제 4 메모리 뱅크들(B44a~B44h)을 갖는 제 4 타일(T44)을 포함할 수 있다.

도 10은 도 8의 적층 메모리 장치의 제 3층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.

도 10을 참조하면, 제 3 메모리 칩(1230a)은 제 2 마이크로 채널(CH1)을 통해 액세스 되는 제 1 메모리 뱅크들(B31a~B31h)을 갖는 제 1 타일(T31), 제 6 마이크로 채널(CH5)을 통해 액세스 되는 제 2 메모리 뱅크들(B32a~B32h)을 갖는 제 2 타일(T32), 제 10 마이크로 채널(CH9)을 통해 액세스 되는 제 3 메모리 뱅크들(B33a~B33h)을 갖는 제 3 타일(T33), 및 제 14 마이크로 채널(CH13)을 통해 액세스 되는 제 4 메모리 뱅크들(B34a~B34h)을 갖는 제 4 타일(T34)을 포함할 수 있다.

도 11은 도 8의 적층 메모리 장치의 제 2층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.

도 11을 참조하면, 제 2 메모리 칩(1220a)은 제 3 마이크로 채널(CH2)을 통해 액세스 되는 제 1 메모리 뱅크들(B21a~B21h)을 갖는 제 1 타일(T21), 제 7 마이크로 채널(CH6)을 통해 액세스 되는 제 2 메모리 뱅크들(B22a~B22h)을 갖는 제 2 타일(T22), 제 11 마이크로 채널(CH10)을 통해 액세스 되는 제 3 메모리 뱅크들(B23a~B23h)을 갖는 제 3 타일(T23), 및 제 15 마이크로 채널(CH14)을 통해 액세스 되는 제 4 메모리 뱅크들(B24a~B24h)을 갖는 제 4 타일(T24)을 포함할 수 있다.

도 12는 도 8의 적층 메모리 장치의 제 1층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.

도 12를 참조하면, 제 1 메모리 칩(1210a)은 제 4 마이크로 채널(CH3)을 통해 액세스 되는 제 1 메모리 뱅크들(B11a~B11h)을 갖는 제 1 타일(T11), 제 8 마이크로 채널(CH7)을 통해 액세스 되는 제 2 메모리 뱅크들(B12a~B12h)을 갖는 제 2 타일(T12), 제 12 마이크로 채널(CH11)을 통해 액세스 되는 제 3 메모리 뱅크들(B13a~B13h)을 갖는 제 3 타일(T13), 및 제 16 마이크로 채널(CH15)을 통해 액세스 되는 제 4 메모리 뱅크들(B14a~B14h)을 갖는 제 4 타일(T14)을 포함할 수 있다.

도 13은 도 1에 있는 적층 메모리 장치의 3차원 구조의 다른 하나의 예를 나타내는 간략화된 투시도이다.

도 13을 참조하면, 적층 메모리 장치(1200d)는 관통 전극들(1201)에 의해 연결된 메모리 칩들(1250, 1260)을 포함한다. 도 13에는 두 개의 행으로 배치된 관통 전극들(1201)이 도시되어 있지만, 적층 메모리 장치(1200d)는 임의의 개수의 관통 전극들을 가질 수 있다.

도 14은 도 13에 도시된 바와 같이 적층 메모리 장치가 2 개의 메모리 칩을 포함하는 경우, 적층 메모리 장치에 포함된 메모리 칩들에 액세스하는 마이크로 채널들을 나타내는 단면도이다.

도 14를 참조하면, 적층 메모리 장치(1200e)는 적층된 메모리 칩들(1250a, 1260a) 및 메모리 칩들(1250a, 1260a)을 관통하는 마이크로 채널들(CH0~CH15)을 포함한다. 제 1 내지 제 16 마이크로 채널들(CH0~CH15)은 각각 복수의 관통 전극(TSVs)을 포함할 수 있으며, 메모리 칩들(1250a, 1260a)과 외부 사이에 어드레스, 커맨드, 및 데이터를 송수신한다.

도 14의 예에서, 메모리 칩들(1250a, 1260a) 각각은 4 개의 타일(TILE)(1261)로 구성되고, 각 타일에는 4 개의 채널이 배치되어 있다.

적층 메모리 장치(1200e)는 제 1 메모리 칩(1250a), 및 제 1 메모리 칩(1250a)의 상부에 적층된 제 2 메모리 칩(1260a)을 포함할 수 있다.

제 2 메모리 칩(1260a)은 상기 제 1 마이크로 채널(CH0), 제 3 마이크로 채널(CH2), 제 5 마이크로 채널(CH4), 제 7 마이크로 채널(CH6), 제 9 마이크로 채널(CH8), 제 11 마이크로 채널(CH10), 제 13 마이크로 채널(CH12), 및 제 15 마이크로 채널(CH14)을 통해 액세스 된다. 제 1 메모리 칩(1250a)은 제 2 마이크로 채널(CH1), 제 4 마이크로 채널(CH3), 제 6 마이크로 채널(CH5), 제 8 마이크로 채널(CH7), 제 10 마이크로 채널(CH9), 제 12 마이크로 채널(CH11), 제 14 마이크로 채널(CH13), 및 제 16 마이크로 채널(CH15)을 통해 액세스 될 수 있다.

도 15는 도 14의 적층 메모리 장치의 제 2층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.

도 15를 참조하면, 제 2 메모리 칩(1260a)은 제 1 타일(T61), 제 2 타일(T62), 제 3 타일(T63) 및 제 4 타일(T64)을 포함할 수 있다.

제 1 타일(T61)은 제 1 마이크로 채널(CH0)을 통해 액세스 되는 제 1 메모리 뱅크들(B61a~B61d) 및 제 3 마이크로 채널(CH2)을 통해 액세스 되는 제 2 메모리 뱅크들(B61e~B61h)을 갖는다. 제 2 타일(T62)은 제 5 마이크로 채널(CH4)을 통해 액세스 되는 제 3 메모리 뱅크들(B62a~B62d) 및 제 7 마이크로 채널(CH6)을 통해 액세스 되는 제 4 메모리 뱅크들(B62e~B62h)을 갖는다. 제 3 타일(T63)은 제 9 마이크로 채널(CH8)을 통해 액세스 되는 제 5 메모리 뱅크들(B63a~B63d) 및 제 11 마이크로 채널(CH10)을 통해 액세스 되는 제 6 메모리 뱅크들(B63e~B63h)을 갖는다. 제 4 타일(T64)은 제 13 마이크로 채널(CH12)을 통해 액세스 되는 제 7 메모리 뱅크들(B64a~B64d) 및 제 15 마이크로 채널(CH14)을 통해 액세스 되는 제 8 메모리 뱅크들(B64e~B64h)을 갖는다.

도 16은 도 14의 적층 메모리 장치의 제 1층에 있는 메모리 칩의 메모리 뱅크들에 액세스하는 마이크로 채널들을 나타내는 도면이다.

도 16을 참조하면, 제 1 메모리 칩(1250a)은 제 1 타일(T51), 제 2 타일(T52), 제 3 타일(T53) 및 제 4 타일(T54)을 포함할 수 있다.

제 1 타일(T51)은 제 2 마이크로 채널(CH1)을 통해 액세스 되는 제 1 메모리 뱅크들(B51a~B51d) 및 제 4 마이크로 채널(CH3)을 통해 액세스 되는 제 2 메모리 뱅크들(B51e~B51h)을 갖는다. 제 2 타일(T52)은 제 6 마이크로 채널(CH5)을 통해 액세스 되는 제 3 메모리 뱅크들(B52a~B52d) 및 제 8 마이크로 채널(CH7)을 통해 액세스 되는 제 4 메모리 뱅크들(B52e~B52h)을 갖는다. 제 3 타일(T53)은 제 10 마이크로 채널(CH9)을 통해 액세스 되는 제 5 메모리 뱅크들(B53a~B53d) 및 제 12 마이크로 채널(CH11)을 통해 액세스 되는 제 6 메모리 뱅크들(B53e~B53h)을 갖는다. 제 4 타일(T54)은 제 14 마이크로 채널(CH13)을 통해 액세스 되는 제 7 메모리 뱅크들(B54a~B54d) 및 제 16 마이크로 채널(CH15)을 통해 액세스 되는 제 8 메모리 뱅크들(B54e~B54h)을 갖는다.

도 17은 도 1에 도시된 적층 메모리 장치(1200)에 포함된 메모리 칩들 각각을 구성하는 타일(tile)의 구조의 다른 하나의 예를 나타내는 블록도이다. 도 17에는 4 개의 뱅크로 구성된 2 개의 메모리 서브 에레이(200, 300), 및 2 개의 마이크로 채널들(CH0, CH2)이 포함된 타일이 예로서 도시되어 있다.

도 17을 참조하면, 타일(1241a)은 입출력 버퍼 회로(100), 제 1 메모리 서브 어레이(200), 및 제 2 메모리 서브 어레이(300)를 포함할 수 있다.

입출력 버퍼 회로(100)는 안티 퓨즈 출력신호(FOUT)에 응답하여 마이크로 채널들(CH0, CH2) 중에서 타일(1241a)에 액세스하는 마이크로 채널 또는 마이크로 채널들을 선택하고, 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 입력 데이터(DQ)를 수신하여 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)에 입력하거나, 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 출력 데이터(DQ)를 출력한다. 입출력 버퍼 회로(100)는 제 1 전송 라인(101)을 통해 제 1 메모리 서브 어레이(200)와 데이터를 송수신하고, 제 2 전송 라인(102)을 통해 제 2 메모리 서브 어레이(300)와 데이터를 송수신한다. 안티 퓨즈 출력신호(FOUT)는 안티 퓨즈 회로(400)에 의해 발생될 수 있다.

도 18은 도 17에 있는 안티 퓨즈 회로(400)의 하나의 예를 나타내는 회로도이다.

도 18을 참조하면, 안티 퓨즈 회로(400)는 파워-업 회로(410), 안티퓨즈(420) 및 래치 회로(430)를 포함할 수 있다. 파워-업 회로(410)는 메모리 장치가 처음 턴온 될 때 안티퓨즈(420)의 상태를 읽기 위해 사용되며, 래치 회로(430)는 정상 동작 동안 안티퓨즈(420)의 상태를 래치하는 데 사용된다.

도 17 및 18의 예에서, 입출력 버퍼 회로(100)가 안티퓨즈 출력신호(FOUT)에 응답하여 동작하지만, 입출력 버퍼 회로(100)는 안티퓨즈 출력신호 외에 레에저 퓨즈 출력신호 또는 메모리칩 외부로부터의 입력에 응답하여 동작할 수 있다.

도 19는 도 17의 타일 구조에 포함된 입출력 버퍼 회로(100)의 하나의 예를 나타내는 회로도이다.

도 19를 참조하면, 입출력 버퍼 회로(100c)는 제 1 버퍼 회로(110) 및 제 2 버퍼 회로(130)를 포함할 수 있다.

제 1 버퍼 회로(110)는 마이크로 채널(CH0)을 통해 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)를 수신하고, 어드레스(ADD) 및 커맨드(CMD)에 기초하여 데이터(DQ)를 제 1 메모리 서브 어레이(도 5의 200) 및/또는 상기 제 2 메모리 서브 어레이(도 5의 300)에 입력하거나, 마이크로 채널(CH0)을 통해 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 데이터(DQ)를 출력한다. 제 2 버퍼 회로(130)는 안티 퓨즈 출력신호(FOUT)에 응답하여 마이크로 채널(CH2)을 통해 어드레스(ADD), 커맨드(CMD) 및 데이터(DQ)를 수신하고, 어드레스(ADD) 및 커맨드(CMD)에 기초하여 데이터(DQ)를 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)에 입력하거나, 마이크로 채널(CH2)을 통해 제 1 메모리 서브 어레이(200) 및/또는 제 2 메모리 서브 어레이(300)로부터 데이터(DQ)를 출력한다.

도 19의 예에서, 마이크로 채널(CH0)을 통해 수신되는 어드레스, 커맨드 및 데이터와 마이크로 채널(CH2)을 통해 수신되는 어드레스, 커맨드 및 데이터를 동일하게 ADD, CMD 및 DQ로 나타내었다. 그러나, 마이크로 채널(CH0)을 통해 수신되는 어드레스, 커맨드 및 데이터와 마이크로 채널(CH2)을 통해 수신되는 어드레스, 커맨드 및 데이터는 서로 다를 수 있다. 또한, 메모리 서브 어레이들(200, 300)에 입력되는 데이터와 메모리 서브 어레이들(200, 300)로부터 출력되는 데이터는 서로 다를 수 있다. 도 6의 예에서, 메모리 서브 어레이들(200, 300)에 입력 또는 출력되는 데이터는 128 비트를 갖는다.

제 1 버퍼 회로(110)와 제 2 버퍼 회로(130)는 도 6의 입출력 버퍼 회로(100a)에 포함된 제 1 버퍼 회로(110) 및 제 2 버퍼 회로(130)와 동일한 구성을 갖는다. 도 19의 예에서, 안티 퓨즈 출력신호(FOUT)는 제 2 어드레스/커맨드 디코더(133)에 인가된다.

도 20은 도 1에 있는 적층 메모리 장치(1200)의 3차원 구조의 또 다른 하나의 예를 나타내는 간략화된 투시도이다.

도 20을 참조하면, 적층 메모리 장치(1200f)는 입출력 버퍼 회로가 포함된 마스터 칩(1280) 및 메모리 어레이를 포함하고 마스터 칩(1280)의 상부에 적층된 적어도 하나의 슬레이브 칩을 포함할 수 있다.

마스터 칩(1280)에 포함된 입출력 버퍼 회로는 선택 코드에 응답하여 상기 슬레이브 칩들 각각에 포함된 상기 메모리 어레이에 접근하는 마이크로 채널 또는 마이크로 채널들을 선택하고, 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 어드레스, 커맨드 및 입력 데이터를 상기 슬레이브 칩들 각각에 전달하거나, 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 상기 슬레이브 칩들 각각에 포함된 상기 메모리 어레이로부터 출력 데이터를 수신하고 수신된 출력 데이터를 외부로 출력한다.

도 20에 도시된 적층 메모리 장치(1200f)는 상기 슬레이브 칩들 중 서로 다른 슬레이브 칩들에 포함된 메모리 서브 어레이들로 구성된 적어도 하나의 메모리 뱅크를 포함할 수 있다.

도 20의 마스터 칩(1280)에는 도 6에 도시된 회로의 전부 또는 일부가 포함될 수 있으며, 1 개의 타일(tile) 기능을 마스터(1280)와 슬레이브들(1272-1278)에 나누어 구현할 수도 있다. 1 개의 타일(tile)의 구현은 마스터(1280)와 1 개의 슬레이브에 국한하지 않고 마스터(1280)와 복수의 슬레이브들에 걸쳐서 구현될 수도 있다.

예를 들어, 적층 메모리 장치(1200f)는 슬레이브 칩들 중 서로 다른 슬레이브 칩들에 포함된 메모리 서브 어레이들로 구성된 적어도 하나의 메모리 뱅크를 포함할 수 있다.

도 21은 적층 메모리 장치와 메모리 컨트롤러가 결합된 메모리 시스템을 나타내는 투시도이다.

도 21을 참조하면, 메모리 시스템(1000a)은 메모리 컨트롤러(1100) 및 적층된 복수의 메모리 칩(1210, 1220, 1230, 1240)으로 구성된 적층 메모리 장치를 포함할 수 있다.

메모리 컨트롤러(1100)는 어드레스와 커맨드를 발생한다. 적층 메모리 장치는 상기 어드레스와 커맨드에 기초하여 동작하고, 상기 복수의 메모리 칩 각각에 포함된 메모리 어레이에 접근(access)하는 마이크로 채널들의 수를 조절할 수 있다.

상기와 같이, 본 발명의 실시예들에 따른 타일 구조를 갖는 메모리 칩 및 이를 포함하는 적층 메모리 장치는 메모리 칩들 각각에 포함된 메모리 어레이에 액세스(access)하는 마이크로 채널들의 수를 조절할 수 있다. 또한, 적층 메모리 장치는 마이크로 채널들 각각을 통해 액세스되는 메모리 용량을 조절할 수 있고, 마이크로 채널들 각각을 통해 액세스되는 메모리 뱅크의 수를 조절할 수 있다.

상기에서는 적층된 4 개의 메모리 칩을 갖는 적층 메모리 장치 및 적층된 2 개의 메모리 칩을 갖는 적층 메모리 장치에 대해 기술하였지만, 본 발명은 임의의 개수의 메모리 칩이 적층된 적층 메모리 장치에 적용이 가능하다.

본 발명은 적층 메모리 장치를 포함하는 메모리 시스템에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

1000, 1000a: 메모리 시스템
1200, 1200a, 1200b, 1200c, 1200d, 1200e, 1200f: 적층 메모리 장치
1210, 1220, 1230, 1240, 1250, 1260: 메모리 칩
1201: TSVs
1241: 타일(Tile)
100: 입출력 버퍼 회로
200, 300: 메모리 서브 어레이

Claims

메모리 어레이를 각기 포함하는 적층된 복수의 메모리 칩;
상기 적층된 복수의 메모리 칩에 동작적으로 연결된 복수의 관통전극(TSVs);
상기 메모리 어레이를 액세스하도록 구성된 마이크로 채널들; 및
각 메모리 칩 내에 적어도 하나의 회로를 포함하고, 상기 적어도 하나의 회로는 상기 메모리 어레이에 액세스(access)하는 상기 마이크로 채널들의 수를 조절하는 적층 메모리 장치.
제 1 항에 있어서,
상기 적어도 하나의 회로는 마이크로 채널들 각각을 통해 액세스되는 메모리 용량을 조절하는 것을 특징으로 하는 적층 메모리 장치.
제 1 항에 있어서, 상기 복수의 메모리 칩 각각은 복수의 타일(tile)로 구성되고, 상기 타일들은 각각
제 1 메모리 서브 어레이;
제 2 메모리 서브 어레이; 및
선택 코드에 응답하여 상기 타일에 액세스하는 마이크로 채널 또는 마이크로 채널들을 선택하고, 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 입력 데이터를 수신하여 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 상기 선택된 마이크로 채널 또는 마이크로 채널들을 통해 출력 데이터를 출력하는 입출력 버퍼 회로를 포함하는 것을 특징으로 하는 적층 메모리 장치.
제 3 항에 있어서, 상기 입출력 버퍼 회로는
상기 선택 코드에 응답하여 제 1 마이크로 채널을 통해 제 1 어드레스, 제 1커맨드 및 제 1 입력 데이터를 수신하고, 상기 제 1 어드레스 및 상기 제 1 커맨드에 기초하여 상기 제 1 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 마이크로 채널을 통해 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 제 1 출력 데이터를 출력하는 제 1 버퍼 회로; 및
상기 선택 코드에 응답하여 제 2 마이크로 채널을 통해 제 2 어드레스, 제 2커맨드 및 제 2 입력 데이터를 수신하고, 상기 제 2 어드레스 및 상기 제 2 커맨드에 기초하여 상기 제 2 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 2 마이크로 채널을 통해 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 제 2 출력 데이터를 출력하는 제 2 버퍼 회로를 포함하는 것을 특징으로 하는 적층 메모리 장치.
제 4 항에 있어서, 상기 제 1 버퍼 회로는
제 1 마이크로 채널을 통해 제 1 어드레스, 제 1커맨드 및 제 1 입력 데이터를 수신하는 제 1 어드레스/커맨드 입력 회로;
상기 선택 코드에 응답하여 동작하며, 상기 제 1 어드레스 및 상기 제 1 커맨드를 디코딩하는 제 1 어드레스/커맨드 디코더;
상기 디코딩된 제 1 어드레스 및 상기 디코딩된 제 1 커맨드에 응답하여 상기 제 1 입력 데이터를 수신하거나 상기 제 1 출력 데이터를 출력하는 제 1 데이터 입출력 회로; 및
상기 디코딩된 제 1 어드레스 및 상기 디코딩된 제 1 커맨드에 응답하여 상기 제 1 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 상기 제 1 출력 데이터를 수신하여 상기 제 1 데이터 입출력 회로에 제공하는 제 1 멀티플렉서를 포함하는 것을 특징으로 하는 적층 메모리 장치.
제 5 항에 있어서, 상기 제 2 버퍼 회로는
제 2 마이크로 채널을 통해 제 2 어드레스, 제 2커맨드 및 제 2 입력 데이터를 수신하는 제 2 어드레스/커맨드 입력 회로;
상기 선택 코드에 응답하여 동작하며, 상기 제 2 어드레스 및 상기 제 2 커맨드를 디코딩하는 제 2 어드레스/커맨드 디코더;
상기 디코딩된 제 2 어드레스 및 상기 디코딩된 제 2 커맨드에 응답하여 상기 제 2 입력 데이터를 수신하거나 상기 제 2 출력 데이터를 출력하는 제 2 데이터 입출력 회로; 및
상기 디코딩된 제 2 어드레스 및 상기 디코딩된 제 2 커맨드에 응답하여 상기 제 2 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 상기 제 2 출력 데이터를 수신하여 상기 제 2 데이터 입출력 회로에 제공하는 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 적층 메모리 장치.
제 5 항에 있어서, 상기 제 2 버퍼 회로는
제 2 마이크로 채널을 통해 제 2 어드레스, 제 2 커맨드 및 제 2 입력 데이터를 수신하는 제 2 어드레스/커맨드 입력 회로;
상기 선택 코드에 응답하여 동작하며, 상기 제 2 어드레스 및 상기 제 2 커맨드를 디코딩하는 제 2 어드레스/커맨드 디코더;
상기 선택 코드에 응답하여 상기 제 1 어드레스/커맨드 디코더의 출력신호와 상기 제 2 어드레스/커맨드 디코더의 출력신호 중에서 하나를 선택하는 제 2 멀티플렉서;
상기 선택 코드에 응답하여 동작하며, 상기 제 2 멀티플렉서의 출력신호에 응답하여 상기 제 2 입력 데이터를 수신하거나 상기 제 2 출력 데이터를 출력하는 제 2 데이터 입출력 회로; 및
상기 제 2 멀티플렉서의 출력신호에 응답하여 상기 제 2 입력 데이터를 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이에 입력하거나, 상기 제 1 메모리 서브 어레이 및/또는 상기 제 2 메모리 서브 어레이로부터 상기 제 2 출력 데이터를 수신하여 상기 제 2 데이터 입출력 회로에 제공하는 제 3 멀티플렉서를 포함하는 것을 특징으로 하는 적층 메모리 장치.
제 1 항에 있어서, 상기 적층 메모리 장치는
제 1 메모리 칩; 및
상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩을 포함하고,
상기 제 2 메모리 칩은 제 1 마이크로 채널, 제 3 마이크로 채널, 제 5 마이크로 채널, 제 7 마이크로 채널, 제 9 마이크로 채널, 제 11 마이크로 채널, 제 13 마이크로 채널, 및 제 15 마이크로 채널을 통해 액세스 되고, 상기 제 1 메모리 칩은 제 2 마이크로 채널, 제 4 마이크로 채널, 제 6 마이크로 채널, 제 8 마이크로 채널, 제 10 마이크로 채널, 제 12 마이크로 채널, 제 14 마이크로 채널, 및 제 16 마이크로 채널을 통해 액세스 되는 것을 특징으로 하는 적층 메모리 장치.
제 1 항에 있어서, 상기 적층 메모리 장치는
입출력 버퍼 회로가 포함된 마스터 칩; 및
메모리 어레이를 포함하고 상기 마스터 칩의 상부에 적층된 적어도 하나의 슬레이브 칩을 포함하는 것을 특징으로 하는 적층 메모리 장치.
어드레스와 커맨드를 발생하는 메모리 컨트롤러; 및
상기 어드레스와 커맨드에 기초하여 동작하는 적층 메모리 장치를 포함하고,
상기 적층 메모리 장치는,
메모리 어레이를 각기 포함하는 적층된 복수의 메모리 칩;
상기 적층된 복수의 메모리 칩을 모두 관통하는 복수의 관통전극(TSVs);
상기 메모리 어레이를 액세스하도록 구성된 마이크로 채널들; 및
각 메모리 칩 내에 적어도 하나의 회로를 포함하고, 상기 적어도 하나의 회로는 상기 메모리 어레이에 액세스하는 상기 마이크로 채널들의 수를 조절하는 메모리 시스템.