TWI497518B - 堆疊記憶體模組和系統 - Google Patents

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Description

堆疊記憶體模組和系統
本發明大體上係關於記憶體系統，且更特定言之係關於三維堆疊記憶體系統，其具有高記憶體容量且具有用於形成於記憶體系統中之多個記憶體組、組群及/或排的有效的佈線及容量組織。
本申請案根據35 U.S.C.§119主張2008年7月25日申請之韓國專利申請案第2008-0072904號及2008年12月10日申請之韓國專利申請案第2008-0125338號之優先權，該等兩案以全文引用的方式併入本文中。
希望由積體電路裝置佔用之面積最小化以用於較小攜帶型電子裝置中。因此，在先前技術中形成三維堆疊記憶體裝置以最小化由記憶體裝置佔用之面積。
舉例而言，Leedy之美國專利第6,133,640號揭示具有堆疊於記憶體控制器上面之多個記憶胞陣列之記憶體裝置。然而，Leedy僅揭示一種三維記憶體裝置而非三維記憶體模組/系統。
Tanaka等人之美國專利第6,768,163號揭示一第一半導體基板，其中堆疊於第二半導體基板上之記憶胞陣列具有一字線控制電路以控制記憶胞陣列之字線。Tanaka亦揭示一種三維記憶體裝置而非三維記憶體模組/系統。
另外，Tanaka揭示積體電路封裝，其中堆疊的半導體基板具有安置於基板之外周邊上之垂直端子。安置於基板之外周邊上之此等垂直端子不利地增加由Tanaka之三維記憶體裝置佔用之面積。
Matsui等人之美國專利第7,123,497號揭示堆疊於IO(輸入輸出)晶片上面之多個DRAM(動態隨機存取記憶體)晶片。穿過此等晶片形成TSV(穿透半導體通道)以用於在此等晶片之間的互連。TSV為經形成以完全穿過堆疊晶片之半導體基板的垂直電連接。然而，Matsui旨在在將資料傳送至/自DRAM晶片期間僅將該IO晶片用於轉換資料寬度及傳送速率。
在本發明之一般態樣中，形成具有從屬晶片與主晶片之堆疊的三維記憶體模組/系統，其具有高記憶體容量及用於形成於該記憶體模組/系統中之多個記憶體組、組群及/或排的有效的佈線及容量組織。
在本發明之一態樣中，三維記憶體系統包括主晶片、至少一從屬晶片，及穿透電極。主晶片具有形成於其中之主記憶體核心。至少一從屬晶片與主晶片堆疊在一起，且每一從屬晶片具有各別從屬記憶體核心。穿過至少一從屬晶片形成穿透電極。
在本發明之一實施例中，從屬記憶體核心及主記憶體核心形成三維記憶體系統之總記憶體容量。
在本發明之另一實施例中，從屬記憶體核心及主記憶體核心形成三維記憶體系統之至少一記憶體組、組群或排。
在本發明之其他實施例中，當在基板上面朝上形成主晶片時，在主晶片上且非穿過主晶片而形成穿透電極。
在本發明之另一實施例中，在基板上面朝下形成主晶片。在彼種狀況下，穿過主晶片而形成穿透電極。
在本發明之其他實施例中，穿透電極沿跨越主晶片之中心區形成之至少一列對準，其中接線自穿透電極延伸至主記憶體核心之至少一記憶體組。在彼種狀況下，三維記憶體系統進一步包括一I/O電路，其安置在主晶片上介於穿透電極之列之間。或者，三維記憶體系統包括平行於穿透電極之列的形成於主晶片上的至少一列I/O墊，且I/O墊耦接至主晶片之I/O電路。
在本發明之另一實施例中，三維記憶體系統包括一各別測試電路，其安置在主晶片及從屬晶片中之每一者上介於穿透電極之列之間。
在本發明之其他實施例中，三維記憶體系統包括一基板，其具有用於將外部信號提供至在基板上面朝下形成之主晶片之外部端子。
在本發明之另一實施例中，三維記憶體系統包括第一介面、第二介面及第三介面。第一介面形成於主晶片中之第一I/O單元與外部裝置之間。第二介面形成於第一I/O單元與主晶片及從屬晶片中之每一者中之各別第二I/O單元之間。第三介面形成於第二I/O單元中之每一者與從屬記憶體核心及主記憶體核心中之各別者之間。
在本發明之實例實施例中，三維記憶體系統包括一各別狀態電路，其用於指示從屬記憶體核心及主記憶體核心中之每一者之各別命令執行狀態，其中每一狀態電路安置於從屬晶片及主晶片中之各別者中。在彼種狀況下，三維記憶體系統亦包括一追蹤電路，其安置於主晶片中以用於視如由各別狀態電路所指示之從屬記憶體核心及主記憶體核心之各別命令執行狀態而定控制第一I/O單元。
在本發明之另一實施例中，三維記憶體系統包括一主狀態電路及一追蹤電路。主狀態電路安置於主晶片中以用於指示從屬記憶體核心及主記憶體核心中之每一者之各別命令執行狀態。追蹤電路安置於主晶片中以用於視如由主狀態電路所指示之從屬記憶體核心及主記憶體核心之各別命令執行狀態而定控制第一I/O單元。
在本發明之其他實施例中，三維記憶體系統包括堆疊於主晶片上之複數個從屬晶片，其中每一從屬晶片具有各別從屬記憶體核心。三維記憶體系統之至少一記憶體組、組群或排係藉由堆疊的從屬晶片中之每一者之各別部分形成。舉例而言，三維記憶體系統之至少一記憶體組、組群或排係藉由堆疊的從屬晶片及主晶片中之每一者之各別部分形成。
在本發明之另一態樣中，三維記憶體系統包括複數個堆疊積體電路晶片，及藉由堆疊積體電路晶片中之至少一者形成之複數個組群或複數個排。舉例而言，堆疊積體電路晶片包括主晶片及與主晶片堆疊在一起之至少一從屬晶片。
在本發明之實例實施例中，三維記憶體系統包括作為主內部資料匯流排之部分，對於每一組群形成的各別單獨資料匯流排。
在本發明之其他實施例中，三維記憶體系統包括作為主內部資料匯流排之部分，對於每一排形成的單向讀取及寫入資料匯流排之各別集合。
在本發明之另一實施例中，三維記憶體系統包括第一組群及第二組群。第一組群包含垂直延伸穿過堆疊積體電路的記憶體組之第一集合。第二組群包含垂直延伸穿過堆疊積體電路的記憶體組之第二集合。
在彼種狀況下，三維記憶體系統進一步包括第一穿透電極及第二穿透電極。第一穿透電極延伸穿過堆疊積體電路之至少一部分以用於耦接在記憶體組之第一集合之間。第二穿透電極延伸穿過堆疊積體電路之至少一部分以用於耦接在記憶體組之第二集合之間。
在本發明之另一態樣中，三維記憶體系統包括主晶片、與主晶片堆疊在一起之至少一從屬晶片、穿過至少一從屬晶片形成之穿透電極、雙向或單向之外部資料匯流排，及主內部資料匯流排。當外部資料匯流排為雙向的時，主內部資料匯流排當在堆疊晶片中形成一排時為雙向的，或者當在堆疊晶片中形成複數個排時包括單向讀取及寫入匯流排。
在本發明之一實施例中，當外部資料匯流排為單向時，主內部資料匯流排對於在堆疊晶片中形成任意數目的排皆包括單向讀取及寫入匯流排。
在本發明之另一實施例中，當在堆疊晶片中形成複數個組群時，主內部資料匯流排包括對於每一組群形成之各別單獨資料匯流排。
在本發明之其他實施例中，當外部資料匯流排為雙向或單向時，三維記憶體系統包括雙向之從屬內部資料匯流排。
在本發明之另一實施例中，當在堆疊晶片中形成一排或複數個排時，三維記憶體系統包括雙向之從屬內部資料匯流排。
在本發明之替代實施例中，當在堆疊晶片中形成一組群或複數個組群時，三維記憶體系統包括雙向之從屬內部資料匯流排。
在本發明之另一態樣中，三維記憶體系統包括第一類型晶片、與第一類型晶片堆疊在一起之複數個第二類型晶片，及穿過第二類型晶片中之至少一者形成之穿透電極。三維記憶體系統進一步包括安置於第一類型晶片上之第一信號路徑及安置於每一第二類型晶片上之各別第二信號路徑。在彼種狀況下，第一信號路徑經由穿透電極耦接至各別第二信號路徑。另外，第一信號路徑之第一長度經最大化且每一各別第二信號路徑之第二長度經最小化。
在本發明之一實施例中，第一類型晶片為主晶片，且複數個第二類型晶片為與主晶片堆疊在一起之複數個從屬晶片。
在彼種狀況下，第一信號路徑用於將第一信號自外部源傳輸經過主晶片，且第二信號路徑用於將第二信號自穿透電極中之一者傳輸至從屬晶片。
在本發明之實例實施例中，第一信號路徑之第一長度大於第二信號路徑之第二長度。
在本發明之另一態樣中，記憶體系統包括記憶體控制器及三維記憶體模組。三維記憶體模組包括主晶片、與主晶片堆疊在一起之至少一從屬晶片，及穿透電極。主晶片具有主記憶體核心，且每一從屬晶片具有各別從屬記憶體核心。穿過至少一從屬晶片形成穿透電極。記憶體控制器與主晶片交換命令、位址及資料信號中之至少一者。在本發明之一實施例中，從屬記憶體核心及主記憶體核心形成三維記憶體模組之總記憶體容量。
在本發明之實例實施例中，從屬記憶體核心及主記憶體核心形成三維記憶體模組之至少一記憶體組、組群或排。在彼種狀況下，記憶體控制器將各別組群位址傳輸至主晶片以存取每一組群，且將各別組位址傳輸至主晶片以存取每一記憶體組。
在本發明之其他實施例中，當記憶體控制器與主晶片經由雙向資料匯流排耦接時，記憶體控制器啟動發送至主晶片之各別晶片選擇信號以用於存取每一排。
在本發明之另一實施例中，當記憶體控制器與主晶片經由單向資料匯流排耦接時，記憶體控制器在發送至主晶片之訊框內傳輸各別排識別單元以用於存取每一排。
在本發明之其他實施例中，三維記憶體模組進一步包括第一介面、第二介面及第三介面。第一介面耦接於主晶片中之第一I/O單元與記憶體控制器之間。第二介面耦接於第一I/O單元與主晶片及從屬晶片中之每一者中之各別第二I/O單元之間。第三介面耦接於第二I/O單元中之每一者與從屬記憶體核心及主記憶體核心中之各別者之間。
在本發明之另一實施例中，記憶體模組包括一各別狀態電路及一追蹤電路。各別狀態電路指示從屬記憶體核心及主記憶體核心中之每一者之各別命令執行狀態，且每一狀態電路安置於從屬晶片及主晶片中之各別者中。追蹤電路安置於主晶片中以用於視如由各別狀態電路所指示之從屬記憶體核心及主記憶體核心之各別命令執行狀態而定控制第一I/O單元。
在本發明之其他實施例中，記憶體模組包括一主狀態電路及一追蹤電路。主狀態電路安置於主晶片中以用於指示從屬記憶體核心及主記憶體核心中之每一者之各別命令執行狀態。追蹤電路安置於主晶片中以用於視如由主狀態電路所指示之從屬記憶體核心及主記憶體核心之各別命令執行狀態而定控制第一I/O單元。
以此方式，藉由在主晶片中形成主記憶體核心以用於與從屬記憶體核心一起形成記憶體模組之總記憶體容量，增加了記憶體模組之容量。另外，記憶體容量經組織以具有多個記憶體組、組群及/或排以用於有效的佈線。
本發明之此等及其他特徵及優點將藉由考慮與隨附圖式一起呈現之本發明之以下實施方式而得以更好地理解。
圖1展示根據本發明之實例實施例之三維記憶體模組100之橫截面圖。記憶體模組被廣泛定義為一積體電路封裝，其藉由多個積體電路記憶體晶粒(亦即，積體電路記憶體晶片)形成，其中可對多個記憶體晶粒進行受控存取。參看圖1，三維記憶體模組100包括一主晶片102，其安裝於基板104上。另外，複數個從屬晶片106、108及110堆疊於主晶片102上。
第一從屬晶片106堆疊於主晶片102上，第二從屬晶片108堆疊於第一從屬晶片106上，且第三從屬晶片110堆疊於第二從屬晶片108上。然而，本發明可藉由堆疊於任意數目之主晶片102上之任意數目之從屬晶片實踐。
三維記憶體模組100進一步包括穿過從屬晶片106、108及110形成之第一TSV(穿透半導體通道，亦即，穿透電極)112。完全穿過從屬晶片106、108及110之各別半導體基板形成此等TSV。另外，完全穿過主晶片102之各別半導體基板形成第二TSV(穿透半導體通道)114。
此外，第一內電極116形成於主晶片102之第一表面FA上，且第二內電極118形成於主晶片102之第二表面FB上。外部端子120將主晶片102之內電極118連接至基板104之接線122。
此等接線結構112、114、116、118、120及122提供在主晶片102、從屬晶片106、108及110與在三維記憶體模組100外之記憶體控制器130(圖2中所示)之間的電連接。主晶片102控制在主晶片102及從屬晶片106、108及110之各別記憶體核心中之讀取及寫入操作。外部端子120將來自記憶體模組100外之記憶體控制器130的諸如命令、位址及資料信號之外部信號提供至主晶片102。
圖2展示根據本發明之實例實施例之三維記憶體系統的方塊圖，其包括記憶體控制器130及具有主晶片102及從屬晶片106、108及110之圖1之三維記憶體模組100。記憶體控制器130(圖2中以虛線輪廓展示)安置於三維記憶體模組100外部。主晶片102包括一外部I/O(輸入/輸出)132，其用於在記憶體控制器130與主晶片102及從屬晶片106、108及110中之每一者之間形成第一介面。
主晶片102包括主記憶體核心134，且從屬晶片106、108及110分別包括各別從屬記憶體核心136、138及140。另外，主I/O(輸入/輸出)144耦接於外部I/O 132與主記憶體核心134之間。第一從屬I/O(輸入/輸出)146耦接於外部I/O 132與第一從屬晶片106中之從屬記憶體核心136之間。第二從屬I/O(輸入/輸出)148耦接於外部I/O 132與第二從屬晶片108中之從屬記憶體核心138之間。第三從屬I/O(輸入/輸出)150耦接於外部I/O 132與第三從屬晶片110中之從屬記憶體核心140之間。
第一介面形成於外部I/O 132與記憶體控制器130之間，該記憶體控制器130為形成於三維記憶體模組100外之實例外部裝置。第二介面形成於外部I/O 132與主I/O及從屬I/O 144、146、148及150中之每一者之間。第三介面分別形成於主I/O及從屬I/O 144、146、148及150與各別主記憶體核心及從屬記憶體核心134、136、138及140之間。
另外，主晶片及從屬晶片102、106、108及110分別包括各別狀態電路152、156、158及160。此外，主晶片102包括追蹤電路162。各別狀態電路152、156、158及160分別指示主核心及從屬核心134、136、138及140之各別命令執行狀態。各別命令執行狀態指示諸如讀取、寫入、作用中或再新命令之各別命令是否已由各別記憶體核心執行。
來自記憶體控制器130之命令由外部I/O 132接收，該外部I/O 132解碼此命令以控制主I/O及從屬I/O 144、146、148及150中之一者以在主記憶體核心及從屬記憶體核心134、136、138及140中之各別者中執行命令。此命令之執行狀態由狀態電路152、156、158及160中之各別者向追蹤電路162指示。追蹤電路162耦接至外部I/O 132以視先前命令之此執行狀態而定控制外部I/O 132處理來自記憶體控制器130之另一命令。
此外在圖2中，穿過主晶片及從屬晶片102、106、108及110之半導體基板形成包含至少一TSV(穿透半導體通道，亦即，穿透電極)之第一接線結構164以供外部I/O 132將信號發送至主I/O及從屬I/O 144、146、148及150。穿過主晶片及從屬晶片102、106、108及110之半導體基板形成包含至少一TSV(穿透半導體通道，亦即，穿透電極)之第二接線結構166以供主I/O及從屬I/O 144、146、148及150將信號發送至外部I/O 132。穿過主晶片及從屬晶片102、106、108及110之半導體基板形成包含至少一TSV(穿透半導體通道，亦即，穿透電極)之第三接線結構168以供狀態電路152、156、158及160向追蹤電路162指示各別命令執行狀態。
圖3展示根據本發明之另一實施例之包括記憶體控制器130及圖1之三維記憶體模組100的三維記憶體系統之方塊圖。除圖3中之從屬晶片106、108及110不具有圖2之各別狀態電路156、158及160以外，圖3之方塊圖類似於圖2。實情為，主晶片102包括耦接至外部I/O 132之主狀態電路170，其用於向追蹤電路172指示自外部I/O 132產生之命令在主記憶體核心及從屬記憶體核心134、136、138及140中之每一者中的各別命令執行狀態。
追蹤電路172耦接至外部I/O 132以視如由主狀態電路170所指示之先前命令之執行狀態而定控制外部I/O 132處理來自記憶體控制器130之另一命令。在圖3之實施例中，圖2之第三接線結構168不存在以最小化TSV(穿透半導體通道)之數目。
圖4展示根據本發明之實例實施例之圖1之三維記憶體模組100中之從屬晶片106、108及110中的實例從屬晶片106之俯視圖。從屬晶片106包括形成從屬晶片106之記憶體核心136之記憶胞的第一記憶體組174、第二記憶體組176、第三記憶體組178及第四記憶體組180。
圖4亦展示具有穿過從屬晶片106、108及110之各別半導體基板平行形成之複數個TSV(穿透半導體通道)186的第一TSV(穿透半導體通道)區182。另外在圖4中，第二TSV(穿透半導體通道)區184具有穿過從屬晶片106、108及110之各別半導體基板平行形成之複數個TSV(穿透半導體通道)188。
自第一TSV區182之TSV(穿透半導體通道)至安置於第一TSV區182附近之第一記憶體組174之至少一節點形成第一內部接線192。術語「內部接線」指代在隨後堆疊於三維記憶體模組100內之晶片106之製造期間所形成的接線。
同樣地參看圖4，自第二TSV區184之TSV(穿透半導體通道)至安置於第二TSV區184附近之第二記憶體組176之至少一節點形成第二內部接線194。又，自第一TSV區182之另一TSV(穿透半導體通道)至安置於第一TSV區182附近之第三記憶體組178之至少一節點形成第三內部接線196。此外，自第二TSV區184之另一TSV(穿透半導體通道)至安置於第二TSV區184附近之第四記憶體組180之至少一節點形成第四內部接線198。
圖5展示根據本發明之另一實例實施例之圖1之三維記憶體模組100中之從屬晶片106、108及110中的實例從屬晶片106之俯視圖。圖5包括圖4之類似編號的元件，但圖5進一步包括在第一TSV區182與第二TSV區184之間的中心區200，其具有用於測試記憶體組174、176、178及180之核心測試電路202。核心測試電路202連接至測試墊區206中之測試墊204，且連接至TSV 186及188以用於耦接至記憶體組174、176、178及180。來自測試系統之外部測試信號可施加於測試墊204上。各別測試電路202可形成於主晶片及從屬晶片102、106、108及110中之每一者之各別中心區200中。
圖6展示根據本發明之實例實施例之圖1之三維記憶體模組100中之主晶片102的俯視圖。主晶片102包括形成主晶片102之記憶體核心134之記憶胞的第一記憶體組212、第二記憶體組214、第三記憶體組216及第四記憶體組218。
圖6亦展示具有穿過主晶片102之半導體基板平行形成之複數個TSV(穿透半導體通道)223的第一TSV(穿透半導體通道)區222。另外在圖6中，第二TSV(穿透半導體通道)區224具有穿過主晶片102之半導體基板平行形成之複數個TSV(穿透半導體通道)225。
自第一TSV區222之TSV(穿透半導體通道)至安置於第一TSV區222附近之第一記憶體組212之至少一節點形成第一內部接線232。同樣地，自第二TSV區224之TSV(穿透半導體通道)至安置於第二TSV區224附近之第二記憶體組214之至少一節點形成第二內部接線234。又，自第一TSV區222之另一TSV(穿透半導體通道)至安置於第一TSV區222附近之第三記憶體組216之至少一節點形成第三內部接線236。此外，自第二TSV區224之另一TSV(穿透半導體通道)至安置於第二TSV區224附近之第四記憶體組218之至少一節點形成第四內部接線238。
圖6進一步展示一第一I/O(輸入/輸出)墊區226，其具有形成於主晶片102之半導體基板上之複數個I/O(輸入/輸出)墊227。另外在圖6中，第二I/O(輸入/輸出)墊區228具有形成於主晶片102之半導體基板上之複數個I/O(輸入/輸出)墊229。另外，I/O(輸入/輸出)電路230形成於主晶片102之半導體基板之中心區231中。
中心區231安置於第一TSV區222與第二TSV區224之間。I/O電路230在I/O墊227及229與TSV 223及225之間切換信號。記憶體控制器130產生施加於主晶片102之I/O墊227及229上之命令、位址及資料信號。
圖1之橫截面圖針對三維記憶體模組100，其中主晶片102經組態以面朝上。因此，主晶片102之積體電路製造於第一表面FA上，該第一表面FA背向基板104且面向第一從屬晶片106。在彼種狀況下，在主晶片102之第一表面FA上且不穿過主晶片102之半導體基板形成TSV 112。在形成於主晶片102之第一表面FA上之接線結構上形成此等TSV 112，以用於互連主晶片102與從屬晶片106、108及110。
相反，圖7展示根據本發明之替代實施例之具有經組態成面朝下之主晶片245的三維記憶體模組101之橫截面圖。在圖7之彼種狀況下，主晶片245之積體電路製造於第一表面FA上，該第一表面FA面向基板104且背向第一從屬晶片106。參看圖7，在主晶片245之第一表面FA上製造第一接線層242及第二接線層244。
在圖7中，穿過從屬晶片106、108及110及主晶片102之各別半導體基板形成TSV(穿透半導體通道，亦即，穿透電極)246。在形成於主晶片102之第一表面FA上之接線結構上形成此等TSV 246，以用於互連主晶片102與從屬晶片106、108及110。根據本發明之一態樣，多個記憶體組、多個排及/或多個組群形成於圖1之三維記憶體模組100或圖7之三維記憶體模組101中。可組織主晶片及從屬晶片102、106、108及110中之記憶體核心134、136、138及140之記憶胞以具有多個記憶體組，以使得順序存取任兩個此等記憶體組，同時在此等順序存取之間的延遲時間為tCCD_Long 。
另外，可組織主晶片及從屬晶片102、106、108及110中之記憶體核心134、136、138及140之記憶胞以具有多個組群，以使得順序存取任兩個此等組群，同時在此等順序存取之間的延遲時間為tCCD_Short 。每一組群包含複數個記憶體組，且在組群之間的存取之延遲時間tCCD_Short 短於在記憶體組之間的存取之延遲時間tCCD_Long 。
此外，可組織主晶片及從屬晶片102、106、108及110中之記憶體核心134、136、138及140之記憶胞以具有多個排。該多個排共用用於存取之位址及命令引腳，但將晶片選擇(CS)引腳用於規定哪一排正被存取，以最小化引腳之總數。個別且大體上形成多個記憶體組、多個組群或多個排之概念為一般熟習記憶體技術者所知。
在圖2及圖3中，主晶片102之主記憶體核心134以及從屬晶片106、108及110之從屬記憶體核心136、138及140形成三維記憶體模組100之至少一記憶體組、組群及/或排。因此，主晶片102之主記憶體核心134以及從屬晶片106、108及110之從屬記憶體核心136、138及140組成了可供記憶體控制器130存取以用於資料儲存之三維記憶體模組100的總容量。
圖8A說明具有多個記憶體組(或多個組群或多個排)之三維記憶體系統之一實施例，其中每一記憶體組(或每一組群或每一排)完全形成於主晶片及從屬晶片102、106、108及110中之各別者內。另外在圖8A中，主晶片及從屬晶片102、106、108及110中之每一者僅具有形成於其中之一各別記憶體組(或各別組群或各別排)。
圖8B說明具有完全形成於主晶片及從屬晶片102、106、108及110中之各別者內之多個記憶體組(或多個組群或多個排)之三維記憶體系統的一實施例。另外在圖8B中，主晶片及從屬晶片102、106、108及110中之每一者具有形成於其中之不同的各別多個記憶體組(或不同的各別多個組群或不同的各別多個排)。
圖8C說明具有多個記憶體組(或多個組群或多個排)之三維記憶體系統之一實施例，其中每一記憶體組(或每一組群或每一排)形成於主晶片及從屬晶片102、106、108及110中之多個晶片內。另外在圖8C中，主晶片及從屬晶片102、106、108及110中之每一者具有形成於其中之僅一各別記憶體組(或各別組群或各別排)之一部分。
圖8D亦說明具有多個記憶體組(或多個組群或多個排)之三維記憶體系統之一實施例，其中每一記憶體組(或每一組群或每一排)形成於主晶片及從屬晶片102、106、108及110中之多個晶片內。此外在圖8D中，主晶片及從屬晶片102、106、108及110中之每一者具有形成於其中之多個各別記憶體組(或多個各別組群或多個各別排)之部分。
圖9展示根據本發明之實例實施例之有雙向外部資料匯流排254的具有多個記憶體組252的圖1之三維記憶體模組100(或圖7之101)的方塊圖。對於記憶體組252中之每一者，形成各別感測放大器陣列256、各別列位址解碼器258及各別行位址解碼器260。
I/O(輸入/輸出)驅動器、I/O(輸入/輸出)感測放大器及閘單元262由各別行位址解碼器260控制以用於存取選定記憶體組之規定位元線。資料墊264耦接至雙向外部資料匯流排254。資料串聯器266及輸出緩衝器268耦接於閘控單元262與資料墊264之間，且資料解串器270及輸入緩衝器272耦接於閘控單元262與資料墊264之間。
位址墊274及位址緩衝器276接收待自記憶體控制器130存取之記憶體組252之位址以用於儲存於位址暫存器278中。組控制器280解碼儲存於位址暫存器278中之此位址之組位址部分以用於控制列位址解碼器258中之選定者及行位址解碼器260中之選定者以存取記憶體組252中的對應於位址暫存器278中所規定之位址之記憶胞。選定列位址解碼器258解碼此位址之列位址部分，且選定行位址解碼器260解碼此位址之行位址部分，以用於對記憶體組252中之對應於位址暫存器278中所規定之位址之記憶胞的此存取。
命令墊282及命令緩衝器284接收命令以用於對記憶體組252中之對應於位址暫存器278中所規定之位址之此(等)記憶胞的存取。包括命令解碼器288及MRS(模式暫存器組)之控制邏輯286解碼此命令以控制選定列位址解碼器以對記憶體組252中之對應於位址暫存器278中所規定之位址之該(等)記憶胞執行命令。
圖9展示具有多個記憶體組252但非多個組群之三維記憶體模組100。多個記憶體組252共用閘控單元262以使得在兩不同記憶體組之間的順序存取在記憶體組至記憶體組交錯期間具有較長的時間容限tCCD_Long 。
相反，圖10展示根據本發明之另一實施例之有雙向外部資料匯流排254的具有包括第一組群292及第二組群294之多個組群的圖1之三維記憶體模組100(或圖7之101)的方塊圖。在圖9及圖10中具有相同參考數字之元件指代具有類似結構及/或功能之元件。因此，圖10展示第一組群292之各別列位址解碼器258、具有感測放大器陣列256之各別多個記憶體組252、各別閘控單元262、各別行位址解碼器260及各別組控制器280。
然而，第二組群294亦包括單獨各別列位址解碼器、具有感測放大器陣列之各別多個記憶體組、各別閘控單元、各別行位址解碼器及各別組控制器(圖10中未圖示)。另外，圖10之三維記憶體模組100亦包括一組群控制器，其解碼儲存於位址暫存器278中之位址之組群位址部分以用於控制對應於如由此組群位址部分所指示之組群292及294中之選定者的組控制器280。
在圖10中，組群292及294中之每一者具有各別閘控單元262以使得在兩不同組群292及294之間的順序存取在組群至組群交錯期間具有較短時間容限tCCD_Short 。相反，一組群內之記憶體組252共用閘控單元262以使得在兩不同記憶體組252之間的順序存取在記憶體組至記憶體組交錯期間具有較長的時間容限tCCD_Long 。
圖11展示根據本發明之另一實施例之有單向外部資料匯流排301及302的具有多個組群292及294的圖1之三維記憶體模組100(或圖7之101)的方塊圖。在圖10及圖11中具有相同參考數字之元件指代具有類似結構及/或功能之元件。
然而在圖11中，輸入資料墊302及輸入緩衝器304自單向寫入外部資料匯流排301接收命令、位址及輸入資料。此命令、位址及輸入資料可組織為由成框邏輯(framing logic)解碼器306解碼之資料訊框。成框邏輯解碼器306提取由控制邏輯286解碼之命令CMD、儲存於位址暫存器278中之位址ADDR及發送至組群之各別閘控單元262之輸入資料DIN。
在圖11中，當記憶體控制器130及主晶片102經由單向資料匯流排耦接時，記憶體控制器130在發送至主晶片102之資料訊框內傳輸各別排識別單元以用於存取每一排。或者，當記憶體控制器130及主晶片102經由雙向資料匯流排耦接時，記憶體控制器130啟動發送至主晶片102之各別晶片選擇信號以用於存取每一排。
此外在圖11中，輸出緩衝器310及輸出墊312耦接於串聯器308與單向讀取外部資料匯流排301之間。正被存取之選定組群之閘控單元262輸出並列資料位元，該等並列資料位元由串聯器308串聯化且由輸出緩衝器310及輸出墊312輸出至單向讀取外部資料匯流排301以用於對三維記憶體模組100之讀取存取。
圖12展示具有諸如(例如)圖9或圖10中之254的雙向外部資料匯流排之圖1之三維記憶體模組100(或圖7之101)中的實例從屬晶片106及主晶片102之實例記憶體組252中之組件的另一方塊圖。圖12展示具有存取場效電晶體MN之實例記憶胞C，該存取場效電晶體MN具有連接至字線WL之閘極且具有連接至位元線BL之汲極。行位址解碼器260控制對位元線BL之存取，且列位址解碼器258控制對字線WL之存取。位元線感測放大器(BLSA)320感測位元線BL處之位元資料或將對應於所接收位元資料之電壓施加於位元線BL上。
閘控單元262包括一I/O(輸入/輸出)寫入驅動器322，其用於將待寫入至實例記憶胞C之位元資料傳送至BLSA 320。閘控單元262亦包括一I/O(輸入/輸出)感測放大器324，其用於自BLSA 320傳送自實例記憶胞C讀取之位元資料。
圖12亦說明被認為在主區326(圖12中以虛線輪廓展示)內之主內部資料匯流排包括在製造於主晶片102上之串聯器266與解串器270與閘控單元328及330之間的接線。被認為在主區326內之主內部資料匯流排亦包括圖1之TSV(穿透半導體通道)112(或圖7之246)，其將主晶片102連接至從屬晶片106、108及110。
圖12進一步說明被認為在從屬區332(圖12中以虛線輪廓展示)內之從屬內部資料匯流排包括在具有感測放大器324及寫入驅動器322之閘控單元262與耦接至TSV之各別閘控單元334之間的接線。圖12展示用於感測放大器及寫入驅動器之另一集合(圖12中未圖示)之耦接至TSV的另一閘控單元336。
在圖12中之雙向外部資料匯流排254之實例中，主區326與從屬區332兩者內之內部資料匯流排被形成為雙向的。雙向資料匯流排在給定時間在兩方向中之任一者上傳輸位元資料：(1)對於讀取操作，自記憶體組252至資料墊264；及(2)對於寫入操作，自資料墊264至記憶體組252。換言之，雙向資料匯流排在不同時間傳輸寫入資料及讀取資料。
根據命令CMD及正被存取之記憶胞C之位址ADDR，閘控單元262、334、336、328及330由圖38之閘控控制器327控制以設定在記憶體組252與雙向資料墊264之間的位元資料傳輸之此方向。在本發明之實例實施例中，閘控控制器327可作為列位址解碼器258之一部分形成。
圖13展示具有諸如(例如)圖11中之301及302的單向外部資料匯流排之圖1之三維記憶體模組100(或圖7之101)中的實例從屬晶片106及主晶片102之實例記憶體組252中之組件的方塊圖。在圖12及圖13中具有相同參考數字之元件指代具有類似結構及/或功能之元件。然而在圖13中，主區326內之內部資料匯流排為單向的。單向資料匯流排專用於總是在僅一方向上傳輸位元資料：(1)對於讀取操作，自記憶體組252至輸出資料墊312；或(2)對於寫入操作，自輸入資料墊302至記憶體組252。
圖13中之主區326包括一閘控單元338，其耦接於單向讀取TSV與串聯器308之間以用於將選定記憶體組耦接至串聯器308。圖13中之主區326亦包括一閘控單元340，其耦接於單向寫入TSV與解串器342之間以用於將選定記憶體組耦接至解串器342。圖13中之解串器342可作為圖11中之成框邏輯解碼器306之一部分形成。
在圖11及圖13之單向外部資料匯流排301及302之實例中，主區326內之內部資料匯流排為單向的而從屬區332內之內部資料匯流排為雙向的。根據命令CMD及正被存取之記憶胞C之位址ADDR，閘控單元262、334、336、338及340由圖38之閘控控制器327控制以設定在記憶體組252與單向資料墊312及302之間的位元資料傳輸之此路徑。在本發明之實例實施例中，閘控控制器327可作為列位址解碼器258之一部分形成。
需要用於讀取及寫入操作之單獨的單向資料匯流排以允許同時的讀取及寫入操作。然而，單獨的單向資料匯流排增加互連線之總數。
在本發明之一實施例中，當在根據本發明之一實施例之圖1之三維記憶體模組100(或圖7之101)中形成多個排時，希望主區326內之內部資料匯流排包括用於讀取及寫入操作之單獨的單向資料匯流排。以圖14、圖15及圖16之時序圖說明在多個排之情況下對主區326中之此等單向內部資料匯流排的需要。
圖14展示當三維記憶體模組100執行讀取命令RD時之信號之時序圖。例如，參看圖2、圖10及圖14，與外部時脈信號352同步地，記憶體控制器130產生讀取命令RD及將被讀取的選定記憶胞之位址。外部讀取命令RD及位址信號354經輸入以在三維記憶體模組100內產生內部讀取命令RD及位址信號356。
在自讀取命令RD由三維記憶體模組100在內部產生起之位址解碼時間週期tp1後，在主晶片及從屬晶片102、106、108或110中之一者中之記憶胞的選定記憶體組(亦即，陣列)處產生讀取資料[3：0]358。在資料傳播時間週期tp2之後，來自選定記憶體組之讀取資料[3：0]作為傳播資料[3：0]360到達主晶片102之主區326中之串聯器266。在資料串聯化時間週期tp3之後，資料[3：0]被串聯化為在資料墊264處輸出之一系列位元D0、D1、D2及D3 362。
圖15展示當三維記憶體模組100執行寫入命令WR時之信號之時序圖。例如，參看圖2、圖10及圖14，與外部時脈信號352同步地，記憶體控制器130產生寫入命令WR 364以及待寫入至選定記憶胞之位址的一系列位元D0、D1、D2及D3 366。該系列位元D0、D1、D2及D3在資料並列化時間週期tp4之後由解串器270解串為並列寫入資料[3：0]368。
在資料並列化時間週期tp4之後，外部寫入命令WR及位址信號364亦由三維記憶體模組100作為內部寫入命令WR及位址信號370輸入。在位址解碼及資料傳播延遲tp5之後，主區326處之此並列寫入資料[3：0]368作為寫入資料[3：0]372到達主晶片及從屬晶片102、106、108或110中之一者中之記憶胞之選定記憶體組(亦即，陣列)以供寫入至如由位址所規定之記憶胞。
圖16展示當三維記憶體模組100執行由記憶體控制器130順序產生之讀取命令RD及寫入命令WR時之信號的時序圖。對於三維記憶體模組100之兩個不同的排產生讀取命令RD及寫入命令WR，其中主區326具有雙向內部資料匯流排。自分別具有讀取命令RD及寫入命令WR之圖14及圖15之重疊來說明具有讀取命令RD與寫入命令WR兩者之圖16。
例如，參看圖3、圖10及圖16，與外部時脈信號352同步地，記憶體控制器130順序產生待於三維記憶體模組100之第一排(如以相關聯晶片選擇信號所指示)上執行的讀取命令且產生待於三維記憶體模組100之第二排(如以相關聯晶片選擇信號所指示)上執行的寫入命令WR。來自記憶體控制器130之外部讀取命令RD及寫入命令WR及位址信號374由三維記憶體模組100作為內部讀取命令RD及寫入命令WR及位址信號376輸入。
與在資料墊DQ 264處作為外部資料378自記憶體控制器130寫入之順序寫入資料位元D0 、D1 、D2 及D3 一起產生外部WR命令。在資料並列化時間週期tp4之後，當寫入資料位元D0 、D1 、D2 及D3 已在主區326處由解串器270解串為內部資料信號380(在圖16中之時間週期tp6開始)時，產生作為內部命令及位址信號376之一部分的內部WR命令。參看圖15及圖16，在位址解碼及資料傳播延遲tp5之後，主區326處之此並列寫入資料[3：0]380作為寫入資料[3：0]382到達主晶片及從屬晶片102、106、108或110中之一者之記憶胞之選定排(亦即，陣列)以用於寫入至如由位址所規定之記憶胞。
參看圖15及圖16，在自讀取命令RD由三維記憶體模組100在內部產生起之位址解碼時間週期tp1之後，在主晶片及從屬晶片102、106、108或110中之一者中之記憶胞的選定排(亦即，陣列)處產生讀取資料[3：0]382。在資料傳播時間週期tp2之後，來自選定排之讀取資料[3：0]作為傳播讀取資料[3：0]380到達主晶片102之主區326中之串聯器266(在圖16中之時間週期tp2結束時)。在資料串聯化時間週期tp3之後，資料[3：0]被串聯化為在資料墊DQ 264處輸出之一系列位元D0、D1、D2及D3 362。
在圖16中，注意當經解串之寫入資料[3：0]及傳播讀取資料[3：0]同時到達主區326之相同雙向內部資料匯流排時的重疊時間週期tp6。如圖16中所說明，當存取三維記憶體模組100之多個排時使用主區326之相同雙向內部資料匯流排來執行讀取命令RD及寫入命令WR會不利地導致相關聯讀取資料及寫入資料之碰撞。
因此如圖13中所說明，當三維記憶體模組100之記憶胞經組織以具有多個排時，在主區326中形成單向內部資料匯流排。在彼種狀況下，如圖13中所說明，在主區326中形成單獨的內部資料匯流排以用於讀取資料及寫入資料以避免在主區326處此等資料之碰撞。
圖17展示當對於針對圖1之三維記憶體模組100(或圖7之101)中之多個組群BG0及BG1產生之讀取命令使用相同資料匯流排時導致資料碰撞之信號的時序圖。例如，參看圖2及圖17，記憶體控制器130產生第一讀取命令RD，其中待讀取的選定記憶胞之位址在三維記憶體模組100之第一組群BG0中。記憶體控制器130隨後產生第二讀取命令RD'，其中待讀取之選定記憶胞之位址在三維記憶體模組100之第二組群BG1中。
圖17將由記憶體控制器130產生之此等讀取命令RD及RD'說明為外部讀取命令及位址信號394，其與亦由記憶體控制器130產生之外部時脈信號392同步。外部讀取命令及位址信號394經輸入以在三維記憶體模組100內產生相應內部讀取命令及位址信號396。
在自第一讀取命令RD由三維記憶體模組100在內部產生起之第一位址解碼時間週期tp11之後，在主晶片及從屬晶片102、106、108或110中之一者中之記憶胞的第一組群BG0(亦即，陣列)處產生讀取資料[3：0]398。在自第二讀取命令RD'由三維記憶體模組100在內部產生起之第二位址解碼時間週期tp12之後，在主晶片及從屬晶片102、106、108或110中之一者中之記憶胞的第二組群BG1(亦即，陣列)處產生讀取資料'[3：0]400。
在第一資料傳播時間週期tp13之後，來自第一組群BG0之讀取資料[3：0]作為傳播資料[3：0]402到達主晶片102之主區326中之串聯器266。在第二資料傳播時間週期tp14之後，來自第二組群BG1之讀取資料'[3：0]作為傳播資料'[3：0]404到達主晶片102之主區326中之串聯器266。在資料串聯化時間週期tp9之後，資料[3：0]及/或資料'[3：0]被串聯化為在資料墊264處輸出之一系列位元D0、D1、D2、D3及…406。
在圖17中，在碰撞時間週期tp15期間，自第一組群BG0到達主區326之讀取資料[3：0]402與自第二組群BG1到達主區326之讀取資料'[3：0]404重疊。因此，由第一組群BG0與第二組群BG1使用主區326處的相同的共用資料匯流排以執行讀取命令RD及RD'會不利地導致在相同共用資料匯流排處讀取資料之碰撞。因此在本發明之實例實施例中，對於圖1之三維記憶體模組100(或圖7之101)之組群中之每一者，在主區326中形成單獨的資料匯流排。
圖18展示當對於針對圖1之三維記憶體模組100(或圖7之101)中之多個組群BG0及BG1產生之寫入命令使用相同資料匯流排時導致資料碰撞之信號的時序圖。例如，參看圖2及圖18，記憶體控制器130產生第一寫入命令WR，其中待寫入的選定記憶胞之位址在三維記憶體模組100之第一組群BG0中。記憶體控制器130隨後產生第二寫入命令WR'，其中待寫入的選定記憶胞之位址在三維記憶體模組100之第二組群BG1中。
圖18將由記憶體控制器130產生之此等寫入命令WR及WR'說明為外部寫入命令及位址信號408，其與亦由記憶體控制器130產生之外部時脈信號410同步。外部寫入命令及位址信號408經輸入以在三維記憶體模組100內產生相應內部寫入命令及位址信號412。第一系列之資料位元D0、D1、D2及D3由記憶體控制器130產生為外部資料信號414(與第一寫入命令WR一起)，且第二系列之資料位元D0 、D1 、D2 及D3 由記憶體控制器130產生為外部資料信號414(與第二寫入命令WR'一起)。
在第一資料並列化時間週期tp16之後，用於第一寫入命令WR之該系列位元D0、D1、D2及D3由主區326中之解串器270解串為並列寫入資料[3：0]416。在第一位址解碼及資料傳播延遲tp17之後，主區326處之此並列寫入資料[3：0]416作為傳播寫入資料[3：0]418到達主晶片及從屬晶片102、106、108或110中之一者中之第一組群BG0以用於寫入至如由位址所規定之記憶胞。
在第二資料並列化時間週期tp18之後，用於第二寫入命令WR'之該系列位元D0 、D1 、D2 及D3 由主區326中之解串器270解串為並列寫入資料'[3：0]420。在第二位址解碼及資料傳播延遲tp19之後，主區326處之此並列寫入資料'[3：0]416作為傳播寫入資料'[3：0]422到達主晶片及從屬晶片102、106、108或110中之一者中之第二組群BG1(亦即，陣列)以用於寫入至如由位址所規定之記憶胞。
在圖18中，在碰撞時間週期tp20期間，用於第一組群BG0之在主區326處解串之寫入資料[3：0]416與用於第二組群BG1之在主區326處解串之寫入資料'[3：0]420重疊。因此，由第一組群BG0與第二組群BG1使用主區326處的相同的共用資料匯流排以執行寫入命令WR及WR'會不利地導致在相同共用資料匯流排處寫入資料之碰撞。因此在本發明之實例實施例中，對於圖1之三維記憶體模組100(或圖7之101)之組群中之每一者，在主區326中形成單獨的資料匯流排。
為了避免如圖17及圖18中所說明之讀取資料或寫入資料之碰撞，在主區326中形成單獨的資料匯流排。主區326中之此等資料匯流排的第一集合專用於寫入/讀取資料至/自第一組群BG0之傳輸。另外，主區326中之此等資料匯流排的第二集合專用於寫入/讀取資料至/自第二組群BG1之傳輸，其中此等資料匯流排之第一集合與資料匯流排之第二集合電學上分離。
圖19及圖20說明根據本發明之一實施例在圖1之三維記憶體模組100中最大化主晶片102中之佈線長度，同時最小化從屬晶片106、108及110中之佈線長度。圖19展示主晶片102之方塊圖，且圖20展示具有圖19之主晶片102之三維記憶體模組100的透視圖。
例如參看圖9及圖19，主晶片102分別包括第一、第二、第三、第四、第五、第六、第七及第八記憶體組432、434、436、438、442、444、446及448。主晶片102亦包括分別用於記憶體組432、434、436、438、442、444、446及448之各別感測放大器及寫入驅動器單元431、433、435、437、441、443、445及447。
圖19及圖20說明在主晶片102上形成第一信號路徑452及在從屬晶片106、108及110中之每一者中形成至少一各別第二信號路徑454及456。第一信號路徑452藉由穿透電極(亦即，TSV，穿透半導體通道)453連接至第二信號路徑454，且第一信號路徑452藉由穿透電極(亦即，TSV，穿透半導體通道)455連接至第二信號路徑456。
藉由形成於主晶片102上的至少一接線結構形成第一信號路徑452，且藉由形成於從屬晶片106、108及110中之各別者上的至少一接線結構形成第二信號路徑454及456中之每一者。圖20說明形成於第三從屬晶片110之半導體基板上之第二信號路徑454及456。類似於第二信號路徑454及456之各別信號路徑亦形成於從屬晶片106及108中之每一者中以藉由穿透電極453及455連接至第一信號路徑452。
例如參看圖9、圖19及圖20，第一信號路徑452、TSV 453及第二信號路徑454係用於將在製造於主晶片102上之控制邏輯286、位址暫存器278、資料串聯器266或資料解串器270中之一者之間的信號傳輸至製造於從屬晶片106、108及110中之各別者上之各別記憶體組。同樣地，第一信號路徑452、TSV 455及第二信號路徑456係用於將在製造於主晶片102上之控制邏輯286、位址暫存器278、資料串聯器266或資料解串器270中之一者之間的信號傳輸至製造於從屬晶片106、108及110中之各別者上之另一各別記憶體組。
在圖19及圖20之實施例中，主晶片102上之第一信號路徑452之各別長度經最大化，而從屬晶片106、108及110中之任一者上之第二信號路徑454及456的各別長度經最小化。舉例而言，用於形成第一信號路徑452之製造於主晶片102之半導體基板上之至少一接線結構的各別總長度經最大化。另一方面，用於形成第二信號路徑454或456之製造於從屬晶片110之半導體基板上之至少一接線結構的各別總長度經最小化。
在圖19及圖20中，從屬晶片106、108及110中之每一者接收經由主晶片102上之第一信號路徑452所傳輸之共同信號。然而，從屬晶片106、108及110中之每一者經由單獨的各別第二信號路徑(諸如454或456)傳輸此共同信號。因此，可藉由最大化主晶片102上之第一信號路徑452之長度同時最小化從屬晶片106、108及110上之第二信號路徑454或456之長度來最小化由晶片102、106、108及110間之PVT(處理參數、電壓及溫度)之變化造成的不利效應。換言之，根據本發明之一態樣，最大化主晶片102上之第一信號路徑452之長度與從屬晶片上之第二信號路徑454或456之長度的比率。
舉例而言，用於形成第一信號路徑452之製造於主晶片102之半導體基板上之至少一接線結構的各別總長度為用於形成第二信號路徑454或456之製造於從屬晶片110之半導體基板上之至少一接線結構的各別總長度的至少兩倍。圖20說明形成TSV 453及455之兩個集合以用於最小化從屬晶片102、106、108及110上的第二信號路徑454及456之長度。
圖21及圖22說明形成朝向從屬晶片102、106、108及110之中心安置之TSV 466之一集合，其中第一信號路徑462形成於主晶片102上且第二信號路徑464形成於實例從屬晶片110上。各別第二信號路徑464同樣形成於從屬晶片106及108中之每一者上。TSV 466將形成於主晶片102上之第一信號路徑462與形成於從屬晶片106、108及110上之各別第二信號路徑464連接。
在圖21及圖22之狀況下，形成於主晶片102上之第一信號路徑462之總長度自圖20之實例減小，且形成於從屬晶片110上之第二信號路徑464之總長度自圖20之實例增加。因此，圖22之三維記憶體模組100更易受到由晶片102、106、108及110間之PVT(處理參數、電壓及溫度)之變化造成的不利效應。然而，與圖20之三維記憶體模組100中之TSV 453及455之數目相比，在圖22之三維記憶體模組100中可使用較少數目的TSV 466。
圖23展示視在圖1之三維記憶體模組100(或圖7之101)中外部資料匯流排之類型、形成一個排還是多個排、以及形成一個組群還是多個組群而定的形成於主區及從屬區中之內部資料匯流排類型的表。在圖23中，頂部第471、472、473及474列用於三維記憶體模組100具有交替傳輸讀取資料與寫入資料兩者之雙向外部資料匯流排的狀況，如圖12中所說明。又在圖23中，底部第475、476、477及478列用於三維記憶體模組100具有單向外部資料匯流排(其每一者專用於傳輸讀取資料或寫入資料中之一者)的狀況，如圖13中所說明。
圖23之表中之第479欄列出圖12及圖13中之主區326中之主內部資料匯流排的類型，其包括TSV及形成於主晶片102上且連接至此等TSV之內部資料匯流排。圖23之表中之第480欄列出圖12及圖13中之從屬區332中之從屬內部資料匯流排的類型，其包括形成於主晶片102及從屬晶片106、108及110上之內部資料匯流排，以用於自此等TSV連接至記憶體核心134、136、138及140。
圖23中之第471列用於三維記憶體模組100具有一個記憶體排及一個組群之狀況，如圖24及圖25中所說明。參看圖25，在記憶體控制器130與外部I/O 132之間的第一介面區形成於主晶片102中。另外，記憶體組A及B形成於主晶片102中，記憶體組C及D形成於第一從屬晶片106中，記憶體組E及F形成於第二從屬晶片108中，且記憶體組G及H形成於第三從屬晶片110中。
圖24展示具有記憶體組A部分502(其具有相應讀取感測放大器及寫入驅動器單元503)及記憶體組B部分504(其具有相應讀取感測放大器及寫入驅動器單元505)之主晶片102。圖24亦展示具有記憶體組C部分506(其具有相應讀取感測放大器及寫入驅動器單元507)及記憶體組D部分508(其具有相應讀取感測放大器及寫入驅動器單元509)之實例從屬晶片106。
此外參看圖24，主晶片包括串聯器266及解串器270及第一閘控單元328及330，其皆連接至第一節點510。閘控單元328控制在第一TSV 512與第一節點510之間的信號傳輸之方向，且閘控單元330控制在第二TSV 514與第一節點510之間的信號傳輸之方向。
又參看圖24，第二閘控單元516及518分別連接於TSV 512及514與組接線520及522之間。組接線520及522分別連接至製造於主晶片102上之記憶體組A及B。閘控單元516控制在第一TSV 512與用於記憶體組A之組接線520之間的信號傳輸之方向，且閘控單元518控制在第二TSV 514與用於記憶體組B之組接線522之間的信號傳輸之方向。
另外參看圖24，第三閘控單元524及526分別連接於TSV 512及514與組接線528及530之間。組接線528及530分別連接至製造於從屬晶片106中之記憶體組C及D。閘控單元524控制在第一TSV 512與用於記憶體組C之組接線528之間的信號傳輸之方向，且閘控單元526控制在第二TSV 514與用於記憶體組D之組接線530之間的信號傳輸之方向。閘控單元328、330、516、518、524及526由圖38之閘控控制器327根據位址ADDR及命令CMD加以控制以用於確定信號傳輸之方向。
參看圖12、圖23、圖24及圖25，當三維記憶體模組100具有雙向外部資料匯流排以及一記憶體排及一組群(圖23中之第471列)時，包括節點510及TSV 512及514之主區326中的內部資料匯流排亦為雙向的。又在彼種狀況下，包括組接線520、522、528及530之從屬區332中之內部資料匯流排亦為雙向的。
圖23中之第472列用於根據本發明之另一實施例如圖26及圖28中所說明之具有雙向外部資料匯流排以及一記憶體排及多個組群之三維記憶體模組100的狀況。參看圖26，在記憶體控制器130與外部I/O 132之間的第一介面區形成於主晶片102中。另外在圖26中，記憶體組A完全形成於主晶片102之記憶體核心134中，記憶體組B完全形成於從屬晶片106之記憶體核心136中，記憶體組C完全形成於從屬晶片108之記憶體核心138中，且記憶體組D完全形成於從屬晶片110之記憶體核心140中。
圖26及圖28展示藉由在晶片102、106、108及110之堆疊中包括記憶體核心134、136、138及140之部分而經形成以垂直延伸之第一組群BG0。另外，圖26及圖28展示藉由在晶片102、106、108及110之堆疊中包括記憶體核心134、136、138及140之剩餘部分而經形成以垂直延伸之第二組群BG1。
因此在圖28中，主晶片102包括形成第一組群BG0(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元533的第一記憶體組A部分532。主晶片102亦包括形成第二組群BG1(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元535的第二記憶體組A部分534。
又在圖28中，從屬晶片106包括形成第一組群BG0(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元537的第一記憶體組B部分536。從屬晶片106亦包括形成第二組群BG1(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元539的第二記憶體組B部分538。
此外參看圖28，主晶片102包括串聯器266、解串器270及第一閘控單元328及330，其皆連接至第一節點510。閘控單元328控制在第一TSV 542與第一節點510之間的信號傳輸之方向，且閘控單元330控制在第二TSV 544與第一節點510之間的信號傳輸之方向。
又參看圖28，第二閘控單元546及548分別連接於TSV 542及544與組A接線550及552之間。在主晶片102內，組接線550連接至第一記憶體組A部分532，且組接線552連接至第二記憶體組A部分534。閘控單元546控制在第一TSV 542與組接線550之間的信號傳輸之方向，且閘控單元548控制在第二TSV 544與組接線552之間的信號傳輸之方向。
另外參看圖28，第三閘控單元554及556分別連接於TSV 542及544與組B接線558及560之間。在從屬晶片106內，組接線558連接至第一記憶體組B部分536，且組接線560連接至第二記憶體組B部分538。閘控單元554控制在第一TSV 542與組接線558之間的信號傳輸之方向，且閘控單元556控制在第二TSV 544與組接線560之間的信號傳輸之方向。閘控單元328、330、546、548、554及556由圖38之閘控控制器327根據位址ADDR及命令CMD加以控制以用於確定信號傳輸之方向。
參看圖12、圖23、圖26及圖28，當三維記憶體模組100具有雙向外部資料匯流排以及一記憶體排及多個組群B0及B1(圖23中之第472列)時，包括節點510及TSV 542及544之主區326中的內部資料匯流排亦為雙向的。又在彼種狀況下，包括組接線550、552、558及560之從屬區332中之內部資料匯流排亦為雙向的。
此外在彼種狀況下(圖23中之第472列)，對於組群BG0及BG1中之每一者形成各別的單獨資料匯流排以防止資料碰撞，如上文參看圖17及圖18所解釋。因此在圖28中，資料匯流排542、550及558之第一集合經形成用於第一組群BG0，且資料匯流排544、552及560之第二集合經形成用於第二組群BG1，其中藉由閘控單元328及330，資料匯流排之第二集合與資料匯流排之第一集合電學上分離。
圖23中之第473列用於根據本發明之另一實施例如圖27及圖29中所說明之具有雙向外部資料匯流排以及多個記憶體排及一組群之三維記憶體模組100的狀況。參看圖27，在記憶體控制器130與外部I/O 132之間的第一介面區形成於主晶片102中。另外在圖27中，形成第一排(Rank #1)之各別記憶體組A、B、C及D部分完全形成於主晶片102之記憶體核心134中。
又在圖27中，形成第二排(Rank #2)之各別記憶體組A、B、C及D部分完全形成於從屬晶片106之記憶體核心136中。此外在圖27中，形成第三排(Rank #3)之各別記憶體組A、B、C及D部分完全形成於從屬晶片108之記憶體核心138中。另外在圖27中，形成第四排(Rank #4)之各別記憶體組A、B、C及D部分完全形成於從屬晶片110之記憶體核心140中。
圖27及圖29展示藉由主晶片及從屬晶片102、106、108及110之記憶體核心134、136、138及140中之每一者形成的第一排、第二排、第三排及第四排中之各別者。因此在圖29中，主晶片102包括具有相應讀取感測放大器及寫入驅動器單元563之第一記憶體組A部分562、具有相應讀取感測放大器及寫入驅動器單元565之第一記憶體組B部分564、具有相應讀取感測放大器及寫入驅動器單元567之第一記憶體組C部分566，及具有相應讀取感測放大器及寫入驅動器單元569之第一記憶體組D部分568，以用於形成第一記憶體排(Rank #1)。
此外在圖29中，從屬晶片106包括具有相應讀取感測放大器及寫入驅動器單元573之第二記憶體組A部分572、具有相應讀取感測放大器及寫入驅動器單元575之第二記憶體組B部分574、具有相應讀取感測放大器及寫入驅動器單元577之第二記憶體組C部分576，及具有相應讀取感測放大器及寫入驅動器單元579之第二記憶體組D部分578，以用於形成第二記憶體排(Rank #2)。
又參看圖29，主晶片102包括串聯器266、解串器270、在第一節點583處耦接至解串器270之第一閘控單元580及582，及在第二節點587處耦接至串聯器266之第二閘控單元584及586。第一閘控單元580及582確定將來自解串器270之寫入資料施加於第一寫入TSV 592及第二寫入TSV 594中之哪一者。第二閘控單元584及586確定第一讀取TSV 596及第二讀取TSV 598中之哪一者連接至串聯器266，該串聯器266串聯化在讀取TSV 596及598中之此選定者上的各別讀取資料。
此外參看圖29，第三閘控單元602控制讀取TSV 596及寫入TSV 592中之一者與連接至左組部分562及564之第一組接線604之耦接。第四閘控單元606控制讀取TSV 596及寫入TSV 592中之一者與連接至右組部分562及564之第二組接線608之耦接。第五閘控單元610控制讀取TSV 598及寫入TSV 594中之一者與連接至左組部分566及568之第三組接線612之耦接。第六閘控單元614控制讀取TSV 598及寫入TSV 594中之一者與連接至右組部分566及568之第四組接線616之耦接。
又參看圖29，第七閘控單元618控制讀取TSV 596及寫入TSV 592中之一者與連接至左組部分572及574之第五組接線620之耦接。第八閘控單元622控制讀取TSV 596及寫入TSV 592中之一者與連接至右組部分572及574之第六組接線624之耦接。第九閘控單元626控制讀取TSV 598及寫入TSV 594中之一者與連接至左組部分576及578之第七組接線628之耦接。第十閘控單元630控制讀取TSV 598及寫入TSV 594中之一者與連接至右組部分576及578之第八組接線632之耦接。
閘控單元580、582、584、586、602、606、610及614形成於主晶片102中。閘控單元618、622、626及630形成於從屬晶片106中。閘控單元580、582、584、586、602、606、610、614、618、622、626及630由圖38之閘控控制器327根據位址ADDR及命令CMD加以控制以用於確定信號傳輸之方向。
參看圖12、圖23、圖27及圖29，當三維記憶體模組100具有雙向外部資料匯流排以及多個記憶體排及一組群(圖23中之第473列)時，包括節點583及587及TSV 592、594、596及598之主區326中的內部資料匯流排中之每一者為單向的，其專用於傳輸讀取資料或寫入資料之各別者。因此在彼種狀況下(圖23中之第473列)，對於讀取資料及寫入資料形成各別的單獨單向資料匯流排以用於防止在排至排交錯期間的資料碰撞，如上文參看圖14、圖15及圖16所解釋。
又在彼種狀況下，包括組接線604、608、612、616、620、624、628及632之從屬區332中之內部資料匯流排中之每一者為雙向的，其在不同時間傳輸讀取資料與寫入資料。雙向組接線604、608、612、616、620、624、628及632能夠傳輸讀取資料與寫入資料兩者，但視讀取TSV或寫入TSV中之哪一各別者連接至彼處而定，在任何給定時間傳輸讀取資料或寫入資料中之一者。
圖23中之第474列用於根據本發明之另一實施例如圖30及圖33中所說明之具有雙向外部資料匯流排以及多個記憶體排及多個組群之三維記憶體模組100的狀況。參看圖30，在記憶體控制器130與外部I/O 132之間的第一介面區形成於主晶片102中。另外在圖30中，記憶體組A完全形成於主晶片102之記憶體核心134中，記憶體組B完全形成於從屬晶片106之記憶體核心136中，記憶體組C完全形成於從屬晶片108之記憶體核心138中，且記憶體組D完全形成於從屬晶片110之記憶體核心140中。
圖30及圖33展示藉由在晶片102、106、108及110之堆疊中包括記憶體核心134、136、138及140之部分而經形成以垂直延伸之第一組群BG0。另外，圖30及圖33展示藉由在晶片102、106、108及110之堆疊中包括記憶體核心134、136、138及140之剩餘部分而經形成以垂直延伸之第二組群BG1。
此外在圖30及圖33中，包含第一組群BG0及第二組群BG1之部分之第一排(Rank #1)634藉由在晶片102、106、108及110之堆疊中包括記憶體核心134、136、138及140之部分而經形成以垂直延伸。又在圖30及圖33中，包含第一組群BG0及第二組群BG1之剩餘部分之第二排(Rank #2)636藉由包括在晶片102、106、108及110之堆疊中的記憶體核心134、136、138及140之剩餘部分而經形成以垂直延伸。
因此在圖33中，主晶片102包括形成第一排634中之第一組群BG0(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元643的第一記憶體組A部分642。主晶片102亦包括形成第一排634中之第二組群BG1(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元645的第二記憶體組A部分644。
另外在圖33中，主晶片102包括形成第二排636中之第一組群BG0(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元647的第三記憶體組A部分646。主晶片102亦包括形成第二排636中之第二組群BG1(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元649的第四記憶體組A部分648。
此外在圖33中，從屬晶片106包括形成第一排634中之第一組群BG0(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元653的第一記憶體組B部分652。從屬晶片106亦包括形成第一排634中之第二組群BG1(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元655的第二記憶體組B部分654。
另外在圖33中，從屬晶片106包括形成第二排636中之第一組群BG0(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元657的第三記憶體組B部分656。從屬晶片106亦包括形成第二排636中之第二組群BG1(圖28中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元659的第四記憶體組B部分658。
又參看圖33，主晶片102包括串聯器266、解串器270、在第一節點A處耦接至串聯器266之第一閘控單元660及662，及在第一節點A處耦接至串聯器266之第二閘控單元664及666。主晶片102進一步包括在第二節點B處耦接至解串器270之第三閘控單元668及670，及在第二節點B處耦接至解串器270之第四閘控單元672及674。
在傳輸讀取資料時，第一閘控單元660及662確定第一TSV 682及第二TSV 684中之哪一者連接至串聯器266，該串聯器266串聯化在TSV 682及684中之此選定者上之各別讀取資料。在傳輸讀取資料時，第二閘控單元664及666確定第三TSV 686及第四TSV 688中之哪一者連接至串聯器266，該串聯器266串聯化在TSV 688及686中之此選定者上之各別讀取資料。
在傳輸寫入資料時，第三閘控單元668及670確定將來自解串器270之寫入資料施加於第一TSV 682及第二TSV 684中之哪一者。在傳輸寫入資料時，第四閘控單元672及674確定將來自解串器270之寫入資料施加於第三TSV 686及第四TSV 688中之哪一者。
又參看圖33，第五閘控單元681連接於TSV 686與第一組接線683之間，該第一組接線683連接至主晶片102內第一排(Rank #1)之第一組群BG0中的記憶體組A部分642。第六閘控單元685連接於TSV 682與第二組接線687之間，該第二組接線687連接至主晶片102內第一排(Rank #1)之第二組群BG1中的記憶體組A部分644。
此外參看圖33，第七閘控單元690連接於TSV 684與第三組接線692之間，該第三組接線692連接至主晶片102內第二排(Rank #2)之第一組群BG0中的記憶體組A部分646。第八閘控單元694連接於TSV 688與第四組接線696之間，該第四組接線696連接至主晶片102內第二排(Rank #2)之第二組群BG1中的記憶體組A部分648。
又參看圖33，第九閘控單元698連接於TSV 686與第五組接線700之間，該第五組接線700連接至從屬晶片106內第一排(Rank #1)之第一組群BG0中的記憶體組B部分652。第十閘控單元702連接於TSV 682與第六組接線704之間，該第六組接線704連接至從屬晶片106內第一排(Rank #1)之第二組群BG1中的記憶體組B部分654。
此外參看圖33，第十一閘控單元706連接於TSV 684與第七組接線708之間，該第七組接線708連接至從屬晶片106內第二排(Rank #2)之第一組群BG0中的記憶體組B部分656。第十二閘控單元710連接於TSV 688與第八組接線712之間，該第八組接線712連接至從屬晶片106內第二排(Rank #2)之第二組群BG1中的記憶體組B部分658。
在主晶片102內，閘控單元681控制在TSV 686與第一組接線683之間的信號傳輸之方向，且閘控單元685控制在TSV 682與第二組接線687之間的信號傳輸之方向。在主晶片102內，閘控單元690控制在TSV 684與第三組接線692之間的信號傳輸之方向，且閘控單元694控制在TSV 688與第四組接線696之間的信號傳輸之方向。
在從屬晶片106內，閘控單元698控制在TSV 686與第五組接線700之間的信號傳輸之方向，且閘控單元702控制在TSV 682與第六組接線704之間的信號傳輸之方向。在從屬晶片106內，閘控單元706控制在TSV 684與第七組接線708之間的信號傳輸之方向，且閘控單元710控制在TSV 688與第八組接線712之間的信號傳輸之方向。
閘控單元660、662、664、666、668、670、672、674、681、685、690及694形成於主晶片102中，且閘控單元698、702、706及710形成於從屬晶片106中。閘控單元660、662、664、666、668、670、672、674、681、685、690、694、698、702、706及710由圖38之閘控控制器327根據位址ADDR及命令CMD加以控制以用於確定信號傳輸之方向。
在具有多個排(圖23中之第474列)之圖33之三維記憶體模組100的情況下，在主區326中單向讀取及寫入資料匯流排經形成有節點A及B。另外在彼種狀況下，TSV 682、684、686及688在圖33之三維記憶體模組100之多個排間之排至排交錯期間用作單向讀取及寫入資料匯流排。TSV 682、684、686及688之此使用防止在排至排交錯期間的資料碰撞，如上文關於圖14、圖15及圖16所解釋。
或者在亦具有多個組群(圖23中之第474列)之圖33之三維記憶體模組100的情況下，TSV 682、684、686及688在圖33之三維記憶體模組100之多個組群BG0及BG1間的組群至組群交錯期間形成雙向讀取及寫入資料匯流排。因此，TSV 682、684、686及688對於多個組群BG0及BG1形成雙向讀取及寫入資料匯流排之單獨集合以防止在組群至組群交錯期間的資料碰撞，如上文關於圖17及圖18所解釋。又在圖33之彼種狀況下(圖23中之第474列)，包括用於連接至記憶體組部分之組接線683、687、692、696、700、704、708及712之從屬區332中的內部資料匯流排為雙向的。
圖23中之第475列用於有單向外部資料匯流排的具有一記憶體排及一組群之三維記憶體模組100的狀況，如圖25及圖34中所說明。在圖24及圖34中具有相同參考數字之元件指代具有類似結構及/或功能之元件。圖24與圖34皆用於具有一記憶體排及一組群之三維記憶體模組100。然而，圖24用於具有雙向外部資料匯流排(圖23中之第471列)之三維記憶體模組100，且圖34用於具有單向外部資料匯流排(圖23中之第475列)之三維記憶體模組100。
參看圖34，主晶片102包括串聯器308、解串器342、在第一節點511處耦接至串聯器308之第一閘控單元329及331，及在第二節點513處耦接至解串器342之第二閘控單元333及335。第一閘控單元329及331確定TSV 512及514中之哪一者連接至串聯器308，該串聯器308串聯化在TSV 512及514中之此選定者上之各別讀取資料。第二閘控單元333及335確定將來自解串器342之寫入資料施加於TSV 512及514中之哪一者。
參看圖13、圖23、圖25及圖34，當三維記憶體模組100具有單向外部資料匯流排以及一記憶體排及一組群(圖23中之第475列)時，包括節點511及513之主區326中的內部資料匯流排為單向資料匯流排，其中每一單向匯流排專用於傳輸讀取資料或寫入資料之各別者。又在彼種狀況下，包括組接線520、522、528及530及TSV 512及514之從屬區332中之內部資料匯流排為雙向的，其之每一者在不同時間傳輸讀取資料及寫入資料。
圖23中之第476列用於具有一記憶體排及多個組群以及單向外部資料匯流排之三維記憶體模組100的狀況，如圖26及圖35中所說明。在圖28及圖35中具有相同參考數字之元件指代具有類似結構及/或功能之元件。圖28與圖35皆用於具有一記憶體排及多個組群之三維記憶體模組100，如圖26中所說明。然而，圖28用於具有雙向外部資料匯流排(圖23中之第472列)之三維記憶體模組100，且圖35用於具有單向外部資料匯流排(圖23中之第476列)之三維記憶體模組100。
參看圖35，主晶片102包括串聯器308、解串器342、在第一節點730處耦接至串聯器308之第一閘控單元722及724，及在第二節點732處耦接至解串器342之第二閘控單元726及728。第一閘控單元722及724確定TSV 542及544中之哪一者連接至串聯器308，該串聯器308串聯化在TSV 542及544中之此選定者上之各別讀取資料。第二閘控單元726及728確定將來自解串器342之寫入資料施加於TSV 542及544中之哪一者。
參看圖13、圖23、圖26及圖35，當三維記憶體模組100具有單向外部資料匯流排以及一記憶體排及多個組群(圖23中之第476列)時，包括節點730及732之主區326中的內部資料匯流排為單向匯流排，其中每一單向匯流排專用於傳輸讀取資料或寫入資料之各別者。又在彼種狀況下，包括組接線550、552、558及560及TSV 542及544之從屬區332中之內部資料匯流排為雙向的，其之每一者在不同時間傳輸讀取資料及寫入資料。此外在彼種狀況下，對於組群BG0及BG1中之每一者形成單獨的TSV 542及544作為單獨資料匯流排以防止在組群至組群交錯期間的資料碰撞，如上文關於圖17及圖18所解釋。
圖23中之第477列用於具有多個記憶體排及一組群以及單向外部資料匯流排之三維記憶體模組100的狀況，如圖27及圖29中所說明。換言之，圖27及圖29說明具有雙向外部資料匯流排或單向外部資料匯流排(圖23中之第473及477列)之三維記憶體模組100之兩種狀況下的主晶片102及實例從屬晶片106內之內部資料匯流排。
對於圖12及圖36之具有雙向外部資料匯流排264之三維記憶體模組100的狀況，在圖29中解串器270及串聯器266皆耦接至雙向外部資料匯流排264。對於圖13及圖37之具有單向外部資料匯流排302及312之三維記憶體模組100的狀況，在圖29中解串器342及串聯器308分別耦接至單向外部資料匯流排302及312。
對於具有多個記憶體排及一組群以及單向外部資料匯流排(圖23中之第477列)之三維記憶體模組100的狀況，包括節點583及587及TSV 592、594、596及598之主區326中的內部資料匯流排中之每一者為單向的，其專用於傳輸讀取資料或寫入資料之各別者。因此在彼種狀況下(圖23中之第477列)，對於讀取資料及寫入資料形成各別的單獨單向資料匯流排以用於防止在排至排交錯期間的資料碰撞，如上文參看圖14、圖15及圖16所解釋。
又在彼種狀況下(圖23中之第477列)，包括組接線604、608、612、616、620、624、628及632之從屬區332中之內部資料匯流排中之每一者為雙向的，其傳輸讀取資料與寫入資料。雙向組接線604、608、612、616、620、624、628及632視讀取TSV或寫入TSV中之哪一各別者連接至此等雙向組接線中之每一者而定在不同時間傳輸讀取資料與寫入資料。
圖23中之第478列用於具有多個記憶體排及多個組群以及單向外部資料匯流排之三維記憶體模組100的狀況，如圖30及圖33中所說明。換言之，圖30及圖33說明具有雙向外部資料匯流排或單向外部資料匯流排之三維記憶體模組100之兩種狀況下的主晶片102及實例從屬晶片106內之內部資料匯流排。
對於圖12及圖36之具有雙向外部資料匯流排264之三維記憶體模組100的狀況，在圖33中解串器270及串聯器266皆耦接至雙向外部資料匯流排264。對於圖13及圖37之具有單向外部資料匯流排302及312之三維記憶體模組100的狀況，在圖33中解串器342及串聯器308分別耦接至單向外部資料匯流排302及312。
在具有多個排(圖23中之第478列)之圖33之三維記憶體模組100的情況下，在主區326中單向讀取及寫入資料匯流排經形成有節點A及B。另外在彼種狀況下，TSV 682、684、686及688在圖33之三維記憶體模組100之多個排間之排至排交錯期間用作單向讀取及寫入資料匯流排。TSV 682、684、686及688之此使用防止在排至排交錯期間的資料碰撞，如上文關於圖14、圖15及圖16所解釋。
或者在亦具有多個組群(圖23中之第478列)之圖33之三維記憶體模組100的情況下，TSV 682、684、686及688在圖33之三維記憶體模組100之多個組群BG0及BG1間的組群至組群交錯期間用作雙向讀取及寫入資料匯流排。因此，對於多個組群BG0及BG1，TSV 682、684、686及688形成雙向讀取及寫入資料匯流排之單獨集合以防止在組群至組群交錯期間的資料碰撞，如上文關於圖17及圖18所解釋。又在圖33之彼種狀況下(圖23中之第478列)，包括用於連接至記憶體組部分之組接線683、687、692、696、700、704、708及712之從屬區332中的內部資料匯流排為雙向的。
總之，參看圖23中之所有列471、472、473、474、475、476、477及478，從屬區332中之內部資料匯流排為雙向的，以用於最小化用於連接至主晶片及從屬晶片102、106、108及110之記憶體核心之接線結構的數目。另外，當三維記憶體模組100具有單向外部資料匯流排時，且當三維記憶體模組100具有多個排時，主區326中之內部資料匯流排包括單向讀取及寫入資料匯流排，以用於防止在排至排交錯期間的資料碰撞(如上文關於圖14、圖15及圖16所解釋)。否則，主區326中之內部資料匯流排為雙向資料匯流排，以用於最小化其中之接線結構之數目。
又在圖23中，當三維記憶體模組100具有多個組群時主區326具有用於每一組群之資料匯流排之單獨集合以用於防止在組群至組群交錯期間的資料碰撞，如上文關於圖17及圖18所解釋。如圖24、圖28、圖29、圖33、圖34及圖35中所說明之主區326及從屬區332中之內部資料匯流排的實例組態僅為舉例而言。另外，圖24、圖28、圖29、圖33、圖34及圖35說明包括至少一記憶體組、至少一組群及至少一排之主晶片及從屬晶片102、106、108及110中之記憶體核心134、136、138及140的實例容量組織。圖24、圖28、圖29、圖33、圖34及圖35之此等實例說明用於防止資料碰撞且最小化接線結構之數目的主區326及從屬區332中之內部資料匯流排之有效組態及容量組織。
舉例而言，圖31及圖39說明用於三維記憶體模組100具有一個排及多個組群的情況的與圖26及圖28相比而言效率較差的容量組織。圖26及圖28中之晶片102、106、108及110中之每一者具有完全形成於其中之組A、B、C及D中之各別者。相對照地，圖31及圖39中之晶片102、106、108及110中之每一者具有形成於其中之多個組A、B、C及D之各別集合。因此在圖31中，主晶片102與從屬晶片106皆包括組A及組B部分，且從屬晶片108與110皆包括組C及組D部分。
參看圖39，主晶片102包括具有相應讀取感測放大器及寫入驅動器單元803之第一記憶體組A部分802及具有相應讀取感測放大器及寫入驅動器單元805之第一記憶體組B部分804，該等部分形成第一組群BG0(圖39中以虛線輪廓展示)之部分。主晶片102亦包括具有相應讀取感測放大器及寫入驅動器單元807之第二記憶體組A部分806及具有相應讀取感測放大器及寫入驅動器單元809之第二記憶體組B部分808，該等部分形成第二組群BG1(圖39中以虛線輪廓展示)之部分。
此外參看圖39，從屬晶片106包括具有相應讀取感測放大器及寫入驅動器單元813之第三記憶體組A部分812及具有相應讀取感測放大器及寫入驅動器單元815之第三記憶體組B部分814，該等部分形成第一組群BG0(圖39中以虛線輪廓展示)之部分。從屬晶片106亦包括具有相應讀取感測放大器及寫入驅動器單元817之第四記憶體組A部分816及具有相應讀取感測放大器及寫入驅動器單元819之第四記憶體組B部分818，該等部分形成第二組群BG1(圖39中以虛線輪廓展示)之部分。
此外參看圖39，主晶片102包括串聯器266、解串器270、第一閘控單元822、第二閘控單元824、第三閘控單元826及第四閘控單元828，其皆連接至第一節點820。第一閘控單元822控制在第一節點820與第一TSV 832之間的信號傳輸之方向。第二閘控單元824控制在第一節點820與第二TSV 834之間的信號傳輸之方向。第三閘控單元826控制在第一節點820與第三TSV 836之間的信號傳輸之方向。第四閘控單元828控制在第一節點820與第四TSV 838之間的信號傳輸之方向。
圖39之主晶片102亦包括一第五閘控單元830，其用於控制在第一TSV 832與連接至第一組A部分802之第一組接線831之間的信號傳輸之方向。此外，第六閘控單元832控制在第二TSV 834與連接至第一組B部分804之第二組接線833之間的信號傳輸之方向。
又，第七閘控單元834控制在第三TSV 836與連接至第二組A部分806之第三組接線835之間的信號傳輸之方向。第八閘控單元836控制在第四TSV 838與連接至第二組B部分808之第四組接線837之間的信號傳輸之方向。
圖39之從屬晶片106亦包括一第九閘控單元838，其用於控制在第一TSV 832與連接至第三組A部分812之第五組接線839之間的信號傳輸之方向。此外，第十閘控單元840控制在第三TSV 836與連接至第四組A部分816之第六組接線841之間的信號傳輸之方向。
此外在圖39之從屬晶片106中，第十一閘控單元842控制在第二TSV 834與連接至第三組B部分814之第七組接線843之間的信號傳輸之方向。第十二閘控單元844控制在第四TSV 838與連接至第四組B部分818之第八組接線845之間的信號傳輸之方向。
在圖39中，多個TSV 832及836經形成用於組A部分，該等組A部分形成在晶片102及106中所形成之多個組群BG0及BG1。又，多個TSV 834及838經形成用於組B部分，該等組B部分形成在晶片102及106中所形成之多個組群BG0及BG1。在圖39中，形成此等單獨的TSV以用於組群至組群交錯。
然而比較圖28及圖39，圖39之容量組織導致圖39中之TSV 832、834、836及838多於圖28中之TSV 542及544。另外，圖39之容量組織導致比圖28中之閘控單元328、330、546、548、554及556更多的閘控單元822、824、826、828、830、832、834、836、838、840、842及844。因此，對於形成多個組群BG0及BG1，圖28之容量組織比圖39之容量組織更有效率。
在另一實例中，圖32及圖40針對具有一個組群及多個排之三維記憶體模組100說明與圖27及圖29相比不同之容量組織。圖27展示完全形成於晶片102、106、108及110中之每一者內之各別排。相對照地，圖32展示藉由垂直穿過所有晶片102、106、108及110之各別組A、B、C及D部分而形成每一排。又在圖27中，晶片中之每一者具有各別組A、B、C及D部分。相對照地，在圖32中，記憶體組A、B、C及D中之每一者完全形成於晶片102、106、108及110中之各別者中。
因此在圖40中，主晶片102包括形成第一排952(圖40中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元903的第一記憶體組A部分902。主晶片102亦包括形成第二排954(圖40中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元905的第二記憶體組A部分904。
主晶片102進一步包括形成第三排956(圖40中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元907的第三記憶體組A部分906。主晶片102亦包括形成第四排958(圖40中以虛線輪廓展示)之部分之具有相應讀取感測放大器及寫入驅動器單元909的第四記憶體組A部分908。
此外在圖40中，從屬晶片106包括形成第一排952之部分之具有相應讀取感測放大器及寫入驅動器單元913的第一記憶體組B部分912。從屬晶片106亦包括形成第二排954之部分之具有相應讀取感測放大器及寫入驅動器單元915的第二記憶體組B部分914。從屬晶片106進一步包括形成第三排956之部分之具有相應讀取感測放大器及寫入驅動器單元917的第三記憶體組B部分916。從屬晶片106亦包括形成第四排958之部分之具有相應讀取感測放大器及寫入驅動器單元919的第四記憶體組B部分918。
又參看圖40，主晶片102包括串聯器266、解串器270、在第一節點923處耦接至解串器270之第一閘控單元920及922，及在第二節點927處耦接至串聯器266之第二閘控單元924及926。第一閘控單元920及922確定將來自解串器270之寫入資料施加於第一寫入TSV 932及第二寫入TSV 934中之哪一者。第二閘控單元924及926確定第一讀取TSV 936及第二讀取TSV 938中之哪一者連接至串聯器266，該串聯器266串聯化在讀取TSV中之此選定者上之各別讀取資料。
此外參看圖40，第三閘控單元942控制讀取TSV 936及寫入TSV 932中之一者與連接至組A部分902之第一組接線944之耦接。第四閘控單元946控制讀取TSV 936及寫入TSV 932中之一者與連接至組A部分904之第二組接線948之耦接。第五閘控單元950控制讀取TSV 938及寫入TSV 934中之一者與連接至組A部分906之第三組接線952之耦接。第六閘控單元954控制讀取TSV 938及寫入TSV 934中之一者與連接至組A部分908之第四組接線956之耦接。
又參看圖40，第七閘控單元958控制讀取TSV 936及寫入TSV 932中之一者與連接至組B部分952之第五組接線960之耦接。第八閘控單元962控制讀取TSV 936及寫入TSV 932中之一者與連接至組B部分914之第六組接線964之耦接。第九閘控單元966控制讀取TSV 938及寫入TSV 934中之一者與連接至組B部分916之第七組接線968之耦接。第十閘控單元970控制讀取TSV 938及寫入TSV 934中之一者與連接至組B部分918之第八組接線972之耦接。
比較圖29及圖40，圖40中之TSV 936、932、934及938之數目類似於圖29之TSV 592、596、598及594之數目。另外，圖40中之閘控單元920、922、924、926、942、946、952、954、958、962、966及970之數目類似於圖29中之閘控單元584、586、580、582、602、606、610、614、618、622、626及630之數目。因此，對於在三維記憶體模組100中形成多個排，圖32及圖40之容量組織具有類似於圖27及圖29之容量組織之效率。
上述僅舉例而言且不意欲為限制的。例如，如本文中說明且描述之元件之任何數目僅為舉例而言。本發明僅如以下申請專利範圍及其均等物中所定義地受到限制。
100,101．．．三維記憶體模組
102．．．主晶片
104．．．基板
106．．．第一從屬晶片
108．．．第二從屬晶片
110．．．第三從屬晶片
112．．．第一TSV
114．．．第二TSV
116．．．第一內電極
118．．．第二內電極
120．．．外部端子
122．．．接線
130．．．記憶體控制器
132．．．外部I/O
134．．．主記憶體核心
136,138,140．．．從屬記憶體核心
144．．．主I/O
146．．．第一從屬I/O
148．．．第二從屬I/O
150．．．第三從屬I/O
152,156,158,160．．．狀態電路
162．．．追蹤電路
164．．．第一接線結構
166．．．第二接線結構
168．．．第三接線結構
170．．．主狀態電路
172．．．追蹤電路
174．．．第一記憶體組
176．．．第二記憶體組
178．．．第三記憶體組
180．．．第四記憶體組
182．．．第一TSV區
184．．．第二TSV區
186．．．TSV
188．．．TSV
192．．．第一內部接線
194．．．第二內部接線
196．．．第三內部接線
198．．．第四內部接線
200．．．中心區
202．．．核心測試電路
204．．．測試墊
206．．．測試墊區
212．．．第一記憶體組
214．．．第二記憶體組
216．．．第三記憶體組
218．．．第四記憶體組
222．．．第一TSV區
223．．．TSV
224．．．第二TSV區
225．．．TSV
226．．．第一I/O墊區
227．．．I/O墊
228．．．第二I/O墊區
229．．．I/O墊
230．．．I/O電路
231．．．中心區
232．．．第一內部接線
234．．．第二內部接線
236．．．第三內部接線
238．．．第四內部接線
242．．．第一接線層
244．．．第二接線層
245．．．主晶片
246．．．TSV
252．．．記憶體組
254．．．雙向外部資料匯流排
256．．．感測放大器陣列
258．．．列位址解碼器
260．．．行位址解碼器
262．．．閘控單元
264．．．資料墊
266．．．資料串聯器
268．．．輸出緩衝器
270．．．資料解串器
272．．．輸入緩衝器
274．．．位址墊
276．．．位址緩衝器
278．．．位址暫存器
280．．．組控制器
282．．．命令墊
284．．．命令緩衝器
286．．．控制邏輯
288．．．命令解碼器
292．．．第一組群
294．．．第二組群
301,302．．．單向外部資料匯流排
304．．．輸入緩衝器
306．．．成框邏輯解碼器
308．．．串聯器
310．．．輸出緩衝器
312．．．輸出墊
320．．．位元線感測放大器(BLSA)
322．．．I/O寫入驅動器
324．．．I/O感測放大器
326．．．主區
327．．．閘控控制器
328,330．．．閘控單元
329,331．．．第一閘控單元
332．．．從屬區
333,335．．．第二閘控單元
334,336．．．閘控單元
338．．．閘控單元
340．．．閘控單元
342．．．解串器
352．．．外部時脈信號
354．．．外部讀取命令RD及位址信號
356．．．內部讀取命令RD及位址信號
358．．．讀取資料
360．．．傳播資料
362．．．位元
364．．．外部寫入命令WR及位址信號
366．．．位元
368．．．並列寫入資料
370．．．內部寫入命令WR及位址信號
372．．．寫入資料
374．．．外部讀取命令RD及寫入命令WR及位址信號
376．．．內部讀取命令RD及寫入命令WR及位址信號
378．．．外部資料
380．．．內部資料信號
382．．．讀取資料/寫入資料
392．．．外部時脈信號
394．．．外部讀取命令及位址信號
396．．．內部讀取命令及位址信號
398．．．讀取資料
400．．．讀取資料
402．．．傳播資料
404．．．傳播資料
406．．．位元
408．．．外部寫入命令及位址信號
410．．．外部時脈信號
412．．．內部寫入命令及位址信號
414．．．外部資料信號
416．．．並列寫入資料
418．．．傳播寫入資料
420．．．並列寫入資料
422．．．傳播寫入資料
431,433,435,437,441,443,445,447．．．感測放大器及寫入驅動器單元
432,434,436,438,442,444,446,448．．．記憶體組
452．．．第一信號路徑
453．．．穿透電極
454,456．．．第二信號路徑
455．．．穿透電極
462．．．第一信號路徑
464．．．第二信號路徑
466．．．TSV
471,472,473,474．．．頂部列
475,476,477,478．．．底部列
479．．．欄
480．．．欄
502．．．記憶體組A部分
503．．．讀取感測放大器及寫入驅動器單元
504．．．記憶體組B部分
505．．．讀取感測放大器及寫入驅動器單元
506．．．記憶體組C部分
507．．．讀取感測放大器及寫入驅動器單元
508．．．記憶體組D部分
509．．．讀取感測放大器及寫入驅動器單元
510．．．第一節點
511．．．第一節點
512．．．第一TSV
513．．．第二節點
514．．．第二TSV
516,518．．．第二閘控單元
520,522．．．組接線
524,526．．．第三閘控單元
528,530．．．組接線
532．．．第一記憶體組A部分
533．．．讀取感測放大器及寫入驅動器單元
534．．．第二記憶體組A部分
535．．．讀取感測放大器及寫入驅動器單元
536．．．第一記憶體組B部分
537．．．讀取感測放大器及寫入驅動器單元
538．．．第二記憶體組B部分
539．．．讀取感測放大器及寫入驅動器單元
542．．．第一TSV
544．．．第二TSV
546,548．．．第二閘控單元
550,552．．．組A接線
554,556．．．第三閘控單元
558,560．．．組B接線
562．．．第一記憶體組A部分
563．．．讀取感測放大器及寫入驅動器單元
564．．．第一記憶體組B部分
565．．．讀取感測放大器及寫入驅動器單元
566．．．第一記憶體組C部分
567．．．讀取感測放大器及寫入驅動器單元
568．．．第一記憶體組D部分
569．．．讀取感測放大器及寫入驅動器單元
572．．．第二記憶體組A部分
573．．．讀取感測放大器及寫入驅動器單元
574．．．第二記憶體組B部分
575．．．讀取感測放大器及寫入驅動器單元
576．．．第二記憶體組C部分
577．．．讀取感測放大器及寫入驅動器單元
578．．．第二記憶體組D部分
579．．．讀取感測放大器及寫入驅動器單元
580,582．．．第一閘控單元
583．．．第一節點
584,586．．．第二閘控單元
587．．．第二節點
592．．．第一寫入TSV
594．．．第二寫入TSV
596．．．第一讀取TSV
598．．．第二讀取TSV
602．．．第三閘控單元
604．．．第一組接線
606．．．第四閘控單元
608．．．第二組接線
610．．．第五閘控單元
612．．．第三組接線
614．．．第六閘控單元
616．．．第四組接線
618．．．第七閘控單元
620．．．第五組接線
622．．．第八閘控單元
624．．．第六組接線
626．．．第九閘控單元
628．．．第七組接線
630．．．第十閘控單元
632．．．第八組接線
634．．．第一排
636．．．第二排
642．．．第一記憶體組A部分
643．．．讀取感測放大器及寫入驅動器單元
644．．．第二記憶體組A部分
645．．．讀取感測放大器及寫入驅動器單元
646．．．第三記憶體組A部分
647．．．讀取感測放大器及寫入驅動器單元
648．．．第四記憶體組A部分
649．．．讀取感測放大器及寫入驅動器單元
652．．．第一記憶體組B部分
653．．．讀取感測放大器及寫入驅動器單元
654．．．第二記憶體組B部分
655．．．讀取感測放大器及寫入驅動器單元
656．．．第三記憶體組B部分
657．．．讀取感測放大器及寫入驅動器單元
658．．．第四記憶體組B部分
659．．．讀取感測放大器及寫入驅動器單元
660,662．．．第一閘控單元
664,666．．．第二閘控單元
668,670．．．第三閘控單元
672,674．．．第四閘控單元
681．．．第五閘控單元
682．．．第一TSV
683．．．第一組接線
684．．．第二TSV
685．．．第六閘控單元
686．．．第三TSV
687．．．第二組接線
688．．．第四TSV
690．．．第七閘控單元
692．．．第三組接線
694．．．第八閘控單元
696．．．第四組接線
698．．．第九閘控單元
700．．．第五組接線
702．．．第十閘控單元
704．．．第六組接線
706．．．第十一閘控單元
708．．．第七組接線
710．．．第十二閘控單元
712．．．第八組接線
722,724．．．第一閘控單元
726,728．．．第二閘控單元
730．．．第一節點
732．．．第二節點
802．．．第一記憶體組A部分
803．．．讀取感測放大器及寫入驅動器單元
804．．．第一記憶體組B部分
805．．．讀取感測放大器及寫入驅動器單元
806．．．第二記憶體組A部分
807．．．讀取感測放大器及寫入驅動器單元
808．．．第二記憶體組B部分
809．．．讀取感測放大器及寫入驅動器單元
812．．．第三記憶體組A部分
813．．．讀取感測放大器及寫入驅動器單元
814．．．第三記憶體組B部分
815．．．讀取感測放大器及寫入驅動器單元
816．．．第四記憶體組A部分
817．．．讀取感測放大器及寫入驅動器單元
818．．．第四記憶體組B部分
819．．．讀取感測放大器及寫入驅動器單元
820．．．第一節點
822．．．第一閘控單元
824．．．第二閘控單元
826．．．第三閘控單元
828．．．第四閘控單元
830．．．第五閘控單元
831．．．第一組接線
832．．．第一TSV/第六閘控單元
833．．．第二組接線
834．．．第二TSV/第七閘控單元
835．．．第三組接線
836．．．第三TSV/第八閘控單元
837．．．第四組接線
838．．．第四TSV/第九閘控單元
839．．．第五組接線
840．．．第十閘控單元
841．．．第六組接線
842．．．第十一閘控單元
843．．．第七組接線
844．．．第十二閘控單元
845．．．第八組接線
902．．．第一記憶體組A部分
903．．．讀取感測放大器及寫入驅動器單元
904．．．第二記憶體組A部分
905．．．讀取感測放大器及寫入驅動器單元
906．．．第三記憶體組A部分
907．．．讀取感測放大器及寫入驅動器單元
908．．．第四記憶體組A部分
909．．．讀取感測放大器及寫入驅動器單元
912．．．第一記憶體組B部分
913．．．讀取感測放大器及寫入驅動器單元
914．．．第二記憶體組B部分
915．．．讀取感測放大器及寫入驅動器單元
916．．．第三記憶體組B部分
917．．．讀取感測放大器及寫入驅動器單元
918．．．第四記憶體組B部分
919．．．讀取感測放大器及寫入驅動器單元
920,922．．．第一閘控單元
923．．．第一節點
924,926．．．第二閘控單元
927．．．第二節點
932．．．第一寫入TSV
934．．．第二寫入TSV
936．．．第一讀取TSV
938．．．第二讀取TSV
942．．．第三閘控單元
944．．．第一組接線
946．．．第四閘控單元
948．．．第二組接線
950．．．第五閘控單元
952．．．第三組接線
954．．．第六閘控單元
956．．．第四組接線
958．．．第七閘控單元
960．．．第五組接線
962．．．第八閘控單元
964．．．第六組接線
966．．．第九閘控單元
968．．．第七組接線
970．．．第十閘控單元
972．．．第八組接線
952．．．第一排
954．．．第二排
956．．．第三排
958．．．第四排
BG0．．．第一組群
BG1．．．第二組群
FA．．．第一表面
FB．．．第二表面
圖1展示根據本發明之實例實施例之三維記憶體模組之橫截面圖；圖2展示根據本發明之實例實施例之包括圖1之三維記憶體模組之三維記憶體系統的方塊圖；圖3展示根據本發明之另一實施例之包括圖1之三維記憶體模組之三維記憶體系統的方塊圖；圖4展示根據本發明之實例實施例之圖1之三維記憶體模組中之從屬晶片的俯視圖；圖5展示根據本發明之另一實例實施例之圖1之三維記憶體模組中之從屬晶片的俯視圖；圖6展示根據本發明之實例實施例之圖1之三維記憶體模組中之主晶片的俯視圖；圖7展示根據本發明之實例實施例之具有面朝下的主晶片之三維記憶體模組的橫截面圖；圖8A、圖8B、圖8C及圖8D說明根據本發明之實例實施例之具有多個記憶體組、組群及/或面之三維記憶體系統的容量組織；圖9展示根據本發明之實例實施例之有雙向外部資料匯流排的具有多個記憶體組的記憶體系統之方塊圖；圖10展示根據本發明之實例實施例之有雙向外部資料匯流排的具有多個組群的記憶體系統之方塊圖；圖11展示根據本發明之另一實施例之有單向外部資料匯流排的具有多個組群的記憶體系統之方塊圖；圖12展示根據本發明之實例實施例之具有雙向外部資料匯流排之圖1之三維記憶體模組中的從屬晶片及主晶片中之組件的另一方塊圖；圖13展示根據本發明之另一實施例之具有單向外部資料匯流排之圖1之三維記憶體模組中的從屬晶片及主晶片中之組件的另一方塊圖；圖14、圖15及圖16為說明根據本發明之實例實施例當在三維記憶體系統中形成多個排時主晶片中之單向資料匯流排之有利使用的時序圖；圖17及圖18為說明根據本發明之實例實施例當在三維記憶體系統之排中形成多個組群時每一組群之單獨匯流排之有利使用的時序圖；圖19及圖20說明根據本發明之實例實施例在圖1之三維記憶體模組中最大化主晶片中之佈線長度，同時最小化從屬晶片中之佈線長度；圖21及圖22說明作為圖19及圖20之替代的最小化主晶片中之佈線長度同時最大化從屬晶片中之佈線長度；圖23展示根據本發明之實例實施例，視圖1之三維記憶體模組中之外部資料匯流排之類型、排之數目及組群之數目而定的待形成於主區及從屬區中之單向或雙向內部資料匯流排之表；圖24及圖25說明根據本發明之實例實施例之當一排及一組群形成於圖1之三維記憶體模組中時經由主晶片及從屬晶片形成之佈線；圖26及圖28說明根據本發明之實例實施例之當一排及多個組群形成於具有雙向外部資料匯流排之圖1之三維記憶體模組中時經由主晶片及從屬晶片形成之佈線；圖27及圖29說明根據本發明之實例實施例之當多個排及一組群形成於圖1之三維記憶體模組中(其中每一排形成於各別晶片中)時經由主晶片及從屬晶片形成之佈線；圖30及圖33說明根據本發明之實例實施例之對於雙向外部資料匯流排或單向外部資料匯流排之情況當多個排及多個組群形成於圖1之三維記憶體模組中時經由主晶片及從屬晶片形成之佈線；圖25及圖34說明根據本發明之實例實施例之當一排及一組群形成於具有單向外部資料匯流排之圖1之三維記憶體模組中時經由主晶片及從屬晶片形成之佈線；圖26及圖35說明根據本發明之實例實施例之當一排及多個組群形成於具有單向外部資料匯流排之圖1之三維記憶體模組中時經由主晶片及從屬晶片形成之佈線；圖36說明根據本發明之實例實施例之在圖1之三維記憶體模組中在雙向外部資料匯流排之外部資料墊與主晶片中之組件之間的連接；圖37說明根據本發明之實例實施例之在圖1之三維記憶體模組中在單向外部資料匯流排之外部資料墊與主晶片中之組件之間的連接；圖38說明根據本發明之實例實施例之包括於圖1之三維記憶體模組中的額外閘控控制器；圖31及圖39說明根據本發明之實例實施例之當一排及多個組群形成於圖1之三維記憶體模組中(其中記憶體組延伸穿過多個晶片)時經由主晶片及從屬晶片形成之佈線；及圖32及圖40說明根據本發明之實例實施例之當多個排及一組群形成於圖1之三維記憶體模組中時經由主晶片及從屬晶片形成之佈線。
本文中所參看之圖為說明之清晰起見而繪製且不必定按比例繪製。在圖1、圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26、圖27、圖28、圖29、圖30、圖31、圖32、圖33、圖34、圖35、圖36、圖37、圖38、圖39及圖40中具有相同參考數字之元件指代具有類似結構及/或功能之元件，除非另外規定。
106．．．第一從屬晶片
174．．．第一記憶體組
176．．．第二記憶體組
178．．．第三記憶體組
180．．．第四記憶體組
182．．．第一TSV區
184．．．第二TSV區
186．．．TSV
188．．．TSV
192．．．第一內部接線
194．．．第二內部接線
196．．．第三內部接線
198．．．第四內部接線
200．．．中心區
202．．．核心測試電路
204．．．測試墊
206．．．測試墊區

Claims (39)

  1. 一種三維記憶體系統，其包含：一主晶片，其具有一主記憶體核心；至少一從屬晶片，其與該主晶片堆疊在一起，其中每一從屬晶片具有一各別從屬記憶體核心；穿透電極，其穿過該至少一從屬晶片而形成；一第一介面，其在該主晶片中之一第一I/O單元與一外部裝置之間；一第二介面，其在該第一I/O單元與該主晶片及該等從屬晶片中之每一者中之一各別第二I/O單元之間；及一第三介面，其在該等第二I/O單元中之每一者與該等從屬記憶體核心及該主記憶體核心中之一各別者之間。
  2. 如請求項1之三維記憶體系統，其中該等從屬記憶體核心及該主記憶體核心形成該三維記憶體系統之一總記憶體容量。
  3. 如請求項1之三維記憶體系統，其中該等從屬記憶體核心及該主記憶體核心形成該三維記憶體系統之至少一組、組群或排。
  4. 如請求項1之三維記憶體系統，其中當該主晶片係在一基板上面朝上而形成時，該等穿透電極係到該主晶片上且不穿過該主晶片而形成。
  5. 如請求項1之三維記憶體系統，其中該主晶片係在一基板上面朝下而形成。
  6. 如請求項5之三維記憶體系統，其中該等穿透電極係穿 過該主晶片而形成。
  7. 如請求項5之三維記憶體系統，其中該等穿透電極係沿跨越該主晶片之一中心區所形成之至少一列對準，其中該主晶片具有自該等穿透電極延伸至該主記憶體核心之至少一組之互連。
  8. 如請求項7之三維記憶體系統，進一步包含：一I/O電路，其安置在該主晶片上介於該等穿透電極之列之間。
  9. 如請求項7之三維記憶體系統，進一步包含：至少一列I/O墊，其形成於該主晶片上以平行於該列之穿透電極，其中該等I/O墊耦接至該主晶片之一I/O電路。
  10. 如請求項1之三維記憶體系統，進一步包含：一基板，其具有用以將外部信號提供至該主晶片之外部端子，而該主晶片係在該基板上面朝下所形成。
  11. 如請求項1之三維記憶體系統，進一步包含：一各別狀態電路，其用以指示關於該等從屬記憶體核心及該主記憶體核心中之每一者之一各別命令執行狀態，其中每一狀態電路安置於該等從屬晶片及該主晶片中之一各別者中；及一追蹤電路，其安置於該主晶片中以用於根據如由該等各別狀態電路所指示之該等從屬記憶體核心及該主記憶體核心之該等各別命令執行狀態，而控制該第一I/O單元。
  12. 如請求項1之三維記憶體系統，進一步包含：一主狀態電路，其安置於該主晶片中以用於指示該等從屬記憶體核心及該主記憶體核心中之每一者之一各別命令執行狀態；及一追蹤電路，其安置於該主晶片中以用於根據如由該主狀態電路所指示之該等從屬記憶體核心及該主記憶體核心之該等各別命令執行狀態，而控制該第一I/O單元。
  13. 如請求項1之三維記憶體系統，進一步包含：複數個從屬晶片，其堆疊於該主晶片上，其中每一從屬晶片具有一各別從屬記憶體核心；且其中該三維記憶體系統之至少一組、組群或排係以該等堆疊從屬晶片中之每一者之一各別部分所形成。
  14. 如請求項1之三維記憶體系統，其中該三維記憶體系統之至少一組、組群或排係以該等堆疊從屬晶片及該主晶片中之每一者之一各別部分所形成。
  15. 一種三維記憶體系統，其包含：複數個堆疊積體電路晶片；及複數個組群，其係以該等堆疊積體電路晶片中之至少一者所形成，各組群係包含各別多個記憶體組，該等記憶體組分享用以允許對該等記憶體組中之一者作存取之一閘單元，其中各組群具有各別的閘單元，用以允許對該組群作存取，使得於該等組群之接續存取間之一第一時間延遲比在一個組群之該等記憶體組之接續存取間之一第二時間延遲小。
  16. 如請求項15之三維記憶體系統，其中該等堆疊積體電路晶片包括一主晶片及與該主晶片堆疊在一起之至少一從屬晶片。
  17. 如請求項16之三維記憶體系統，進一步包含：對於每一組群所形成的一各別單獨資料匯流排，以作為一主內部資料匯流排之部分。
  18. 如請求項15之三維記憶體系統，進一步包含：一第一組群，其包含垂直延伸穿過該等堆疊積體電路之組的一第一集合；及一第二組群，其包含垂直延伸穿過該等堆疊積體電路之組的一第二集合。
  19. 如請求項18之三維記憶體系統，進一步包含：一第一穿透電極，其延伸穿過該等堆疊積體電路之至少一部分以用於耦接於組之該第一集合之間；及一第二穿透電極，其延伸穿過該等堆疊積體電路之至少一部分以用於耦接於組之該第二集合之間。
  20. 一種三維記憶體系統，其包含：複數個堆疊積體電路晶片；複數個組群或複數個排，其係以該等堆疊積體電路晶片中之至少一者而形成，其中該等堆疊積體電路晶片包括一主晶片及與該主晶片堆疊在一起之至少一從屬晶片；及針對每一排所形成的各別組的單向讀取及寫入資料匯流排，以作為與複數個排一起之一主內部資料匯流排之 部分，而該等複數個排係以等堆疊積體電路晶片所形成。
  21. 一種三維記憶體系統，其包含：一主晶片；至少一從屬晶片，其與該主晶片堆疊在一起；穿透電極，其穿過該至少一從屬晶片而形成；一外部資料匯流排，其為雙向或單向的；及一主內部資料匯流排，當該外部資料匯流排為雙向的時，於一排係在該等堆疊晶片中形成時該主內部資料匯流排為雙向的，且於複數個排係在該等堆疊晶片中形成時該主內部資料匯流排包括單向讀取及寫入匯流排。
  22. 如請求項21之三維記憶體系統，其中當該外部資料匯流排為單向的時，該主內部資料匯流排包括用於在該等堆疊晶片中所形成之任意數目的排之單向讀取及寫入匯流排。
  23. 如請求項21之三維記憶體系統，其中當複數個組群係在該等堆疊晶片中形成時，該主內部資料匯流排包括對於每一組群所形成之一各別單獨資料匯流排。
  24. 如請求項21之三維記憶體系統，進一步包含：一從屬內部資料匯流排，其在該外部資料匯流排為雙向或單向的時為雙向的。
  25. 如請求項21之三維記憶體系統，進一步包含：一從屬內部資料匯流排，其當一排或複數個排係在該等堆疊晶片中形成時為雙向的。
  26. 如請求項21之三維記憶體系統，進一步包含：一從屬內部資料匯流排，其當一組群或複數個組群係在該等堆疊晶片中形成時為雙向的。
  27. 一種三維記憶體系統，其包含：一第一類型晶片；複數個第二類型晶片，其與該第一類型晶片堆疊在一起；穿透電極，其穿過該等第二類型晶片中之至少一者而形成；一第一信號路徑，其安置於該第一類型晶片上；及一各別第二信號路徑，其安置於每一第二類型晶片上，其中該第一信號路徑經由該等穿透電極而耦接至該等各別第二信號路徑，且其中該第一信號路徑之一第一長度經最大化且每一各別第二信號路徑之一第二長度經最小化。
  28. 如請求項27之三維記憶體系統，其中該第一類型晶片為一主晶片，且其中該複數個第二類型晶片為與該主晶片堆疊在一起之複數個從屬晶片。
  29. 如請求項28之三維記憶體系統，其中該第一信號路徑係用於將一第一信號自一外部源傳輸經過該主晶片，且其中該第二信號路徑係用於將一第二信號自該等穿透電極中之一者傳輸至該從屬晶片。
  30. 如請求項27之三維記憶體系統，其中該第一信號路徑之該第一長度大於該第二信號路徑之該第二長度。
  31. 一種記憶體系統，其包含：一記憶體控制器；及一三維記憶體模組，其包括：一主晶片，其具有一主記憶體核心；至少一從屬晶片，其與該主晶片堆疊在一起，其中每一從屬晶片具有一各別從屬記憶體核心；穿透電極，其穿過該至少一從屬晶片而形成；其中該記憶體控制器與該主晶片交換命令、位址及資料信號中之至少一者；一第一介面，其在該主晶片中之一第一I/O單元與該記憶體控制器之間；一第二介面，其在該第一I/O單元與該主晶片及該等從屬晶片中之每一者中之一各別第二I/O單元之間；及一第三介面，其在該等第二I/O單元中之每一者與該等從屬記憶體核心及該主記憶體核心中之一各別者之間。
  32. 如請求項31之記憶體系統，其中該等從屬記憶體核心及該主記憶體核心形成該三維記憶體系統之一總記憶體容量。
  33. 如請求項31之記憶體系統，其中該等從屬記憶體核心及該主記憶體核心形成該三維記憶體系統之至少一組、組群或排。
  34. 如請求項33之記憶體系統，其中該記憶體控制器將一各別組群位址傳輸至該主晶片以存取每一組群，且將一各別組位址傳輸至該主晶片以存取每一組。
  35. 如請求項33之記憶體系統，其中當該記憶體控制器及該主晶片經由一雙向資料匯流排耦接時，該記憶體控制器啟動一發送至該主晶片之各別晶片選擇信號以用於存取每一排。
  36. 如請求項33之記憶體系統，其中當該記憶體控制器及該主晶片經由一單向資料匯流排耦接時，該記憶體控制器傳輸一發送至該主晶片之訊框內之一各別排識別單元以用於存取每一排。
  37. 如請求項31之記憶體系統，進一步包含：一各別狀態電路，其用於指示用於該等從屬記憶體核心及該主記憶體核心中之每一者之一各別命令執行狀態，其中每一狀態電路安置於該等從屬晶片及該主晶片中之一各別者中；及一追蹤電路，其安置於該主晶片中以用於根據如由該等各別狀態電路所指示之該等從屬記憶體核心及該主記憶體核心之該等各別命令執行狀態，而控制該第一I/O單元。
  38. 如請求項31之記憶體系統，進一步包含：一主狀態電路，其安置於該主晶片中以用於指示用於該等從屬記憶體核心及該主記憶體核心中之每一者之一各別命令執行狀態；及一追蹤電路，其安置於該主晶片中以用於根據如由該主狀態電路所指示之該等從屬記憶體核心及該主記憶體核心之該等各別命令執行狀態，而控制該第一I/O單元。
  39. 一種三維記憶體系統，其包含：一主晶片，其具有一主記憶體核心；至少一從屬晶片，其與該主晶片堆疊在一起，其中每一從屬晶片具有一各別從屬記憶體核心；穿透電極，其穿過該至少一從屬晶片而形成；及一各別測試電路，其安置在該主晶片及該等從屬晶片中之每一者上介於該等穿透電極之列之間。
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