KR102406457B1 - 메모리 장치간 명령 및 정보를 공유할 수 있는 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 메모리 시스템 및 상기 메모리 시스템의 동작 방법 - Google Patents

메모리 장치간 명령 및 정보를 공유할 수 있는 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 메모리 시스템 및 상기 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 뱅크(BANK)를 포함하는 메모리 코아, 및 메모리 컨트롤러로부터 출력된 외부 명령과 어드레스에 따라 상기 메모리 코아를 제어하는 액세스 회로를 포함하며, 상기 반도체 메모리 장치 내부적으로 생성한 내부 명령 또는 데이터를 메모리 장치간 백채널 버스를 이용하여 다른 메모리 장치와 공유한다.

Description

메모리 장치간 명령 및 정보를 공유할 수 있는 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 메모리 시스템 및 상기 메모리 시스템의 동작 방법{A SEMICONDUCTOR MEMORY DEVICE Of SHARING INTER-MEMORY COMMAND AND INFORMATION, A MEMORY SYSTEM INCLUDING THE SAME, AND METHOD OF OPERATING THE MEMORY SYSTEM}
본 발명의 개념에 따른 실시예는 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템에 관한 것으로 보다 상세하게는, 메모리 장치간 명령 및 정보를 주고 받을 수 있는 가능한 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 메모리 시스템 및 상기 메모리 시스템의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 비휘발성 메모리 장치(non-volatile memory device)와 휘발성 메모리 장치(volatile memory device)를 포함한다. 메모리 용량 또는 대역폭을 증가시키기 위해 하나의 모듈에 둘 이상의 메모리들이 집합적으로 사용되기도 한다. 메모리들은 메모리 컨트롤러와 데이터 채널 및 명령(command)/어드레스(address) 채널을 통해 접속된다. 각 메모리는 데이터 채널 및 명령 채널을 통해 메모리 컨트롤러와 통신한다.
본 발명이 이루고자 하는 기술적 과제는, 메모리 장치간의 채널을 통하여 명령 및 데이터를 주고 받을 수 있는 메모리 장치, 상기 메모리 장치를 포함하는 메모리 모듈 및 메모리 시스템을 제공함에 있다.
본 발명의 실시예에 따르면, 마스터 메모리 장치, 슬래이브 메모리 장치들 및 상기 마스터 메모리 장치를 상기 슬래이브 메모리 장치들에 접속시키는 백 채널 버스를 포함하는 복수(2이상)의 메모리 장치의 동작 방법에 있어서, 상기 마스터 장치가 내부 명령을 생성하여 출력하는 단계; 및 상기 슬래이브 장치가 상기 내부 명령을 수신하는 단계를 포함하며, 상기 내부 명령은 상기 백채널 버스를 통하여 상기 슬래이브 메모리 장치로 전송되는 복수의 메모리 장치의 동작 방법이 제공된다.
상기 방법은 상기 마스터 메모리 장치 및 상기 슬래이브 메모리 장치들에서 실질적으로 동시에 상기 내부 명령을 실행하는 단계를 더 포함할 수 있다.
상기 방법은 상기 복수의 메모리 장치 중 하나를 상기 마스터 메모리 장치로 설정하는 단계를 더 포함할 수 있다.
상기 마스터 메모리 장치로 설정하는 단계는 상기 마스터 메모리 장치의 특정 핀을 제1 전원에 연결함으로써 수행될 수 있다.
상기 마스터 메모리 장치로 설정하는 단계는 상기 모드 레지스터를 특정 값으로 설정함으로써 수행될 수 있다.
상기 내부 명령을 수신하는 단계는 각 슬래이브 메모리 장치가 상기 마스터 메모리 장치로부터 상기 내부 명령을 직접 수신하는 단계를 포함하고, 상기 마스터 메모리 장치는 상기 백채널 버스를 통하여 상기 슬래이브 메모리 장치들과 병렬로 연결될 수 있다.
상기 내부 명령을 수신하는 단계는 각 메모리 장치가 체인 형태로 서로 통신하는 단계를 포함하고, 상기 메모리 장치들은 상기 백채널 버스를 통하여 직렬로 서로 연결될 수 있다.
상기 방법은 상기 마스터 메모리 장치가 백채널 클락 신호를 생성하여 출력하는 단계; 및 상기 슬래이브 장치가 상기 백채널 버스를 통하여 상기 백채널 클락 신호를 수신하는 단계를 더 포함하고, 상기 내부 명령은 상기 백채널 클락 신호를 기준으로 실질적으로 동시에 상기 마스터 메모리 장치와 상기 슬래이브 메모리 장치들에서 수행될 수 있다.
상기 방법은 상기 마스터 메모리 장치가 클락 인에이블 신호와 외부 클락 신호를 수신하는 단계; 상기 마스터 메모리 장치가, 상기 클락 인에이블 신호의 제1 천이(로우레벨에서 하이레벨로의 천이) 후 제1 특정 시간에 제1 클락 신호를 발생하는 단계; 및 상기 제1 클락 신호에 동기된 상기 백채널 클락 신호를 생성하는 단계를 더 포함할 수 있다.
상기 제1 클락 신호는 상기 외부 클락 신호에 동기되고, 상기 제1 클락 신호의 주파수는 상기 외부 클락 신호의 주파수보다 작을 수 있다.
상기 방법은 상기 제1 특정 시간 동안에 상기 마스터 메모리 장치는 상기 내부 명령을 유지하는 단계; 및 상기 제1 특정 시간 경과 후에 상기 마스터 메모리 장치는 상기 슬래이브 메모리 장치들로 상기 내부 명령을 출력하는 단계를 더 포함할 수 있다.
상기 방법은 상기 클락 인에이블 신호의 제2 천이(하이레벨에서 로우레벨로의 천이)가 발생하면, 상기 마스터 메모리 장치는 상기 클락 인에이블 신호의 제2 천이 후 제2 특정 시간에 제2 클락 신호를 발생하는 단계; 및 상기 제2 클락 신호에 동기된 상기 백채널 클락 신호를 생성하는 단계를 더 포함할 수 있다.
상기 제2 클락 신호는 상기 클락 인에이블 신호의 제2 천이에 응답하여 상기 마스터 메모리 장치의 오실레이에 의하여 생성될 수 있다.
상기 방법은 상기 복수의 메모리 장치가 클락 인에이블 신호와 외부 클락 신호를 수신하는 단계; 및 상기 복수의 메모리 장치가, 내부 클락 신호를 발생하는 단계를 더 포함할 수 있고, 성가 내부 명령은 상기 내부 클락 신호를 기준으로 실질적으로 동시에 상기 마스터 메모리 장치 및 상기 슬래이브 메모리 장치들에서 수행될 수 있다.
본 발명의 실시예에 따르면, 마스터 메모리 장치, 슬래이브 메모리 장치들 및 상기 마스터 메모리 장치를 상기 슬래이브 메모리 장치들에 접속시키는 백 채널 버스를 포함하는 복수(2이상)의 메모리 장치들의 동작 방법에 있어서, 상기 마스터 메모리 장치가 제1 장치 정보를 생성하는 단계; 상기 마스터 메모리 장치가 상기 슬래이브 메모리 장치들로부터 제2 장치 정보를 수신하는 단계; 및 상기 마스터 메모리 장치가 상기 제1 장치 정보 및 상기 제2 장치 정보 중 적어도 하나를 선택하여 메모리 컨트롤러로 출력하는 단계를 포함할 수 있다.
상기 방법은 상기 마스터 메모리 장치가 상기 제1 장치 정보를 모니터링하고 상기 슬래이브 메모리 장치들이 상기 제2 장치 정보를 모니터링하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 마스터 메모리 장치, 슬래이브 메모리 장치들 및 상기 마스터 메모리 장치를 상기 슬래이브 메모리 장치들에 접속시키는 백 채널 버스를 포함하는 복수(2이상)의 메모리 장치들의 동작 방법에 있어서, 상기 마스터 메모리 장치 및 상기 슬래이브 메모리 장치들 각각이 장치 정보를 생성하는 단계; 상기 마스터 메모리 장치가 상기 장치 정보 중 적어도 하나를 선택하는 단계; 상기 마스터 메모리 장치가 상기 적어도 하나의 장치 정보에 기초하여 내부 명령을 생성하는 단계; 및 상기 마스터 메모리 장치 및 상기 슬래이브 메모리 장치들에서 실질적으로 동시에 상기 내부 명령을 수행하는 단계를 포함한다.
상기 장치 정보 각각은 온도 정보이고, 상기 내부 명령은 셀프 리프레시 명령이고, 상기 셀프 리프레시 명령의 리프레시 간격은 상기 적어도 하나의 장치 정보에 기초하여 결정될 수 있다.
본 발명의 실시예에 따르면, 복수의 뱅크(BANK)를 포함하는 메모리 코아; 및 메모리 컨트롤러로부터 출력된 외부 명령과 어드레스에 따라 상기 메모리 코아를 제어하는 액세스 회로를 포함하며, 상기 반도체 메모리 장치 내부적으로 생성한 내부 명령 또는 데이터를 메모리 장치간 백채널 버스를 이용하여 다른 메모리 장치와 공유하는 반도체 메모리 장치가 제공된다.
실시예에 따라, 상기 액세스 회로는 상기 내부 명령(BCMD)를 생성하여 상기 다른 메모리 장치로 전송하는 백채널 명령 인터페이스부; 및 상기 내부적으로 생성한 데이터를 상기 다른 메모리 장치로 전송하는 백채널 데이터 인터페이스부를 포함한다.
실시예에 따라, 상기 반도체 메모리 장치는 상기 메모리 컨트롤러로부터 외부 클럭 신호(ECLK) 및 클럭 인에이블 신호(CKE)를 수신하고, 상기 외부 클럭 신호(ECLK)를 분주하여 내부 분주 클럭 신호를 생성하는 클락 유닛을 더 포함하고, 상기 내부 분주 클럭 신호의 시작 시점은 상기 클럭 인에이블 신호(CKE)의 인에이블 시점으로부터 특정 시간(tXP)이 경과한 시점이며, 상기 내부 명령은 상기 내부 분주 클럭 신호에 동기되어 상기 다른 메모리 장치로 전송된다.
실시예에 따라, 상기 반도체 메모리 장치는 내부 오실레이터를 이용하여 백채널 클락 신호를 발생하는 클락 유닛을 더 포함하며, 상기 백채널 클락 신호는 백채널 클락 버스를 통해 상기 다른 메모리 장치로 전송되고, 상기 내부 명령은 상기 백채널 클락 신호에 동기되어 상기 다른 메모리 장치로 전송된다.
본 발명의 실시예에 따르면, 복수(2이상)의 반도체 메모리 장치; 및 상기 복수의 반도체 메모리 장치에 의해 공유되는 제1 명령 버스-상기 복수의 메모리 장치는 상기 제1 명령 버스를 통하여 메모리 컨트롤러부터 제1 명령을 수신함-; 상기 복수의 반도체 메모리 장치 중 적어도 하나를 다른 반도체 메모리 장치와 전기적으로 연결하는 백 채널 버스를 포함한다. 상기 백 채널 버스는 상기 복수의 반도체 메모리 장치 간 명령 또는 데이터 전송에 사용되는 버스이다.
실시예에 따라, 상기 백채널 버스는 상기 복수의 반도체 메모리 장치 간에 내부 명령인 백채널 명령을 전송하는 백채널 명령 버스; 및 상기 복수의 반도체 메모리 장치 간에 데이터를 전송하는 백채널 데이터 버스를 포함한다.
실시예에 따라, 상기 백 채널 버스는 상기 복수의 반도체 메모리 장치들 중 임의의 제1 및 제2 반도체 장치 간에 다른 반도체 메모리 장치를 거치치 않고 직접 통신하도록 연결한다.
실시예에 따라, 상기 백 채널 버스는 상기 복수의 반도체 메모리 장치들 간을 체인 형태로 연결한다.
실시예에 따라, 상기 백 채널 버스는 메모리 컨트롤러가 상기 외부 명령 버스를 사용하지 않는 특정의 구간 동안에 상기 외부 명령 버스를 사용한다.
실시예에 따라, 상기 복수의 반도체 메모리 장치 중 적어도 하나의 메모리 장치는 상기 백채널 버스를 통해 다른 반도체 메모리 장치로부터 수신한 데이터를 정보 신호선을 통하여 메모리 컨트롤러로 전송하며, 상기 정보 신호선은 상기 외부 명령 버스 및 상기 데이터 버스와 별도로 구비되는 신호선이다.
실시예에 따라, 상기 복수의 메모리 장치 각각은 메모리 컨트롤러로부터 외부 클럭 신호(ECLK) 및 클럭 인에이블 신호(CKE)를 수신하고, 상기 외부 클럭 신호(ECLK)를 분주하여 내부 분주 클럭 신호를 생성하며, 상기 내부 분주 클럭 신호의 시작 시점은 상기 클럭 인에이블 신호(CKE)의 인에이블 시점으로부터 특정 시간(tXP)이 경과한 시점이다.
실시예에 따라, 상기 복수의 메모리 장치 각각은 상기 복수의 메모리 장치 중 제1 메모리 장치는 제1 내부 분주 클럭 신호에 동기시켜 상기 백채널 명령을 제2 메모리 장치로 전송하고, 상기 제2 메모리 장치는 상기 제2 내부 분주 클럭 신호에 응답하여 상기 백채널 명령을 수신하며, 상기 제1 내부 분주 클럭 신호는 상기 제1 메모리 장치의 내부 분주 클럭 신호이고, 상기 제2 내부 분주 클럭 신호는 상기 제2 메모리 장치의 내부 분주 클럭 신호이다.
실시예에 따라, 상기 복수의 반도체 메모리 장치들 각각은 내부 온도 센서를 포함하며, 상기 복수의 반도체 메모리 중 제1 메모리 장치를 제외한 나머지 메모리 장치는 자신의 내부 온도 센서에 의해 측정된 온도 정보를 상기 백채널 버스를 통하여 상기 제1 메모리 장치로 전송한다.
실시예에 따라, 상기 복수의 반도체 메모리 장치들 각각은 복수의 뱅크들을 포함하며, 상기 복수의 반도체 메모리 장치들 중 제1 메모리 장치는 상기 복수의 뱅크들 중 제1 뱅크에서 가장 억세스가 많이 발생한 로우의 어드레스를 검출하여 제1 로우 어드레스 정보로 저장하고, 상기 복수의 반도체 메모리 장치들 중 제2 메모리 장치는 상기 복수의 뱅크들 중 제2 뱅크에서 가장 억세스가 많이 발생한 로우의 어드레스를 검출하여, 제2 로우 어드레스 정보로서 상기 제1 메모리 장치로 전송한다.
본 발명의 실시예에 따르면, 복수(2이상)의 반도체 메모리 장치; 상기 복수의 반도체 메모리 장치에 의해 공유되는 외부 명령 버스와 데이터 버스; 및 상기 외부 명령 버스를 통하여 상기 복수의 메모리 장치로 외부 명령을 발급하고, 상기 데이터 버스를 통하여 상기 복수의 반도체 메모리 장치와 데이터를 주고 받는 메모리 컨트롤러를 포함하며, 상기 복수의 반도체 메모리 장치 중 적어도 하나는 백 채널 버스를 이용하여 다른 반도체 메모리 장치와 통신하고, 상기 백 채널 버스는 상기 복수의 반도체 메모리 장치 간의 명령 또는 데이터 전송에 사용되는 버스인 메모리 시스템이 제공된다.
본 발명의 실시예에 따르면, 메모리 장치 내부적으로 생성한 내부 명령 또는 데이터를 메모리 장치간 버스를 통하여 다른 메모리 장치와 주고 받을 수 있다. 이에 따라 메모리 장치간 내부 명령 및 데이터의 공유가 가능하다.
또한, 본 발명의 실시예에 따르면, 메모리 장치들간의 내부 명령 또는 데이터 전송을 위한 클락 신호를 메모리 장치들 간에 동기시킴으로써, 하나의 메모리 장치에서 생성된 내부 명령 또는 데이터가 타이밍 에러없이 다른 메모리 장치로 전송될 수 있다.
본 발명의 실시예에 따르면, 메모리 장치 내부적으로 생성한 내부 명령 또는 데이터를 다른 메모리 장치와 공유함으로써, 메모리 컨트롤러의 제어나 개입없이 내부 동작(예컨대, 리프레시 동작)을 수행할 수 있고, 또한 각 메모리 장치별로 역할을 분담할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 메모리 시스템의 변형예를 간략히 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 메모리 시스템의 변형예를 간략히 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 7은 도 6에 도시된 본 발명의 실시예에 따른 메모리 시스템의 변형예를 간략히 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 9는 도 1 내지 도 8에 도시된 메모리 시스템에서 어느 하나의 메모리 장치의 일 실시예를 나타낸 블록도이다.
도 10은 도 1 내지 도 8에 도시된 메모리 시스템에서 어느 하나의 메모리 장치의 다른 실시예를 나타낸 블록도이다.
도 11은 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 타이밍도의 일 예이다.
도 12는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 타이밍도의 다른 예이다.
도 13은 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 타이밍도의 또 다른 예이다.
도 14는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 타이밍도의 또 다른 예이다.
도 15는 본 발명의 다른 실시예에 따른 메모리 시스템이다.
도 16은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 17은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 18은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 19는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 20은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 21은 도 20에 도시된 멀티-칩 패키지의 일 실시예를 입체적으로 나타낸 개념도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 모듈(memory module, 100A) 및 메모리 컨트롤러(memory controller, 200)를 포함할 수 있다.
메모리 모듈(100A)은 복수(2이상)의 반도체 메모리 장치(semiconductor memory device)(110-1~110-4)를 포함할 수 있다. 메모리 모듈(100A)은 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module) 형태로 구현될 수 있으나, 이에 한정되는 것은 아니다.
설명의 편의를 위하여, 도 1 내지 8의 실시예에서 각 메모리 모듈(100A~ 100C)은 4개의 메모리 장치(110-1~110-4)를 포함하는 것으로 도시하나, 메모리 장치의 수는 달라질 수 있다.
메모리 시스템(10)은 메모리 컨트롤러(200)와 복수의 메모리 장치(110-1~110-4)간 데이터 버스(이하, “데이터 버스”라 칭함)(120) 및 메모리 컨트롤러(200)와 복수의 메모리 장치(110-1~110-4)간 명령 버스(이하, “외부 명령 버스”라 칭함)(130)를 더 포함한다.
복수의 메모리 장치들(110-1~110-4) 각각은 DRAM(dynamic random access memory)일 수 있다.
복수의 메모리 장치들(110-1~110-4) 각각은 외부 명령 버스(130)를 통하여 메모리 컨트롤러(200)로부터 명령/어드레스(CA: Command/Address) 정보를 수신하여 동작할 수 있다. CA 정보는 어드레스 정보(ADD)와 외부 명령(ECMD)를 포함할 수 있다. 외부 명령 버스(130)는 메모리 컨트롤러(200)로부터 복수의 메모리 장치들(110-1~110-4)로 어드레스 정보(ADD)와 외부 명령(ECMD)을 전달하는 단방향 버스일 수 있다.
데이터 버스(120)는 양방향 버스일 수 있다.
예를 들어, 복수의 메모리 장치들(110-1~110-4) 각각은 데이터 버스(120)를 통하여 메모리 컨트롤러(200)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 송수신할 수 있다.
데이터 버스(120) 및 외부 명령 버스(130)는 메모리 컨트롤러(200)와 메모리 장치(110-1~110-4) 간의 통신에 사용되는 버스들이다. 데이터 버스(120) 및 외부 명령 버스(130)는 메모리 장치들(110-1~110-4) 사이의 통신에는 사용되지않는다(?).
메모리 컨트롤러(200)는 메모리 모듈(100A)의 전반적인 동작 예컨대, 활성화(activation), 리드(read), 또는 라이트(write) 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 단일 칩으로 구현될 수 있다. 일 실시예에서, 메모리 컨트롤러(200)는 어플리케이션 프로세서(Application processor)와 같은 로직 칩과 함께 패키징될 수 있다. 일 실시예에서, 메모리 컨트롤러(200)는 SoC(System on Chip) 또는 어플리케이션 프로세서(Application processor)의 일부로서 통합적으로 구현될 수 있다.
복수의 메모리 장치들(110-1~110-4) 각각은 메모리 장치간 버스(백채널 버스(BCH: Back Channel Bus)라 칭해질 수 있음)(140)를 이용하여 다른 메모리 장치와 통신을 할 수 있다. 예를 들어, 복수의 메모리 장치들(110-1~110-4) 중 적어도 하나는 백채널 버스(BCH, 140)를 통해 다른 메모리 장치로 내부 명령(internal command) 및/또는 장치 정보(device information)를 전송할 수 있다.
가장 왼쪽의 메모리 장치(110-1)이 마스터(master) 메모리 장치로 설정되면, 마스터 메모리 장치(110-1)은 내부 명령을 생성하여, 백채널 버스(BCH, 140)를 통해 내부 명령을 다른 메모리 장치들(110-2 ~110-4)로 전송할 수 있다. 이 경우, 다른 메모리 장치들(110-2 ~ 110-4)은 슬래이브(slave) 메모리 장치로 설정된다.
각 메모리 장치(110-1~110-4)는 장치 정보를 생성할 수 있다. 메모리 장치(110-1)가 마스터 메모리 장치로 설정되고, 다른 메모리 장치들(110-2 ~ 110-4)은 슬래이브 메모리 장치로 설정되면, 슬래이브 메모리 장치의 장치 정보는 마스터 메모리 장치로 출력될 수 있다. 예를 들어, 장치 정보는 장치 온도 또는 정해진 시간 동안 가장 많이 억세스된 뱅크를 나타내는 뱅크 정보를 포함할 수 있다.
메모리 장치간 버스(140)는 메모리 컨트롤러(200)와 메모리 장치들(110-1~110-4) 간의 버스들(120, 130)과는 별도로 구비될 수도 있고, 메모리 컨트롤러(200)와 메모리 장치들(110-1~110-4) 간의 버스들(120, 130) 중 일부를 이용할 수도 있다.
메모리 장치간 버스(140)는 메모리 장치간 명령(이하, “백 채널 명령”이라 함)을 전송하는 백 채널 명령 버스 및 메모리 장치간 데이터(이하, “백 채널 데이터”이라 함)를 전송하는 백 채널 데이터 버스를 포함할 수 있다 백 채널 명령 버스와 백 채널 데이터 버스는 별도의 버스로 구현될 수도 있고, 하나의 버스로 구현될 수도 있다.
실시예에 따라, 메모리 장치간 버스(140)는 메모리 장치간 클락 신호(이하, “백 채널 클락 신호”라 함)를 전송하는 백 채널 클락 버스를 더 포함할 수 있다.
메모리 장치간 버스(140)의 연결 방식이나 구조는 다양할 수 있다. 메모리 장치간 버스(140)의 연결 방식이나 구조에 대해서는 도 2 내지 도 7을 참조하여 자세히 후술한다.
도 2는 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 2를 참조하면, 메모리 시스템(10A)은 도 1의 메모리 시스템(10)의 구성 및 동작과 유사하므로, 차이점을 위주로 설명한다.
메모리 시스템(10A)은 메모리 장치들(110-1~110-4)이 서로 통신하기 위한 백채널 명령 버스(145) 및 백채널 데이터 버스(150)를 포함한다. 백채널 명령 버스(145) 및 백채널 데이터 버스(150)에 더하여, 메모리 시스템(10A)은 또한, 메모리 컨트롤러(200)와 메모리 장치들(110-1~110-4) 사이에 연결되는 데이터 버스(120) 및 외부 명령 버스(130)를 포함한다.
백채널 명령 버스(145) 및 백채널 데이터 버스(150)는 메모리 장치들(110-1A~110-4A)간 통신을 위한 전용 버스이다. 데이터 버스(120) 및 외부 명령 버스(130)를 메모리 컨트롤러(200)와 메모리 장치들(110-1~110-4)간 통신을 위한 전용 버스이다.
백채널 명령 버스(145)는 복수의 반도체 메모리 장치들 중 임의의 제1 및 제2 반도체 장치(예컨대, 110-1A & 110-2A) 간에 다른 반도체 메모리 장치를 거치치 않고 직접 통신하도록 연결될 수 있다.
예를 들어, 복수의 메모리 장치들(110-1A~110-4A) 중 어느 하나의 메모리 장치(예컨대, 제1 메모리 장치(110-1A)가 마스터 메모리 장치로 설정되면 마스터 메모리 장치(110-1A)는 나머지 메모리 장치(예컨대, 제2 내지 제4 메모리 장치(110-2A~110-4A)로 백채널 명령 버스(145)를 통하여 백채널 명령(BCMD)을 브로드캐스팅(broadcasting)할 수 있다. 이 경우, 나머지 메모리 장치(110-2A~110-4A)는 슬래이브 메모리 장치로 설정된다. 제1 메모리 장치(110-1A)가 백채널 명령(BCMD)을 생성하여 출력하는 마스터 메모리 장치로 설정되면, 다른 메모리 장치(110-2A~110-4A)는 백채널 명령(BCMD)을 수신하여 동작하는 슬래이브 메모리 장치로 설정될 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
복수의 메모리 장치들(110-1A~110-4A) 중 임의의 메모리 장치가 마스터 메모리 장치로 설정될 수 있고, 다른 메모리 장치들은 슬래이브 메모리 장치로 설정될 수 있다.
일 실시예에 따르면, 복수의 메모리 장치들(110-1A~110-4A) 중 어느 하나의 메모리 장치(예컨대, 제1 메모리 장치(110-1A))는 마스터 장치로 설정되고, 나머지 메모리 장치(예컨대, 제2 내지 제4 메모리 장치(110-2A~110-4A))는 슬래이브 장치로 설정될 수 있다.
본 발명의 실시예에서는, 설명의 편의를 위하여, 제1 메모리 장치(110-1A)는 마스터 메모리 장치로, 제2 내지 제4 메모리 장치(110-2A~110-4A)는 슬래이브 메모리 장치로 가정한다.
마스터 메모리 장치(예컨대, 제1 메모리 장치(110-1A)는 슬래이브 메모리 장치(예컨대, 제2, 제3, 및 제4 메모리 장치(110-2A, 110-3A, 110-4A))로 백 채널 명령(BCMD)을 생성하여 보낼 수 있다.
슬래이브 메모리 장치(예컨대, 제2, 제3, 및 제4 메모리 장치(110-2A, 110-3A, 110-4A))는 백 채널 명령(BCMD)를 수신하고, 백 채널 명령(BCMD)에 응답하여 동작을 수행한다.
일 실시예에서는, 마스터 메모리 장치(110-1A) 및 슬래이브 메모리 장치(110-2A, 110-3A, 110-4A)는 실질적으로 동시에 백 채널 명령(BCMD)을 수행할 수 있다.
일 실시예에서, 슬래이브 메모리 장치(110-2A, 110-3A, 110-4A)는 백 채널 명령(BCMD)에 대한 응답(ACK)을 백채널 명령 버스(145)를 통하여 마스터 메모리 장치(예컨대, 제1 메모리 장치(110-1A)로 보낼 수 있다.
백 채널 명령(BCMD)에 대한 응답(ACK)은 백 채널 명령(BCMD)을 완료하였음을 나타내는 정보 또는 백 채널 명령(BCMD)을 완료할 수 없음을 나타내는 정보(예컨대, 에러 혹은 페일 정보)를 포함할 수 있다.
또한, 슬래이브 메모리 장치는 백채널 명령 버스(145)를 통하여 자신의 장치 정보를 마스터 메모리 장치(110-1A)로 보낼 수 있다. 이와 같이, 메모리 장치들 간에 주고 받을 수 있는 장치 정보를 백 채널 데이터(BDAT)라 칭한다.
예를 들어, 백 채널 데이터(BDAT)는 슬래이브 메모리 장치의 상태 정보, 슬래이브 메모리 장치 내부에 저장된 데이터, 혹은 내부적으로 검출한 정보 등을 포함할 수 있다.
예를 들어, 백 채널 데이터(BDAT)는 온도 정보 또는 정해진 시간 동안 가장 많이 억세스된 뱅크를 나타내는 뱅크 정보를 포함할 수 있다.
마스터 메모리 장치와 슬래이브 메모리 장치는 동일한 폼 팩터(form factor) 및 동일한 내부 회로 구성을 가질 수 있다. 예를 들어, 메모리 장치들(110-1~110-4)은 동일한 메모리 장치일 수 있다. 이 경우, 제조업체 또는 사용자의 설정이나, 다양한 방법에 의해 복수의 메모리 장치들(110-1A~110-4A) 중 적어도 하나는 마스터 메모리 장치로 설정되고, 다른 메모리 장치들은 슬래이브 장치로 설정될 수 있다.
예컨대, 제1 메모리 장치(110-1A)의 복수의 핀들(pins)중 하나의 핀(110-1A-1)을 전원 전압(VCC)에 연결함으로써 마스터 메모리 장치로 설정할 수 있고, 제2 내지 제4 메모리 장치(110-2A~110-4A) 각각의 하나의 핀(110-2A-1~110-4A-1)을 접지 전압(GND)에 연결함으로써 슬래이브 메모리 장치로 설정할 수 있다.
다른 실시예에 따르면, 메모리 장치가 마스터 메모리 장치 또는 슬래이브 메모리 장치인지 여부는 모드 레지스터들(110-1A-2~110-4A-2)을 특정 값으로 프로그래밍함으로써 설정될 수 있다. 이 경우, 제1 메모리 장치(110-1A)의 모드 레지스터(110-1A-2)는 제1값으로 설정되고, 제2 내지 제4 메모리 장치들(110-2~110-4)의 모드 레지스터들(110-2A-2~110-4A-2)은 제2값으로 설정될 수 있다.
다른 실시예에 따르면, 복수의 메모리 장치들(110-1A~110-4A) 각각을 마스터 메모리 장치나 슬래이브 메모리 장치로 구분하지 않고, 복수의 메모리 장치들(110-1A~110-4A) 각각이 필요에 의해 또는 요청에 의해 다른 메모리 장치로 백채널 명령(BCMD) 및/또는 백채널 데이터(BDAT)을 전송할 수 있다.
실시예에 따라, 마스터 메모리 장치는 슬래이브 메모리 장치와 다를 수 있다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 메모리 시스템의 변형예를 간략히 나타내는 도면이다. 도 3을 참조하면, 메모리 시스템(10A')은 도 2의 메모리 시스템(10A)의 구성 및 동작과 유사하므로, 차이점을 위주로 설명한다.
도 3의 메모리 시스템(10A')은 백 채널 명령 버스(145), 백 채널 데이터 버스(150) 및 백 채널 클락 버스(155)를 포함한다. 도 3의 메모리 시스템(10A')은 도 3의 메모리 시스템(10A')에 비하여 백 채널 클락 버스(155)를 더 포함한다. 백 채널 클락 버스(155)는 복수의 메모리 장치들(110-1A~110-4A) 간에 백 채널 클락 신호(BCLK)를 전송하기 위한 버스이다. 예를 들어, 마스터 메모리 장치(110-1A)는 백 채널 클락 신호(BCLK)을 생성하여 백 채널 클락 버스(155)를 이용하여 슬래이브 메모리 장치들(110-2A~110-4A)로 분배할 수 있다.
복수의 메모리 장치들(110-1A~110-4A) 각각은 메모리 컨트롤러(200)로부터 외부 클락 신호(도 11의 ECLK)를 수신하여 동작한다. 메모리 컨트롤러(200)는 외부 클락 신호(도 11의 ECLK)에 동기시켜 외부 명령(ECMD)을 복수의 메모리 장치들(110-1A~110-4A)로 인가하고, 각 메모리 장치(110-1A~110-4A)는 외부 클락 신호(도 11의 ECLK)를 기준으로 상기 외부 명령(ECMD)을 수신할 수 있다.
이와 같이, 메모리 컨트롤러(200)로부터 복수의 메모리 장치들(110-1A~110-4A)로 전송되는 외부 클락 신호(도 11의 ECLK)와 별도로, 복수의 메모리 장치들(110-1A~110-4A) 간에 백채널 명령(BCMD) 및/또는 백채널 데이터(BDAT)을 동기시키기 위한 백채널 클락 신호(BCLK)가 사용될 수 있다.
복수의 메모리 장치들(110-1A~110-4A) 중 어느 하나의 메모리 장치(예컨대, 제1 메모리 장치(110-1A))는 마스터 메모리 장치로 설정되고, 나머지 메모리 장치(예컨대, 제2 내지 제4 메모리 장치(110-2A~110-4A))는 슬래이브 메모리 장치로 설정되는 실시예에서는, 마스터 메모리 장치(예컨대, 제1 메모리 장치(110-1A)가 백채널 클락 신호(BCLK)를 생성하여 백 채널 클락 버스(155)를 통하여 슬래이브 메모리 장치(예컨대, 제2, 제3, 및 제4 메모리 장치(110-2A, 110-3A, 110-4A))로 전송할 수 있다.
백채널 클락 신호(BCLK)에 대해서는, 도 13 및 도 14를 참조하여 상세히 후술한다.
각 메모리 장치가 마스터 메모리 장치 또는 슬래이브 메모리 장치인지 여부는 도 2를 참조하여 상술한 바와 같이, 핀 연결 또는 모드 레지스터를 이용하여 설정될 수 있다. 도면의 단순화를 위하여 도 2의 핀(110-1A-1~110-4A-1) 및 모드 레지스터(110-1A-2~110-4A-2)는 생략된다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 4를 참조하면, 메모리 시스템(10B)은 도 2의 메모리 시스템(10A)의 구성 및 동작과 유사하므로, 차이점을 위주로 설명한다. 설명의 편의를 위하여, 제1 메모리 장치(110-1B)는 마스터 메모리 장치로, 제2 내지 제4 메모리 장치(110-2B~110-4B)는 슬래이브 메모리 장치로 가정한다.메모리 시스템(10B)은 메모리 장치들(110-1B~110-4B) 간에 백 채널 명령(BCMD) 및 응답(ACK)를 전송하기 위하여 두 메모리 장치 사이의 메모리 장치간 버스(160: 161~163, 170: 171~173)를 포함하는 백 채널 버스를 포함한다. 백 채널 버스는 메모리 장치간 통신을 위한 전용 버스이다.
도 4의 메모리 시스템(10B)은 데이터 버스(120) 및 외부 명령 버스(130) 외에 별도의 메모리 장치간 버스(161~163, 171~173)를 포함하며, 메모리 장치간 버스(161~163, ~173)는 메모리 장치들(110-1B~110-4B)간 통신을 위한 전용 버스이다.
다만, 도 2의 메모리 시스템(10A)에서 메모리 장치간 버스(145, 150)는 복수의 반도체 메모리 장치들 중 임의의 제1 및 제2 반도체 장치(예컨대, 110-1A & 110-2A) 간에 다른 반도체 메모리 장치를 거치치 않고 직접 통신하도록 연결하는 구조를 가지나, 도 4의 메모리 시스템(10B)에서 메모리 장치간 버스(161~163, 171~173)는 복수의 반도체 메모리 장치들(110-1B~110-4B)을 체인 형태로 또는 직렬로 연결하는 구조를 가진다.
예를 들어, 메모리 장치간 버스(161, 171)는 제1 메모리 장치(110-1B)와 제2 메모리 장치(110-2B)를 직접 연결하고, 메모리 장치간 버스(162, 172)는 제2 메모리 장치(110-2B)와 제3 메모리 장치(110-3B)를 직접 연결하고, 메모리 장치간 버스(163, 173)는 제3 메모리 장치(110-3B)와 제4 메모리 장치(110-4B)를 직접 연결할 수 있다.
메모리 장치간 버스(161~163, 171~173)를 체인 형태로 구성하는 경우, 제1 메모리 장치(110-1B)와 제3 메모리 장치(110-3B)간의 통신은 제2 메모리 장치(110-2B)를 거쳐 이루어질 수 있고, 제1 메모리 장치(110-1B)와 제4 메모리 장치(110-4B)간의 통신은 제2 메모리 장치(110-2B) 및 제3 메모리 장치(110-3B)를 거쳐 이루어질 수 있다. 예를 들어, 메모리 장치간 버스(161~163)는 백 채널 명령(BCMD)를 전송하기 위해 메모리 장치들(110-1B~110-4B)에 의해 서로 연결될 수 있다. 유사하게, 메모리 장치간 버스(171~173)는 백 채널 명령(BCMD) 및 응답(ACK)를 전송하기 위해 메모리 장치들(110-1B~110-4B)에 의해 서로 연결될 수 있다
마스터 메모리 장치인 제1 메모리 장치(110-1B)가 슬래이브 메모리 장치인 제4 메모리 장치(110-4B)로 백채널 명령(BCMD)을 전송하는 경우, 백채널 명령(BCMD)은 제2 및 제3 메모리 장치(110-2B, 110-3B)를 거쳐 제4 메모리 장치(110-4B)로 전송될 수 있다.
제4 메모리 장치(110-4B)는 상기 백채널 명령(BCMD)에 대한 응답(ACK)을 제3 및 제2 메모리 장치(110-3B, 110-2B)를 거쳐 제1 메모리 장치(110-1B)로 전송할 수 있다. 상기 응답(ACK)은 백채널 명령(BCMD)의 전송 경로와 역순의 경로를 거쳐 제1 메모리 장치(110-1B)로 전송될 수 있다.
각 메모리 장치가 마스터 메모리 장치 또는 슬래이브 메모리 장치인지 여부는 도 2를 참조하여 상술한 바와 같이, 핀 연결 또는 모드 레지스터를 이용하여 설정될 수 있다. 도면의 단순화를 위하여 도 2의 핀(110-1A-1~110-4A-1) 및 모드 레지스터(110-1A-2~110-4A-2)는 생략된다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 메모리 시스템의 변형예을 간략히 나타내는 도면이다. 도 5를 참조하면, 메모리 시스템(10B')은 도 4의 메모리 시스템(10B)의 구성 및 동작과 유사하므로, 차이점을 위주로 설명한다.
도 5의 메모리 시스템(10B')은 도 4의 메모리 시스템(10B)에 비하여 백 채널 클락 버스(155)를 더 포함할 수 있다.
백 채널 클락 버스(155)는 복수의 메모리 장치들(110-1B~110-4B) 간에 백 채널 클락 신호(BCLK)를 전송하기 위한 버스이다. 백 채널 클락 버스(155)는 도 3의 백 채널 클락 버스(155)와 마찬가지로, 복수의 메모리 장치들(110-1B~110-4B)간을 직접 연결하는 구조를 가질 수 있다.
그러나, 다른 실시예에 따르면, 백 채널 클락 버스(155) 역시 도 4의 백 채널 명령 버스(161, 162, 163)와 마찬가지로, 체인 형태의 연결 구조를 가질 수 있다.
실시예에 따라, 제1 메모리 장치(110-1B)는 마스터 메모리 장치이고 제2 내지 제4 메모리 장치(110-2B~110-4B)는 슬래이브 메모리 장치일 수 있다.
각 메모리 장치가 마스터 메모리 장치 또는 슬래이브 메모리 장치인지 여부는 도 2를 참조하여 상술한 바와 같이, 핀 연결 또는 모드 레지스터를 이용하여 설정될 수 있다. 도면의 단순화를 위하여 도 2의 핀(110-1A-1~110-4A-1) 및 모드 레지스터(110-1A-2~110-4A-2)는 생략된다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 6을 참조하면, 메모리 시스템(10C)은 도 2의 메모리 시스템(10A)의 구성 및 동작과 유사하므로, 차이점을 위주로 설명한다. 설명의 편의를 위하여, 제1 메모리 장치(110-1C)는 마스터 메모리 장치로, 제2 내지 제4 메모리 장치(110-2C~110-4C)는 슬래이브 메모리 장치로 설정된다고 가정한다.
도 6의 메모리 시스템(10C)에서 메모리 장치들(110-1C~110-4C)은 외부 명령 버스(130)를 이용하여 서로 통신을 할 수 있다.
예를 들어, 도 6의 실시예에서는, 메모리 장치들(110-1C~110-4C)간 통신을 위한 전용의 백채널 버스가 사용되는 것이 아니라, 메모리 컨트롤러(200)가 메모리 장치(110-1C~110-4C)를 억세스하지 않는 구간 동안 외부 명령 버스(130)가 메모리 장치들(110-1C~110-4C)간 통신용으로 사용된다.
외부 명령 버스(130)는 메모리 컨트롤러(200)와 메모리 장치들(110-1C~110-4C) 간의 통신 및 메모리 장치들(110-1C~110-4C) 사이에서의 통신을 위하여, 사용되는 버스이다.
따라서, 메모리 컨트롤러(200)가 외부 명령 버스(130)를 이용하지 않는 구간의 전부 또는 일부 동안에, 외부 명령 버스(130)는 메모리 장치간 버스(140)로 사용될 수 있다.
실시예에 따라, 메모리 컨트롤러(200)가 메모리 장치들(110-1C~110-4C)을 제어하기 위해 외부 명령 버스(130)를 이용하지 않는 구간 동안, 마스터 메모리 장치(예컨대, 제1 메모리 장치(110-1C))는 외부 명령 버스(130)를 이용하여 슬래이브 메모리 장치(예컨대, 제2, 제3, 및 제4 메모리 장치(110-2C, 110-3C, 110-4C))로 백 채널 명령(BCMD)을 보낼 수 있다.
슬래이브 메모리 장치(예컨대, 제2, 제3, 및 제4 메모리 장치(110-2C, 110-3C, 110-4C))는 백 채널 명령(BCMD)에 응답하여 동작을 수행하고, 메모리 컨트롤러(200)가 외부 명령 버스(130)를 이용하지 않는 구간 동안, 백 채널 명령(BCMD)에 대한 응답(ACK)을 외부 명령 버스(130)를 이용하여 마스터 메모리 장치(예컨대, 제1 메모리 장치(110-1C))로 보낼 수 있다.
실시예에 따라, 상기 응답(ACK)은 마스터 메모리 장치(110-1C)로부터 수신된 백채널 명령(BCMD)의 완료 후에 생성될 수 있다.
또한, 메모리 컨트롤러(200)가 외부 명령 버스(130)를 이용하지 않는 구간 동안, 슬래이브 메모리 장치는 자신의 장치 정보를 외부 명령 버스(130)를 이용하여 마스터 메모리 장치(110-1C)로 전송할 수 있다.
예를 들어, 장치 정보는 각 메모리 장치에 저장된 데이터, 혹은 각 메모리 장치가 내부적으로 검출한 정보 등을 포함할 수 있다. 이 경우, 내부적으로 검출한 정보는 온도 정보 또는 정해진 시간 동안 가장 많이 억세스된 뱅크를 나타내는 뱅크 정보를 포함할 수 있다.
도 7은 도 6에 도시된 본 발명의 실시예에 따른 메모리 시스템의 변형예를 간략히 나타내는 도면이다. 도 7을 참조하면, 메모리 시스템(10C')은 도 6의 메모리 시스템(10C)의 구성 및 동작과 유사하므로, 차이점을 위주로 설명한다.
도 7의 메모리 시스템(10C')은 도 6의 메모리 시스템(10C')에 비하여, 도 3 또는 도 5에 도시된 메모리 시스템(10A' 또는 10B')과 유사하게 백 채널 클락 버스(155)를 더 포함한다는 점에 차이가 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 8의 메모리 시스템(10D)은 도 1의 메모리 시스템(10)의 구성 및 동작과 유사하므로, 차이점을 위주로 설명한다.
설명의 편의를 위하여, 제1 메모리 장치(110-1)는 마스터 메모리 장치로, 제2 내지 제4 메모리 장치(110-2~110-4)는 슬래이브 메모리 장치로 설정된 것으로 가정한다. 각 메모리 장치가 마스터 메모리 장치 또는 슬래이브 메모리 장치인지 여부는 도 2를 참조하여 상술한 바와 같이, 핀 연결 또는 모드 레지스터를 이용하여 설정될 수 있다. 도면의 단순화를 위하여 도 2의 핀(110-1A-1~110-4A-1) 및 모드 레지스터(110-1A-2~110-4A-2)는 생략된다.
메모리 시스템(10D)은 도 1의 메모리 시스템(10)에 비하여 복수의 메모리 장치들 중 적어도 하나의 메모리 장치(예컨대, 제1 메모리 장치(110-1))와 메모리 컨트롤러(200)를 연결하는 정보 신호선(180)을 더 포함할 수 있다.
정보 신호선(180)은 백채널 데이터(INFO)를 마스터 메모리 장치(110-1)로부터 메모리 컨트롤러(200)로 전송하기 위한 신호선이다.
일 실시예에서, 마스터 메모리 장치(110-1)는 자신의 백채널 데이터를 생성할 수 있고, 슬래이브 메모리 장치(110-2~110-4)로부터 출력되는 백채널 데이터를 수신할 수도 있으며, 백채널 데이터(INFO)를 선택하여 메모리 컨트롤러(200)로 출력할 수 있다.
일 실시예에서, 마스터 메모리 장치(110-1)는 자신의 백채널 데이터를 생성할 수도 있고, 슬래이브 메모리 장치(110-2~110-4)로부터 출력되는 백채널 데이터를 수신할 수도 있으며, 마스터 메모리 장치(110-1) 및 슬래이브 메모리 장치(110-2~110-4)로부터 생성된 백채널 데이터(BDAT) 중 적어도 하나를 백채널 데이터(INFO)로서 메모리 컨트롤러(200)로 출력할 수 있다.
실시예에 따라, 장치 정보는 온도 정보일 수 있다.
예를 들어, 제1 내지 제4 메모리 장치(110-1, 110-2, 110-3, 110-4)는 각각 내부의 온도 센서를 이용하여 각자의 온도 정보를 검출할 수 있다. 슬래이브 메모리 장치들(110-2, 110-3, 110-4)은 검출된 온도 정보를 백채널 버스(140)를 통해 마스터 메모리 장치(예컨대, 제1 메모리 장치(110-1))로 전송할 수 있다.
제1 메모리 장치(110-1)는 제2 내지 제4 메모리 장치(110-2, 110-3, 110-4)의 온도 정보들을 수신하고, 제1 내지 제4 메모리 장치(110-1, 110-2, 110-3, 110-4)의 온도 정보들 중 가장 높은 온도 정보를 정보 신호선(180)을 통해 메모리 컨트롤러(200)로 알려줄 수 있다.
이 경우, 메모리 컨트롤러(200)는 마스터 메모리 장치(110-1)로부터 수신한 가장 높은 온도 정보(INFO)에 기초하여 읽기 동작 또는 쓰기 동작에 정의된 타이밍 파라미터들을 조절할 수 있다.
일 실시예에서, 장치 정보는 특정 시간 동안 특정 뱅크에서 가장 억세스가 많이 발생한 로우 어드레스를 나타내는 로우 어드레스 정보(이하, “최빈 로우 어드레스 정보”라 칭하기도 함)일 수 있다. 각 메모리 장치(110-1 ~ 110-4)는 상기 최빈 로우 어드레스 정보를 생성하고, 슬래이브 메모리 장치들(110-2, 110-3, 110-4)은 상기 최빈 로우 어드레스 정보를 백채널 버스(140)를 통해 마스터 메모리 장치(110-1)로 전송할 수 있다. 이 경우, 마스터 메모리 장치(110-1)는 상기 최빈 로우 어드레스 정보를 슬래이브 메모리 장치들(110-2, 110-3, 110-4)과 공유할 수 있다. 이 경우, 메모리 장치들(110-1 ~ 110-4)은 메모리 컨트롤러(200)의 개입없이, 로우 해머 동작(row hammer operation)을 수행할 수 있다. 로우 해머 동작이란 메모리 셀들에 대한 과도하게 지속적인 억세스로 인하여 해당 메모셀들의 데이터를 잃어버리는 것을 방지하는 동작을 의미한다.
일 실시예에서, 마스터 메모리 장치(110-1)에서 수집된 최빈 로우 어드레스 정보는 정보 신호선(180)을 이용하여 백 채널 데이터(INFO)로서 메모리 컨트롤러(200)로 전송될 수 있다.
이와 같이, 제1 내지 제4 메모리 장치(110-1, 110-2, 110-3, 110-4)는 각 메모리 장치의 장치 정보를 다른 메모리 장치와 공유할 수 있다. 마스터 메모리 장치에서 수집된 장치 정보는 술래이브 메모리 장치들과 공유될 수 있다., 마스터 메모리 장치에서 수집된 장치 정보는 정보 신호선(180)을 통해 메모리 컨트롤러(200)로 전송될 수 있다.
마스터 메모리 장치(110-1)의 핀(110-1-1)은 정보 신호선(180)을 통해 메모리 컨트롤러(200)의 핀(200-1)에 전기적으로 연결된다. 메모리 장치들(110-1 ~ 110-4)이 동일한 폼 팩터를 가지는 실시예에서, 슬래이브 메모리 장치들(110-2~110-4)은 마스터 메모리 장치(110-1)의 핀(110-1-1)에 상응하는 핀들(110-2-1~110-4-1)을 가질 수 있다. 그러나, 핀들(110-2-1~110-4-1)은 메모리 컨트롤러(200)에 연결되지 않는다.
도 9는 본 발명의 실시예에 따른 메모리 장치(110a)를 나타내는 블록도이다. 도 9의 메모리 장치(110a)는 도 1 내지 도 8에 도시된 메모리 시스템(10, 10A 내지 10D)에 포함될 수 있다.
도 1 내지 도 9를 참조하면, 반도체 메모리 장치(110a)는 메모리 코어(memory core, 210), 액세스 회로(220) 및 클락 유닛(290)을 포함한다. 메모리 장치(110a)는 또한 제1 핀(310) 및 제2 핀(320)을 포함한다. 제1 핀(310)은 메모리 장치(110a)를 도 2의 실시예에 따른 메모리 시스템의 마스터 메모리 장치 또는 슬래이브 메모리 장치로 설정하는 역할을 한다. 제2 핀(320)은 도 8의 실시예에 따른 메모리 시스템에서 메모리 컨트롤러(200)로 장치 정보를 출력하는 역할을 ks다. 도 8의 핀들(110-1-1~110-4-1)은 제2 핀(320)에 상응한다.
일 실시예에서, 메모리 장치(110a)는 제1 핀(310) 및 제2 핀(320) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 메모리 장치(110a)는 제1 핀(310) 및 제2 핀(320) 없이 동작할 수 있다.
메모리 장치(110a)는 메모리 장치(110a)를 마스터 메모리 장치 또는 슬래이브 메모리 장치로 설정하는 모드 레지스터(330)를 포함할 수 있다. 메모리 장치(110a)를 마스터 메모리 장치 또는 슬래이브 메모리 장치로 설정하기 위하여 모드 레지스터(330)가 사용된다면, 메모리 장치(110a)에서 제1 핀(310)은 제거될 수 있다.
메모리 코어(210)는 하나 이상의 뱅크 유닛(211-1~211-m, m은 1이상의 정수)을 포함할 수 있다. 본 명세서에서는 설명의 편의상 m은 4인 것으로 기술되나, 본 발명의 범위는 이에 한정되지 않고 임의의 개수의 뱅크 유닛들이 메모리 코어(210)에 포함될 수 있다.
각 뱅크 유닛(211-1~211-m)은 실질적으로 동일한 방식으로 동작하므로, 본 명세서에서는 제1 뱅크 유닛(211-1)에 대해서만 설명하기로 한다.
도시되지는 않지만, 제1 뱅크 유닛(211-1)은 메모리셀 어레이, 로우 디코더(row decoder), 및 뱅크 제어 로직(bank control logic)을 포함할 수 있다.
메모리셀 어레이는 매트릭스(matrix) 형태로 배열된 복수의 메모리 셀들을 포함할 수 있다.
메모리 셀들은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다. 메모리 셀들은 전원이 공급되는 동안 데이터를 저장할 수 있는 휘발성 메모리(volatile memory)로 구현될 수 있으며, 데이터의 손실을 방지하기 위하여 리프레시를 필요로 할 수 있다.
메모리셀 어레이는 복수의 블록들(미도시)로 나뉠 수 있다.
예컨대, 제1 뱅크 유닛(211-1)의 메모리셀 어레이는 16개의 블록들을 포함할 수 있으며, 각 블록은 독립적으로 리드 동작(read operation), 라이트 동작(write operation), 또는 리프레시 동작(refresh operation)을 수행할 수 있다. 리프레시 동작은 마스터 메모리 장치(110-1A)에 의해 내부적으로 생성된 리프레시 명령을 이용하여 수행될 수 있다. 마스터 메모리 장치(110-1A)에 의해 내부적으로 생성된 리프레시 명령은 메모리 컨트롤러에 의해 외부적으로 제공된 리프레시 명령과 다르며, 뱅크당 셀프 리프레시 명령(per-bank self refresh command)이라 지칭될 수 있다.
액세스 회로(220)는 외부 명령 디코더(ECMD Decoder, 230), 데이터 인터페이스부(DQ I/F, 240), 컨트롤 로직(250), 백채널 명령 인터페이스부(BCMD I/F, 260) 및 백채널 데이터 인터페이스부(BDAT I/F, 270)를 포함할 수 있다. 컨트롤 로직(250)은 외부 명령 디코더(250) 및 백채널 명령 인터페이스부(260)에 연결된다.액세스 회로(220)는 메모리 컨트롤러(200)로부터 수신한 외부 명령/어드레스 정보(CA)에 따라 메모리 코아(210)를 제어한다. 수신한 외부 명령/어드레스 정보(CA)는 외부 명령(ECMD) 및 어드레스 정보(ADD)를 포함할 수 있다.
액세스 회로(220)는 또한, 백채널 명령 인터페이스부(260)로부터 출력되는 백채널 명령(BCMD)에 따라 메모리 코아(210)를 제어할 수 있다.
외부 명령 디코더(230)는 메모리 컨트롤러(200)로부터 수신되는 외부 명령/어드레스 정보(CA)를 샘플링하여 수신하고, 외부 명령(ECMD)를 해석하여 제어 로직(250)으로 전송할 수 있다.
외부 명령(ECMD)는 메모리 컨트롤러(200)가 반도체 메모리 장치(110a)로 특정 동작을 요청하는 정보이며, 예컨대, 리드 명령(read command), 라이트 명령(write command), 활성화 명령(activation command), 프리차아지 명령(precharge command), 리프레시 명령(refresh command)일 수 있다. 어드레스(ADD)는 외부 명령(ECMD)이 수행될 메모리 셀(memory cell)의 뱅크(bank), 로우(row) 및 컬럼(column) 주소에 대한 정보를 포함할 수 있다.
데이터 인터페이스부(240)는 메모리 컨트롤러(200)로부터 수신한 데이터(DQ)를 메모리 코아(210)로 전달하고, 또한 메모리 코아(210)로부터 독출된 데이터(DQ)를 메모리 컨트롤러(200)로 전송한다.
백채널 명령 인터페이스부(260)는 다른 메모리 장치로 백채널 명령(BCMD)을 전송하거나, 다른 메모리 장치로부터 출력된 백채널 명령(BCMD)을 수신할 수 있다.
실시예에 따라, 메모리 장치(110a)가 슬래이브 메모리 장치인 경우, 백채널 명령 인터페이스부(260)는 다른 메모리 장치(예컨대, 마스터 메모리 장치)로부터 전송되는 백채널 명령(BCMD)을 수신하고, 백채널 명령(BCMD)을 해석하여 제어 로직(250)으로 전송할 수 있다. 실시예에 따라, 메모리 장치(110a)가 마스터 메모리 장치인 경우, 백채널 명령 인터페이스부(260)는 백채널 명령(BCMD)를 생성하여 백채널 명령 인터페이스부(260)를 통하여 다른 메모리 장치(예컨대, 슬래이브 메모리 장치)로 전송 할 수 있다.
실시예에 따라, 백채널 명령(BCMD)은 하나의 메모리 장치(예컨대, 마스터 메모리 장치)가 다른 메모리 장치로 특정 동작을 요청하는 명령 예컨대, 리프레시 명령(refresh command)이나 장치 정보(예컨대, 온도 정보, 또는 정해진 시간 동안 가장 많이 억세스된 뱅크를 나타내는 뱅크 정보 등)를 요청하는 명령 등일 수 있으나, 이에 한정되는 것은 아니다.
백채널 데이터 인터페이스부(270)는 다른 메모리 장치와 백채널 데이터(BDAT)를 주고 받는다.
실시예에 따라, 메모리 장치(110a)가 마스터 메모리 장치인 경우, 백채널 명령 인터페이스부(260)는 다른 메모리 장치(예컨대, 슬래이브 메모리 장치)로부터, 백채널 데이터(BDAT)를 수신할 수 있다.실시예에 따라, 메모리 장치(110a)가 슬래이브 메모리 장치인 경우, 다른 메모리 장치(예컨대, 마스터 메모리 장치)로 백채널 데이터(BDAT)를 전송할 수 있다. 예를 들어, 슬래이브 메모리 장치(110a)는 백채널 데이터(BDAT)를 생성하여 도 1 내지 3, 및 6 내지 8의 메모리 시스템의 마스터 메모리 장치로 전송할 수 있다. 또는, 메모리 장치(110a)가 슬래이브 메모리 장치라면, 백채널 데이터 인터페이스부(270)는 백채널 데이터(BDAT)를 도 4 및 5의 메모리 시스템의 다른 슬래이브 메모리 장치를 통해 마스터 메모리 장치로 전송할 수 있다.
백 채널 데이터(BDAT)는 백채널 명령(BCMD)에 대한 응답(ACK), 메모리 장치의 상태 정보, 메모리 장치의 메모리 코어에 저장된 데이터, 혹은 메모리 장치 내부적으로 검출한 정보를 포함하는 장치 정보일 수 있으나, 이에 한정되는 것은 아니다.
클락 유닛(290)은 메모리 컨트롤러(200)로부터 외부 클럭 신호(ECLK) 및 클럭 인에이블 신호(CKE)를 수신하고, 내부 분주 클럭 신호(DCLK)를 생성할 수 있다.
클락 유닛(290)은 외부 클락 신호(ECLK)를 수신하는 주파수 분주기(미도시)를 포함하고, 외부 클락 신호(ECLK)를 기준으로 내부 분주 클락 신호(DCLK)를 생성할 수 있다. 내부 분주 클락 신호(DCLK)는 외부 클락 신호(ECLK)의 주파수보다 낮은 주파수를 가질 수 있다. 내부 분주 클락 신호(DCLK)의 주파수는 외부 클락 신호(ECLK)를 1보다 큰 정수로 분주한 주파수를 가질 수 있다.
외부 클럭 신호(ECLK), 클럭 인에이블 신호(CKE) 및 내부 분주 클럭 신호(DCLK)간의 관계는 도 11을 참조하여, 후술한다.
다시 도 2의 실시예를 참조하면, 메모리 장치(110a)는 메모리 장치들(110-1A 내지 110-4A)로 사용될 수 있다. 이 경우, 각 메모리 장치(110-1A 내지 110-4A)는 도 11의 내부 분주 클락 신호(DCLK_A ~ DCLK_D)를 생성하고, 각 메모리 장치(110-1A 내지 110-4A)는 마스터 메모리 장치(110-1A)에 의해 생성된 백채널 명령(BCMD)을 각 메모리 장치(110-1A 내지 110-4A)에서 생성된 내부 분주 클락 신호(DCLK_A ~ DCLK_D)를 기준으로 실질적으로 동시에 실행할 수 있다.
다시 도 3의 실시예를 참조하면, 메모리 장치(110a)가 마스터 메모리 장치(110-1A)로 사용되는 경우, 클락 유닛(290)은 제1 백채널 클락 신호(BCLK1)를 생성하고, 제1 백채널 클락 신호(BCLK1)를 백채널 클락 버스(155)를 통하여 슬래이브 메모리 장치(110-2A~110-4A)로 전송할 수 있다.
메모리 장치(110a)가 슬래이브 메모리 장치(110-2A~110-4A)로 사용되는 경우, 메모리 장치(110a)는 백채널 클락 버스(155)를 통하여 전송된 제2 백채널 클락 신호(BCLK2)를 수신할 수 있다.
클락 인에이블 신호(CKE)의 로직 레벨에 따라, 클락 유닛(290)은 오실레이터에 의해 출력된 클락 신호에 기초하여 제1 백채널 클락 신호(BCLK1)를 생성하거나 또는 주파수 분주기를 이용하여 외부 클락 신호를 기준으로 생성된 내부 클락 신호에 기초하여 제1 백채널 클락 신호(BCLK1)를 생성할 수 있다,
일 실시예에서, 클락 유닛(290)은 오실레이터 및/또는 주파수 분주기를 포함할 수 있다.
클럭 인에이블 신호(CKE) 및 백채널 클락 신호(BCLK)간의 관계는 도 13 및 도 14를 참조하여, 후술한다.
도 2 및 도 3을 참조하면, 마스터 메모리 장치(110-1, 110-1A)의 컨트롤 로직(250)은 내부 명령을 백채널 명령(BCMD)으로 생성하고, 내부 명령(즉, 백채널 명령(BCMD))을 백채널 명령 인터페이스부(260)를 통하여 슬래이브 메모리 장치(110-2~110-4, 110-2A~110-4A)로 출력할 수 있다. 컨트롤 로직(250)은 또한 마스터 메모리 장치(110-1, 110-1A)의 메모리 코아(210)에 대하여 내부 명령을 수행할 수 있다.
메모리 장치(110a)가 슬래이브 메모리 장치로 설정되면, 백채널 명령 인터페이스부(260)는 마스터 메모리 장치로부터 출력된 내부 명령을 수신하고, 수신한 내부 명령을 컨트롤 로직(250)으로 전송할 수 있다. 각 메모리 장치의 컨트롤 로직(250)은 도 2의 메모리 시스템(10A)의 내부 분주 클락(BCLK_A~BCLK_D)을 기준으로 또는 도 3의 메모리 시스템(10A')의 백 채널 클락(BCLK)를 기준으로 실질적으로 동시에 상기 내부 명령을 실행할 수 있다.
설명의 편의를 위하여 도 2 및 도 3의 실시예를 참조하여 클락 생성이 설명되었다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 상기 클락 생성은 다른 실시예에 따른 메모리 시스템에도 적용될 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 장치(110b)를 나타내는 블록도이다.
도 10의 메모리 장치(110b)는 도 1 내지 도 8에 도시된 메모리 시스템(10, 10A 내지 10D)에 포함될 수 있다.
도 1 내지 도 10을 참조하면, 도 10에 도시된 메모리 장치(110b)는 도 9에 도시된 반도체 메모리 장치(110a)의 구성 및 동작이 유사하므로, 차이점을 위주로 설명한다.
도 10의 메모리 장치(110b)는 도 9에 도시된 반도체 메모리 장치(110a)에 비하여, 검출 블락(Sense/Detection Block, 280)를 더 포함할 수 있다. 검출 블락(280)은 메모리 장치(110b) 내부의 정보를 측정 또는 검출하는 회로이다.
실시예에 따라, 검출 블락(280)은 메모리 장치(110b) 내부의 온도 정보를 측정하는 내부 온도 센서(미도시)를 포함할 수 있다.
도 1을 참조하면, 제1 내지 제4 메모리 장치(110-1, 110-2, 110-3, 110-4)는 각각 내부의 온도 센서를 이용하여 온도 정보를 검출할 수 있다. 예를 들어, 도 10의 메모리 장치(110b)는 핀 연결 또는 모드 레지스터 값에 기초하여, 마스터 메모리 장치(110-1) 또는 슬래이브 메모리 장치들(110-2~110-4)로 사용될 수 있다.
검출된 온도 정보는 다른 메모리 장치로 전송하여 복수의 메모리 장치들(예컨대, 도 1의 110-1, 110-2, 110-3, 110-4) 간에 공유될 수 있다.
예를 들어, 슬래이브 메모리 장치인 제2 내지 제4 메모리 장치(110-2, 110-3, 110-4)는 각자의 온도 정보를 마스터 메모리 장치인 제1 메모리 장치(도 1의 110-1)로 전송할 수 있다.
그러면, 제1 메모리 장치(예컨대, 도 1의 110-1)는 제1 내지 제4 메모리 장치(예컨대, 도 1의 110-2, 110-3, 110-4)의 온도 정보들을 알 수 있다.
일 실시예에서, 마스터 메모리 장치(110-1)는 제1 내지 제4 메모리 장치(110-1 ~ 110-4)의 가장 높은 온도 정보에 기초하여 설정된 리프레시 주기를 갖는 리프레시 동작을 위한 명령을 생성할 수 있다 예를 들어, 마스터 메모리 장치(110-1)의 컨트롤 로직(250)은 가장 높은 온도 정보에 기초하여 리프레시 주기를 조절할 수 있고, 상기 조절된 리프레시 주기에 기초한 리프레시 명령을 백채널 명령(BCMD)로서 백채널 명령 인터페이스(260)를 통해 슬래이브 메모리 장치들(110-2, 110-3, 110-4)로 전송할 수 있다.
따라서, 제1 내지 제4 메모리 장치(110-1 ~ 110-4)는 백채널 명령(BCMD)가 리프레시 동작에 해당하면, 상기 백채널 명령(BCMD)에 응답하여 리프레시 동작을 수행할 수 있다. 일 실시예에서, 마스터 메모리 장치(110-1)에 의해 내부적으로 생성된 리프레시 명령은 뱅크당(per-bank) 리프레시 명령일 수 있다. 뱅크들(211-1~211-m) 중 적어도 하나가 리프레시 부족(refresh starvation) 상태에 있다면, 각각의 뱅크당(per-bank) 리프레시 명령을 사용하여 독립적으로 리프레시될 수 있다.
도 8의 실시예를 다시 참조하면, 마스터 메모리 장치(110-1)은 제1 내지 제4 메모리 장치들(110-1~110-4)의 온도 정보를 알 수 있고, 제1 내지 제4 메모리 장치(110-1~110-4)의 온도 정보들 중 가장 높은 온도 정보를 메모리 컨트롤러(200)로 알려줄 수 있다. 이 경우, 도 8의 메모리 컨트롤러(200)는 가장 높은 온도 정보에 기초하여, 외부 명령 버스(130)를 통해 제공되는 명령의 타이밍 파라미터를 조절할 수 있다.
일 실시예에서, 마스터 메모리 장치(110-1)는 슬래이브 메모리 장치(110-2 ~ 110-4)의 온도 정보 및 마스터 메모리 장치(110-1)의 온도 정보를 슬래이브 메모리 장치(110-2 ~ 110-4) 각각과 공유할 수 있다. 이와 같이, 메모리 장치 별로 검출된 정보를 다른 메모리 장치와 공유함으로써, 메모리 시스템(10)에 포함된 메모리 장치들(100-1~110-4)의 가장 나쁜 동작 조건(worst operation condition)을 나타내는 정보(즉, 가장 위크한 정보)를 기준으로 각 메모리 장치의 리프레시 동작 이나 타이밍 파라미터가 조절될 수 있다. 일 실시예에서, 가장 나쁜 동작 조건을 나타내는 정보는 메모리 시스템에서 가장 높은 온도일 수 있다.
도 1의 실시예를 다시 참조하면, 검출 블락(280)은 메모리 코아(210)의 하나의 뱅크에서의 최빈 로우 어드레스 정보를 검출하는 최빈 로우 어드레스 검출기(미도시)를 포함할 수 있다. 최빈 로우 어드레스 정보란 메모리 시스템(10)에서 각 메모리 장치의 특정 뱅크에서 가장 억세스가 많이 발생한 로우의 어드레스 정보를 의미한다.
“특정 뱅크”는 메모리 장치별로 달라질 수 있다.
설명의 편의를 위하여, 각 메모리 장치(110-1~110-4)의 뱅크의 수(m)는 4인 경우를 가정한다. 또한, 제1 메모리 장치(110-1)의 특정 뱅크는 제1 뱅크(211-1)이고, 제2 메모리 장치(110-2)의 특정 뱅크는 제2 뱅크(211-2)이고, 제3 메모리 장치(110-3)의 특정 뱅크는 제3 뱅크(211-3)이며, 제4 메모리 장치(110-4)의 특정 뱅크는 제4 뱅크(211-4)인 것으로 가정한다.
이 경우, 제1 메모리 장치(110-1)의 최빈 로우 어드레스 검출기(미도시)은 복수의 뱅크들 중 제1 뱅크(211-1)에서 가장 억세스가 많이 발생한 로우의 어드레스를 검출하여 제1 최빈 로우 어드레스 정보로 저장할 수 있다.
제2 메모리 장치(110-2)의 최빈 로우 어드레스 검출기는 제2 뱅크(211-2)에서 가장 억세스가 많이 발생한 로우의 어드레스를 검출하여 제2 최빈 로우 어드레스 정보로 저장할 수 있다.
제3 메모리 장치(110-3)의 최빈 로우 어드레스 검출기는 제3 뱅크(211-3)에서 가장 억세스가 많이 발생한 로우의 어드레스를 검출하여 제3 최빈 로우 어드레스 정보로 저장할 수 있고, 제4 메모리 장치(110-4)의 최빈 로우 어드레스 검출기는 제4 뱅크(211-4)에서 가장 억세스가 많이 발생한 로우의 어드레스를 검출하여 제4 최빈 로우 어드레스 정보로 저장할 수 있다.
슬래이브 메모리 장치인 제2 내지 제4 메모리 장치(110-2~110-4)는 검출한 제2 내지 제4 최빈 로우 어드레스 정보를 마스터 메모리 장치인 제1 메모리 장치(110-1)로 전송할 수 있다.
그러면, 제1 메모리 장치(110-1)는 제1 내지 제4 최빈 로우 어드레스 정보를 제2 내지 제4 메모리 장치(110-2~110-4)로 전송할 수 있다. 이에 따라, 제1 내지 제4 메모리 장치(110-1~110-4) 각각은 제1 내지 제4 메모리 장치(110-1~110-4)의 제1 내지 제4 뱅크(211-1~211-4)에 대한 최빈 로우 어드레스 정보를 저장할 수 있다.
이와 같이, 메모리 장치 별로 특정 뱅크를 할당하여 할당된 특정 뱅크의 최빈 로우 어드레스 정보를 검출하고, 검출된 최빈 로우 어드레스 정보는 백채널 데이터 버스를 통하여 모든 메모리 장치들 간에 공유될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 메모리 장치 내부적으로 생성한 내부 명령 또는 데이터를 다른 메모리 장치와 공유함으로써, 메모리 컨트롤러의 제어나 개입없이 내부 동작(예컨대, 리프레시 동작)을 수행할 수 있고, 또한 각 메모리 장치별로 역할을 분담할 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 시스템에 사용되는 내부 분주 클락을 생성하는 동작을 설명하기 위한 타이밍도이다. 내부 분주 클락들(DCLK_A~DCLK_D)는 클럭 인에이블 신호(CKE)가 인에이블된 후 특정 시간(tXP)에 생성된다.
본 실시예에서는, 설명의 편의를 위하여, 도 2의 메모리 시스템(10A)의 동작 타이밍인 것으로 가정한다.
도 2, 도 9 및 도 11을 참조하면, 복수의 메모리 장치(110-1A, 110-2A, 110-3A, 110-4A) 각각은 외부 클럭 신호(ECLK) 및 클럭 인에이블 신호(CKE)를 수신하고, 외부 클럭 신호(ECLK)를 분주하여 내부 분주 클럭 신호(DCLK_A~DCLK_D)를 생성한다.
상기 복수의 메모리 장치(110-1A, 110-2A, 110-3A, 110-4A) 각각의 클락 유닛(290)은 클럭 인에이블 신호(CKE)의 인에이블 시점(즉, 로우레벨에서 하이레벨로 천이하는 시점)으로부터 특정 시간(tXP)이 경과한 시점에서, 외부 클럭 신호(ECLK)에 동기된 내부 분주 클럭 신호(DCLK_A~DCLK_D)를 생성할 수 있다.
예를 들어, 특정 시간(tXP)은 파워다운 엑시트 파라미터(power-down exit parameter)로서, 클럭 인에이블 신호(CKE)의 라이징 에지(rising edge)로부터 외부 클락 신호(ECLK)의 두(2) 클락 싸이클 경과 후의 라이징 에지까지의 시간일 수 있다.
따라서, 내부 분주 클럭 신호(DCLK)의 시작 시점(즉, 첫 번째 라이징 에지)은 외부 클락 신호(ECLK)의 라이징 에지와 동기될 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 특정 시간(tXP)은 외부 클락 신호(ECLK)의 임의의 수의 클락 싸이클에 해당할 수 있다.
메모리 컨트롤러(200)는 클럭 인에이블 신호(CKE)의 인에이블 시점(즉, 로우레벨에서 하이레벨로 천이하는 시점)으로부터 특정 시간(tXP) 후에 외부 명령(ECMD)을 복수의 메모리 장치(110-1A, 110-2A, 110-3A, 110-4A)로 인가할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 복수의 메모리 장치(110-1A, 110-2A, 110-3A, 110-4A)가 공유하는 외부 클럭 신호(ECLK) 및 클럭 인에이블 신호(CKE)를 이용하여 각 메모리 장치(110-1A, 110-2A, 110-3A, 110-4A)의 내부 분주 클락 신호(DCLK_A, DCLK_B, DCLK_C, DCLK_D)의 시작 시점을 동기시킨다. 따라서, 각 메모리 장치(110-1A, 110-2A, 110-3A, 110-4A)는 복수의 메모리 장치간에 동기된 내부 분주 클락 신호(DCLK_A ~ DCLK_D)를 이용하여 다른 메모리 장치와 백채널 명령(BCMD) 및/또는 백채널 데이터(BDAT)을 서로 주고 받을 수 있다.
도 12는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 타이밍도이다. 도 12는 도 11의 분주 클락 신호(DCLK_A ~ DCLK_D)를 기준으로 실질적으로 동시에 셀프 리프레시 동작이 메모리 장치들에 의해 수행되는 예를 나타낸다.
본 실시예에서는, 설명의 편의를 위하여, 도 2의 메모리 시스템(10A)의 동작 타이밍인 것으로 가정한다.
도 2, 도 9 및 도 12를 참조하면, 마스터 메모리 장치인 제1 메모리 장치(110-1A)는 백채널 명령(BCMD)을 생성하여, 제1 내부 분주 클락 신호(DCLK_A)에 동기시켜 백채널 명령(BCMD)을 슬래이브 메모리 장치(110-2A~110-4A)로 전송할 수 있다. 도 12의 실시예에서 백채널 명령(BCMD)은 마스터 메모리 장치(110-1A)에서 생성된 셀프 리프레시 명령일 수 있다. 설명의 편의를 위하여, 셀프 리프레시 명령은 제2 뱅크에 대한 셀프 리프레시 명령(이하, 제2 뱅크 셀프 리프레시 명령(Self Ref. Bank B)이라 칭함)인 것으로 가정하나, 이에 한정되는 것은 아니다.
예컨대, 마스터 메모리 장치인 제1 메모리 장치(110-1A)는 “T0”시점에 제1 내부 분주 클락 신호(DCLK_A)의 라이징 에지(rising edge)에 응답하여 제2 뱅크 셀프 리프레시 명령(Self Ref. Bank B)를 슬래이브 메모리 장치들(110-2A~110-4A)로 전송할 수 있다.
슬래이브 메모리 장치(110-2A~110-4A)는 “T1”시점에 자신의 내부 분주 클락 신호 (DCLK_B~DCLK_D))에 폴링 에지(falling edge)에 응답하여 제2 뱅크 셀프 리프레시 명령(Self Ref. Bank B)을 샘플링할 수 있다.
슬래이브 메모리 장치(110-1A~ 110-4A) 각각은 “T2”시점에 자신의 내부 분주 클럭 신호(DCLK_A~ DCLK_D)의 바로 다음 라이징 에지에 응답하여 제2 뱅크 셀프 리프레시 명령(Self Ref. Bank B)을 실행할 수 있다.
예컨대, 제1 메모리 장치(110-1A)는 제1 내부 분주 클락 신호(DCLK_A)의 라이징 에지에 응답하여 제2 뱅크 셀프 리프레시 명령(Self Ref. Bank B)을 전송한 후, 바로 다음 라이징 에지에 응답하여 제2 뱅크 셀프 리프레시 명령(Self Ref. Bank B)를 수행할 수 있다.
제2 메모리 장치(110-2A)는 제2 내부 분주 클락 신호(DCLK_B)의 폴징 에지에 응답하여 제2 뱅크 셀프 리프레시 명령(Self Ref. Bank B)을 수신한 후, 바로 다음 라이징 에지에 응답하여 제2 뱅크 셀프 리프레시 명령(Self Ref. Bank B)를 수행할 수 있다.
따라서, 슬래이브 메모리 장치(110-1A~ 110-4A)는 “T2”시점에 각자의 내부 분주 클락 신호(DCLK_A~ DCLK_D)를 기준으로 실질적으로 동일한 타이밍으로 제2 뱅크 셀프 리프레시 명령을 수행할 수 있다.
일 실시예에서, 각 뱅크(211-1~211-4)는 마스터 메모리 장치(110-1)에 의해 생성된 독립적인 뱅크 셀프 리프레시 명령에 의해 리프레시될 수 있다. 뱅크 셀프 리프레시 명령은 뱅크당(per-bank) 셀프 리프레시 명령이라 칭해질 수 있다. 예를 들어, 제1 뱅크(211-1)은 제1 뱅크 셀프 리프레시 명령에 의해, 제2 뱅크(211-2)은 제2 뱅크 셀프 리프레시 명령에 의해, 제3 뱅크(211-3)은 제3 뱅크 셀프 리프레시 명령에 의해, 그리고, 제4 뱅크(211-4)은 제4 뱅크 셀프 리프레시 명령에 의해 리프레시될 수 있다.
도 13 및 도 14는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 백채널 클락을 생성하는 타이밍도이다. 도 13은 도 1 내지 도 8 중 어느 하나의 메모리 시스템(10, 10A~10D)에서 클락 인에이블 신호(CKE)가 디스에이블 되는 경우의 동작 타이밍도이다. 도 14는 도 1 내지 도 8 중 어느 하나의 메모리 시스템(10, 10A~10D)에서 클락 인에이블 신호(CKE)가 인에이블 되는 경우의 동작 타이밍도이다.
본 실시예에서는, 설명의 편의를 위하여, 도 3의 메모리 시스템(10A')의 동작 타이밍인 것으로 가정한다.
도 3 및 도 13을 참조하면, 클럭 인에이블 신호(CKE)가 하이레벨에서 로우레벨로 디스에이블되면, 제1 내지 제4 메모리 장치(110-1A, 110-2A, 110-3A, 110-4A)는 외부 클락 신호(ECLK)를 무시한다. 따라서, 외부 클락 신호(ECLK)으로부터 내부 분주 클락 신호(DCLK)가 생성되지 않는다. 따라서, 제1 내지 제4 메모리 장치(110-1A, 110-2A, 110-3A, 110-4A)의 각 내부 분주 클락 신호(DCLK_A, DCLK_B, DCLK_C, DCLK_D)이 생성되지 않는다.
예를 들어, 마스터 메모리 장치인 제1 메모리 장치(110-1A)는 내부 오실레이터를 이용하여 백채널 클락 신호(BCLK)를 생성하고, 생성된 백채널 클락 신호(BCLK)를 백채널 클락 버스(155)를 통하여 슬래이브 메모리 장치(110-2A, 110-3A, 110-4A)로 전송할 수 있다.
예를 들어, 마스터 메모리 장치(110-1A)는 클럭 인에이블 신호(CKE)의 디스에이블 시점으로부터 소정의 지연 시간 후 내부 오실레이터를 이용하여 발진 클락 신호(OS_CLK)를 생성하고, 발진 클락 신호(OS_CLK)를 분주하여 백채널 클락 신호(BCLK)를 생성할 수 있다.
마스터 메모리 장치(110-1A)는 백채널 클락 신호(BCLK)를 백채널 클럭 버스(155)를 이용하여 슬래이브 메모리 장치(110-2A, 110-3A, 110-4A)로 전송할 수 잇다.
마스터 메모리 장치(110-1A)는 상기 백채널 클럭 신호(BCLK)에 동기시켜 백채널 명령(BDAT) 및/또는 백채널 데이터(BDAT)를 슬래이브 메모리 장치(110-2A, 110-3A, 110-4A)로 전송할 수 있다.
일 실시예에서, 슬래이브 메모리 장치(110-2A, 110-3A, 110-4A)는 백채널 데이터(BDAT)를 상기 백채널 클럭 신호(BCLK)에 동기시켜 마스터 메모리 장치(110-1A)로 전송할 수 있다.
도 3 및 도 14를 참조하면, 클럭 인에이블 신호(CKE)가 로우레벨에서 하이레벨로 인에이블되면, 각 메모리 장치(110-1A~110-4A)는 외부 클락 신호(ECLK)를 기준으로 실질적으로 동시에, 외부 클락 신호(ECLK)를 분주하여 내부 클락 신호(DCLK_A~DCLK_D)를 생성한다. 내부 분주 클락 신호(DCLK_A~DCLK_D)를 생성하는 타이밍은 도 11을 참조하여 상술한 바와 같다.
일 실시예에서, 클럭 인에이블 신호(CKE)의 하이레벨 구간이 “인에이블 구간”으로 여겨질 수 있다.
클럭 인에이블 신호(CKE)가 인에이블되면, 상기 클럭 인에이블 신호(CKE)에 응답하여 각 메모리 장치(110-1A~110-4A)의 내부 오실레이터는 디스에이블된다.
따라서, 발진 클락 신호(OS_CLK)는 생성되지 않는다. 특정 시간(tXP) 동안 메모리 시스템은 메모리 장치들(110-1A~110-4A)간의 백채널 데이터(BDAT) 또는 백채널 명령(BCMD)를 주고받지 않는다. 예를 들어, 백채널 클락 신호(BCLK) 및 백채널 데이터(BDAT)의 전송은, 제1 내부 분주 클락 신호(DCLK_A)이 생성될 때까지 유보될 수 있다.
특정 시간(tXP) 후, 마스터 메모리 장치(110-1A)는 제1 내부 분주 클락 신호(DCLK_A)에 동기된 백채널 클락 신호를 이용하여 백채널 데이터(BDAT) 또는 백채널 명령(BCMD)를 슬래이브 메모리 장치(110-2A, 110-3A, 110-4A)로 전송할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 메모리 시스템이다.
도 15를 참조하면, 메모리 시스템(10E)은 복수의 메모리 모듈(memory module, 100-1~100-4) 및 메모리 컨트롤러(memory controller, 200)를 포함할 수 있다.
메모리 모듈(100-1~100-4) 각각은 도 1 내지 도 8 중 어느 하나에 도시된 메모리 모듈(100A~100D)일 수 있다.
도 16은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다. 도 16을 참조하면, 컴퓨터 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
컴퓨터 시스템(400)은 메모리 모듈(100)과 메모리 모듈(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)를 포함한다.
메모리 모듈(100)은 도 1 내지 도 8에 도시된 메모리 모듈(100A~100D) 중 어느 하나일 수 있다.
메모리 컨트롤러(420)는 호스트(410)의 제어에 따라 메모리 모듈(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다. 메모리 컨트롤러(420)는 도 1에 도시된 메모리 컨트롤러(200)일 수 있다.
메모리 모듈(100)의 데이터는 호스트(410)와 메모리 컨트롤러 (420)의 제어에 따라 디스플레이(430)를 통하여 디스플레이될 수 있다. 무선 송수신기(440)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(440)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(410)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(410)는 무선 송수신기(440)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(420) 또는 디스플레이(430)로 전송할 수 있다. 메모리 컨트롤러(420)는 호스트(410)에 의하여 처리된 신호를 메모리 모듈(100)에 저장할 수 있다.
또한, 무선 송수신기(440)는 호스트(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(450)는 호스트(410)의 동작을 제어하기 위한 제어 신호 또는 호스트(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(410)는 메모리 컨트롤러(420)로부터 출력된 데이터, 무선 송수신기(440)로부터 출력된 데이터, 또는 입력 장치(450)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 모듈(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)는 호스트(410)의 일부로서 구현될 수 있고 또는 호스트(410)와 별도의 칩으로 구현될 수 있다.
도 17은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다. 도 17을 참조하면, 컴퓨터 시스템(500)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(500)은 호스트(510), 메모리 모듈(100)과 메모리 모듈(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(520), 디스플레이(530) 및 입력 장치(540)를 포함한다.
메모리 모듈(100)은 도 1 내지 도 8에 도시된 메모리 모듈(100A~100D) 중 어느 하나일 수 있다.
호스트(510)는 입력 장치(540)를 통하여 입력된 데이터에 따라 메모리 모듈(100)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(540)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(510)는 컴퓨터 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(520)의 동작을 제어할 수 있다. 메모리 컨트롤러(520)는 도 1에 도시된 메모리 컨트롤러(200)일 수 있다.
도 18은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다. 도 18을 참조하면, 컴퓨터 시스템(600)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
컴퓨터 시스템(600)은 호스트(610), 메모리 모듈(100)과 메모리 모듈(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 또한, 컴퓨터 시스템(600)은 이미지 센서(630) 및 디스플레이(640)를 더 포함한다.
메모리 모듈(100)은 도 1 내지 도 8에 도시된 메모리 모듈(100A~100D) 중 어느 하나일 수 있다.
컴퓨터 시스템(600)의 이미지 센서(630)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(610) 또는 메모리 컨트롤러(620)로 전송된다. 호스트(610)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(640)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(620)를 통하여 메모리 모듈(100)에 저장될 수 있다.
또한, 메모리 모듈(100)에 저장된 데이터는 호스트(610) 또는 메모리 컨트롤러(620)의 제어에 따라 디스플레이(640)를 통하여 디스플레이된다.
실시 예에 따라 메모리 모듈(100)의 동작을 제어할 수 있는 메모리 컨트롤러(620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별개의 칩으로 구현될 수 있다. 메모리 컨트롤러(620)는 도 1에 도시된 메모리 컨트롤러(200)일 수 있다.
도 19는 본 발명의 실시예에 따른 메모리 모듈을 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다. 도 19를 참조하면, 컴퓨터 시스템(900)은 데이터 버스(910)에 접속된 메모리 모듈(100), 메모리 컨트롤러(memory controller; 150), 프로세서(processor; 920), 제1인터페이스(interface; 930), 및 제2인터페이스(940)을 포함할 수 있다.
실시 예에 따라, 컴퓨터 시스템(900)은 휴대폰, MP3 플레이어(MPEG Audio Layer-3 player), MP4 플레이어(MPEG Audio Layer-4 player), PDA(Personal Digital Assistants), 또는 PMP(Portable Media Player) 등의 포터블 디바이스 (potable device)를 포함할 수 있다.
다른 실시 예에 따라, 컴퓨터 시스템(900)은 PC(personal computer), 노트형 퍼스컴(notebook-sized personal computer), 또는 랩톱 컴퓨터(laptop computer) 등의 데이터 처리 시스템(data process system)을 포함할 수 있다.
또 다른 실시 예에 따라, 컴퓨터 시스템(900)은 SD 카드(secure digital card) 또는 MMC(multi media card) 등의 메모리 카드(memory card)를 포함할 수 있다.
또 다른 실시 예에 따라 컴퓨터 시스템(900)은 스마트 카드(smart card), 또는 SSD(solid state drive)를 포함할 수 있다.
메모리 모듈(100), 메모리 컨트롤러(150)와 프로세서(920)는 하나의 칩, 예컨대 SoC (system on chip)으로 구현될 수 있으며, 실시예에 따라 별개의 독립적인 장치들로 구현될 수도 있다.
실시 예에 따라 프로세서(920)는 제1인터페이스(930)를 통하여 입력된 데이터를 처리하여 메모리 모듈(100)에 라이트(write)할 수 있다.
실시 예에 따라 프로세서(920)는 메모리 모듈(100)에 저장된 데이터를 리드(read)하여 이를 제1인터페이스(930)를 통하여 외부로 출력할 수 있다.
이 경우, 제1인터페이스(930)는 입출력 장치일 수 있다.
제2인터페이스(940)는 무선 통신을 위한 인터페이스일 수 있다. 실시 예에 따라 제2인터페이스(940)는 소프트웨어(software) 또는 펌웨어(firmware)로 구현될 수 있다.
도 20 및 도 21은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 멀티-칩 패키지의 일 실시예를 개략적으로 나타낸 개념도이다. 도 21은 도 20에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
도 20을 참조하면, 멀티-칩 패키지(1100)는 패키지 기판(1110)상에 순차적으로 적층되는 다수의 반도체 장치들(1130~1150, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 중 전부 또는 일부는 상술한 메모리 모듈(100A~100D)을 구성할 수 있다. 다수의 반도체 장치들(1130~1150) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(1130~1150) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(1110) 상에 구현될 수도 있다. 다수의 반도체 장치들(1130~1150)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1120) 등이 사용될 수 있다. 메모리 컨트롤러(미도시)는 도 1에 도시된 메모리 컨트롤러(200)일 수 있다.
도 20 및 도 21을 참조하면, 멀티-칩 패키지(1100')는 실리콘 관통전극(TSVs, 1160)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1130~1150)을 포함한다. 다이(die)는 칩안에 배치된 메모리 장치를 칭할 수 있다. 예컨대, 제1 다이(Die1) 내지 제3 다이(Die3)는 칩들(1130 ~1150) 내에 각각 배치될 수 있다. 다이들(Die1~3, 1130~1150) 각각은 반도체 메모리 장치(110)의 기능을 수행하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 상기 다이들(1130~1150)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.
실리콘 관통전극(1160)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 다이들(Die1~3, 1130~1150)을 관통할 수 있다. 의 예를 들어, 다이들(Die1~3, 1130~1150)은 실리콘 기판을 포함할 수 있다. 실리콘 관통전극(1160)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
메모리 시스템: 10, 10A~10E, 10A', 10B', 10C'
메모리 모듈: 100A~100D
반도체 메모리 장치: 110-1~1104, 110-1A~110-4A, 110-1B~110-4B, 110-1C~110-4C
데이터 버스: 120
외부 명령 버스: 130
백채널 버스: 140
백채널 명령 버스: 145
백채널 데이터 버스: 150
백채널 클락 버스: 155
메모리 컨트롤러 : 200

Claims (20)

  1. 마스터 메모리 장치, 슬래이브 메모리 장치들 및 상기 마스터 메모리 장치를 상기 슬래이브 메모리 장치들에 접속시키는 백채널 버스를 포함하는 복수(2이상)의 메모리 장치의 동작 방법에 있어서,
    상기 마스터 메모리 장치가 상기 백채널 버스를 통하여 상기 슬래이브 메모리 장치들 각각으로부터 장치 정보를 수신하는 단계;
    상기 마스터 메모리 장치가 상기 장치 정보에 기초하여 상기 슬래이브 메모리 장치들 중 적어도 하나의 슬래이브 메모리 장치의 리프레시 동작이 필요한지를 판단하는 단계;
    상기 마스터 메모리 장치가 상기 판단 결과에 따라 리프레시 명령을 생성하여 출력하는 단계; 및
    상기 적어도 하나의 슬래이브 메모리 장치가 상기 리프레시 명령을 수신하는 단계를 포함하며,
    상기 리프레시 명령은 상기 백채널 버스를 통하여 상기 적어도 하나의 슬래이브 메모리 장치로 전송되는 복수의 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 방법은
    상기 마스터 메모리 장치 및 상기 슬래이브 메모리 장치들에서 실질적으로 동시에 상기 리프레시 명령을 실행하는 단계를 더 포함하는 복수의 메모리 장치의 동작 방법.
  3. 제1항에 있어서, 상기 방법은
    상기 복수의 메모리 장치 중 하나를 상기 마스터 메모리 장치로 설정하는 단계를 더 포함하는 복수의 메모리 장치의 동작 방법.
  4. 제3항에 있어서, 상기 마스터 메모리 장치로 설정하는 단계는
    상기 마스터 메모리 장치의 특정 핀을 제1 전원에 연결함으로써 수행되는 복수의 메모리 장치의 동작 방법.
  5. 제3항에 있어서, 상기 마스터 메모리 장치로 설정하는 단계는
    모드 레지스터를 특정 값으로 설정함으로써 수행되는 복수의 메모리 장치의 동작 방법.
  6. 제1항에 있어서, 상기 리프레시 명령을 수신하는 단계는
    각각의 슬래이브 메모리 장치들이 상기 마스터 메모리 장치로부터 상기 리프레시 명령을 직접 수신하는 단계를 포함하고,
    상기 마스터 메모리 장치는 상기 백채널 버스를 통하여 상기 슬래이브 메모리 장치들과 병렬로 연결되는 복수의 메모리 장치의 동작 방법.
  7. 제1항에 있어서, 상기 리프레시 명령을 수신하는 단계는
    각각의 상기 복수의 메모리 장치가 체인 형태로 서로 통신하는 단계를 포함하고,
    상기 복수의 메모리 장치는 상기 백채널 버스를 통하여 직렬로 서로 연결되는 복수의 메모리 장치의 동작 방법.
  8. 제1항에 있어서, 상기 방법은
    상기 마스터 메모리 장치가 백채널 클락 신호를 생성하여 출력하는 단계; 및
    상기 적어도 하나의 슬래이브 메모리 장치가 상기 백채널 버스를 통하여 상기 백채널 클락 신호를 수신하는 단계를 더 포함하고,
    상기 리프레시 명령은 상기 백채널 클락 신호를 기준으로 실질적으로 동시에 상기 마스터 메모리 장치와 상기 적어도 하나의 슬래이브 메모리 장치에서 수행되는 복수의 메모리 장치의 동작 방법.
  9. 제8항에 있어서, 상기 방법은
    상기 마스터 메모리 장치가 클락 인에이블 신호와 외부 클락 신호를 수신하는 단계;
    상기 마스터 메모리 장치가, 상기 클락 인에이블 신호의 제1 천이(로우레벨에서 하이레벨로의 천이) 후 제1 특정 시간에 제1 클락 신호를 발생하는 단계; 및
    상기 제1 클락 신호에 동기된 상기 백채널 클락 신호를 생성하는 단계를 더 포함하고,
    상기 제1 클락 신호는 상기 외부 클락 신호에 동기되고,
    상기 제1 클락 신호의 주파수는 상기 외부 클락 신호의 주파수보다 작은 복수의 메모리 장치의 동작 방법.
  10. 제9항에 있어서, 상기 방법은
    상기 제1 특정 시간 동안에 상기 마스터 메모리 장치는 상기 리프레시 명령을 유지하는 단계; 및
    상기 제1 특정 시간 경과 후에 상기 마스터 메모리 장치는 상기 슬래이브 메모리 장치들로 상기 리프레시 명령을 출력하는 단계를 더 포함하는 복수의 메모리 장치의 동작 방법.
  11. 제9항에 있어서, 상기 방법은
    상기 클락 인에이블 신호의 제2 천이(하이레벨에서 로우레벨로의 천이)가 발생하면, 상기 마스터 메모리 장치는 상기 클락 인에이블 신호의 제2 천이 후 제2 특정 시간에 제2 클락 신호를 발생하는 단계; 및
    상기 제2 클락 신호에 동기된 상기 백채널 클락 신호를 생성하는 단계를 더 포함하는 복수의 메모리 장치의 동작 방법.
  12. 제11항에 있어서, 상기 제2 클락 신호는
    상기 클락 인에이블 신호의 제2 천이에 응답하여 상기 마스터 메모리 장치의 오실레이에 의하여 생성되는 복수의 메모리 장치의 동작 방법.
  13. 제11항에 있어서, 상기 방법은
    상기 복수의 메모리 장치가 클락 인에이블 신호와 외부 클락 신호를 수신하는 단계; 및
    상기 복수의 메모리 장치가, 내부 클락 신호를 발생하는 단계를 포함하며,
    성가 리프레시 명령은 상기 내부 클락 신호를 기준으로 실질적으로 동시에 상기 마스터 메모리 장치 및 상기 적어도 하나의 슬래이브 메모리 장치에서 수행되는 복수의 메모리 장치의 동작 방법.
  14. 삭제
  15. 삭제
  16. 마스터 메모리 장치, 슬래이브 메모리 장치들 및 상기 마스터 메모리 장치를 상기 슬래이브 메모리 장치들에 접속시키는 백 채널 버스를 포함하는 복수(2이상)의 메모리 장치들의 동작 방법에 있어서,
    상기 마스터 메모리 장치 및 상기 슬래이브 메모리 장치들 각각이 장치 정보를 생성하는 단계;
    상기 마스터 메모리 장치가 상기 장치 정보 중 적어도 하나를 선택하는 단계;
    상기 마스터 메모리 장치가 상기 적어도 하나의 장치 정보에 기초하여 리프레시 명령을 생성하는 단계; 및
    상기 마스터 메모리 장치 및 상기 슬래이브 메모리 장치들에서 상기 리프레시 명령을 수행하는 단계를 포함하는 복수의 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 장치 정보 각각은 온도 정보이고,
    상기 리프레시 명령은 셀프 리프레시 명령이고, 상기 셀프 리프레시 명령의 리프레시 간격은 상기 적어도 하나의 장치 정보에 기초하여 결정되는 복수의 메모리 장치의 동작 방법.
  18. 마스터 메모리 장치 및 슬래이브 메모리 장치를 포함하는 복수(2이상)의 반도체 메모리 장치;
    상기 복수의 반도체 메모리 장치에 의해 공유되는 제1 명령 버스-상기 복수의 메모리 장치는 상기 제1 명령 버스를 통하여 메모리 컨트롤러부터 제1 명령을 수신함-;
    상기 복수의 반도체 메모리 장치 중 적어도 하나를 다른 반도체 메모리 장치와 전기적으로 연결하는 백채널 버스를 포함하고,
    상기 백채널 버스는 상기 복수의 반도체 메모리 장치 간 명령 또는 데이터 전송에 사용되며,
    상기 마스터 메모리 장치는 상기 백채널 버스를 통해 상기 슬래이브 메모리 장치로부터 제공되는 장치 정보에 기초하여 상기 슬래이브 메모리 장치의 리프레시 동작이 필요한지를 판단하고, 상기 판단 결과에 따라 상기 슬래이브 메모리 장치에 리프레시 명령을 전달하는 메모리 모듈.
  19. 제18항에 있어서, 상기 백 채널 버스는
    상기 복수의 반도체 메모리 장치 간에 내부 명령인 백채널 명령을 전송하는 백채널 명령 버스; 및
    상기 복수의 반도체 메모리 장치 간에 데이터를 전송하는 백채널 데이터 버스를 포함하는 메모리 모듈.
  20. 제18항에 있어서, 상기 백 채널 버스는
    상기 복수의 반도체 메모리 장치들 중 임의의 제1 및 제2 반도체 장치 간에 다른 반도체 메모리 장치를 거치치 않고 직접 통신하도록 연결하는 메모리 모듈.
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