CN117672282A - 电子装置及其操作方法以及存储器装置 - Google Patents

Abstract

提供了一种电子装置及其操作方法以及存储器装置。电子装置包括：系统芯片，其输出写时钟和写数据信号；以及存储器装置，其基于写时钟接收写数据信号并且输出频率不同于写时钟的频率的读数据信号和数据选通信号。该存储器装置还包括第一间隔振荡器、第二间隔振荡器和温度传感器。电子装置在电子装置的初始化中执行第一训练并且在初始化之后的操作中执行第二训练。存储器装置在第二训练中在间隔振荡器的操作期间执行计数操作，并且参考存储器装置的温度信息校正最终计数值。

Description

电子装置及其操作方法以及存储器装置

相关申请的交叉引用

本申请要求2022年9月6日提交于韩国知识产权局的韩国专利申请No.10-2022-0113079和2022年12月13日提交于韩国知识产权局的韩国专利申请的No.10-2022-0174116的优先权，其公开内容各自整体以引用方式并入本文中。

技术领域

本文所描述的本公开的实施例涉及存储器装置和存储器控制器以及包括该存储器装置和存储器控制器的电子装置，更具体地，涉及一种用于参考存储器装置的温度信息执行再训练的技术。

背景技术

随着最近诸如动态随机存取存储器(DRAM)的高性能以及大容量存储器装置的趋势，存储器装置的操作频率在快速增加。另外，随着移动装置需要低功率特性，已采用了区分写操作所需的写时钟WCK和读操作所需的读数据选通信号RDQS的频率的标准。

随着存储器装置的操作速度增加，校正存储器装置的数据完整性变得越来越困难。因此，不仅在存储器装置的初始化期间，而且在存储器装置的操作期间也可能需要存储器装置的训练。

此外，在存储器装置的初始化中通常执行使用FIFO(先入先出)的精细训练，在存储器装置的操作期间可使用粗略且快速的间隔振荡器训练。然而，在FIFO训练期间测量的延迟时间(例如，tWCK2DQI和tWCK2DQO)与在间隔振荡器训练期间测量的延迟时间之间不可避免地存在误差(即，偏移)，并且误差可根据温度变化而变化。然而，当在不应用由于温度变化而引起的偏移变化的情况下执行间隔振荡器训练时，存储器装置的可靠性会降低。

发明内容

本公开的实施例提供了一种参考存储器装置的温度信息校正在间隔振荡器训练中测量的延迟时间，使得在FIFO训练中测量的延迟时间与在间隔振荡器训练中测量的延迟时间之间的偏移不超过参考值的方法。

根据实施例，一种电子装置包括：片上系统，其输出写时钟和写数据信号；以及存储器装置，其基于写时钟接收写数据信号并输出频率不同于写时钟的频率的读数据信号和数据选通信号。该存储器装置包括：第一间隔振荡器，其复制写时钟的路径与读数据信号的路径之间的差异；以及第二间隔振荡器，其复制写时钟的路径与写数据信号的路径之间的差异。片上系统根据写时钟的路径与读数据信号的路径之间的差异来获得第一延迟时间，并且根据写时钟的路径与写数据信号的路径之间的差异来获得第二延迟时间。在第一间隔振荡器操作的同时，存储器装置获得指示第一延迟时间的第一计数值。在第二间隔振荡器操作的同时，存储器装置获得指示第二延迟时间的第二计数值。该存储器装置根据存储器装置的温度所属的范围来校正第一计数值以获得校正的第一计数值，并且根据温度所属的范围来校正第二计数值以获得校正的第二计数值。

根据实施例，一种与存储器控制器通信的存储器装置包括：命令和地址接收器，其基于从存储器控制器接收的时钟以及命令和地址信号来获得FIFO(先入先出)读命令、FIFO写命令、间隔振荡器开始命令和间隔振荡器停止命令；缓冲器，其存储基于FIFO读命令的读数据或基于FIFO写命令的写数据；间隔振荡器，其在输入间隔振荡器开始命令与输入间隔振荡器停止命令之间的时间间隔期间操作；计数器，其在振荡器操作的时间间隔期间执行计数；控制逻辑电路，其在间隔振荡器停止操作时从计数器获得计数值，并且校正作为存储器的温度的函数的计数值以获得校正的计数值；以及模式寄存器，其存储校正的计数值。

根据实施例，一种包括存储器控制器和存储器装置的电子装置的操作方法包括：通过基于向存储器装置的数据输入和/或从存储器装置的数据输出使数据选通信号和/或数据信号对准来执行第一训练；在存储器装置处接收振荡器开始命令；响应于振荡器开始命令驱动存储器装置的间隔振荡器；在间隔振荡器被驱动的同时，在存储器装置的计数器处执行计数；在存储器装置处接收振荡器停止命令；当间隔振荡器的驱动根据振荡器停止命令停止时，从计数器获得计数值；以及根据存储器装置的温度所属的范围校正计数值，以获得校正的计数值。

附图说明

通过参照附图详细描述其实施例，本公开的以上和其它目的和特征将变得显而易见。

图1是示出根据本公开的实施例的电子装置的配置的图。

图2是示出根据本公开的实施例的电子装置的操作方法的流程图。

图3是示出图1的SoC的配置的图。

图4是示出图1的存储器装置的配置的图。

图5是示出通过图3的训练程序计算的有效窗口余量的图。

图6是在FIFO读训练的执行中SoC和存储器装置之间的信号的时序图。

图7是在FIFO写训练的执行中SoC和存储器装置之间的信号的时序图。

图8是图4的间隔振荡器的电路图。

图9是示出图4的间隔振荡器的另一示例的电路图。

图10是在间隔振荡器训练中SoC和存储器装置之间的信号的时序图。

图11是概念上示出根据本公开的实施例的如何校正间隔振荡器的计数值的图。

图12是概念上示出根据本公开的实施例的如何校正间隔振荡器的计数值的图。

图13是概念上示出根据本公开的实施例的如何校正间隔振荡器的计数值的图。

图14是示出由于温度变化而引起的FIFO训练中的延迟与由于温度变化而引起的间隔振荡器训练中的延迟之间的偏移的曲线图。

图15是概念上示出根据本公开的实施例的如何校正由于温度变化而引起的间隔振荡器训练中的延迟的曲线图。

图16是根据本公开的实施例的间隔振荡器训练的流程图。

图17是示出根据本公开的实施例的电子装置的配置的图。

图18是示出根据本公开的实施例的堆叠型存储器装置的图。

图19是示出根据本公开的实施例的半导体封装件的图。

图20是示出根据本公开的实施例的半导体封装件的图。

图21是示出根据本公开的实施例的半导体封装件的图。

图22是示出根据本公开的实施例的应用了存储器装置的系统的图。

具体实施方式

下面，将详细且清楚地描述本公开的实施例，使得本领域普通技术人员能够容易地实现本发明。

在详细描述中，参考术语“单元”、“模块”、“块”、“器”等描述的组件和附图中所示的功能块将利用软件、硬件或其组合来实现。例如，软件可以是机器代码、固件、嵌入式代码和应用软件。例如，硬件可包括电路、电子电路、处理器、计算机、集成电路、集成电路核、压力传感器、惯性传感器、微机电系统(MEMS)、无源元件或其组合。

图1示出根据本公开的实施例的电子装置10的示例性配置。电子装置10可包括片上系统(以下称为“SoC”)100和存储器装置200。例如，电子装置10可以是诸如智能电话、台式计算机、膝上型计算机、工作站、服务器等的移动装置。

作为应用处理器(AP)的SoC 100可控制电子装置10的总体操作。SoC 100可基于电子装置10所支持的应用来执行程序；SoC 100可从存储器装置200接收与程序执行关联的数据，或者可将程序执行的结果发送到存储器装置200。SoC 100可包括各种知识产权(IP)。例如，SoC 100可包括存储器控制器130和双倍数据速率物理层(以下称为“DDR PHY”)140。在图1的实施例中，存储器控制器130和DDR PHY 140被示出为彼此独立，但可以理解，DDR PHY140可被实现为存储器控制器130的一部分。

存储器控制器130可通过DDR PHY 140来控制存储器装置200。存储器控制器130可生成用于访问存储器装置200的信号。存储器控制器130可生成要存储在存储器装置200中的数据。存储器控制器130可接收从存储器装置200读取的数据。

DDR PHY 140可在存储器控制器130的控制下将时钟CK以及命令和地址信号CMD/ADD发送到存储器装置200。DDR PHY 140可在存储器控制器130的控制下将写时钟WCK和数据信号DQ发送到存储器装置200。写时钟WCK可指用于将数据信号DQ发送(详细地，采样或锁存)到存储器装置200的信号。DDR PHY 140可从存储器装置200接收读数据选通信号RDQS(参照图3)和数据信号DQ。读数据选通信号RDQS可指用于从存储器装置200接收数据信号DQ的信号。存储器装置200可基于从DDR PHY 140接收的写时钟WCK来生成读数据选通信号RDQS。

响应于SoC 100的请求，存储器装置200可存储数据或者可将存储在其中的数据提供给SoC 100。存储器装置200可通过DDR PHY 140与SoC 100通信。例如，存储器装置200可以是动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、晶闸管随机存取存储器(TRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)、相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)等。下面，将以存储器装置200是与从SoC 100输出的时钟CK同步操作的DRAM装置(即，同步动态随机存取存储器(SDRAM)装置)来给出描述。具体地，存储器装置200可以是低功率双倍数据速率(LPDDR)SDRAM。

存储器装置200可从SoC 100接收时钟CK以及命令和地址信号CMD/ADD。存储器装置200可通过基于时钟CK对命令和地址信号CMD/ADD进行采样来获得命令CMD和地址ADD。存储器装置200可使用写时钟WCK来接收数据信号DQ，并且可使用读数据选通信号RDQS来输出数据信号DQ。

写时钟WCK的频率可高于时钟CK的频率。例如，写时钟WCK的频率可以是时钟CK的频率的整数倍。SoC 100可将具有相对低的频率的时钟CK发送到存储器装置200，并且可仅在数据输入/输出期间将具有相对高的频率的写时钟WCK发送到存储器装置200。

在实施例中，在电子装置10的初始化(例如，启动)中，SoC 100可通过对存储器装置200执行写操作和读操作来执行训练(以下称为“FIFO训练”)。由于使用写数据和读数据的实际路径来执行FIFO训练，所以FIFO训练可提供高准确度；然而，由于FIFO训练伴随着数据输入/输出，所以FIFO训练可能效率不高。

在实施例中，在电子装置10被初始化之后的正常操作中，SoC100可使用存储器装置200中的间隔振荡器271和272来执行训练(以下称为“间隔振荡器训练”)。例如，间隔振荡器训练可周期性地、非周期性地、按存储器装置200的温度变化或按存储器装置200的电压变化执行。

在实施例中，间隔振荡器271可被实现为复制写时钟WCK和读数据信号(以下称为“读DQ”)的路径差异，并且间隔振荡器272可被实现为复制写时钟WCK和写数据信号(以下称为“写DQ”)的路径差异。例如，间隔振荡器271和272可基于来自SoC 100的命令在特定时段(例如，运行时)期间操作，并且计数值可在运行时间期间增加。间隔振荡器训练结束的时间点的最终计数值可对应于要被调节的读数据选通信号RDQS的偏斜值和/或要被调节的数据信号DQ的偏斜值。SoC 100可基于从存储器装置200接收的计数值来校正读数据选通信号RDQS和/或数据信号DQ的偏斜。

同时，由于使用间隔振荡器271和272间接执行间隔振荡器训练，所以间隔振荡器训练可能是高效的；相反，间隔振荡器训练与FIFO训练相比可能不准确。即，在通过FIFO训练测量的延迟与通过间隔振荡器训练测量的延迟之间可能存在偏移或误差，并且偏移可能根据温度而改变。当在训练中使用在没有偏移校正的情况下获得的间隔振荡器训练的结果(即，计数值)时，间隔振荡器训练的准确度可能降低。然而，电子装置10基于由温度传感器280获得温度所属的时段来校正计数值，并且使用校正的计数值来校正读数据选通信号RDQS和/或数据信号DQ的偏斜。因此，间隔振荡器训练的准确度可增加。

图2是示出根据本公开的实施例的电子装置的操作方法的流程图。

参照图1和图2，在操作S11中，电子装置10可执行初始化。例如，当电子装置10通电时，SoC 100和存储器装置200可遵循给定方式执行初始化。在初始化期间，SoC 100可向存储器装置200提供电源电压，可执行各种初始设置操作，并且可从存储器装置200读取必要信息或向存储器装置200设定必要信息。

在操作S12中，电子装置10可执行命令/地址训练操作。例如，SoC 100和存储器装置200可执行命令/地址训练操作，使得命令CMD和地址ADD能够基于时钟CK在期望的定时被锁存。

在操作S13中，电子装置10可执行写时钟对时钟(WCK2CK)对准训练操作。例如，存储器装置200可从SoC 100接收时钟CK和写时钟WCK，并且可调节发送写时钟WCK的定时，使得时钟CK和写时钟WCK对准。例如，写时钟WCK的频率可以是时钟CK的频率的“N”倍(N是自然数)。

在操作S14中，电子装置10可执行WCK占空比训练操作。例如，WCK占空比训练操作可由DDR PHY 140的占空比校正器(DCC)和/或占空比调节器(DCA)执行。例如，DDR PHY 140可使用诸如门逻辑的组件来延迟从存储器装置200接收的读数据选通信号RDQS。

在操作S15中，电子装置10可执行读门训练操作。例如，存储器控制器130可确定观测读DQ和读数据选通信号RDQS的定时，并且可控制从存储器装置200接收读DQ和读数据选通信号RDQS的定时。为此，SoC 100可包括用于控制接收读数据选通信号RDQS的定时的组件(例如，逻辑门或延迟电路)。

在操作S16中，电子装置10可执行第一训练(即，FIFO训练)。例如，由于存储器装置200的设计(结构)和/或包括存储器控制器130、DDR PHY 140和存储器装置200的封装件的设计(结构)，数据信号DQ的延迟可能比写时钟WCK的延迟短。FIFO训练可用于校正由于写时钟WCK和数据信号DQ的路径差异而引起的延迟。FIFO训练可包括读FIFO训练和/或写FIFO训练，诸如以通过基于向存储器装置200的数据输入/从存储器装置200的数据输出使数据选通信号和/或数据信号对准为例。

在实施例中，在读FIFO训练中，SoC 100可通过延迟从存储器装置200接收的读DQ和/或读数据选通信号RDQS来控制接收读DQ和/或读数据选通信号RDQS的定时。在写FIFO训练中，SoC 100可通过延迟要发送到存储器装置200的写DQ来控制发送写DQ和写时钟WCK的定时。在第一训练完成之后，电子装置10可执行正常操作。

在操作S17中，在电子装置10的正常操作期间，电子装置10可执行第二训练(即，间隔振荡器训练)。在间隔振荡器271和272操作的同时，电子装置10可例如增加计数值；在间隔振荡器271和272的操作结束之后，可基于由温度传感器280获得的温度来校正最终计数值。校正的计数值可用于调节数据信号DQ和/或读数据选通信号RDQS的偏斜。

图3是示出图1的SoC的配置的图。SoC 100可包括处理器110、片上存储器120、存储器控制器130和DDR PHY 140。

处理器110可执行加载到片上存储器120的各种软件(例如，应用程序、操作系统、文件系统和装置驱动器)。处理器110可执行加载到片上存储器120的训练程序。处理器110可包括同构多核处理器或异构多核处理器。例如，处理器110可包括中央处理单元(CPU)、图像信号处理单元(ISP)、数字信号处理单元(DSP)、图形处理单元(GPU)、视觉处理单元(VPU)和神经处理单元(NPU)中的至少一个。

用于驱动电子装置10的应用程序、操作系统、文件系统、装置驱动器等可被加载到片上存储器120上。参照图3，训练程序可被加载到片上存储器120。例如，片上存储器120可以是实现于SoC 100内的SRAM装置并且具有比存储器装置200更快的数据输入/输出速度。片上存储器120可被称为“缓冲存储器”。

存储器控制器130可在DDR PHY 140的控制下与存储器装置200(参照图1)通信。存储器控制器130可按直接存储器访问(DMA)方式访问存储器装置200。存储器控制器130可包括命令(CMD)队列131、命令调度器132、读数据队列133和写数据队列134。

命令队列131可存储由处理器110生成的命令和地址。存储在命令队列131中的命令和地址可在命令调度器132的控制下被提供给DDR PHY 140。存储在命令队列131中的一个或更多个命令和一个或更多个地址可被并行提供给DDR PHY 140。命令调度器132可调节存储在命令队列131中的命令和地址的顺序、(一个或多个)命令和(一个或多个)地址被输入到命令队列131的时间点、(一个或多个)命令和(一个或多个)地址从命令队列131被输出的时间点等。

在实施例中，在由处理器110执行的训练程序的控制下，命令队列131可生成用于FIFO训练的读命令、写命令、测试数据等。在由处理器110执行的训练程序的控制下，命令队列131可生成用于间隔振荡器训练的命令(例如，间隔振荡器开始命令OSC_Start和间隔振荡器停止命令OSC_Stop)。然而，本公开不限于此。在另一实施例中，存储器控制器130或DDRPHY 140可包括用于生成用于FIFO训练和间隔振荡器训练的命令的单独电路(未示出)。

读数据队列133可存储通过DDR PHY 140从存储器装置200接收的读数据，作为对由SoC 100发出的对存储器装置200的读请求的响应。存储在读数据队列133中的读数据可被提供给片上存储器120，以由处理器110处理。写数据队列134可存储要存储在存储器装置200中的写数据。响应于由SoC 100发出的对存储器装置200的写请求而存储在写数据队列134中的写数据可通过DDR PHY 140被发送给存储器装置200。例如，存储器控制器130的命令队列131、命令调度器132、读数据队列133和写数据队列134可以以硬件或软件的形式或者硬件和软件的组合的形式实现于SoC 100内。

DDR PHY 140可包括时钟(CK)生成器141、命令和地址(CMD/ADD)生成器142、写时钟(WCK)生成器143、RDQS接收器144、延迟电路145、数据接收器146、延迟电路147和数据发送器148。DDR PHY 140的时钟生成器141、命令和地址生成器142、写时钟生成器143、RDQS接收器144、延迟电路145、数据接收器146、延迟电路147和数据发送器148可以以硬件或软件的形式或者硬件和软件的组合的形式实现于SoC 100内。

时钟生成器141可生成要输出到存储器装置200的时钟CK。尽管图2中简要示出，例如，时钟生成器141可生成差分时钟CK_t和CK_c并且可将差分时钟CK_t和CK_c发送到存储器装置200。例如，时钟生成器141可包括校正时钟CK的占空比的占空比校正器(DCC)和/或占空比调节器(DCA)。

命令和地址生成器142可从命令队列131接收命令或地址并且可将命令和/或地址发送到存储器装置200。例如，命令和地址生成器142可将间隔振荡器开始命令OSC_Start和间隔振荡器停止命令OSC_Stop顺序地发送到存储器装置200，其间插入JEDEC标准定义的时间间隔(或切换次数)。JEDEC标准中可定义命令和地址生成器142与存储器装置200之间的命令和地址传输路径的数量、要通过上述传输路径发送的信号的逻辑状态、发送方式等。

写时钟生成器143可生成输出到存储器装置200的写时钟WCK。尽管图2中简要示出，例如，写时钟生成器143可生成差分写时钟(例如，WCK_t和WCK_c)并且可将写时钟WCK_t和WCK_c发送到存储器装置200。例如，写时钟生成器143还可包括调节写时钟WCK的占空比的DCC(未示出)和/或DCA(未示出)。

在实施例中，时钟CK和写时钟WCK可基于相同的锁相环(PLL)生成。在这种情况下，为了生成频率低于写时钟WCK的频率的时钟CK，DDR PHY 140还可包括分频器(未示出)。

在对存储器装置200的读操作中，RDQS接收器144可从存储器装置200接收读数据选通信号RDQS。

延迟电路145可使读数据选通信号RDQS的偏斜对准，使得数据接收器146能够在给定定时使用读数据选通信号RDQS来锁存读DQ。当执行参照图2的操作S15描述的读门训练时，延迟电路145可操作。例如，延迟电路145可包括延迟锁相环(DLL)，DLL包括多个延迟单元。例如，读DQ对准器(未示出)可在基于与一个延迟单元的延迟时间对应的单位时间延迟读DQ的同时寻找用于锁存读DQ的最优采样点。此外，图3中示出延迟电路145是放置在RDQS接收器144之外的组件的示例，但延迟电路145可实现于RDQS接收器144内。

在对存储器装置200的读操作中，数据接收器146可从存储器装置200接收读DQ。数据接收器146可基于从延迟电路145接收的读数据选通信号RDQS的输入定时来锁存读DQ。数据接收器146可将所接收的读数据提供给读数据队列133。尽管图中未示出，但是DDR PHY140还可包括用于将要输入到数据接收器146的读DQ延迟的延迟电路(未示出)。在这种情况下，延迟电路(未示出)可与延迟电路145一起操作，以用于获得锁存读DQ的最优采样点。

延迟电路147可使写DQ的偏斜对准，使得从DDR PHY 140发送到存储器装置200的写DQ能够由存储器装置200在给定定时锁存。延迟电路147可在FIFO训练和/或间隔振荡器训练中操作。例如，延迟电路147可包括DLL，DLL包括多个延迟单元。

数据发送器148可将从延迟电路147接收的写数据发送到存储器装置200作为写DQ。在实施例中，延迟电路147可作为数据发送器148的一部分实现，而非单独的组件。

示出DDR PHY 140包括调节读数据选通信号RDQS的偏斜的延迟电路145和调节要发送给存储器装置200的写DQ的偏斜的延迟电路147的实施例；在另一实施例中，DDR PHY140可仅包括延迟电路145和147之一。

在实施例中，延迟电路145和147可由存储器控制器130和/或处理器110所执行的训练程序控制。为此，存储器控制器130可通过FIFO训练和间隔振荡器训练从存储器装置200预先获得关于要调节的偏斜的信息(即，图1的计数值)。

在实施例中，由处理器110执行的训练程序可基于计数值来计算有效窗口余量(VWM)。有效窗口余量可意指数据接收器146能够使用从存储器装置200输出的读数据选通信号RDQS确定从存储器装置200输出的读DQ的最大周期(或时间周期)，并且还可意指存储器装置200能够使用从SoC 100输出的写时钟WCK确定从DDR PHY 140输出的写DQ的最大时段(或时间段)。例如，通过训练程序计算的有效窗口余量可被存储在片上存储器120中。

DDR PHY 140可包括被配置为执行FIFO训练和/或间隔振荡器训练的训练电路149。训练电路149可控制延迟电路145，使得读数据选通信号RDQS被延迟(读间隔振荡器训练)，或者可控制延迟电路147，使得写DQ被延迟(写间隔振荡器训练)。

图4是示出图1的存储器装置200的配置的图。存储器装置200可包括命令和地址(CA)接收器201、写时钟缓冲器202、RDQS发送器203、数据收发器204、存储器单元阵列210、行解码器221、列解码器223、控制逻辑电路230、写驱动器(WDRV)241、输入/输出读出放大器(IOSA)243、写(WR)缓冲器251、读(RD)缓冲器253、模式寄存器260、间隔振荡器271和272、对应计数器273和274以及温度传感器280。上述组件可以以硬件的形式实现于存储器装置200内。

命令和地址接收器201可通过基于从SoC 100接收的时钟CK锁存命令和地址信号CMD/ADD来接收命令CMD和地址ADD。接收的命令CMD可被提供给控制逻辑电路230。

在实施例中，命令和地址接收器201可对激活命令、读命令、写命令、预充电命令、模式寄存器写命令、多用途命令MPC等进行解码。例如，多用途命令MPC可包括用于FIFO训练的FIFO写命令和FIFO读命令，并且还可包括用于间隔振荡器训练的间隔振荡器开始命令OSC_Start和间隔振荡器停止命令OSC_Stop以及用于读取存储在模式寄存器260中的计数值的命令。

写时钟缓冲器202可从SoC 100(参照图1)接收写时钟WCK。SoC 100可将写时钟WCK_t和WCK_c以差分方案发送到存储器装置200，并且存储器装置200可包括分别接收写时钟WCK_t和WCK_c的写时钟缓冲器。写时钟缓冲器202可向数据收发器204提供在对存储器装置200的写操作中接收的写时钟WCK。在实施例中，为了基于接收的写时钟WCK生成具有不同相位的写时钟，写时钟缓冲器202可包括分相器(未明确示出，但暗示了)。然而，在另一实施例中，分相器(未示出)可实现于写时钟缓冲器202之外。

数据收发器204可从SoC 100接收写DQ或者可向SoC 100输出读DQ。在对存储器装置200的写操作中，数据收发器204可基于写时钟WCK来锁存写DQ。在对存储器装置200的读操作中，数据收发器204可将读DQ与读数据选通信号RDQS一起发送到SoC 100。例如，由于数据信号DQ是双向信号，所以数据收发器204可包括接收写DQ的接收器(未示出)和输出读DQ的发送器(未示出)。

存储器单元阵列210可包括与字线(未示出)和位线(未示出)连接的多个存储器单元。例如，存储器单元可以是动态随机存取存储器(DRAM)单元。在这种情况下，DDR PHY 140(参照图1)和存储器装置200可基于诸如双倍数据速率(DDR)、低功率双倍数据速率(LPDDR)、图形双倍数据速率(GDDR)、宽I/O、高带宽存储器(HBM)和混合存储器立方体(HMC)的标准之一彼此通信。

行解码器221可对从控制逻辑电路230接收的行地址进行解码。行解码器221可选择并激活与行地址对应的至少一条字线。列解码器223可在控制逻辑电路230的控制下对列地址进行解码。列解码器223可选择并激活与列地址对应的至少一条列选择线。两条或更多条位线可与列选择线连接。例如，可选择与行地址和列地址对应的存储器单元，并且可对所选存储器单元执行数据输入/输出。

控制逻辑电路230可控制存储器装置200的组件。控制逻辑电路230可将与多用途命令MPC一起发送的地址提供给存储器装置200的内部寄存器(未示出)、写缓冲器251或读缓冲器253。在实施例中，与命令一起发送的地址可包括存储器装置200的存储器单元的地址，可包括要用于设定存储器装置200的操作模式的代码，或者可包括要存储在写缓冲器251或读缓冲器253中的用于FIFO训练的测试数据。

在实施例中，控制逻辑电路230可基于间隔振荡器开始命令OSC_Start来生成用于启用间隔振荡器271和272以及计数器273和274的信号。另外，控制逻辑电路230可基于间隔振荡器停止命令OSC_Stop来生成用于禁用间隔振荡器271和272以及计数器273和274的信号。

在实施例中，对于读间隔振荡器训练，控制逻辑电路230可将启用信号和禁用信号顺序地提供给间隔振荡器271。对于写间隔振荡器训练，控制逻辑电路230可将启用信号和禁用信号顺序地提供给间隔振荡器272。本文中，启用信号和禁用信号可被输入到间隔振荡器271和272中的每一个，其间插入有由JEDEC标准定义的时间间隔(或切换次数)。如上面的描述中一样，控制逻辑电路230可控制计数器273和274。

在间隔振荡器271的操作期间由计数器273计数的值和在间隔振荡器272的操作期间由计数器274计数的值可被存储在模式寄存器260中。存储器装置200可响应于来自SoC100的模式寄存器读命令通过数据收发器204向SoC 100(参照图1)发送计数值。

写驱动器241可从写缓冲器251接收写数据，并且可通过输入/输出线GIO将写数据写入存储器单元阵列210中的所选存储器单元中。输入/输出读出放大器243可读出通过输入/输出线GIO从所选存储器单元输出的读数据，并且可将读数据提供给读缓冲器253。

写缓冲器251可通过RDQS发送器203和数据收发器204从SoC100接收读数据选通信号RDQS和写DQ。写缓冲器251可将所接收的写DQ并行化，并且可将并行化的写数据存储在写缓冲器251的FIFO(未示出)中。写缓冲器251可将存储在FIFO中的写数据提供给写驱动器241。读缓冲器253可从输入/输出读出放大器243接收读数据。读缓冲器253可将接收的读数据存储在读缓冲器253的FIFO(未示出)中。读缓冲器253可将读数据串行化，并且可将串行化的读数据提供给数据收发器204。

间隔振荡器271可被实现为复制写时钟WCK和读DQ的路径差异(即，写时钟WCK路径和读DQ路径之间的定时差)，并且间隔振荡器272可被实现为复制写时钟WCK和写DQ的路径差异(即，写时钟WCK路径和写DQ路径之间的定时差)。在间隔振荡器271和272操作的同时，计数器273和274可增加计数值。例如，至少部分地基于由间隔振荡器271测量的写时钟WCK路径和读DQ路径之间的定时差，第一计数器273的最终计数值可对应于要被调节的读DQ的偏斜值或要被调节的读数据选通信号RDQS的偏斜值。例如，至少部分地基于间隔振荡器272所测量的写时钟WCK路径和写DQ路径之间的定时差，第二计数器274的最终计数值可对应于要被调节的写DQ的偏斜值。例如，第一间隔振荡器271和第二间隔振荡器272无法同时操作，第一计数器273和第二计数器274无法同时操作。

图5是示出通过图3的训练程序计算的有效窗口余量(VWM)的图。在图5中，水平轴表示时间，垂直轴表示数据信号DQ的电压电平。在图5中，阴影部分可指示数据信号DQ的眼图(或眼图案)。

参照图3至图5，由处理器110执行的训练程序可计算数据信号DQ的有效窗口余量。训练程序可控制延迟电路145和/或延迟电路147以控制读数据选通信号RDQS的定时和/或读DQ的定时。因此，可调节基于读数据选通信号RDQS对读DQ进行采样的时间点(即，采样点)。如以上描述中一样，训练程序可控制延迟电路147以控制写DQ的定时。因此，可调节基于写时钟WCK对写DQ进行采样的时间点(即，采样点)。

由处理器110执行的训练程序可从多个采样点当中寻找能够有效地采样数据信号DQ的有效采样点，并且可从有效采样点计算数据信号DQ的VWM。例如，图3所示的所有采样点可以是有效采样点。训练电路149可计算两个有效采样点之间的差或小于该差的值作为读DQ的VWM。

图6是在FIFO读训练的执行中SoC 100和存储器装置200之间的信号的时序图。

参照图3、图4和图6，在发出FIFO读命令之前，SoC 100可发出用于在写时钟WCK和时钟CK之间同步的命令。此后，SoC 100可发出FIFO读命令，并且可在时间点t1锁存FIFO读命令。在t1和t2之间的读延时RL过去，然后过去一点延迟时间tWCK2DQO之后，可从存储器装置200输出读DQ。本文中，延迟时间可被称为“写时钟-读DQ间隔(tWCK2DQO)”。tWCK2DQO可指在写时钟WCK被输入到存储器装置200之后提供写时钟WCK以锁存读DQ的路径的延迟时间。

由于tWCK2DQO而引起的写时钟WCK和读DQ的不匹配可由DDR PHY 140的延迟电路145校正。详细地，延迟电路145可参考从存储器装置200接收的计数值延迟从RDQS接收器144输出的读数据选通信号RDQS，因此可在SoC 100中控制基于读数据选通信号RDQS锁存读DQ的定时。

图7是在FIFO写训练的执行中SoC 100和存储器装置200之间的信号的时序图。

参照图3、图4和图7，SoC 100可发出FIFO写命令，并且可在时间点t1锁存FIFO写命令。在t1和t2之间的写延时WL过去，然后过去一点延迟时间tWCK2DQI之后，写DQ可被输入到存储器装置200。本文中，延迟时间可被称为“写时钟-读DQ间隔(tWCK2DQI)”。tWCK2DQI可指由于写时钟WCK的路径和读DQ的路径之间的差异而引起的延迟时间。

由于tWCK2DQI而引起的写时钟WCK和写DQ的不匹配可由DDR PHY 140的延迟电路147校正。详细地，延迟电路147可参考从存储器装置200接收的计数值延迟要从数据发送器148输出的写DQ，因此，可在存储器装置200中控制基于写时钟WCK锁存写DQ的定时。

图8是示出图4的间隔振荡器271的示例的电路图。为了更好理解，控制逻辑电路230和计数器273被一起示出。

间隔振荡器271可包括多个单端型反相器271_1至271_n，其中，n是整数。反相器271_1至271_n可串联连接，并且反相器271_n的输出端子可共同与计数器273的输入端子和反相器271_1的输入端子连接。反相器271_1至271_n可响应于从控制逻辑电路230接收的振荡器启用信号OSC_EN而操作。

首先，在电子装置10(参照图1)的初始化中，当存储器装置200(参照图1)从SoC100(参照图1)接收到间隔振荡器开始命令OSC_Start时，控制逻辑电路230可基于间隔振荡器开始命令OSC_Start生成振荡器启用信号OSC_EN和计数器启用信号CNT_EN。反相器271_1至271_n可响应于振荡器启用信号OSC_EN而操作；每当从反相器271_n输出信号时，计数器273可增加计数值。

此后，当存储器装置200从SoC 100接收到间隔振荡器停止命令OSC_Stop时，控制逻辑电路230可停止生成振荡器启用信号OSC_EN。因此，间隔振荡器271的操作可停止，并且计数器273可输出在间隔振荡器271的操作期间计数的最终计数值CNT。计数值CNT可被存储在模式寄存器260中。

在实施例中，间隔振荡器272和计数器274的操作可与图8的实施例的操作相似。然而，由于读DQ的路径和写DQ的路径不同，所以构成间隔振荡器271的反相器的数量可不同于构成间隔振荡器272的反相器的数量。

图9是示出图4的间隔振荡器271的另一示例的电路图。为了更好理解，控制逻辑电路230和计数器273一起示出。

间隔振荡器271可包括多个差分型反相器271_1至271_n。在负反馈配置中，反相器271_1至271_n可串联连接，并且反相器271_n的第一输出端子(例如，非反相输出)可共同与计数器273的输入端子CK和反相器272_1的负输入端子连接。类似地，反相器271_n的第二输出端子(例如，反相输出)可共同与计数器273的输入端子CKB和反相器271_1的正输入端子连接。

图9的间隔振荡器271的操作可与图8的间隔振荡器271的操作大致类似。间隔振荡器271可在输入间隔振荡器开始命令OSC_Start与输入间隔振荡器停止命令OSC_Stop之间的运行时间段中操作，并且在间隔振荡器271操作的同时，计数器273可增加计数值。当间隔振荡器271的操作结束时，计数器273可输出最终计数值CNT。计数值CNT可被存储在模式寄存器260中。

图10是在间隔振荡器训练中SoC 100和存储器装置200之间的信号的时序图。

参照图3、图4和图10，在电子装置10的初始化之后，SoC 100可发出间隔振荡器开始命令OSC_Start，并且存储器装置200可在时间点t1基于时钟CK_t和CK_c锁存间隔振荡器开始命令OSC_Start。此后，SoC 100可发出间隔振荡器停止命令OSC_Stop，并且存储器装置200可在时间点t2基于时钟CK_t和CK_c锁存间隔振荡器停止命令OSC_Stop。尽管图10中示出输入一个间隔振荡器开始命令OSC_Start和一个间隔振荡器停止命令OSC_Stop的示例，但是为了执行读间隔振荡器训练和写间隔振荡器训练，一个间隔振荡器开始命令OSC_Start和一个间隔振荡器停止命令OSC_Stop可进一步被输入到存储器装置200。

间隔振荡器271可在运行时间期间操作，并且计数器273的计数值可被存储在模式寄存器260中。如以上描述中一样，间隔振荡器272可在下一间隔振荡器开始命令OSC_Start和下一间隔振荡器停止命令OSC_Stop之间的运行时间期间操作，并且计数器274的计数值可被存储在模式寄存器260中。

此后，SoC 100可发出用于读取存储在模式寄存器260中的计数值的模式寄存器读命令MRR，并且存储器装置200可在时间点t3基于时钟CK_t和CK_c锁存模式寄存器读命令MRR。

在时间点t4之后，可过去预切换时段tWCKPRE和读同步时段tSYNCRD。预切换时段tWCKPRE和读同步时段tSYNCRD的至少一部分可包括在读延时时段RL中。在延迟时间tWCK2DQO进一步过去之后，可从存储器装置200输出读DQ。本文中，可由写时钟WCK和读DQ的路径差异导致延迟时间tWCK2DQO。读DQ可包括由计数器273生成的计数值和由计数器274生成的计数值。

图11是概念上示出根据本公开的实施例的如何校正间隔振荡器的计数值的图。

参照图4、图8和图11，存储器装置200可存储定义温度范围和校正因子之间的对应关系的表。例如，存储器装置200可包括用于存储该表的单独组件。另选地，存储器装置200的模式寄存器260可存储该表。

在实施例中，温度可被分类为T0至T1、T1至T2等的多个范围，并且每个温度范围可具有校正因子。将理解，温度范围可能未必均匀地划分。每个温度范围的校正因子可为正数、“0”或负数。

在实施例中，可在测试电子装置10(参照图1)的过程中预先获得校正因子。例如，可针对每个温度范围获得校正因子，使得在FIFO训练期间获得的延迟与在间隔振荡器训练期间获得的延迟之间的差(即，偏移)不超过参考值。参考值可指存储器装置200没有异常地操作的阈值。

在实施例中，当从计数器273接收到计数值CNT时，模式寄存器260可被配置为选择与由温度传感器280测量的温度所属的温度范围对应的校正因子。模式寄存器260可被配置为将所选校正因子应用于计数值CNT并存储校正的计数值。校正的计数值可响应于来自SoC100的模式寄存器读命令而被输出到SoC 100。

此外，计数器274对间隔振荡器272的输出进行计数的操作可与上述操作相同。

图12是概念上示出根据本公开的实施例的如何校正间隔振荡器的计数值的图。

图12所示的组件的操作与图11所示的组件的操作大致类似。然而，在实施例中，存储器装置200可包括用于存储表的单独组件，或者控制逻辑电路230可存储表。

参照图4、图8和图12，从间隔振荡器271输出的计数值CNT可被输入到控制逻辑电路230。控制逻辑电路230可被配置为参考从间隔振荡器271输出的计数值CNT、从温度传感器280输出的温度和表来校正计数值CNT。控制逻辑电路230可将校正的计数值提供给模式寄存器260，并且模式寄存器260可存储校正的计数值。校正的计数值可响应于来自SoC 100的模式寄存器读命令被输出到SoC 100。

同样，计数器274对间隔振荡器272的输出进行计数的操作可与上述操作相同。

图13是概念上示出根据本公开的实施例的如何校正间隔振荡器的计数值的图。

与图11和图12的上述实施例不同，在图13的实施例中，可在SoC 100中进行计数值的校正。参照图3、图8和图13，从间隔振荡器271输出的计数值CNT和由温度传感器280获得的温度信息可被存储在模式寄存器260中。存储器装置200可响应于从SoC 100接收的模式寄存器读命令将计数值CNT和温度信息发送到SoC 100。例如，计数值CNT和温度信息可被存储在片上存储器120中。

在实施例中，由处理器110执行的训练程序可基于从存储器装置200接收的计数值CNT和温度信息以及表来校正计数值CNT。例如，表可被存储在存储器装置200中或SoC 100中的单独存储空间中，并且可在训练程序的执行中被加载到片上存储器120。当计数值CNT的校正完成时，使用校正的计数值，训练电路149可控制延迟电路145，使得读数据选通信号RDQS被延迟(读间隔振荡器训练)，或者可控制延迟电路147，使得写DQ被延迟(写间隔振荡器训练)。

图14是示出由于温度变化而引起的FIFO训练中的延迟与由于温度变化而引起的间隔振荡器训练中的延迟之间的偏移的曲线图。

参照图14，由于基于实际数据输入/输出执行FIFO训练，所以可相对准确地测量延迟。例如，随着温度增加，延迟可增加，但这仅作为一个示例被提供。本公开不限于此。

同时，由于间隔振荡器训练基于复制写路径和读路径的间隔振荡器，所以间隔振荡器训练快速且简单，但由间隔振荡器训练测量的延迟不准确。例如，随着温度增加，延迟可增加；然而，随着温度增加，FIFO训练的延迟的偏移差可进一步增加。

在实施例中，在温度Ta下的偏移Offset_a可小于允许值；在这种情况下，即使SoC使用在间隔振荡器训练过程中获得的延迟时间Da执行训练，存储器装置的操作中也不存在问题。然而，例如，温度Tb下的偏移Offset_b和温度Tc下的偏移Offset_c可大于允许值。在SoC使用在间隔振荡器训练过程中获得的延迟时间Db和Dc执行训练的情况下，存储器装置可能不正常地操作。

图15是概念上示出根据本公开的实施例的如何校正由于温度变化而引起的间隔振荡器训练中的延迟的曲线图。

参照图11至图13和图15，温度可被分类为T0或更高且低于T1的范围、T1或更高且低于T2的范围和T2或更高且低于T3的范围。

参照图3、图4和图15，控制逻辑电路230或模式寄存器260可针对每个温度范围校正计数器273的计数值。例如，在间隔振荡器训练期间在温度Ta下获得的延迟时间Da’可在允许范围内。因此，与温度Ta所属的范围T0至T1对应的校正因子可为“0”，并且控制逻辑电路230或模式寄存器260可不校正计数器273的计数值。即，模式寄存器260可存储与延迟时间tWCK2DQO或tWCK2DQI对应的计数值，并且可响应于来自SoC 100的模式寄存器读命令将计数值提供给SoC 100。

当随着存储器装置的温度从Ta改变为Tb，需要再训练时，SoC100可执行间隔振荡器训练。计数器273可获得与延迟时间Db(参照图14)对应的计数值作为训练结果，并且延迟时间Db可在允许范围之外。因此，温度Tb所属的范围T1至T2的校正因子可被设定为“b”，并且控制逻辑电路230或模式寄存器260可校正计数器273的计数值。结果，可获得与延迟时间Db’对应的计数值，并且计数值可被存储在模式寄存器260中。

当随着存储器装置的温度从Tb改变为Tc，需要再训练时，SoC100可执行间隔振荡器训练。计数器273可获得与延迟时间Dc(参照图14)对应的计数值作为训练结果，并且延迟时间Dc可在允许范围之外。因此，温度Tc所属的范围T2至T3的校正因子可被设定为“c”，并且控制逻辑电路230或模式寄存器260可校正计数器273的计数值。结果，可获得与延迟时间Dc’对应的计数值，并且计数值可被存储在模式寄存器260中。

图16是根据本公开的实施例的间隔振荡器训练的流程图。

参照图3、图4和图16，在操作S110中，存储器装置200可基于时钟CK接收间隔振荡器开始命令OSC_Start。控制逻辑电路230可基于间隔振荡器开始命令OSC_Start生成用于启用间隔振荡器271和计数器273的信号，并且间隔振荡器271和计数器273可基于来自控制逻辑电路230的信号而操作(S120)。

在操作S130中，计数器273可对间隔振荡器271的输出信号进行计数。

在操作S140中，存储器装置200可基于时钟CK接收间隔振荡器停止命令OSC_Stop。控制逻辑电路230可基于间隔振荡器停止命令OSC_Stop生成用于禁用间隔振荡器271和计数器273的信号，并且间隔振荡器271和计数器273可基于来自控制逻辑电路230的信号停止操作。计数器273可输出最终计数值(S150)。

在操作S160中，控制逻辑电路230或模式寄存器260可基于定义温度范围和校正因子之间的对应关系的表来校正从计数器273输出的计数值。例如，可由存储器装置中的温度传感器280获得参考表的温度信息。

在操作S170中，存储器装置200可响应于来自SoC 100的模式寄存器读命令将校正的计数值提供给SoC 100。SoC 100可基于校正的计数值来调节读数据选通信号RDQS和/或写DQ的偏斜。

图17是示出根据本公开的实施例的电子装置20的配置的图。电子装置20可包括存储器控制器300和存储器装置400。

存储器装置400可从存储器控制器300接收时钟CK以及命令和地址信号CMD/ADD。存储器装置400可通过基于时钟CK对命令和地址信号CMD/ADD进行采样来获得命令CMD和地址ADD。存储器装置400可使用数据选通信号DQS来接收或输出数据信号DQ。存储器装置400可以是双倍数据速率(DDR)SDRAM。

在实施例中，存储器控制器300和存储器装置400配置可与图1的存储器控制器130和存储器装置200的配置大致类似。因此，将省略与存储器控制器300和存储器装置400关联的附加描述以避免冗余。然而，在图1的存储器装置200的写操作和读操作中可使用具有不同频率的时钟(即，WCK和RDQS)；相反，在图17的存储器装置400的写操作和读操作中可使用数据选通信号DQS。

在实施例中，存储器控制器300可在初始化中对存储器装置400执行FIFO训练；在初始化之后，存储器控制器300可在存储器装置400的操作期间对存储器装置400执行间隔振荡器训练。间隔振荡器训练可包括读间隔振荡器训练和写间隔振荡器训练；在这种情况下，可使用间隔振荡器471来执行读间隔振荡器训练，可使用间隔振荡器472来执行写间隔振荡器训练。

间隔振荡器471可被实现为复制数据选通信号DQS的路径和读DQ的路径之间的差异，并且间隔振荡器472可被实现为复制数据选通信号DQS的路径和写DQ的路径之间的差异。

例如，由于数据选通信号DQS的路径和读DQ的路径之间的差异而引起的延迟时间可为“tDQS2DQO”。如以上描述中一样，由于数据选通信号DQS的路径和写DQ的路径之间的差异而引起的延迟时间可为“tDQS2DQI”。间隔振荡器471和472的配置和操作可与参照图8和图9描述的间隔振荡器大致类似。

在实施例中，存储器装置400中的控制逻辑电路(例如，类似于图4的控制逻辑电路230)和/或模式寄存器(例如，类似于模式寄存器260)可基于由温度传感器480测量的温度来校正在间隔振荡器471和472操作的同时计数的计数值。结果，即使温度变化，FIFO训练中测量的延迟时间与在间隔振荡器训练中测量的延迟时间之间的差(即，偏移)可在允许范围内。

图18是示出根据本公开的实施例的堆叠型存储器装置的图。参照图18，堆叠型存储器装置500可包括缓冲管芯510和多个芯管芯520至550。例如，缓冲管芯510也可被称为“接口管芯”、“基管芯”、“逻辑管芯”或“主管芯”，并且芯管芯520至550中的每一个也可被称为“存储器管芯”或“从管芯”。图18中示出堆叠型存储器装置500包括四个芯管芯520至550的示例，但芯管芯的数量可不同地改变。例如，堆叠型存储器装置500可包括8、12或16个芯管芯。

缓冲管芯510和芯管芯520至550可堆叠，并且可使用硅穿通件(TSV)电连接。因此，堆叠型存储器装置500可具有多个管芯510至550堆叠的三维存储器结构。例如，堆叠型存储器装置500可遵循HBM或HMC标准实现。

堆叠型存储器装置500可支持功能上彼此独立的多个通道(或拱顶)。例如，如图15所示，堆叠型存储器装置500可支持8个通道CH0至CH7。在通道CH0至CH7中的每一个支持128个DQ I/O的情况下，堆叠型存储器装置500可支持1204个DQ I/O。然而，本发明构思不限于此。例如，堆叠型存储器装置500可支持1024或更多个DQ I/O，并且可支持8或更多个通道(例如，16个通道)。在堆叠型存储器装置500支持16个通道的情况下，每个通道可支持64个DQ I/O。

芯管芯520至550中的每一个可支持至少一个通道。例如，如图18所示，芯管芯520至550可分别支持通道对CH0和CH2、CH1和CH3、CH4和CH6以及CH5和CH7。在这种情况下，芯管芯520至550可支持不同的通道。然而，本发明构思不限于此。例如，芯管芯520至550中的至少两个可支持同一通道。例如，芯管芯520至550中的每一个可支持第一通道CH0。

每个通道可形成独立的命令和数据接口。例如，通道可基于独立定时要求被独立地定时，并且可能不同步。例如，基于独立命令，每个通道可改变电源状态或者可执行刷新操作。

每个通道可包括多个存储器存储体501(Bank0至Bank7)。每个存储器存储体501可包括与字线和位线连接的存储器单元、行解码器、列解码器、读出放大器等。例如，如图12所示，通道CH0至CH7中的每一个可支持8个存储器存储体501。然而，本发明构思不限于此。例如，通道CH0至CH7中的每一个可支持8或更多个存储器存储体501。图18中示出属于一个通道的存储器存储体包括在一个芯管芯中的示例，但属于一个通道的存储器存储体可分布到多个芯管芯中。例如，在芯管芯520至550中的每一个支持第一通道CH0的情况下，包括在第一通道CH0中的存储器存储体可分布到芯管芯520至550中。

在示例性实施例中，一个通道可被分成彼此独立地操作的两个伪通道。例如，伪通道可共享对应通道的命令和时钟输入(例如，时钟CK和时钟启用信号CKE)，但是可独立地解码和执行命令。例如，在一个通道支持128个DQ I/O的情况下，每个伪通道可支持64个DQ I/O。例如，在一个通道支持64个DQ I/O的情况下，每个伪通道可支持32个DQ I/O。

缓冲管芯510以及芯管芯520至550可包括TSV区域502。被配置为穿透管芯510至550的TSV可设置在TSV区域502中。缓冲管芯510可通过TSV与芯管芯520至550交换信号和/或数据。芯管芯520至550中的每一个可通过TSV与缓冲管芯510交换信号和/或数据，并且芯管芯520至550可通过TSV彼此交换信号和/或数据。在这种情况下，可通过每个通道的对应TSV独立地交换信号和/或数据。例如，在外部主机装置为了访问第一芯管芯520的存储器单元而向第一通道CH0发送命令和地址的情况下，缓冲管芯510可通过与第一通道CH0对应的TSV向第一芯管芯520发送控制信号并且可访问第一通道CH0的存储器单元。

缓冲管芯510可包括物理层(PHY)511。物理层511可包括用于与外部主机装置通信的接口电路。例如，物理层511可包括参照图1至图16描述的以下接口电路：命令和地址接收器201、写时钟缓冲器202、RDQS发送器203、数据收发器204和控制逻辑电路230。通过物理层511接收的信号和/或数据可通过TSV被发送到芯管芯520至550。

在示例性实施例中，缓冲管芯510可包括分别与通道对应的通道控制器。通道控制器可管理对应通道的存储器引用操作，并且可确定对应通道的定时要求。

在示例性实施例中，缓冲管芯510可包括用于从外部主机装置接收信号的多个引脚。通过多个引脚，缓冲管芯510可接收时钟CK、命令/地址信号CMD/ADD、数据选通信号DQS和数据信号DQ，并且可发送数据选通信号DQS和数据信号DQ。例如，对于每个通道，缓冲管芯510可包括用于接收时钟CK的2个引脚、用于接收命令/地址信号CMD/ADD的14个引脚、用于接收数据选通信号DQS的8个引脚、用于发送数据选通信号DQS的8个引脚和用于发送和接收数据信号DQ的128个引脚。

图19是示出根据本公开的实施例的示例性半导体封装件的横截面图的图。参照图19，半导体封装件1000可包括堆叠型存储器装置1100、片上系统1200、中介层1300和封装基板1400。堆叠型存储器装置1100可包括缓冲管芯1110以及芯管芯1120至1150。缓冲管芯1110可对应于图18的缓冲管芯510，芯管芯1120至1150可分别对应于图18的芯管芯520至550。

芯管芯1120至1150中的每一个可包括存储器单元阵列。缓冲管芯1110可包括物理层1111和直接访问区域(DAB)1112。物理层1111可与片上系统1200的物理层1210电连接。通过物理层1111，堆叠型存储器装置1100可从片上系统1200接收信号或者可向片上系统1200发送信号。

直接访问区域1112可提供能够测试堆叠型存储器装置1100而不经过片上系统1200的访问路径。直接访问区域1112可包括能够与外部测试装置直接通信的传导装置(例如，端口或引脚)。通过直接访问区域1112接收的测试信号和数据可通过TSV被发送到芯管芯1120至1150。为了测试芯管芯1120至1150，从芯管芯1120至1150读取的数据可通过TSV和直接访问区域1112被发送到测试装置。因此，可针对芯管芯1120至1150执行直接访问测试。

缓冲管芯1110和芯管芯1120至1150可通过TSV 1101和凸块1102电连接。缓冲管芯1110可从片上系统1200接收通过为每个通道分配的凸块1102提供给每个通道的信号。例如，凸块1102可以是微凸块。

片上系统1200可使用堆叠型存储器装置1100来执行半导体封装件1000所支持的应用。例如，片上系统1200可包括中央处理单元(CPU)、应用处理器(AP)、图形处理单元(GPU)、神经处理单元(NPU)、张量处理单元(TPU)、视觉处理单元(VPU)、图像信号处理器(ISP)和数字信号处理单元(DSP)中的至少一个，并且可执行专门的计算。

片上系统1200可包括物理层1210和存储器控制器1220。物理层1210可包括用于与堆叠型存储器装置1100的物理层1111交换信号的输入/输出电路。片上系统1200可通过物理层1210向物理层1111提供各种信号。提供给物理层1111的信号可通过物理层1111和TSV1101的接口电路发送给芯管芯1120至1150。

存储器控制器1220可控制堆叠型存储器装置1100的总体操作。存储器控制器1220可通过物理层1210向堆叠型存储器装置1100提供用于控制堆叠型存储器装置1100的信号。存储器控制器1220可对应于图1的存储器控制器130。

中介层1300可连接堆叠型存储器装置1100和片上系统1200。中介层1300可连接堆叠型存储器装置1100的物理层1111和片上系统1200的物理层1210，并且可提供使用导电材料形成的物理路径。因此，堆叠型存储器装置1100和片上系统1200可堆叠在中介层1300上，并且可彼此交换信号。

凸块1103可附接在封装基板1400的上表面上，并且焊球1104可附接在封装基板1400的下表面上。例如，凸块1103可以是倒装芯片凸块。中介层1300可通过凸块1103堆叠在封装基板1400上。半导体封装件1000可通过焊球1104与任何其它外部封装件或半导体装置交换信号。例如，封装基板1400可以是印刷电路板PCB。

图20是示出根据本公开的实施例的半导体封装件的图。参照图20，半导体封装件2000可包括多个堆叠型存储器装置2100和片上系统2200。堆叠型存储器装置2100和片上系统2200可堆叠在中介层2300上，并且中介层2300可堆叠在封装基板2400上。半导体封装件2000可通过附接在封装基板2400的下表面上的焊球2001与任何其它外部封装件或半导体装置交换信号。

每个堆叠型存储器装置2100可循HBM标准来实现。然而，本发明构思不限于此。例如，每个堆叠型存储器装置2100可基于GDDR、HMC或宽I/O标准来实现。每个堆叠型存储器装置2100可对应于图18的堆叠型存储器装置500或图19的堆叠型存储器装置1100。

片上系统2200可包括诸如CPU、AP、GPU或NPU的至少一个处理器以及用于控制多个堆叠型存储器装置2100的多个存储器控制器。片上系统2200可通过存储器控制器与对应堆叠型存储器装置交换信号。片上系统2200可对应于图19的片上系统1200。

图21是示出根据本公开的实施例的示例性半导体封装件的横截面图的图。参照图21，半导体封装件3000可包括堆叠型存储器装置3100、主机管芯3200和封装基板3300。堆叠型存储器装置3100可包括缓冲管芯3110和芯管芯3120至3150。缓冲管芯3110可包括用于与主机管芯3200通信的物理层3111，并且芯管芯3120至3150中的每一个可包括存储器单元阵列。堆叠型存储器装置3100可对应于图18的堆叠型存储器装置500。

主机管芯3200可包括用于与堆叠型存储器装置3100通信的物理层3210和用于控制堆叠型存储器装置3100的总体操作的存储器控制器3220。另外，主机管芯3200可包括控制半导体封装件3000的总体操作并执行半导体封装件3000所支持的应用的处理器。例如，主机管芯3200可包括诸如CPU、AP、GPU或NPU的至少一个处理器。

堆叠型存储器装置3100可基于TSV 3001设置在主机管芯3200上，以竖直堆叠在主机管芯3200上。因此，缓冲管芯3110、芯管芯3120至3150和主机管芯3200可通过TSV 3001和凸块3002电连接，而无需中介层。例如，凸块3002可以是微凸块。

凸块3003可附接在封装基板3300的上表面上，并且焊球3004可附接在封装基板3300的下表面上。例如，凸块3003可以是倒装芯片凸块。主机管芯3200可通过凸块3003堆叠在封装基板3300上。半导体封装件3000可通过焊球3004与任何其它外部封装件或半导体装置交换信号。

在另一实施例中，堆叠型存储器装置3100可仅利用芯管芯3120至3150来实现，而没有缓冲管芯3110。在这种情况下，芯管芯3120至3150中的每一个可包括用于与主机管芯3200通信的接口电路。芯管芯3120至3150中的每一个可通过TSV 3001与主机管芯3200交换信号。

图22是根据实施例的应用了存储装置的系统4000的图。

参照图22，系统4000可包括主处理器4100、存储器(例如，4200a和4200b)和存储装置(例如，4300a和4300b)。另外，系统4000可包括图像捕获装置4410、用户输入装置4420、传感器4430、通信装置4440、显示器4450、扬声器4460、供电装置4470和连接接口4480中的至少一个。

主处理器4100可控制系统4000的所有操作，更具体地，包括在系统4000中的其它组件的操作。主处理器4100可被实现为通用处理器、专用处理器或应用处理器。

主处理器4100可包括至少一个CPU核4110，并且还包括被配置为控制存储器4200a和4200b和/或存储装置4300a和4300b的控制器4120。在一些实施例中，主处理器4100还可包括加速器4130，加速器4130是用于诸如人工智能(AI)数据操作的高速数据操作的专用电路。加速器4130可包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且被实现为与主处理器4100的其它组件物理分离的芯片。

存储器4200a和4200b可用作系统4000的主存储器装置。存储器1200a和1200b中的每一个可包括诸如静态随机存取存储器(SRAM)和/或动态RAM(DRAM)的易失性存储器。在这种情况下，存储器4200a和4200b可包括参照图1至图17描述的存储器装置。然而，本公开不限于此。例如，存储器4200a和4200b可包括诸如PRAM和/或RRAM的非易失性存储器。存储器1200a和1200b可实现在与主处理器4100相同的封装件中。

存储装置4300a和4300b可用作非易失性存储装置，其被配置为不管是否被供电均存储数据，并且具有比存储器4200a和4200b更大的存储容量。存储装置4300a和4300b可分别包括存储控制器(STRG CTRL)4310a和4310b以及被配置为经由存储控制器4310a和4310b的控制存储数据的NVM(非易失性存储器)4320a和4320b。尽管NVM 4320a和4320b可包括具有二维(2D)结构或三维(3D)V-NAND结构的闪速存储器，但NVM 4320a和4320b可包括其它类型的NVM，诸如PRAM和/或RRAM。

存储装置4300a和4300b可与主处理器4100物理分离并且包括在系统4000中或实现在与主处理器4100相同的封装件中。另外，存储装置4300a和4300b可具有固态装置(SSD)或存储卡的类型，并且通过接口(例如，下面将描述的连接接口4480)与系统4000的其它组件可移除地组合。存储装置4300a和4300b可以是应用诸如通用闪存(UFS)、嵌入式多媒体卡(eMMC)或高速非易失性存储器(NVMe)的标准协议的装置，而不限于此。

图像捕获装置4410可捕获静止图像或运动图像。图像捕获装置4410可包括相机、摄像机和/或网络摄像机。

用户输入装置4420可接收由系统4000的用户输入的各种类型的数据，并且包括触摸板、键区、键盘、鼠标和/或麦克风。

传感器4430可检测可从系统4000的外部获得的各种类型的物理量，并且将所检测的物理量转换为电信号。传感器4430可包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪传感器。

通信装置4440可根据各种通信协议在系统4000之外的其它装置之间发送和接收信号。通信装置4440可包括天线、收发器和/或调制解调器。

显示器4450和扬声器4460可用作被配置为分别向系统4000的用户输出视觉信息和听觉信息的输出装置。

供电装置4470可适当地转换从嵌入在系统4000中的电池(未示出)和/或外部电源供应的电力，并且将转换的电力供应给系统4000的每个组件。

连接接口4480可在系统4000和外部装置之间提供连接，该外部装置连接到系统4000并且能够向系统4000发送数据和从系统4000接收数据。连接接口4480可使用各种接口方案来实现，诸如高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCIe)、NVMe、IEEE1394、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、eMMC接口、UFS接口、嵌入式UFS(eUFS)接口和紧凑闪存(CF)卡接口。

根据本公开的实施例，参考存储器装置的温度信息来校正在间隔振荡器训练中测量的延迟时间，使得在FIFO训练中测量的延迟时间与在间隔振荡器训练中测量的延迟时间之间的偏移不超过参考值。结果，可改进存储器装置的可靠性。

本文中所使用的术语仅是为了描述特定实施例，并非旨在限制本发明。如本文所用，除非上下文清楚地另外指示，否则单数形式的“一”、“一个”和“所述”旨在也包括复数形式。还将理解，当术语“包括”和/或“包含”在本说明书中使用时，指明存在所述特征、步骤、操作、元件和/或组件，但不排除一个或更多个其它特征、步骤、操作、元件、组件和/或其组的存在或添加。

将理解，当本文中元件被称为“连接”或“耦接”到另一元件时，它可直接连接或耦接到另一元件，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件时，不存在中间元件。

尽管参考本公开的实施例描述了本公开，但是对于本领域普通技术人员而言将显而易见的是，在不脱离在所附权利要求中阐述的本公开的精神和范围的情况下，可对其进行各种改变和修改。

Claims (20)

1.一种电子装置，包括：

片上系统，其被配置为输出写时钟和写数据信号；以及

存储器装置，其被配置为基于所述写时钟接收所述写数据信号并且输出频率不同于所述写时钟的频率的读数据信号和数据选通信号，

其中，所述存储器装置包括：

第一间隔振荡器，其被配置为复制所述写时钟的路径与所述读数据信号的路径之间的差异；以及

第二间隔振荡器，其被配置为复制所述写时钟的路径与所述写数据信号的路径之间的差异，

其中，所述片上系统被配置为：

根据所述写时钟的路径与所述读数据信号的路径之间的差异获得第一延迟时间；并且

根据所述写时钟的路径与所述写数据信号的路径之间的差异获得第二延迟时间，并且

其中，所述存储器装置被配置为：

在所述第一间隔振荡器操作的同时获得第一计数值，所述第一计数值指示所述第一延迟时间；

在所述第二间隔振荡器操作的同时获得第二计数值，所述第二计数值指示所述第二延迟时间；

根据所述存储器装置的温度所属的范围校正所述第一计数值，以获得校正的第一计数值；并且

根据所述温度所属的范围校正所述第二计数值，以获得校正的第二计数值。

2.根据权利要求1所述的电子装置，其中，在所述存储器装置的初始化中，所述片上系统执行第一训练，使得所述写时钟的延迟基于所述第一延迟时间被调节，或者使得所述写数据信号的延迟基于所述第二延迟时间被调节，并且

其中，在所述存储器装置的操作中，所述片上系统执行第二训练，使得所述写时钟的延迟基于与所述校正的第一计数值对应的第三延迟时间被调节，或者使得所述写数据信号的延迟基于与所述校正的第二计数值对应的第四延迟时间被调节。

3.根据权利要求1所述的电子装置，其中，所述存储器装置被配置为：

响应于从所述片上系统接收的先入先出读命令获得所述第一延迟时间；并且

响应于从所述片上系统接收的先入先出写命令获得所述第二延迟时间。

4.根据权利要求1所述的电子装置，其中，所述存储器装置被配置为在从所述片上系统接收的间隔振荡器开始命令和间隔振荡器停止命令之间的时间段中获得所述第一计数值和所述第二计数值中的至少一个。

5.根据权利要求1所述的电子装置，其中，所述存储器装置包括：

第一计数器，其被配置为输出所述第一计数值；

第二计数器，其被配置为输出所述第二计数值；

温度传感器，其被配置为获得关于所述存储器装置的所述温度的信息；

控制逻辑电路，其被配置为通过基于关于所述温度的信息校正所述第一计数值来获得所述校正的第一计数值，并且通过基于关于所述温度的信息校正所述第二计数值来获得所述校正的第二计数值；以及

模式寄存器，其被配置为存储所述校正的第一计数值和所述校正的第二计数值。

6.根据权利要求5所述的电子装置，其中，所述存储器装置被配置为响应于从所述片上系统接收的模式寄存器读命令输出所述校正的第一计数值和所述校正的第二计数值。

7.根据权利要求5所述的电子装置，其中，所述片上系统包括：

读数据选通信号接收器，其被配置为接收读数据选通信号；

第一延迟电路，其被配置为基于所述第一计数值来控制从所述读数据选通信号接收器输出的所述读数据选通信号的延迟；

第二延迟电路，其被配置为基于所述第二计数值来控制所述写数据信号的延迟；以及

数据发送器，其被配置为发送从所述第二延迟电路输出的所述写数据信号。

8.根据权利要求1所述的电子装置，其中，所述第一间隔振荡器包括第一多个反相器，并且所述第二间隔振荡器包括第二多个反相器，

其中，所述第一多个反相器的数量不同于所述第二多个反相器的数量。

9.根据权利要求2所述的电子装置，其中，当所述第二训练被执行时，基于所述第三延迟时间调节所述写时钟的延迟和基于所述第四延迟时间调节所述写数据信号的延迟在不同的时间执行。

10.根据权利要求1所述的电子装置，其中，所述片上系统和所述存储器装置基于低功率双倍数据速率标准来操作。

11.一种存储器装置，所述存储器装置被配置为与存储器控制器通信，所述存储器装置包括：

命令和地址接收器，其被配置为基于从所述存储器控制器接收的时钟以及命令和地址信号来获得先入先出读命令、先入先出写命令、间隔振荡器开始命令和间隔振荡器停止命令；

缓冲器，其被配置为存储基于所述先入先出读命令的读数据或基于所述先入先出写命令的写数据；

间隔振荡器，其被配置为在所述间隔振荡器开始命令的输入与所述间隔振荡器停止命令的输入之间的时间间隔期间操作；

计数器，其被配置为在所述间隔振荡器操作的时间间隔期间执行计数；

控制逻辑电路，其被配置为当所述间隔振荡器停止操作时从所述计数器获得计数值，并且对作为所述存储器装置的温度的函数的计数值进行校正以获得校正的计数值；以及

模式寄存器，其被配置为存储所述校正的计数值。

12.根据权利要求11所述的存储器装置，还包括：

时钟缓冲器，其被配置为从所述存储器控制器接收时钟信号；

数据选通信号发送器，其被配置为基于来自所述时钟缓冲器的所述时钟信号输出读数据选通信号；以及

数据收发器，其被配置为从所述存储器控制器接收写数据信号或向所述存储器控制器发送读数据信号。

13.根据权利要求11所述的存储器装置，其中，所述控制逻辑电路被配置为响应于所述间隔振荡器开始命令而启用所述间隔振荡器和所述计数器，并且

其中，所述控制逻辑电路被配置为响应于所述间隔振荡器停止命令而禁用所述间隔振荡器和所述计数器。

14.根据权利要求11所述的存储器装置，其中，所述间隔振荡器包括串联连接的多个反相器，并且

其中，所述计数器被配置为对所述多个反相器之一的输出信号进行计数。

15.根据权利要求11所述的存储器装置，其中，所述存储器控制器和所述存储器装置基于低功率双倍数据速率标准或双倍数据速率标准来操作。

16.一种电子装置的操作方法，所述电子装置包括存储器控制器和存储器装置，所述方法包括：

通过基于向所述存储器装置的数据输入或从所述存储器装置的数据输出中的至少一个使数据选通信号和数据信号中的至少一个对准来执行第一训练；

在所述存储器装置处接收振荡器开始命令；

响应于所述振荡器开始命令驱动所述存储器装置的间隔振荡器；

在所述间隔振荡器被驱动的同时，在所述存储器装置的计数器处执行计数；

在所述存储器装置处接收振荡器停止命令；

当所述间隔振荡器的驱动根据所述振荡器停止命令停止时，从所述计数器获得计数值；以及

根据所述存储器装置的温度所属的范围来校正所述计数值，以获得校正的计数值。

17.根据权利要求16所述的方法，还包括：

在所述存储器装置处响应于模式寄存器读命令输出所述校正的计数值；以及

在所述存储器控制器处基于所述校正的计数值执行使所述数据选通信号和所述数据信号中的至少一个对准的第二训练。

18.根据权利要求16所述的方法，其中，执行所述第一训练包括：

在所述存储器装置处基于时钟以及命令和地址信号获得先入先出读命令和先入先出写命令；

基于响应于所述先入先出读命令而执行的读操作，获得第一延迟时间；以及

基于响应于所述先入先出写命令而执行的写操作，获得第二延迟时间。

19.根据权利要求18所述的方法，还包括：

在执行所述第一训练之前，

执行命令和地址训练，使得通过所述时钟锁存所述命令和地址信号；

执行用于使用于接收写数据信号和所述时钟的写时钟对准的写时钟对时钟对准训练；

执行所述写时钟的占空比训练；以及

执行读门训练，以用于使用于输出读数据信号的读数据选通信号和所述读数据信号对准或使所述读数据选通信号和所述写数据信号对准。

20.根据权利要求16所述的方法，其中，所述存储器控制器和所述存储器装置基于低功率双倍数据速率标准或双倍数据速率标准来操作。