CN116805867A - 存储器件、存储器件和存储器控制器的操作方法 - Google Patents

Abstract

提供了一种存储器件、存储器件的操作方法以及存储器控制器的操作方法。操作存储器件的方法包括：从存储器控制器接收与时钟信号同步的操作命令，接收具有全速率频率的数据时钟信号和通过多个数据信号中的至少一个数据信号提供的同步模式。然后基于所述同步模式使用同步操作来使所述时钟信号和所述数据时钟信号同步。所述数据时钟信号可以在从所述操作命令被接收的时间点起经过第一延迟时间之后被接收。所述第一延迟时间是准备所述同步操作所必需的延迟时间。

Description

存储器件、存储器件和存储器控制器的操作方法

优先权申请的交叉引用

本申请要求于2022年3月23日提交的韩国专利申请No.10-2022-0036244以及于2022年5月23日提交的韩国专利申请No.10-2022-0063064的优先权，这些韩国专利申请的公开内容通过引用并入本文。

技术领域

本文描述的本公开的实施例涉及集成电路器件，并且更具体地，涉及集成电路存储器件和存储器控制器以及操作集成电路存储器件和存储器控制器的方法。

背景技术

集成电路存储器件被分类为：(i)在电源被关断时丢失其中存储的数据的易失性存储器件，诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)，或者(ii)即使在电源被关断时也保持其中存储的数据的非易失性存储器件，诸如闪存器件、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)。

DRAM被广泛地用作计算系统或移动装置的系统存储器。特别地，在移动系统中使用能够以低功率驱动的LPDDR DRAM。在LPDDR DRAM中，用于命令/地址的时钟信号CK和用于数据的数据时钟信号WCK被分开地使用。在这种情况下，为了操作的可靠性，需要在时钟信号CK与数据时钟信号WCK之间进行数据时钟信号同步。根据LPDDR标准的定义，数据时钟信号WCK在将频率降低至一半的状态下被驱动以进行数据时钟信号同步，并且在数据时钟信号同步之后，以正常频率驱动数据时钟信号WCK。遗憾的是，如本领域的技术人员将理解的那样，数据时钟信号WCK的频率变化通常使电路的复杂性增加并且使信号的质量降低。

发明内容

本公开的实施例提供一种具有改进的性能和改进的可靠性的存储器件、一种存储器件的操作方法、以及一种存储器控制器的操作方法。

根据本发明构思的一些实施例，一种存储器件的操作方法包括：(i)从存储器控制器接收与时钟信号同步的操作命令；(ii)从所述存储器控制器接收具有全速率频率的数据时钟信号；(iii)通过多个数据信号中的至少一个数据信号接收同步模式；以及(iv)基于所述同步模式执行同步操作，使得所述数据时钟信号和所述时钟信号被同步。

根据另一实施例，一种被配置为控制存储器件的存储器控制器的操作方法包括：向所述存储器件发送CAS命令和读取命令，然后，在从所述CAS命令被发送的时间点起经过第一延迟时间之后，向所述存储器件发送具有全速率频率的数据时钟信号。还通过多个数据信号中的至少一个数据信号向所述存储器件发送同步模式，并且在从所述数据时钟信号开始被发送的时间点起经过第二延迟时间之后，通过所述多个数据信号从所述存储器件接收读取数据。

根据另一实施例，一种存储器件包括：(i)存储器核；(ii)命令/地址译码器，所述命令/地址译码器从存储器控制器接收时钟信号，并且基于所述时钟信号对从所述存储器控制器接收到的命令/地址信号进行译码；(iii)数据时钟分割器，所述数据时钟分割器从所述存储器控制器接收全速率的数据时钟信号，并且通过分割所述数据时钟信号来生成四个分割数据时钟；(iv)接收电路，所述接收电路与所述四个分割数据时钟同步地向所述存储器核依次输出通过多个数据信号从所述存储器控制器接收到的写入数据；以及(v)发送电路，所述发送电路与所述四个分割数据时钟同步地通过所述多个数据信号向所述存储器控制器发送从所述存储器核接收到的读取数据。另外，当正从所述存储器控制器接收所述全速率的所述数据时钟信号时，所述数据时钟分割器基于通过所述多个数据信号中的至少一个数据信号接收到的同步模式对所述数据时钟信号执行同步操作。

附图说明

通过参考附图详细地描述本公开的实施例，本公开的以上以及其他目的和特征将变得明显。

图1是图示了根据本公开的实施例的存储器系统的框图。

图2是详细地图示了图1的存储器系统的框图。

图3是图示了图2的存储器件的框图。

图4A和图4B是用于描述数据时钟信号和时钟信号如何被同步的定时图。

图5是用于描述数据时钟信号和时钟信号如何被同步的定时图。

图6是图示了图1的存储器系统的操作的流程图。

图7是用于描述根据图6的流程图的存储器系统的操作的定时图。

图8是用于描述根据图7的定时图的数据时钟信号的同步操作的图。

图9是用于描述图1的存储器系统的操作的定时图。

图10是图示了图1的存储器系统的读取操作的定时图。

图11是图示了图1的存储器系统的写入操作的定时图。

图12是图示了图1的存储器系统的读取操作的定时图。

图13是图示了图1的存储器系统的读取操作的定时图。

图14是图示了图1的存储器系统的操作的定时图。

图15是图示了图1的存储器系统的操作的流程图。

图16是图示了根据本公开的实施例的存储器封装件的示例的图。

图17是图示了根据本公开的实施例的存储器封装件的示例的图。

图18是图示了应用了根据本公开的存储器件的存储器模块的框图。

图19是图示了根据本公开的实施例的系统的图。

具体实施方式

在下面，将详细并清楚地描述本公开的实施例，使得本领域的普通技术人员容易地实现本发明。

图1是图示了根据本公开的实施例的存储器系统的框图。参考图1，存储器系统10可以包括存储器控制器100和存储器件200。在实施例中，存储器系统10可以是诸如移动电话、智能电话、平板个人计算机(PC)、可穿戴装置、医疗保健装置或物联网(IoT)装置的移动系统，或者可以被包括在其中。或者，存储器系统10可以是个人计算机、膝上型计算机、服务器、媒体播放器或诸如导航系统的汽车装置，或者可以被包括在其中。

存储器控制器100可以被配置为在存储器件200中存储数据或者读取存储在存储器件200中的数据。例如，存储器控制器100可以向存储器件200发送时钟信号CK、命令/地址信号CA、数据时钟信号WCK，可以从存储器件200接收读取数据选通信号RDQS，并且可以与存储器件200交换数据信号DQ。在实施例中，存储器控制器100可以是片上系统(SoC)或者可以被包括在SoC中。

存储器件200可以是动态随机存取存储器(DRAM)器件。然而，本公开不限于此。存储器件200可以在存储器控制器100的控制下工作。例如，响应于从存储器控制器100接收到的命令/地址信号CA，存储器件200可以存储从存储器控制器100接收到的数据或者可以向存储器控制器100发送存储在其中的数据。

在下面，为了清楚地描述本公开的实施例，假定存储器件200是LPDDR SDRAM器件。然而，本公开不限于此。例如，在不背离本发明的范围和精神的情况下，存储器件200可以包括各种其他类型的存储器件，诸如DDR DRAM。

在实施例中，存储器件200可以基于时钟信号CK识别从存储器控制器100接收到的命令/地址信号CA。存储器件200可以基于数据时钟信号WCK识别通过数据信号DQ从存储器控制器100接收到的数据。存储器件200可以基于数据时钟信号WCK或读取数据选通信号RDQS通过数据信号DQ向存储器控制器100发送数据。

在实施例中，数据时钟信号WCK的频率可以高于时钟信号CK的频率。由于存储器件200的内部元件的物理特性，存储器件200可以以特定周期对数据时钟信号WCK进行分频和使用。在这种情况下，为了操作的可靠性，对数据时钟信号WCK进行分频的结果应当与时钟信号CK同步。

根据本公开的存储器控制器100可以不控制用于与数据时钟信号WCK同步的时钟信号CK的频率。例如，在数据时钟信号WCK的初始驱动中，存储器控制器100可以以全速率频率(即，目标频率)驱动数据时钟信号WCK，并且可以为了数据时钟信号WCK与时钟信号CK之间的同步而通过至少一个数据信号提供同步模式(pattern)。存储器件200可以通过使用同步模式执行数据时钟信号WCK与时钟信号CK之间的同步。因此，因为在存储器控制器100中用于数据时钟信号WCK的频率控制的电路的复杂性降低并且同步所必需的时间被控制，所以可以改进存储器系统10的整体性能。将参考以下附图详细地描述根据本公开的实施例的存储器控制器100和存储器件200的配置和操作。

图2是详细地图示了图1的存储器系统的框图。将参考图2描述用于存储器控制器100与存储器件200之间的信号传输的接口电路的结构。图2中图示的部件可以是存储器控制器100和存储器件200的一些部件，并且存储器控制器100和存储器件200中的每一者还可以包括任何其他部件。

在下面，为了描述的方便，使用附图标记CK、CK_t、CK_c、WCK、WCK_t和WCK_c。附图标记CK、CK_t和CK_c表示时钟信号(或一对差分时钟信号)，并且附图标记WCK、WCK_t和WCK_c表示数据时钟(或一对差分数据时钟)。在这种情况下，时钟信号CK可以用作包括时钟信号CK_t和CK_c的概念，并且时钟信号CK_t和CK_c可以是互补的。时钟信号WCK可以用作包括时钟信号WCK_t和WCK_c的概念，并且时钟信号WCK_t和WCK_c可以是互补的。在下面，为了描述的方便并且为了附图的简洁，可以互换地使用每个附图标记，但是本公开不限于此。本领域的技术人员将容易地理解每个附图标记。

参考图1和图2，存储器控制器100可以向存储器件200发送命令/地址信号CA、时钟信号CK_t和CK_c、以及数据时钟信号WCK_t和WCK_c。存储器控制器100和存储器件200可以彼此交换数据信号DQ。存储器件200可以向存储器控制器100发送读取数据选通信号RDQS。

例如，存储器控制器100可以包括振荡器110、锁相环(PLL)120、分频器130、CA生成器140、相位控制器150、DRAM控制电路160、多个D触发器DF11至DF14、以及多个驱动器。在实施例中，多个D触发器DF11至DF14中的每一者可以依据信号发送方向/接收方向而作为信号接收器或信号发送器工作。

振荡器110可以生成参考时钟信号。PLL 120可以从振荡器110接收参考时钟信号并且可以控制参考时钟信号以生成数据时钟信号WCK_t和WCK_c。在下面，为了容易地描述本公开，假定数据时钟信号WCK_t和WCK_c的目标频率是4.8GHz。然而，本公开不限于此。例如，可以依据实现方式或标准的定义而不同地改变数据时钟信号WCK_t和WCK_c的目标频率。可以通过驱动器向存储器件200发送由PLL 120生成的数据时钟信号WCK_t和WCK_c。

分频器130可以对由PLL 120生成的数据时钟信号WCK_t和WCK_c进行分频以生成时钟信号CK_t和CK_c。例如，分频器130可以通过将数据时钟信号WCK_t和WCK_c分频为其频率的1/2或1/4，来生成时钟信号CK_t和CK_c。从分频器130生成的时钟信号CK_t和CK_c通过驱动器被提供给存储器件200。

CA生成器140可以被配置为生成用于控制存储器件200的命令/地址信号CA。命令/地址信号CA可以被输入到D触发器DF11，并且D触发器DF11可以与时钟信号CK_t和CK_c同步地输出命令/地址信号CA。从D触发器DF11输出的命令/地址信号CA通过驱动器被提供给存储器件200。

相位控制器150可以被配置为控制数据时钟信号WCK_t和WCK_c的相位。例如，数据时钟信号WCK_t和WCK_c可以用于向存储器件200发送数据或者从存储器件200接收数据。在这种情况下，相位控制器150可以控制数据时钟信号WCK_t和WCK_c的相位，使得数据被正常地交换。

DRAM控制电路160可以管理或者生成要存储在存储器件200中的数据。例如，从DRAM控制电路160生成的数据被输入到D触发器DF12。D触发器DF12可以响应于由相位控制器150控制的数据时钟信号WCK_t和WCK_c，依次输出所输入的数据。可以将从D触发器DF12输出的数据作为数据信号DQ发送到存储器件200。

DRAM控制电路160可以管理从存储器件200接收到的数据。例如，通过数据信号DQ从存储器件200接收到的数据被输入到D触发器DF13。D触发器DF13可以响应于由相位控制器150控制的数据时钟信号WCK_t和WCK_c，依次输出所输入的数据。从D触发器DF13输出的数据可以被提供给DRAM控制电路160。

在实施例中，当存储器件200在RDQS模式下操作时，存储器件200可以与读取数据选通信号RDQS同步地向存储器控制器100发送数据。在这种情况下，相位控制器150可以控制通过驱动器接收到的读取数据选通信号RDQS的相位。D触发器DF13可以与由相位控制器150控制的读取数据选通信号RDQS同步地依次输出所输入的数据。从D触发器DF13输出的数据可以被提供给DRAM控制电路160。

在实施例中，读取数据选通信号RDQS被输入到D触发器DF14。D触发器DF14可以与由相位控制器150控制的数据时钟信号WCK_t和WCK_c同步地输出所输入的读取数据选通信号RDQS。DRAM控制电路160可以基于D触发器DF14的输出执行错误管理。

存储器件200可以包括数据时钟分割器(splitter)210、CA译码器220、DRAM核230、多个D触发器DF21至DF24以及多个驱动器。数据时钟分割器210可以被配置为从存储器控制器100接收数据时钟信号WCK_t和WCK_c并且分割所接收到的数据时钟信号WCK_t和WCK_c。例如，数据时钟分割器210可以基于数据时钟信号WCK_t和WCK_c生成四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270。四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270中的每一者的频率可以是数据时钟信号WCK_t和WCK_c的频率的1/2，并且四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270可以具有90度的相位差。在实施例中，数据时钟分割器210可以使四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270与时钟信号CK_t和CK_c同步。在实施例中，数据时钟分割器210可以基于通过数据信号DQ从存储器控制器100接收到的同步模式执行同步。将参考以下附图详细地描述数据时钟分割器210的同步操作。

CA译码器220可以被配置为对从存储器控制器100接收到的命令/地址信号CA进行译码。例如，从存储器控制器100接收到的命令/地址信号CA被输入到D触发器DF21。从存储器控制器100接收到的时钟信号CK_t和CK_c通过驱动器被输入到D触发器DF21。D触发器DF21与时钟信号CK_t和CK_c同步地依次输出命令/地址信号CA。CA译码器220可以对通过D触发器DF21输出的命令/地址信号CA进行译码。在实施例中，CA译码器220可以被配置为基于译码结果控制DRAM核230。在实施例中，CA译码器220可以响应于特定命令(例如，CAS WS＝1)来生成同步信号SYNC。在实施例中，可以与时钟信号CK_t和CK_c同步地生成同步信号SYNC。同步信号SYNC可以被提供给数据时钟分割器210，并且数据时钟分割器210可以响应于同步信号SYNC来执行同步操作。

DRAM核230可以被配置为存储从存储器控制器100接收到的数据或者输出存储在其中的数据。例如，通过数据信号DQ从存储器控制器100接收到的数据被输入到D触发器DF22。D触发器DF22与由数据时钟分割器210生成的四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270同步地依次输出所输入的数据。从D触发器DF22输出的数据可以由DRAM核230存储在存储单元中。在实施例中，D触发器DF22可以是被配置为从存储器控制器100接收写入数据的接收电路。

或者，存储在DRAM核230中的数据可以被输入到D触发器DF23。D触发器DF23与由数据时钟分割器210生成的四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270同步地依次输出所输入的数据。可以通过驱动器将从D触发器DF23输出的数据作为数据信号DQ发送到存储器控制器100。在实施例中，D触发器DF23可以是被配置为向存储器控制器100发送读取数据的发送电路。

在实施例中，当存储器件200在RDQS模式下工作时，存储器件200可以向存储器控制器100发送读取数据选通信号RDQS。例如，D触发器DF24可以与由数据时钟分割器210生成的四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270同步地工作。从D触发器DF24输出的数据作为读取数据选通信号RDQS通过驱动器被发送到存储器控制器100。

图3是图示了图2的存储器件的框图。在实施例中，参考图2主要描述了用于存储器控制器100与存储器件200之间的信号传输的接口的结构。将参考图3详细地描述存储器件200的结构。

参考图1至图3，存储器件200可以包括CA译码器220、存储单元阵列240、读出放大器(S/A)和写入驱动器(W/D)250、输入/输出电路260以及模式寄存器270。CA译码器220可以对从存储器控制器100接收到的命令/地址信号CA进行译码。CA译码器220可以基于译码结果控制存储器件200的部件。存储单元阵列240可以包括多个存储单元。多个存储单元中的每一者可以与字线WL和位线BL连接。在实施例中，多个存储单元中的每一者可以是DRAM单元。例如，多个存储单元中的每一者可以包括存储电容器以及连接在存储电容器与位线之间的选择晶体管。选择晶体管可以响应于字线的电压来工作。行译码器X-DEC可以通过多条字线WL与存储单元阵列240连接并且可以在CA译码器220的控制下驱动多条字线WL。列译码器Y-DEC可以与多条位线BL连接并且可以在CA译码器220的控制下选择多条位线BL。在CA译码器220的控制下，读出放大器和写入驱动器250可以控制多条位线的电压或者可以感测多条位线的电压变化。

输入/输出电路260可以从存储器控制器100接收时钟信号CK、命令/地址信号CA和数据时钟信号WCK。输入/输出电路260可以通过数据信号DQ与存储器控制器100交换数据。输入/输出电路260可以向存储器控制器100发送读取数据选通信号RDQS。模式寄存器270可以被配置为存储存储器件200操作所必需的各种信息。在实施例中，模式寄存器270可以由存储器控制器100设置或者可以由存储器件200设置。

在实施例中，参考图2描述的部件中的一些部件(例如，数据时钟分割器210、D触发器DF21至DF24以及驱动器)可以被包括在输入/输出电路260中。在另一实施例中，参考图3描述的部件中的一些部件(例如，存储单元阵列240、行译码器X-DEC、列译码器Y-DEC、读出放大器和写入驱动器250以及模式寄存器270)可以被包括在参考图2描述的DRAM核230中。

图4A和图4B是用于描述数据时钟信号和时钟信号如何被同步的定时图。在实施例中，数据时钟信号WCK_t和WCK_c的频率可以是时钟信号CK_t和CK_c的频率的2倍或4倍。也就是说，因为数据时钟信号WCK_t和WCK_c的频率相对较高，所以为了内部操作的可靠性，存储器件200对数据时钟信号WCK_t和WCK_c进行分频或分割并且执行内部操作。在这种情况下，分割数据时钟应当与时钟信号CK_t和CK_c对准。

例如，参考图1、图2、图4A和图4B，数据时钟信号WCK_t和WCK_c的频率可以是时钟信号CK_t和CK_c的频率的4倍。在这种情况下，存储器件200的数据时钟分割器210可以分割数据时钟信号WCK_t和WCK_c以生成分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270。分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270中的每一者的频率可以是数据时钟信号WCK_t和WCK_c的频率的1/2倍，并且分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270具有90度的相位差。

在这种情况下，分割数据时钟WCK/2_0的上升沿与时钟信号CK_t的上升沿(或时钟信号CK_c的下降沿)对准表示分割数据时钟WCK/2_0与时钟信号CK_t和CK_c对准或同步。在这种情况下，存储器件200可以通过使用分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270正常地执行内部操作。

相比之下，如图4B所图示的，分割数据时钟WCK/2_0的上升沿未与时钟信号CK_t的上升沿(或时钟信号CK_c的下降沿)对准表示分割数据时钟WCK/2_0与时钟信号CK_t和CK_c未对准或未同步。在这种情况下，存储器件200可能无法通过使用分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270正常地执行内部操作。也就是说，为了让存储器件200通过使用分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270正常地执行内部操作，需要使分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270与时钟信号CK_t和CK_c对准或同步。

图5是用于描述数据时钟信号和时钟信号如何被同步的定时图。参考图1、图2和图5，存储器控制器100可以向存储器件200发送时钟信号CK_t和CK_c。存储器控制器100还可以与时钟信号CK_t和CK_c同步地向存储器件200发送CAS命令(在下文，也可以被称为“CAS命令集”)以及读取命令WR或写入命令RD。例如，如下表1所示，存储器控制器100可以向存储器件200发送CAS命令。

表1

如上表1所示，在芯片选择信号CS处于高电平(H)时的时间间隔期间，存储器控制器100与时钟信号CK_t的上升沿R1(即，时间点Ta0)同步地向存储器件200发送第一CAS命令集，并且与时钟信号CK_t的下一个下降沿F1同步地向存储器件200发送第二CAS命令集。在实施例中，WS_WR、WS_RD和WS_FS表示针对相应操作指定数据时钟信号WCK的同步WCK2CK_SYNC的操作数，B3和WRX表示与同步WCK2CK_SYNC一起指定的操作数。也就是说，当对数据时钟信号WCK执行同步WCK2CK_SYNC时，可以将WS_WR、WS_RD和WS_FS中的一者设置为高电平。

此后，存储器控制器100可以在时钟信号CK_t的上升沿(即，时间点Ta1)和下一个下降沿将列地址CA作为操作命令(例如，WR或RD)发送。在从第一CAS命令集被发送的时间点(即，Ta0)起经过tWCKENL时的时间点之后，存储器控制器100可以开始数据时钟信号WCK_t和WCK_c的切换(toggle)。在这种情况下，在数据时钟信号WCK_t和WCK_c切换的初始时段中，在tWCKPRE_Static的时间期间，数据时钟信号WCK_t和WCK_c分别保持低电平和高电平。

此后，在tWCKPRE_Toggle的时间期间，存储器控制器100可以使得数据时钟信号WCK_t和WCK_c切换。在这种情况下，在tWCKPRE_Toggle的时间的初始时段期间，在时钟信号CK_t和CK_c的一个周期期间，数据时钟信号WCK_t和WCK_c以半速率频率切换，然后以目标频率切换。

在tWCKPRE_Static的时间之后(即，在时间点Tc0之后)，存储器件200可以对数据时钟信号WCK_t和WCK_c执行同步。例如，存储器件200可以将数据时钟信号WCK_t和WCK_c分割成四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270。当数据时钟信号WCK_t和WCK_c以半速率频率切换时，存储器件200可以生成同步信号SYNC并且可以在四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270当中的分割数据时钟WCK/2_90和WCK/2_270的上升沿对同步信号SYNC进行采样。在实施例中，可以与时钟信号CK_t和CK_c同步地生成同步信号SYNC。

存储器件200可以基于采样结果确定数据时钟信号WCK_t和WCK_c是否与时钟信号CK_t和CK_c对准。例如，如图5所图示的，当数据时钟信号WCK_t和WCK_c与时钟信号CK_t和CK_c对准时，通过基于分割数据时钟WCK/2_90对同步信号SYNC进行采样获得的值可以对应于低电平，通过基于分割数据时钟WCK/2_270对同步信号SYNC进行采样获得的值可以对应于高电平。

相比之下，当数据时钟信号WCK_t和WCK_c与时钟信号CK_t和CK_c不对准时，通过基于分割数据时钟WCK/2_90对同步信号SYNC进行采样获得的值可以对应于高电平，通过基于分割数据时钟WCK/2_270对同步信号SYNC进行采样获得的值可以对应于低电平。当数据时钟信号WCK_t和WCK_c与时钟信号CK_t和CK_c不对准时，存储器件200可以通过将分割数据时钟WCK/2_0和WCK/2_90与分割数据时钟WCK/2_180和WCK/2_270交换(swap)来正常地执行内部操作。

在实施例中，参考图5描述的数据时钟信号WCK_t和WCK_c的同步操作可以是由LPDDR5标准定义的操作。如参考图5描述的，从存储器控制器100发送CAS命令的时间点到数据时钟信号WCK_t和WCK_c的同步操作(即，WCK2CK_SYNC)被执行的时间点需要“tWCKENL+tWCKPRE_Static”的时间。另外，对于数据时钟信号WCK_t和WCK_c的同步操作(即，WCK2CK_SYNC)，数据时钟信号WCK_t和WCK_c应当以半速率频率切换。上述时间延迟以及对数据时钟信号WCK_t和WCK_c的控制使存储器系统10的工作速度降低并且使驱动数据时钟信号WCK_t和WCK_c所必需的电路的复杂性增加。

将参考以下附图详细地描述根据本公开的实施例的存储器控制器100和存储器件200的操作方法。图6是图示了图1的存储器系统的操作的流程图。参考图1和图6，在操作S110中，存储器控制器100可以向存储器件200发送操作命令CMD_OP。例如，操作命令CMD_OP可以是参考图5描述的CAS命令集以及写入命令WR或读取命令RD。在实施例中，可以启用CAS命令的操作数WCK2CK_SYNC。也就是说，可以将WS_WR、WS_RD和WS_FS中的一者设置为高电平。

在操作S120中，存储器控制器100可以向存储器件200发送具有全速率频率的数据时钟信号WCK。同时，存储器控制器100可以通过数据信号DQ向存储器件200发送同步模式。例如，如参考图5描述的，在不控制数据时钟信号WCK_t和WCK_c的频率的情况下，存储器控制器100可以发送具有全速率频率(即，目标频率)的数据时钟信号WCK_t和WCK_c，并且可以通过多个数据信号DQ中的至少一个数据信号DQ同时地发送同步模式。

在操作S130中，存储器件200可以分割数据时钟信号WCK_t和WCK_c以生成四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270。在操作S140中，存储器件200可以通过使用四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270，对通过至少一个数据信号DQ接收到的同步模式进行检查或采样。

在操作S150中，存储器件200可以基于检查结果或采样结果，确定数据时钟信号WCK_t和WCK_c是否与时钟信号CK_t和CK_c对准。例如，当操作S140中的检查结果或采样结果对应于给定同步模式时，可以表示数据时钟信号WCK_t和WCK_c与时钟信号CK_t和CK_c对准。

当操作S140中的检查结果或采样结果不对应于给定同步模式时，可以表示数据时钟信号WCK_t和WCK_c与时钟信号CK_t和CK_c不对准。在这种情况下(即，在操作S150中“否”的情况下)，在操作S160中，存储器件200可以将分割数据时钟WCK/2_0和WCK/2_90与分割数据时钟WCK/2_180和WCK/2_270交换。此后，在操作S170中，存储器件200可以通过使用分割数据时钟来执行内部操作，并且可以与存储器控制器100交换数据。

如上所述，根据图6的实施例，存储器件200可以基于通过至少一个数据信号DQ接收到的同步模式，执行数据时钟信号WCK的同步操作WCK2CK_SYNC。在这种情况下，因为不需要为了同步操作而改变数据时钟信号WCK的频率，所以可以更快地到达同步操作的时间点。因此，存储器件200的整体延时可以降低。此外，因为不需要改变数据时钟信号WCK的频率，所以存储器控制器100驱动数据时钟信号WCK所必需的电路的复杂性可以降低。

图7是用于描述根据图6的流程图的存储器系统的操作的定时图。为了描述的方便，将省略与上述部件相关联的附加描述以避免冗余。在下面，使用表示延迟时间tWCKENL和tWCKPRE_Toggle的附图标记。附图标记tWCKENL可以表示存储器件200准备数据时钟信号WCK的同步操作所必需的延迟时间。附图标记tWCKPRE_Toggle可以表示从数据时钟信号WCK开始切换的时间点到实际上进行数据发送/接收的时间点的延迟时间。然而，附图标记不旨在限制本发明的范围和精神，并且术语和附图标记可以被本领域的技术人员容易地理解。

参考图1、图6和图7，存储器控制器100可以向存储器件200发送CAS命令和操作命令(例如，WR或RD)。在实施例中，CAS命令可以包括指示数据时钟信号WCK的同步操作的操作数或信息。参考图5描述了CAS命令和操作命令(例如，WR或RD)，因此，将省略附加描述以避免冗余。

在从CAS命令被发送的时间点(即，时间点Ta0)起经过tWCKENL的时间之后，存储器控制器100可以向存储器件200发送数据时钟信号WCK_t和WCK_c。在这种情况下，与参考图5给出的描述不同，存储器控制器100向存储器件200发送具有全速率频率(即，目标频率)的数据时钟信号WCK_t和WCK_c。也就是说，在图7的实施例中，存储器控制器100可以直接地发送具有全速率频率的数据时钟信号WCK_t和WCK_c，而不对数据时钟信号WCK_t和WCK_c进行改变或分频。在这种情况下，与图5的配置相比，tWCKPRE_Static的时间可以减少或可以被去除。

存储器控制器100可以向存储器件200发送数据时钟信号WCK_t和WCK_c，并且可以通过特定数据信号DQ同时地发送同步模式。例如，在存储器控制器100向存储器件200发送数据时钟信号WCK_t和WCK_c的同时，存储器控制器100可以通过第七数据信号DQ[7]向存储器件200发送同步模式“00001100”。

存储器件200可以基于具有全速率频率的数据时钟信号WCK_t和WCK_c生成四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270。在同步信号SYNC处于高电平的时段中，存储器件200可以通过使用四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270，来识别通过第七数据信号DQ[7]接收到的同步模式“00001100”的至少一部分。

存储器件200可以基于所识别的同步模式确定数据时钟信号WCK是否与时钟信号CK对准(即，数据时钟信号WCK是否处于对准状态)。例如，如图7所图示的，当同步模式是“00001100”并且同步信号SYNC针对同步模式的四个最低位(即，1100)具有高电平时，可以基于分割数据时钟WCK/2_0识别出“1”，可以基于分割数据时钟WCK/2_90识别出“1”，可以基于分割数据时钟WCK/2_180识别出“0”，并且可以基于分割数据时钟WCK/2_270识别出“0”。换句话说，“1”、“1”、“0”和“0”分别由四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270识别出。在这种情况下，因为所识别的值(即，1100)对应于同步模式的四个低位(即，四个最低位)，所以存储器件200确定数据时钟信号WCK处于对准状态。

相比之下，尽管在附图中未图示，但是当数据时钟信号WCK处于不对准状态时，可以基于分割数据时钟WCK/2_0识别出“0”，可以基于分割数据时钟WCK/2_90识别出“0”，可以基于分割数据时钟WCK/2_180识别出“1”，并且可以基于分割数据时钟WCK/2_270识别出“1”。换句话说，“0”、“0”、“1”和“1”分别由四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270识别出，并且所识别的值可以与同步模式的四个低位不同。在这种情况下，存储器件200可以将分割数据时钟WCK/2_0和WCK/2_90与分割数据时钟WCK/2_180和WCK/2_270交换。并且，在实施例中，在从数据时钟信号WCK_t和WCK_c的发送开始的时间点(即，时间点Tb1)起经过tWCKPRE_Toggle的时间之后，存储器件200可以通过使用分割数据时钟WCK/2_180和WCK/2_270与存储器控制器100交换数据。

参考图7描述了通过第七数据信号DQ[7]来发送同步模式的实施例，但是本公开不限于此。例如，可以通过多个数据信号中的至少一个数据信号来发送同步模式。或者，可以通过与数据时钟信号同步地驱动的信号线来发送同步模式。

在实施例中，可以通过在存储器控制器100与存储器件200之间定义的标准或协议来确定根据本公开的实施例的同步操作所必需的各种操作信息，诸如是否通过任何数据信号来发送同步模式、同步模式的类型、用于生成同步信号的定时、每个操作的延时。在实施例中，可以由存储器控制器100将用于同步操作的各种操作信息存储在存储器件200的模式寄存器270中。

在实施例中，当数据时钟信号WCK_t和WCK_c被关断然后再次被驱动时，可以执行数据时钟信号WCK_t和WCK_c的同步操作。在实施例中，当数据时钟信号WCK_t和WCK_c被连续地驱动时，可以省略数据时钟信号WCK_t和WCK_c的同步操作。

现在参考图8，将描述根据图7的定时图的数据时钟信号的同步操作。参考图1、图2、图7和图8，存储器件200可以从存储器控制器100接收数据时钟信号WCK。数据时钟信号WCK可以由第一分频器Div1分割成四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270。四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270中的每一者的频率可以是数据时钟信号WCK_t和WCK_c的频率的1/2，并且四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270可以具有90度的相位差。

存储器件200可以通过与第七数据信号DQ[7]相关联的引脚来接收同步模式。第七数据信号DQ[7]被提供给D触发器DF22_0、DF22_90、DF22_180和DF22_270。D触发器DF22_0、DF22_90、DF22_180和DF22_270可以通过使用四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270依次输出输入到其的信号。例如，D触发器DF22_0响应于分割数据时钟WCK/2_0的上升沿来输出所输入的数据。D触发器DF22_90响应于分割数据时钟WCK/2_90的上升沿来输出所输入的数据。D触发器DF22_180响应于分割数据时钟WCK/2_180的上升沿来输出所输入的数据。D触发器DF22_270响应于分割数据时钟WCK/2_270的上升沿来输出所输入的数据。

模式检查器PTC可以接收D触发器DF22_0、DF22_90、DF22_180和DF22_270的输出。模式检查器PTC可以在同步信号SYNC的高电平时段期间识别D触发器DF22_0、DF22_90、DF22_180和DF22_270的输出值。模式检查器PTC可以将所识别的值与同步模式进行比较。

模式检查器PTC可以基于比较结果控制数据时钟多路选择器WCK_MUX。例如，数据时钟多路选择器WCK_MUX可以从第一分频器Div1接收两个分割数据时钟WCK/2_0和WCK/2_180。数据时钟多路选择器WCK_MUX可以在模式检查器PTC的控制下输出两个分割数据时钟WCK/2_0和WCK/2_180中的一者。

有利的是，每当由模式检查器PTC识别的值与同步模式的至少一部分一致或对应时，数据时钟信号WCK将被视为处于对准状态。在这种情况下，数据时钟多路选择器WCK_MUX在模式检查器PTC的控制下选择并输出分割数据时钟WCK/2_0。或者，当由模式检查器PTC识别的值与同步模式的至少一部分不一致或不对应时，那么数据时钟信号WCK将被视为处于不对准状态。在这种情况下，数据时钟多路选择器WCK_MUX在模式检查器PTC的控制下选择并输出分割数据时钟WCK/2_180。

数据时钟多路选择器WCK_MUX的输出被提供给第二分频器Div2。第二分频器Div2可以响应于SR锁存器LAT_SR的输出，将所输入的数据时钟的频率除以2。例如，SR锁存器LAT_SR可以由模式检查器PTC置位并且可以由同步结束信号Sync_End重置。第二分频器Div2可以响应于SR锁存器LAT_SR被置位来对所输入的数据时钟进行分频。从第二分频器Div2输出的时钟信号被提供给延时控制电路CTRL_Lat和第一串行器SER1。

延时控制电路CTRL_Lat可以基于从第二分频器Div2输出的时钟信号对数据时钟域执行延时控制。DQ控制电路CTRL_DQ可以在延时控制电路CTRL_Lat的控制下操作。第一串行器SER1可以从DRAM核230接收数据“DATA”，并且可以与从第二分频器Div2输出的时钟信号同步地将数据“DATA”串行化。第二串行器SER2可以与四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270同步地将从第一串行器SER1输出的数据串行化。DDR多路选择器DDR_MUX可以与四个分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270同步地依次输出从第二串行器SER2输出的数据。可以通过驱动器DRV将从DDR多路选择器DDR_MUX输出的数据作为第七数据信号DQ[7]输出。如本领域的技术人员将理解的，参考图8描述的配置与存储器件200的一些操作相关联，并且本公开不限于此。

如上所述，存储器件200可以基于通过特定数据信号接收到的同步模式对数据时钟信号WCK执行同步。在这种情况下，与常规同步方式(例如，图5的配置)相比，可以不需要用于对同步信号SYNC进行采样的单独的采样器，并且可以迅速地执行数据时钟信号WCK的同步。

图9是用于描述图1的存储器系统的操作的定时图。为了描述的方便，将省略与上述部件相关联的附加描述以避免冗余。参考图1、图7和图9，存储器控制器100可以向存储器件200发送CAS命令和操作命令(例如，WR或RD)。在实施例中，CAS命令可以包括指示数据时钟信号WCK的同步操作的操作数或信息。参考图5描述了CAS命令和操作命令(例如WR或RD)，因此，将省略附加描述以避免冗余。

在从CAS命令被发送的时间点(即，时间点Ta0)起经过tWCKENL的时间之后，存储器控制器100向存储器件200发送具有全速率频率(即，目标频率)的数据时钟信号WCK_t和WCK_c。参考图7对此进行了描述，因此，将省略附加描述以避免冗余。

在图7的实施例中，存储器控制器100发送数据时钟信号WCK_t和WCK_c并且通过特定数据信号(例如，DQ[7])同时地发送同步模式。相比之下，在图9的实施例中，在从数据时钟信号WCK_t和WCK_c的发送开始的时间点(例如，时间点Tb1)起经过给定时间之后(例如，在时钟信号CK_t和CK_c的“n”个周期之后)，存储器控制器100通过特定数据信号(例如，DQ[7])发送同步模式。除了同步模式的发送时间点不同之外，图9的实施例与图7的实施例基本上相同，因此，将省略与其余操作相关联的附加描述以避免冗余。

在实施例中，可以在存储器控制器100与存储器件200之间单独地定义用于发送同步模式的定时，并且可以在模式寄存器270中设置关于用于发送同步模式的定时的信息。存储器件200可以基于在模式寄存器270中设置的信息生成同步信号SYNC。例如，存储器件200可以基于用于接收同步模式的定时与时钟信号CK_t和CK_c同步地生成同步信号SYNC。

在实施例中，存储器件200可以基于用来接收同步模式的特定数据信号生成同步信号SYNC。例如，当接收到数据时钟信号WCK_t和WCK_c时，存储器件200可以监测第七数据信号DQ[7]。存储器件200可以响应于从第七数据信号DQ[7]检测到特定模式(例如，与同步模式的四个高位相对应的“0000”)来生成同步信号SYNC。

图10是图示了图1的存储器系统的读取操作的定时图。为了描述的方便，将省略与上述部件相关联的附加描述以避免冗余。参考图1和图10，存储器控制器100可以向存储器件200发送CAS命令和读取命令RD。在实施例中，CAS命令可以包括指示数据时钟信号WCK的同步操作的操作数或信息(例如，WS_RD＝1)。用于发送CAS命令和读取命令RD的方式类似于参考图5描述的方式，因此，将省略附加描述以避免冗余。

在从CAS命令被发送的时间点(例如，时间点Ta0)起经过tWCKENL_RD的时间之后，存储器控制器100可以向存储器件200发送具有全速率频率的数据时钟信号WCK_t和WCK_c。另外，存储器控制器100可以发送数据时钟信号WCK_t和WCK_c并且通过特定数据信号(例如，DQ[7])同时地发送同步模式。存储器件200可以基于分割数据时钟WCK/2_0、WCK/2_90、WCK/2_180和WCK/2_270对数据时钟信号WCK执行同步操作。这类似于参考图7所描述的，因此，将省略附加描述以避免冗余。

在图10的实施例中，存储器件200可以在RDQS模式下操作。在这种情况下，存储器件200可以基于数据时钟信号WCK_t和WCK_c生成读取数据选通信号RDQS。存储器件200可以通过数据信号DQ[15:8]、DQ[7]和DQ[6:0]与读取数据选通信号RDQS同步地向存储器控制器100发送读取数据。

在从数据时钟信号WCK_t和WCK_c的发送开始的时间点(例如，Tb1)起经过tWCKPRE_Toggle_RD的时间和tWCK2DQO的时间之后，存储器件200可以向存储器控制器100发送数据信号DQ[15:8]、DQ[7]和DQ[6:0]。

在图10的实施例中，读取延时RL可以是从时间点Ta1至时间点Tc1。与图5的实施例相比，在图10的读取延时RL中，tWCKPRE_Static的时间以及数据时钟信号WCK_t和WCK_c的半速率周期的时间减少。也就是说，与常规读取操作相比，在图10的读取操作中读取延时RL可以有利地减少。

图11是图示了图1的存储器系统的写入操作的定时图。为了描述的方便，将省略与上述部件相关联的附加描述以避免冗余。参考图1和图11，存储器控制器100可以向存储器件200发送CAS命令和写入命令WR。在实施例中，CAS命令可以包括指示数据时钟信号WCK的同步操作的操作数或信息(例如，WS_WR＝1)。用于发送CAS命令和写入命令WR的方式类似于参考图5描述的方式，因此，将省略附加描述以避免冗余。

在从CAS命令被发送的时间点(例如，时间点Ta0)起经过tWCKENL_WR的时间之后，存储器控制器100可以向存储器件200发送具有全速率频率的数据时钟信号WCK_t和WCK_c。存储器控制器100可以发送数据时钟信号WCK_t和WCK_c并且通过与特定数据信号(例如，DQ[7])相关联的引脚同时地发送同步模式。存储器件200可以通过使用同步模式对数据时钟信号WCK_t和WCK_c执行同步操作，这类似于上面描述的。因此，将省略附加描述以避免冗余。

存储器控制器100可以通过数据信号DQ[15:8]、DQ[7]和DQ[6:0]与数据时钟信号WCK_t和WCK_c同步地向存储器件200发送写入数据。例如，在从数据时钟信号WCK_t和WCK_c的发送开始的时间点(例如，Tb1)起经过tWCKPRE_Toggle_WR的时间和tWCK2DQO的时间之后，存储器控制器100可以通过数据信号DQ[15:8]、DQ[7]和DQ[6:0]向存储器件200发送写入数据。

图12是图示了图1的存储器系统的读取操作的定时图。为了描述的方便，将省略与上述部件相关联的附加描述以避免冗余。参考图1和图12，存储器控制器100可以向存储器件200发送CAS命令和读取命令RD。在实施例中，CAS命令可以包括指示数据时钟信号WCK的同步操作的操作数或信息(例如，WS_FAST＝1)。用于发送CAS命令和读取命令RD的方式类似于参考图5描述的方式，因此，将省略附加描述以避免冗余。

在实施例中，图12的CAS命令可以对应于具有最小延时的WCK2CK同步操作。在这种情况下，在从CAS命令被发送的时间点(例如，时间点Ta0)起经过tWCKENL_FS的时间之后，存储器控制器100可以向存储器件200发送具有全速率频率的数据时钟信号WCK_t和WCK_c。

在实施例中，如图12所图示的，在从存储器控制器100接收读取命令RD的同时，存储器件200可以对数据时钟信号WCK_t和WCK_c执行同步操作。尽管在附图中未图示，但是存储器控制器100可以向存储器件200发送读取命令RD，然后可以向存储器件200发送同步模式。在这种情况下，在接收到读取命令RD之后，存储器件200可以从存储器控制器100接收同步模式并且可以对数据时钟信号WCK_t和WCK_c执行同步操作。

在从数据时钟信号WCK_t和WCK_c的发送开始的时间点(例如，Ta1点)起经过tWCKPRE_Toggle_FS的时间和tWCK2DQO的时间之后，存储器件200可以通过数据信号DQ[15:8]、DQ[7]和DQ[6:0]向存储器控制器100发送读取数据。

图13是图示了图1的存储器系统的读取操作的定时图。为了描述的方便，将省略与上述部件相关联的附加描述以避免冗余。参考图1和图13，存储器控制器100可以向存储器件200发送CAS命令和读取命令RD。在实施例中，CAS命令可以包括指示数据时钟信号WCK的同步操作的操作数或信息(例如，WS_FAST＝1)。用于发送CAS命令和读取命令RD的方式类似于参考图5描述的方式，因此，将省略附加描述以避免冗余。

图13的实施例示出了CAS命令和读取命令RD具有命令间隙的操作。在这种情况下，除了读取命令RD的发送时间点和一些延迟时间不同之外，图13的实施例类似于参考图12描述的实施例，因此，将省略附加描述以避免冗余。

图14是图示了图1的存储器系统的操作的定时图。为了描述的方便，将省略与上述部件相关联的附加描述以避免冗余。参考图1和图14，存储器控制器100可以向存储器件200发送CAS命令和操作命令(例如，WR或RD)。在实施例中，CAS命令可以包括指示数据时钟信号WCK的同步操作的操作数或信息。参考图7描述了CAS命令和操作命令(例如，WR或RD)，因此，将省略附加描述以避免冗余。

在从CAS命令被发送的时间点(即，时间点Ta0)起经过tWCKENL的时间之后，存储器控制器100可以向存储器件200发送数据时钟信号WCK_t和WCK_c。这类似于参考图7所描述的，因此，将省略附加描述以避免冗余。

在上述实施例中，存储器控制器100可以通过多个数据信号中的至少一个数据信号向存储器件200发送同步模式。然而，本公开不限于此。例如，存储器控制器100可以通过与数据时钟信号WCK_t和WCK_c同步地驱动的各种信号中的至少一者向存储器件200发送同步模式。例如，如图14所图示的，存储器控制器100可以通过数据掩码反转信号DMI[1]发送同步模式。除了通过数据掩码反转信号DMI[1]来提供同步模式之外，图14的实施例类似于上述实施例，因此，将省略附加描述以避免冗余。

图15是图示了图1的存储器系统的操作的流程图。参考图1和图15，存储器控制器100和存储器件200可以执行操作S210至操作S240。操作S210到操作S240类似于图6的操作S110至操作S140，因此，将省略附加描述以避免冗余。在操作S250中，存储器件200可以确定在检查结果或采样结果中是否包括模式错误。例如，数据时钟信号WCK_t和WCK_c具有对准状态或不对准状态。在这种情况下，根据上述实施例，假定同步模式是“00001100”并且同步模式的四个低位值被检查或采样。在上述假定下，当数据时钟信号WCK_t和WCK_c处于对准状态时，检查结果或采样结果可以是“1100”；当数据时钟信号WCK_t和WCK_c处于不对准状态时，检查结果或采样结果可以是“0011”。相比之下，当检查结果或采样结果与上述值不同(例如，“1010”、“0101”、“0100”或“1101”)时，可能不确定数据时钟信号WCK_t和WCK_c的状态(例如，对准状态或不对准状态)。

在这种情况下，在操作S290中，存储器件200可以执行错误处理。例如，存储器件200可以重置数据时钟分割器210。或者，存储器件200可以向存储器控制器100发送数据时钟信号WCK_t和WCK_c的错误情形，并且存储器控制器100可以再次向存储器件200发送数据时钟信号WCK_t和WCK_c或者可以重置存储器件200。

当检查结果或采样结果不存在模式错误时，存储器控制器100和存储器件200可以执行操作S260至操作S280。操作S260至操作S280类似于图6的操作S150至操作S170，因此，将省略附加描述以避免冗余。

图16是图示了根据本公开的实施例的存储器封装件的示例的图。参考图16，存储器封装件1000可以包括多个存储器裸片1110至1140和缓冲器裸片1200。多个存储器裸片1110至1140中的每一者可以是DRAM器件。多个存储器裸片1110至1140和缓冲器裸片1200可以以堆叠结构被实现，并且可以通过TSV(穿硅通路)彼此电连接，并且可以彼此通信。

在实施例中，可以通过以下封装将存储器封装件1000提供为一个半导体封装件：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle Pack裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄小外形(TSOP)、薄四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制作封装(WFP)或晶片级加工堆叠封装(WSP)。

缓冲器裸片1200可以与外部主机装置(或存储器控制器)通信。缓冲器裸片1200可以被配置为临时存储要在多个存储器裸片1110至1140中写入的数据，或者临时存储从多个存储器裸片1110至1140读取的数据。多个存储器裸片1110至1140和缓冲器裸片1200可以基于参考图1至图15描述的操作方法彼此通信。或者，缓冲器裸片1200和外部主机装置可以基于参考图1至图15描述的操作方法彼此通信。

图17是图示了根据本公开的实施例的存储器封装件的示例的图。参考图17，存储器封装件2000可以包括多个存储器裸片2110至2140和主机裸片2200。多个存储器裸片2110至2140可以通过微凸块MCB彼此电连接，可以具有堆叠结构，并且可以被直接地堆叠在主机裸片2200上。主机裸片2200可以是SoC、CPU、或GPU。在实施例中，多个存储器裸片2110至2140中的每一者和主机裸片2200可以基于参考图1至图15描述的操作方法彼此通信。

图18是图示了应用了根据本公开的存储器件的存储器模块3000的框图。参考图18，存储器模块3000可以包括寄存器时钟驱动器(RCD)3100、多个存储器件3210至3290、以及多个数据缓冲器DB。RCD 3100可以从外部装置(例如，主机或存储器控制器)接收命令/地址CA、时钟信号CK和数据时钟信号WCK。响应于所接收到的信号，RCD 3100可以向多个存储器件3210至3290发送命令/地址CA并且可以控制多个数据缓冲器DB。

多个存储器件3210至3290可以通过存储器数据线MDQ分别与多个数据缓冲器DB连接。在实施例中，多个存储器件3210至3290中的每一者可以是参考图1至图18描述的存储器件，并且可以被配置为基于参考图1至图18描述的操作方法与外部控制器通信。

在实施例中，图18中图示的存储器模块3000可以具有减载双列直插存储器模块(LRDIMM)的形状因数。然而，本公开不限于此。例如，存储器模块3000可以具有在其中不包括多个数据缓冲器DB的注册DIMM(RDIMM)的形状因数。

图19是根据实施例的应用了存储装置的系统4000的图。图19的系统4000可以基本上是移动系统，诸如便携式通信终端(例如，移动电话)、智能电话、平板个人计算机(PC)、可穿戴装置、医疗保健装置或物联网(IOT)装置。然而，图19的系统4000不一定限于移动系统，而可以是PC、膝上型计算机、服务器、媒体播放器或车辆装置(例如，导航装置)。

参考图19，系统4000可以包括主处理器4100、存储器(例如，4200a和4200b)以及存储装置(例如，4300a和4300b)。另外，系统4000可以包括以下至少一者：图像捕获装置4410、用户输入装置4420、传感器4430、通信装置4440、显示器4450、扬声器4460、供电装置4470和连接接口4480。

主处理器4100可以控制系统4000的所有操作，更具体地，系统4000中包括的其他部件的操作。可以将主处理器4100实现为通用处理器、专用处理器或应用处理器。

主处理器4100可以包括至少一个CPU核4110并且还包括控制器4120，该控制器4120被配置为控制存储器4200a和4200b和/或存储装置4300a和4300b。在一些实施例中，主处理器4100还可以包括加速器4130，该加速器4130是用于诸如人工智能(AI)数据操作的高速数据操作的专用电路。加速器4130可以包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)并且实现为与主处理器4100的其他部件物理上分离的芯片。

存储器4200a和4200b可以被用作系统4000的主存储器件。尽管存储器4200a和4200b中的每一者可以包括诸如静态随机存取存储器(SRAM)和/或动态RAM(DRAM)的易失性存储器，但是存储器4200a和4200b中的每一者可以包括诸如闪存、相变RAM(PRAM)和/或电阻式RAM(RRAM)的非易失性存储器。存储器4200a和4200b可以被实现在与主处理器4100相同的封装件中。

在实施例中，存储器4200a和4200b中的每一者可以是参考图1至图18描述的存储器件，并且可以被配置为基于参考图1至图18描述的操作方法与主处理器4100通信。

存储装置4300a和4300b可以用作被配置为不管是否向其供电都存储数据的非易失性存储器件，并且具有比存储器4200a和4200b更大的存储容量。存储装置4300a可以包括存储控制器(STRG CTRL)4310a以及被配置为经由存储控制器4310a的控制来存储数据的非易失性存储器(NVM)4320a，存储装置4300b可以包括存储控制器(STRG CTRL)4310b以及被配置为经由存储控制器4310b的控制来存储数据的非易失性存储器(NVM)4320b。尽管NVM4320a和4320b可以包括具有二维(2D)结构或三维(3D)V-NAND结构的闪存，但是NVM 4320a和4320b可以包括其他类型的NVM，诸如PRAM和/或RRAM。

存储装置4300a和4300b可以与主处理器4100物理上分离并且被包括在系统4000中或者实现在与主处理器4100相同的封装件中。另外，存储装置4300a和4300b可以具有固态硬盘(SSD)或存储卡的类型并且通过接口(诸如将在下面描述的连接接口4480)与系统400的其他部件可移除地组合。存储装置4300a和4300b可以是应用了诸如以下标准协议的装置：通用闪存(UFS)、嵌入式多媒体卡(eMMC)或快速非易失性存储器(NVMe)，但不限于此。

图像捕获装置4410可以捕获静止图像或移动图像。图像捕获装置4410可以包括相机、摄像机和/或网络摄像头。用户输入装置4420可以接收由系统4000的用户输入的各种类型的数据并且包括触摸板、小键盘、键盘、鼠标和/或麦克风。传感器4430可以检测可以从系统4000的外部获得的各种类型的物理量，并且将所检测到的物理量转换成电信号。传感器4430可以包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪传感器。

通信装置4440可以根据各种通信协议在系统4000外部的其他装置之间发送和接收信号。通信装置4440可以包括天线、收发器和/或调制解调器。显示器4450和扬声器4460可以用作被配置为分别向系统4000的用户输出视觉信息和听觉信息的输出装置。

供电装置4470可以适当地转换从嵌入在系统4000中的电池(未示出)和/或外部电源供应的电力，并且将转换后的电力供应给系统4000的每一个部件。

连接接口4480可以提供系统4000与外部装置之间的连接，外部装置连接到系统4000并且能够向系统4000发送数据以及从系统4000接收数据。可以通过使用诸如以下各种接口方案来实现连接接口4480：高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机系统接口(SCSI)、串行附连SCSI(SAS)、外围组件互连(PCI)、快速PCI(PCIe)、NVMe、IEEE 1394、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、eMMC接口、UFS接口、嵌入式UFS(eUFS)接口、以及紧凑闪存(CF)卡接口。

根据本公开，提供了一种具有改进的可靠性和改进的性能的存储器件、一种存储器件的操作方法、以及一种存储器控制器的操作方法。

虽然已经参考本公开的实施例描述了本公开，但是对本领域的普通技术人员而言将明显的是，在不背离如所附权利要求中阐述的本公开的精神和范围的情况下，可以对其做出各种改变和修改。

Claims (20)

1.一种操作存储器件的方法，所述方法包括：

从存储器控制器接收与时钟信号同步的操作命令，

从存储器控制器接收具有全速率频率的数据时钟信号和通过多个数据信号中的至少一个数据信号提供的同步模式；以及

基于所述同步模式使用同步操作来使所述时钟信号和所述数据时钟信号同步。

2.根据权利要求1所述的方法，其中，在从所述操作命令被接收的时间点起经过第一延迟时间之后，所述数据时钟信号被立即接收。

3.根据权利要求2所述的方法，其中，所述第一延迟时间是准备所述同步操作所必需的延迟时间。

4.根据权利要求1所述的方法，其中，所述同步包括：

基于具有所述全速率频率的所述数据时钟信号生成四个分割数据时钟；

基于所述四个分割数据时钟和同步信号对所述同步模式进行采样；以及

当采样结果不对应于所述同步模式的至少一部分时，将所述四个分割数据时钟中的一些分割数据时钟与所述四个分割数据时钟中的另一些分割数据时钟交换。

5.根据权利要求4所述的方法，

其中，所述同步模式包括八个位；并且

其中，基于所述四个分割数据时钟和所述同步信号，所述同步模式的四个最低位被采样。

6.根据权利要求1所述的方法，其中，从具有所述全速率频率的所述数据时钟信号被接收的时间点起，所述同步模式通过所述至少一个数据信号被接收。

7.根据权利要求1所述的方法，其中，在从具有所述全速率频率的所述数据时钟信号被接收的时间点起经过第二延迟时间之后，所述同步模式通过所述至少一个数据信号被接收。

8.根据权利要求1所述的方法，所述方法还包括：

在所述同步被执行并且从具有所述全速率频率的所述数据时钟信号被接收的时间点起经过第三延迟时间之后，向所述存储器控制器发送读取数据或者从所述存储器控制器接收写入数据。

9.根据权利要求1所述的方法，其中，当所述操作命令包括关于最小延迟同步操作的信息时，具有所述全速率频率的所述数据时钟信号在所述操作命令正被接收时从所述存储器控制器开始被接收。

10.根据权利要求9所述的方法，其中，当所述操作命令包括关于所述最小延迟同步操作的所述信息时，所述同步操作在所述操作命令正被接收时被执行。

11.根据权利要求9所述的方法，其中，当所述操作命令包括关于所述最小延迟同步操作的所述信息时，在所述操作命令被接收之后开始所述同步操作。

12.根据权利要求1所述的方法，其中，关于所述同步模式的信息是由所述存储器控制器在模式寄存器中设置的。

13.根据权利要求1所述的方法，其中，所述存储器件是LPDDR SDRAM器件。

14.一种操作存储器控制器的方法，所述方法包括：

从所述存储器控制器向存储器件发送CAS命令和读取命令，所述存储器件电耦接到所述存储器控制器；

在从所述CAS命令被发送的时间点起经过第一延迟时间之后，立即向所述存储器件发送具有全速率频率的数据时钟信号连同同步模式，所述同步模式作为多个数据信号中的至少一个数据信号被提供；以及

在从所述数据时钟信号开始被发送的时间点起经过第二延迟时间之后，通过所述多个数据信号从所述存储器件接收读取数据。

15.根据权利要求14所述的方法，所述方法还包括：

从所述存储器件接收读取数据选通信号；并且

其中，所述读取数据与所述读取数据选通信号同步地被接收。

16.根据权利要求14所述的方法，其中，在所述读取命令正被发送到所述存储器件的同时，具有全速率频率的数据时钟信号也被发送到所述存储器件。

17.根据权利要求14所述的方法，

其中，在从开始向所述存储器件发送具有所述全速率频率的所述数据时钟信号的时间点起经过第三延迟时间之后，向所述存储器件发送所述同步模式；并且

其中，所述第三延迟时间比所述第二延迟时间短。

18.根据权利要求14所述的方法，所述方法还包括：

将关于所述同步模式的信息加载到所述存储器件的模式寄存器中。

19.一种存储器件，所述存储器件包括：

存储器核；

命令/地址译码器，所述命令/地址译码器被配置为：从存储器控制器接收时钟信号，并且基于所述时钟信号对从所述存储器控制器接收到的命令/地址信号进行译码；

数据时钟分割器，所述数据时钟分割器被配置为：从所述存储器控制器接收全速率的数据时钟信号，并且通过分割所述数据时钟信号来生成四个分割数据时钟；

接收电路，所述接收电路被配置为：与所述四个分割数据时钟同步地向所述存储器核依次输出通过多个数据信号从所述存储器控制器接收到的写入数据；以及

发送电路，所述发送电路被配置为：与所述四个分割数据时钟同步地通过所述多个数据信号向所述存储器控制器发送从所述存储器核接收到的读取数据；以及

其中，所述数据时钟分割器还被配置为：当所述全速率的所述数据时钟信号正从所述存储器控制器被接收时，基于通过所述多个数据信号中的至少一个数据信号接收到的同步模式对所述数据时钟信号执行同步操作。

20.根据权利要求19所述的存储器件，

其中，所述命令/地址译码器还被配置为基于译码结果生成同步信号；

其中，所述数据时钟分割器响应于所述同步信号基于所述四个分割数据时钟对所述同步模式进行采样；以及

其中，当采样值不对应于所述同步模式的至少一部分时，所述数据时钟分割器通过将所述四个分割数据时钟中的一些分割数据时钟与所述四个分割数据时钟中的另一些分割数据时钟交换来执行所述同步操作。