CN107240413B - 半导体存储器装置及其操作方法 - Google Patents

半导体存储器装置及其操作方法 Download PDF

Info

Publication number
CN107240413B
CN107240413B CN201710196463.3A CN201710196463A CN107240413B CN 107240413 B CN107240413 B CN 107240413B CN 201710196463 A CN201710196463 A CN 201710196463A CN 107240413 B CN107240413 B CN 107240413B
Authority
CN
China
Prior art keywords
signal
data
data strobe
semiconductor memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710196463.3A
Other languages
English (en)
Other versions
CN107240413A (zh
Inventor
柳承佑
姜相圭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107240413A publication Critical patent/CN107240413A/zh
Application granted granted Critical
Publication of CN107240413B publication Critical patent/CN107240413B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1003—Interface circuits for daisy chain or ring bus memory arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

本公开涉及半导体存储器装置和对半导体存储器装置进行操作的方法。半导体存储器装置包括存储器单元阵列和控制逻辑电路。控制逻辑电路基于命令和地址控制对存储器单元阵列的存取。所述半导体存储器装置以与来自外部的存储器控制器的时钟信号同步的方式执行在存储器单元阵列中写数据的写操作和执行从存储器单元阵列读数据的读操作。所述半导体存储器装置以不同的数据选通模式执行写操作和读操作，在所述不同的数据选通模式中，所述半导体存储器装置根据所述时钟信号的频率使用不同数量的数据选通信号。

Description

半导体存储器装置及其操作方法
相关申请的交叉引用
本申请要求于2016年3月29日提交至韩国知识产权局的韩国专利申请No.10-2016-0037322的优先权，该申请的全部公开内容以引用方式合并于此。
技术领域
本公开涉及存储器装置。更具体地，本公开涉及半导体存储器装置及其操作方法。
背景技术
通常，诸如双数据率同步动态随机存取存储器(DDR SDRAM)的半导体存储器装置包括数几千万个存储器单元，并且响应于由芯片集请求的命令来存储数据和输出数据。也就是说，如果芯片集请求对半导体存储器装置进行写操作，则半导体存储器装置在对应于从芯片集输入的地址的存储器单元上存储数据。如果芯片集请求从/对半导体存储器装置的读操作，则半导体存储器装置输出存储在对应于从芯片集输入的地址的存储器单元上的数据。
同步半导体存储器装置以与时钟信号同步的方式输入/输出数据。数据量会趋于随时间而增加。同步半导体存储器装置的功耗随着数据量的增加而增加。
发明内容
一些示例性实施例提供了一种半导体存储器装置，其能够在不增加占用面积的情况下减小电流消耗。
一些示例性实施例提供了一种包括所述半导体存储器装置的存储器系统。
根据示例性实施例，一种半导体存储器装置包括存储器单元阵列和控制逻辑电路。控制逻辑电路基于命令和地址控制对存储器单元阵列的存取。所述半导体存储器装置以与来自外部的存储器控制器的时钟信号同步的方式执行在存储器单元阵列中写数据的写操作和执行从存储器单元阵列读数据的读操作。所述半导体存储器装置以不同的数据选通模式执行写操作和读操作，在所述不同的数据选通模式中，所述半导体存储器装置根据所述时钟信号的频率使用不同数量的数据选通信号。
根据示例性实施例，在操作包括存储器单元阵列的半导体存储器装置的方法中，确定时钟信号的频率是否小于或等于基准频率。从外部的存储器控制器提供时钟信号。使用其数量根据时钟信号的频率而变化的数据选通信号对存储器单元阵列进行存储器操作。
因此，在半导体存储器装置和对半导体存储器装置进行操作的方法中，与时钟信号的频率大于基准频率时所使用的数据选通信号的第一数量相比，可通过减小时钟信号的频率小于或等于基准频率时所使用的数据选通信号的第二数量来减小功耗。
附图说明
通过以下参考附图的详细说明，将更加清晰地理解示意性的、非限制性的示例性实施例。
图1是示出根据示例性实施例的电子存储器系统的框图。
图2是根据示例性实施例示出图1的存储器系统的示例的框图。
图3是根据示例性实施例示出图2的存储器系统的半导体存储器装置的示例的框图。
图4示出了图3的半导体存储器装置中的第一存储体(bank)阵列的示例。
图5示出了根据示例性实施例的图3的半导体存储器装置中的I/O电路的示例。
图6示出了根据示例性实施例的图5的I/O电路中的选通(strobe)控制器的示例。
图7示出了图5的I/O电路中的内部选通信号发生器和数据采样电路。
图8是示出图2的存储器系统的操作的时序图。
图9示出了根据示例性实施例的图5的I/O电路的一部分。
图10是示出图2的存储器系统的操作的时序图。
图11示出了第一数据选通模式中的图2的存储器系统。
图12示出了第二数据选通模式中的图2的存储器系统。
图13示出了第二子数据选通模式或第三子数据选通模式中的图2的存储器系统。
图14示出了第二子数据选通模式中的图9的I/O电路的操作。
图15是示出根据示例性实施例的半导体存储器装置的结构图。
图16是示出操作根据示例性实施例的半导体存储器装置的方法的流程图。
图17是示出操作根据示例性实施例的半导体存储器装置的方法的流程图。
图18是示出包括根据示例性实施例的半导体存储器装置的移动系统的框图。
具体实施方式
下面将参照示出了一些示例性实施例的附图更加全面地描述各个示例性实施例。
图1是示出根据示例性实施例的电子存储器系统的框图。
参照图1，电子存储器系统10可包括主机20和存储器系统30。存储器系统30可包括存储器控制器100和多个半导体存储器装置200a至200k。
主机20可通过各种接口协议(例如，外围组件互连高速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS))与存储器系统30进行通信。另外，主机20还可通过诸如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)或集成驱动电子(IDE)的接口协议与存储器系统30进行通信。
存储器控制器100可控制存储器系统30的整体操作。存储器控制器100可控制主机20与半导体存储器装置200a至200k之间的整体数据交换。例如，存储器控制器100可响应于来自主机20的请求，在半导体存储器装置200a至200k中写数据或从半导体存储器装置200a至200k中读数据。
另外，存储器控制器100可向半导体存储器装置200a至200k发布操作命令，从而控制半导体存储器装置200a至200k。
在一些实施例中，半导体存储器装置200a至200k中的每一个可为动态随机存取存储器(DRAM)，例如双数据率同步动态随机存取存储器(DDR SDRAM)、低功耗双数据率同步动态随机存取存储器(LPDDR SDRAM)、图形双数据率同步动态随机存取存储器(GDDR SDRAM)、Rambus动态随机存取存储器(RDRAM)等。
图2是根据示例性实施例示出图1的存储器系统的示例的框图。
在图2中，为了方便起见，仅示出了与存储器控制器100进行通信的一个半导体存储器装置200a。然而，本文所讨论的与半导体存储器装置200a有关的细节可等同地应用于其它半导体存储器装置200b至200k。
参照图2，存储器系统30可包括存储器控制器100和半导体存储器装置200a。存储器控制器100和半导体存储器装置200a中的每一个可形成为单独的半导体芯片或形成为单独一组芯片(例如，半导体存储器装置200a可包括半导体封装件中的半导体芯片堆叠)。存储器控制器100向半导体存储器装置200a发送诸如时钟信号CLK、命令CMD、地址ADDR、数据选通信号DQS之类的控制信号和数据DQ，并且从半导体存储器装置200a接收数据DQ和数据选通信号DQS。
存储器控制器100可向半导体存储器装置200a发送写命令和/或读命令。半导体存储器装置200a可响应于写命令执行写操作并且可响应于读命令执行读操作。
图3是根据示例性实施例示出图2的存储器系统的半导体存储器装置的示例的框图。
参照图3，半导体存储器装置200a可包括命令/地址输入缓冲器210、控制逻辑电路220、存储体控制逻辑230A至230D、(存储体阵列的)存储器单元阵列240A至240D、写驱动器和数据输入/输出(I/O)读出放大器250A至250D、纠错码(ECC)引擎260A至260D、I/O数据缓冲器270和I/O电路300。
(存储体阵列的)存储器单元阵列240A至240D可分别包括在第一存储体阵列240A至第四存储体阵列240D，多个存储器单元以行和列在其中排列。用于选择连接至存储器单元的字线和位线的行解码器和列解码器可连接至第一存储体阵列240A至第四存储体阵列240D中的每一个。在示例性实施例中，半导体存储器装置200a包括四个存储体阵列240A至240D，但是在其它实施例中，半导体存储器装置200a可包括任意数量(即，不同数量或改变数量)的存储体阵列。
命令/地址输入缓冲器210可从存储器控制器100(未示出)接收时钟信号CLK、命令CMD和地址ADDR。可经由同一端子(即，CA焊盘)输入命令CMD和地址ADDR。可经由CA焊盘按顺序输入命令CMD和地址ADDR。由存储器控制器100发布的命令CMD可包括读命令和写命令。读命令指示了半导体存储器装置200a的读操作或从半导体存储器装置200a读取的操作。写命令指示了半导体存储器装置200a的写操作或向半导体存储器装置200a写入的操作。
控制逻辑电路220可经由命令/地址输入缓冲器210接收命令CMD和地址ADDR，并且可生成内部命令ICMD、选通模式信号SMS和地址信号(BA/RA/CA)。内部命令ICMD可包括内部读命令和内部写命令。地址信号可包括存储体地址BA、行地址RA和列地址CA。内部命令ICMD和地址信号BA/RA/CA可提供给每个存储体控制逻辑230A至230D。控制逻辑电路220可控制对(存储体阵列的)存储器单元阵列240A至240D的存取。
控制逻辑电路220可包括命令解码器221和模式寄存器222。命令解码器221对命令CMD进行解码以生成内部命令ICMD，并且模式寄存器222可基于命令CMD和地址ADDR设置半导体存储器装置200a的操作模式。模式寄存器222可根据时钟信号CLK的频率，基于命令CMD和地址ADDR设置半导体存储器装置200a的写操作中的写反应时间和半导体存储器装置200a的读操作中的读反应时间。可替换地，模式寄存器222可根据时钟信号CLK的频率，基于外部施加的测试模式寄存器设置信号TMRS设置写反应时间和读反应时间。控制逻辑电路222可基于写反应时间和读反应时间确定选通模式信号SMS的逻辑电平，并且可向I/O电路300提供选通模式信号SMS。
每个存储体控制逻辑230A至230D可在与存储体地址BA相配时被激活。激活的存储体控制逻辑230A至230D可响应于内部命令ICMD、行地址RA和列地址CA生成存储体控制信号。响应于存储体控制信号，可激活连接至激活的存储体控制逻辑230A至230D的第一存储体阵列240A至第四存储体阵列240D中的每一个的行解码器和列解码器。
第一存储体阵列240A至第四存储体阵列240D中的每一个的行解码器可对行地址RA进行解码，从而可启用对应于行地址RA的字线。第一存储体阵列240A至第四存储体阵列240D中的每一个的列地址CA可临时存储在列地址锁存器中。列地址锁存器可以成组模式(burst mode)步进式地增加列地址CA。可将临时存储的或步进式增加的列地址CA提供给列解码器。列解码器可对列地址CA进行解码，从而可激活对应于列地址CA的列选择信号CSL。
响应于存储体控制信号，每个存储体控制逻辑230A至230D可生成ECC编码信号ENC和ECC解码信号DEC，用于控制分别连接至第一存储体阵列240A至第四存储体阵列240D的ECC引擎260A至260D的操作。
写驱动器和数据I/O读出放大器250A至250D可分别对从第一存储体阵列240A至第四存储体阵列240D输出的多条读数据进行读出和放大。写驱动器和数据I/O读出放大器250A至250D可分别传输要存储在第一存储体阵列240A至第四存储体阵列240D中的多条写数据。
在写操作期间，ECC引擎260A至260D中的每一个可响应于从每个存储体控制逻辑230A至230D输出的ECC编码信号ENC，通过对要存储在第一存储体阵列240A至第四存储体阵列240D中的每一个的各条写数据执行ECC编码操作来生成校验位。
在读操作期间，ECC引擎260A至260D中的每一个可响应于从存储体控制逻辑230A至230D中的每一个输出的ECC解码信号DEC执行ECC解码操作。ECC引擎260A至260D可通过使用从第一存储体阵列240A至第四存储体阵列240D中的每一个读取的各条数据和校验位来执行ECC解码操作。因此，ECC引擎可检测各条读数据中的错误位并进行校正。
I/O数据缓冲器270可包括：用于选通输入至第一存储体阵列240A至第四存储体阵列240D或从第一存储体阵列240A至第四存储体阵列240D输出的多条数据的电路；读数据锁存器，其用于存储从第一存储体阵列240A至第四存储体阵列240D输出的各条数据；以及写数据锁存器，其用于将各条数据写入第一存储体阵列240A至第四存储体阵列240D。
I/O数据缓冲器270可经由读数据缓冲器将从第一存储体阵列240A至第四存储体阵列240D输出的并行数据位转换成串行数据位。I/O数据缓冲器270可通过使用写数据锁存器将串行接收的各条写数据转换成并行数据位。
I/O电路300可接收从I/O数据缓冲器270输出的串行数据位，可将串行数据位按顺序排列为对应于分组长度的各数据位，然后可将所述各数据位和数据选通信号DQS一起输出至数据I/O焊盘。I/O电路300可接收数据选通信号DQS以及对应于分组长度且经由数据I/O焊盘从存储器控制器100顺序输入的各条写数据。I/O电路300可向I/O数据缓冲器270提供对应于分组长度的各条顺序输入的写数据。
存储器系统30中的存储器控制器100可根据时钟信号CLK的频率设置半导体存储器装置200a的不同数据选通模式。
例如，当时钟信号CLK的频率大于基准频率时，存储器控制器100可将半导体存储器装置200a的数据选通模式设置为第一数据选通模式。在第一数据选通模式中，半导体存储器装置200a可利用差分数据选通信号对来对(存储体阵列的)存储器单元阵列240A至240D执行写操作和读操作。
例如，当时钟信号CLK的频率小于或等于基准频率时，存储器控制器100可将半导体存储器装置200a的数据选通模式设置为第二数据选通模式。在第二数据选通模式中，半导体存储器装置200a可利用单端数据选通信号来对(存储体阵列的)存储器单元阵列240A至240D执行写操作和读操作。因此，在第二数据选通模式中与写操作和读操作相关联的数据选通信号的第二数量小于在第一数据选通模式中与写操作和读操作相关联的数据选通信号的第一数量。因而，存储器系统20可减小写操作和读操作中的功耗。
下面的表1示出了图2的存储器系统30中的半导体存储器装置根据时钟信号CLK的频率的写反应时间和读反应时间。
表1
Figure BDA0001257468120000081
如从表1注意到的那样，在半导体存储器装置200a的规范中，根据时钟信号CLK的频率定义了半导体存储器装置200a的读反应时间和写反应时间。存储器控制器100根据时钟信号CLK的频率在模式寄存器222中设置半导体存储器装置200a的读反应时间和写反应时间。模式寄存器222可响应于时钟信号CLK的频率生成选通模式信号SMS。半导体存储器装置200a的读反应时间表示读命令与有效输出数据的第一位之间的时钟周期CLK延迟。半导体存储器装置200a的写反应时间表示写命令与有效写数据的第一位之间的时钟周期CLK延迟。
图4示出了图3的半导体存储器装置中的第一存储体阵列的示例。
参照图4，第一存储体阵列240A包括多条字线WL1至WL2m(m为大于2的自然数)、多条位线BL1至BL2n(n为大于2的自然数)以及靠近字线WL1至WL2m与位线BL1至BL2n的交叉点设置的多个存储器单元MC。在一个实施例中，存储器单元MC中的每一个可包括动态随机存取存储器(DRAM)单元结构。可将存储器单元MC与之连接的字线WL1至WL2m定义为第一存储体阵列240A的各行，并且可将存储器单元MC与之连接的位线BL1至BL2n定义为第一存储体阵列240A的各列。
在图4中，m个存储器单元耦接至第一存储体阵列240A的位线BL，并且n个存储器单元耦接至第一存储体阵列240A的字线WL。
图5示出了根据示例性实施例的图3的半导体存储器装置中的I/O电路的示例。
参照图5，I/O电路300可包括选通控制器310a、内部选通信号发生器320、数据采样电路370、输出选通信号发生器380和数据传输器390。
选通控制器310a可响应于选通模式信号SMS生成选通控制信号SCS。选通控制器310a还可向内部选通信号发生器320和输出选通信号发生器380提供选通控制信号SCS。选通控制信号SCS可包括一个或多个位。
响应于选通控制信号SCS，内部选通信号发生器320基于差分数据选通信号对DQSi和DQSiB与选自差分数据选通信号对DQSi和DQSiB的单端数据选通信号DQSi中的一种来生成内部选通信号IDQSi。例如，在第一数据选通模式中，响应于选通控制信号SCS，内部选通信号发生器320可基于差分数据选通信号对DQSi和DQSiB生成内部选通信号IDQSi。例如，在第二数据选通模式中，响应于选通控制信号SCS，内部选通信号发生器320可基于单端数据选通信号DQSi生成内部选通信号IDQSi。
数据采样电路370可基于内部选通信号IDQSi对数据DQ进行采样，以向I/O数据缓冲器270(即，半导体存储器装置200a的内部)提供数据DQ。
可在半导体存储器装置200a的写操作中使用内部选通信号发生器320和数据采样电路370。
输出选通信号发生器380可响应于选通控制信号SCS生成差分数据选通信号对DQSi和DQSiB与单端数据选通信号DQSi中的一种。输出选通信号发生器380可向数据传输器390提供差分数据选通信号对DQSi和DQSiB与单端数据选通信号DQSi中的一种。数据传输器390可以与差分数据选通信号对DQSi和DQSiB与单端数据选通信号DQSi中的一种同步的方式将数据DQ从I/O数据缓冲器270传输至存储器控制器100。
例如，在第一数据选通模式中，输出选通信号发生器380可响应于选通控制信号SCS生成差分数据选通信号对DQSi和DQSiB，并且在第二数据选通模式中，输出选通信号发生器380可响应于选通控制信号SCS生成单端数据选通信号DQSi。
可在半导体存储器装置200a的读操作中使用输出选通信号发生器380和数据传输器390。
图6示出了根据示例性实施例的图5的I/O电路中的选通控制器310a的示例。
参照图6，选通控制器310b可包括熔丝电路311和熔丝信号组合逻辑317。
熔丝电路311包括多个熔丝312至315。将电源电压VDD施加至熔丝312至315的第一端，并且将熔丝312至315的第二端连接至熔丝信号组合逻辑317。施加至熔丝312至315的电源电压VDD在熔丝312至315连接至熔丝信号组合逻辑317时施加至熔丝信号组合逻辑317。施加至熔丝312至315的电源电压VDD在熔丝312至315不连接至熔丝信号组合逻辑317时不施加至熔丝信号组合逻辑317。
熔丝信号组合逻辑317可根据熔丝312至315中的哪些与熔丝信号组合逻辑317断开和连接来输出选通控制信号SCS。例如，熔丝信号组合逻辑317在只有熔丝312断开且其余熔丝313至315连接时输出对应于第一数据选通模式的选通控制信号SCS。例如，熔丝信号组合逻辑317在熔丝312和313断开且其余熔丝314和315连接时输出对应于第二数据选通模式的选通控制信号SCS。
选通控制器310b可响应于内部生成的信号来生成选通控制信号SCS。
图7示出了图5的I/O电路300中的内部选通信号发生器320和数据采样电路370的示例。
在图7中，假设图5中的i对应于8。即，将针对存储器控制器100和半导体存储器装置200a利用8个差分数据选通信号对或8个单端数据选通信号交换64位数据DQ的情况来进行描述。
参照图7，内部选通信号发生器320包括多个单元信号发生器321至328，并且数据采样电路370包括多个数据采样器371至378。
单元信号发生器321可包括比较器331和多路选择器341。多路选择器341可响应于选择信号SS选择第一互补数据选通信号DQS1B和基准电压VREF之一，以输出所选择的一个。
选择信号SS可包括在选通控制信号SCS中。当选通模式信号SMS指示第一数据选通模式时，多路选择器341可响应于选择信号SS输出第一互补数据选通信号DQS1B。当选通模式信号SMS指示第二数据选通模式时，多路选择器341可响应于选择信号SS输出基准电压VREF。比较器331可对第一真数据选通信号DQS1和多路选择器341的输出进行比较，以输出用于指示第一真数据选通信号DQS1和多路选择器341的输出的比较结果的内部选通信号IDQS1。因此，在第一数据选通模式中，比较器331可对第一真数据选通信号DQS1和第一互补数据选通信号DQS1B进行比较，以输出内部选通信号IDQS1。在第二数据选通模式中，比较器331可对第一真数据选通信号DQS1和基准电压VREF进行比较，以输出内部选通信号IDQS1。在第二数据选通模式中，第一真数据选通信号DQS1可用作第一单端数据选通信号。
单元信号发生器328可包括比较器338和多路选择器348。多路选择器348可响应于选择信号SS选择第八互补数据选通信号DQS8B和基准电压VREF之一，以输出所选择的一个。
比较器338可对第八真数据选通信号DQS8和多路选择器348的输出进行比较，以输出用于指示第八真数据选通信号DQS8和多路选择器348的输出的比较结果的内部选通信号IDQS8。因此，在第一数据选通模式中，比较器338可对第八真数据选通信号DQS8和第八互补数据选通信号DQS8B进行比较，以输出内部选通信号IDQS8。在第二数据选通模式中，比较器331可对第八真数据选通信号DQS8和基准电压VREF进行比较，以输出内部选通信号IDQS8。在第二数据选通模式中，第八真数据选通信号DQS8可用作第八单端数据选通信号。
其余单元信号发生器322至327中的每一个的构造和操作与单元信号发生器321和328中的每一个的构造和操作基本相同，因此将省略对其余单元信号发生器322至327的详细描述。
数据采样器371以与第一内部选通信号IDQS1同步的方式对数据位DQ1至DQ8进行采样，以向I/O数据缓冲器270提供采样数据位。数据采样器378以与第八内部选通信号IDQS8同步的方式对数据位DQ57至DQ64进行采样，以向I/O数据缓冲器270提供采样数据位。其余数据采样器中的每一个的操作与数据采样器371和378中的每一个的操作基本相同，因此将省略对其余数据采样器的详细描述。
如从图8注意到的那样，图2的存储器系统30可在第一数据选通模式中利用一个差分数据选通信号对来对八个数据位进行采样，并且在第二数据选通模式中利用一个单端数据选通信号来对八个数据位进行采样。当存储器控制器100对半导体存储器装置200a执行64位数据DQ的写操作时，存储器系统30在第一数据选通模式中使用16个数据选通管脚(或8个差分数据选通管脚对)并且在第二数据选通模式中使用8个数据选通管脚(或8个单端数据选通管脚)。因此，与第一数据选通模式中的功耗相比，第二数据选通模式中的功耗可减少。
图8是示出图2的存储器系统的操作的时序图。
参照图2至图8，在存储器系统30工作在第一数据选通模式(其中时钟信号CLK的频率大于基准频率)中的第一时间间隔INT11期间，内部选通信号发生器320利用8个差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B生成内部选通信号IDQS1至IDQS8。数据采样电路370以与内部选通信号IDQS1至IDQS8同步的方式对数据位DQ1至DQ64进行采样。也就是说，在第一数据选通模式中，数据采样器371至378中的每一个利用8个差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B中的每一个差分数据选通信号对来对数据位DQ1至DQ8、……、DQ57至DQ64中的8个数据位进行采样。
当存储器控制器100要改变时钟信号CLK的频率时，存储器控制器100暂停时钟信号CLK的双态切换(toggle)。在时钟信号CLK不进行双态切换的第二时间间隔INT12期间，差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B不进行双态切换。在第二时间间隔INT12期间，存储器控制器100通过设置模式寄存器222来将存储器系统30的数据选通模式从第一数据选通模式改变为第二数据选通模式，以改变写反应时间和读反应时间。存储器控制器100通过测试模式寄存器设置信号TMRS或通过改变图6中的熔丝电路311的配置，来改变数据选通模式。
当存储器系统30的数据选通模式的改变完成时，存储器控制器为半导体存储器装置200a提供其频率小于或等于基准频率的时钟信号CLK。
在存储器系统30工作在第二数据选通模式(其中时钟信号CLK的频率小于或等于基准频率)中的第三时间间隔INT13期间，内部选通信号发生器320利用8个单端数据选通信号DQS1至DQS8生成内部选通信号IDQS1至IDQS8。数据采样电路370以与内部选通信号IDQS1至IDQS8同步的方式对数据位DQ1至DQ64进行采样。也就是说，在第二数据选通模式中，数据采样器371至378中的每一个利用8个单端数据选通信号DQS1至DQS8中的每一个对数据位DQ1至DQ8、……、DQ57至DQ64中的8个数据位进行采样。
图9示出了根据示例性实施例的图5的I/O电路的一部分。
参照图9，图5的I/O电路300还可包括连接在内部选通信号发生器320和数据采样电路370之间的转发器(repeater)360。当I/O电路300包括转发器360时，可向单元信号发生器321至328中的每一个施加使能信号EN1至EN8中的每一个。使能信号EN1至EN8可包括在选通控制信号SCS中。
如参照图7所述，当选通模式信号SMS指示第一数据选通模式时，多路选择器341至348中的每一个选择互补数据选通信号DQS1B至DQS8B中的每一个。比较器331至338中的每一个比较8个差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B中的每一个差分数据选通信号对，以输出第一内部选通信号IDQS1至IDQS8中的每一个。转发器360对第一内部选通信号IDQS1至IDQS8进行缓冲，以向数据采样器371至378提供第二内部选通信号IIDQS1至IIDQS8。在第一数据选通模式中，图7的电路的操作与图9的电路的操作基本相同。
当选通模式信号SMS指示时钟信号CLK的频率小于或等于基准频率时，图2的存储器系统30可工作在第二子数据选通模式中或第三子数据选通模式中。在第二子数据选通模式中，半导体存储器装置200a可利用8个差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B中的一部分对数据位DQ1至DQ64进行采样以减小功耗。在第三子数据选通模式中，半导体存储器装置200a可利用8个单端数据选通信号DQS1至DQS8中的一部分对数据位DQ1至DQ64进行采样以减小功耗。
当选通模式信号SMS指示第二子数据选通模式时，激活使能信号EN1至EN8中的使能信号EN1至EN4。响应于使能信号EN1至EN4启动单元信号发生器321至324。多路选择器341至344中的每一个响应于选择信号SS选择互补数据选通信号DQS1B至DQS4B中的每一个。比较器331至334中的每一个比较4个差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B中的每一个差分数据选通信号对，以输出第一内部选通信号IDQS1至IDQS4中的每一个。转发器360对第一内部选通信号IDQS1至IDQS4进行缓冲，以响应于转发器控制信号RCS向数据采样器371至378中的每一个提供第二内部选通信号IIDQS1至IIDQS8。转发器控制信号RCS可包括在选通控制信号SCS中。
也就是说，将第一内部数据选通信号IDQS1转发为第二内部数据选通信号IIDQS1和IIDQS2。将第一内部数据选通信号IDQS2转发为第二内部数据选通信号IIDQS3和IIDQS4。将第一内部数据选通信号IDQS3转发为第二内部数据选通信号IIDQS5和IIDQS6。将第一内部数据选通信号IDQS4转发为第二内部数据选通信号IIDQS7和IIDQS8。在第二子数据选通模式中，半导体存储器装置200a可利用4个差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B对数据位DQ1至DQ64进行采样以减小功耗。在第一数据选通模式中，使用16个数据选通管脚用于写/读操作，而在第二子数据选通模式中，使用8个数据选通管脚用于写/读操作以减少功耗。
当选通模式信号SMS指示第三子数据选通模式时，激活使能信号EN1至EN8中的使能信号EN1至EN4。响应于使能信号EN1至EN4启动单元信号发生器321至324。多路选择器341至344中的每一个响应于选择信号SS选择基准电压VREF。比较器331至334中的每一个将4个单端数据选通信号DQS1至DQS4中的每一个与基准电压VREF进行比较，以输出第一内部选通信号IDQS1至IDQS4中的每一个。转发器360对第一内部选通信号IDQS1至IDQS4进行缓冲，以响应于转发器控制信号RCS向数据采样器371至378中的每一个提供第二内部选通信号IIDQS1至IIDQS8。
也就是说，将第一内部数据选通信号IDQS1转发为第二内部数据选通信号IIDQS1和IIDQS2。将第一内部数据选通信号IDQS2转发为第二内部数据选通信号IIDQS3和IIDQS4。将第一内部数据选通信号IDQS3转发为第二内部数据选通信号IIDQS5和IIDQS6。将第一内部数据选通信号IDQS4转发为第二内部数据选通信号IIDQS7和IIDQS8。在第三子数据选通模式中，半导体存储器装置200a可利用4个单端数据选通信号DQS1至DQS4对数据位DQ1至DQ64进行采样以减小功耗。在第一数据选通模式中，使用16个数据选通管脚用于写/读操作，而在第三子数据选通模式中，使用4个数据选通管脚用于写/读操作以减少功耗。
在第二子数据选通模式中或第三子数据选通模式中，半导体存储器装置200a可基于一个差分数据选通信号对或一个单端数据选通信号来对比第一数据选通模式中的数据位更多的数据位进行采样。
可通过切断图6的熔丝电路311中的熔丝312至315中的一个或多个来设置第二子数据选通模式或第三子数据选通模式。
图10是示出图2的存储器系统的操作的时序图。
参照图2至图6、图9和图10，在存储器系统30工作在第一数据选通模式中的第一时间间隔INT21期间，内部选通信号发生器320利用8个差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B生成第一内部选通信号IDQS1至IDQS8。转发器360生成第二内部选通信号IIDQS1至IIDQS8，并且数据采样电路370以与第二内部选通信号IIDQS1至IIDQS8同步的方式对数据位DQ1至DQ64进行采样，如参照图9描述的那样。也就是说，在第一数据选通模式中，数据采样器371至378中的每一个利用8个差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B中的每一个差分数据选通信号对来对数据位DQ1至DQ8、……、DQ57至DQ64中的8个数据位进行采样。
当存储器控制器100要改变时钟信号CLK的频率时，存储器控制器100暂停时钟信号CLK的双态切换。在时钟信号CLK不进行双态切换的第二时间间隔INT22期间，差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B不进行双态切换。在第二时间间隔INT22期间，存储器控制器100通过设置模式寄存器222来将存储器系统30的数据选通模式从第一数据选通模式改变为第二子数据选通模式，以改变写反应时间和读反应时间。存储器控制器100通过测试模式寄存器设置信号TMRS或通过改变图6中的熔丝电路311的配置，来改变数据选通模式。
当存储器系统30的数据选通模式的改变完成时，存储器控制器为半导体存储器装置200a提供其频率小于或等于基准频率的时钟信号CLK。
在存储器系统30工作在第二子数据选通模式(其中时钟信号CLK的频率小于或等于基准频率)中的第三时间间隔INT23期间，内部选通信号发生器320利用4个差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B生成第一内部选通信号IDQS1至IDQS4。转发器360生成第二内部选通信号IIDQS1至IIDQS8，并且数据采样电路370以与第二内部选通信号IIDQS1至IIDQS8同步的方式对数据位DQ1至DQ64进行采样，如参照图9描述的那样。也就是说，在第二子数据选通模式中，数据采样器371至378中的每一个利用4个差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B中的每一个差分数据选通信号对来对数据位DQ1至DQ8、……、DQ57至DQ64中的16个数据位进行采样。
图11示出了第一数据选通模式中的图2的存储器系统。
参照图11，如参照图8描述的那样，当存储器系统30工作在时钟信号CLK的频率大于基准频率的第一数据选通模式中时，存储器控制器100和半导体存储器装置200a可利用8个差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B交换数据位DQ1至DQ64。存储器控制器100包括生成时钟信号CLK的时钟发生器120以及基于时钟信号CLK生成数据选通信号DQS的锁相环(PLL)电路110。PLL电路110可响应于来自存储器控制器100中的中央处理单元(CPU)的控制信号PCTL调节数据选通信号DQS的数量。
图12示出了第二数据选通模式中的图2的存储器系统。
参照图12，如参照图8描述的那样，当存储器系统30工作在时钟信号CLK的频率小于或等于基准频率的第二数据选通模式中时，存储器控制器100和半导体存储器装置200a可利用8个单端数据选通信号DQS1至DQS8交换数据位DQ1至DQ64。PLL电路110可响应于来自存储器控制器100中的CPU的控制信号PCTL生成单端数据选通信号DQS1至DQS8。
图13示出了第二子数据选通模式或第三子数据选通模式中的图2的存储器系统。
参照图13，如参照图9和图10描述的那样，当存储器系统30工作在第二子数据选通模式中时，存储器控制器100和半导体存储器装置200a可利用4个差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B交换数据位DQ1至DQ64。另外，当存储器系统30工作在第三子数据选通模式中时，存储器控制器100和半导体存储器装置200a可利用4个单端数据选通信号DQS1至DQS4交换数据位DQ1至DQ64。PLL电路110可响应于来自存储器控制器100中的CPU的控制信号PCTL生成差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B或单端数据选通信号DQS1至DQS4。
图14示出了第二子数据选通模式中的图9的I/O电路的操作。
参照图14，当选通控制信号SMS指示第二子数据选通模式时，内部选通信号发生器320通过比较4个差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B来生成4个第一内部选通信号IDQS1至IDQS4。转发器360通过转发4个第一内部选通信号IDQS1至IDQS4生成8个第二内部选通信号IIDQS1至IIDQS8。也就是说，将第一内部数据选通信号IDQS1转发为第二内部数据选通信号IIDQS1和IIDQS2。将第一内部数据选通信号IDQS2转发为第二内部数据选通信号IIDQS3和IIDQS4。将第一内部数据选通信号IDQS3转发为第二内部数据选通信号IIDQS5和IIDQS6。将第一内部数据选通信号IDQS4转发为第二内部数据选通信号IIDQS7和IIDQS8。在第二子数据选通模式中，半导体存储器装置200a可使用4个差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B中的每一个差分数据选通信号对用于对数据位DQ1至DQ64中的16个数据位进行采样以减小功耗。
如上所述，与时钟信号的频率大于基准频率时所使用的数据选通信号的第一数量相比，存储器系统可通过减小时钟信号的频率小于或等于基准频率时所使用的数据选通信号的第二数量来减小功耗。
图15是示出根据示例性实施例的半导体存储器装置的结构图。
参照图15，半导体存储器装置600可包括第一半导体集成电路层LA1至第s半导体集成电路层LAs，其中假设最低的第一半导体集成电路层LA1为接口或控制芯片，并且假设其他半导体集成电路层LA2至LAs为包括核心存储器芯片的从芯片。第一半导体集成电路层LA1至第s半导体集成电路层LAs可通过贯通硅过孔(TSV)在其间发送和接收信号。作为接口或控制芯片的最低的第一半导体集成电路层LA1可通过形成在外部表面上的导电结构与外部存储器控制器所进行通信。将主要通过使用第一半导体集成电路层LA1或610作为接口或控制芯片并使用第s半导体集成电路层LAs或620作为从芯片来对半导体存储器装置600的结构和操作进行描述。
第一半导体集成电路层610可包括用于驱动第s半导体集成电路层620中设置的存储器区621的各种外围电路。例如，第一半导体集成电路层610可包括：用于驱动存储器字线的行(X)驱动器6101；用于驱动存储器位线的列(Y)驱动器6102；用于控制数据的输入/输出的数据I/O电路(Din/Dout)6103；用于从外部接收命令CMD并缓冲指令CMD的命令缓冲器(CMD)6104；以及用于从外部接收地址并缓冲地址的地址缓冲器(ADDR)6105。存储器区621可包括参照图4的多个存储器单元。
第一半导体集成电路层610还可包括控制逻辑6107。控制逻辑6107可基于来自存储器控制器的命令和地址信号控制对存储器区621的存取。
第s半导体集成电路层620可包括：存储器区621；以及外围电路区622，在外围电路区622中布置了用于读/写存储器区621的数据的外围电路，例如行解码器、列解码器、位线读出放大器等(未示出)。
数据I/O电路6103可采用图5的I/O电路300。因此，与时钟信号的频率大于基准频率时所使用的数据选通信号的第一数量相比，半导体存储器装置600可通过减小时钟信号的频率小于或等于基准频率时所使用的数据选通信号的第二数量来减小功耗，如参照图2至图14描述的那样。
另外，在半导体存储器装置600中设置了三维(3D)存储器阵列。3D存储器阵列以单片的方式形成在一个或多个物理层的存储器单元阵列中，存储器单元具有布置在硅衬底上方的有源区以及与这些存储器单元的操作相关的电路，无论这些相关的电路位于衬底上方还是在衬底之中。术语“单片”表示阵列的每个水平的层直接形成在该阵列的每个下一水平的层之上。在本文中以引用的方式并入下列对3D存储器阵列的适当构造进行描述的专利文献，其中所述三维存储器阵列构造为多个水平，并且在各水平之间共享字线和/或位线：美国专利第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号以及美国专利公开第2011/0233648号。
图16是示出操作根据示例性实施例的半导体存储器装置的方法的流程图。
参照图2至图14和图16，在操作包括存储器单元阵列的半导体存储器装置的方法中，确定来自存储器控制器100的时钟信号CLK的频率是否小于或等于基准频率(S100)。半导体存储器装置200a根据时钟信号的频率使用不同数量的数据选通信号对存储器单元阵列进行存储器操作(S200)。
例如，当时钟信号CLK的频率大于基准频率时(S100中：否)，半导体存储器装置200a利用差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B来对(存储体阵列的)存储器单元阵列240A至240D进行存储器操作，如上所述。当时钟信号CLK的频率小于或等于基准频率时(S100中：是)，半导体存储器装置200a利用差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B或利用单端数据选通信号DQS1至DQS4来对(存储体阵列的)存储器单元阵列240A至240D进行存储器操作，如上所述。
当时钟信号CLK的频率大于基准频率时，半导体存储器装置200a利用第一数量的数据选通信号以与时钟信号CLK同步的方式执行存储器操作(S210)。当时钟信号CLK的频率小于或等于基准频率时，半导体存储器装置200a利用第二数量的数据选通信号以与时钟信号CLK同步的方式执行存储器操作(S230)。第一数量可大于第二数量。存储器操作可包括对(存储体阵列的)存储器单元阵列240A至240D的写操作和对(存储体阵列的)存储器单元阵列240A至240D的读操作。
图17是示出操作根据示例性实施例的半导体存储器装置的方法的流程图。
参照图2至图14和图17，在操作包括存储器单元阵列的半导体存储器装置的方法中，半导体存储器装置200a利用第一数量的数据选通信号以与时钟信号CLK同步的方式对(存储体阵列的)存储器单元阵列240A至240D执行存储器操作(S310)。半导体存储器装置200a可利用差分数据选通信号对DQS1/DQS1B至DQS8/DQS8B对(存储体阵列的)存储器单元阵列240A至240D执行存储器操作，如上所述。
确定是否改变时钟信号的频率(S320)。当确定不改变时钟信号CLK的频率时(S320中：否)，处理返回至步骤S310。当确定要改变时钟信号CLK的频率时(S320：是)，处理器控制器100将时钟信号CLK的频率改变为小于或等于基准频率的频率(S330)。半导体存储器装置200a利用第二数量(小于第一数量)的数据选通信号以与时钟信号CLK同步的方式对(存储体阵列的)存储器单元阵列240A至240D执行存储器操作(S340)。半导体存储器装置200a可利用单端数据选通信号DQS1至DQS8、差分数据选通信号对DQS1/DQS1B至DQS4/DQS4B或单端数据选通信号DQS1至DQS4来对(存储体阵列的)存储器单元阵列240A至240D执行存储器操作。
根据示例性实施例，与时钟信号的频率大于基准频率时所使用的数据选通信号的第一数量相比，所述方法可通过减小时钟信号的频率小于或等于基准频率时所使用的数据选通信号的第二数量来减小功耗。
图18是示出包括根据示例性实施例的半导体存储器装置的移动系统的框图。
参照图18，移动系统700可包括应用处理器710、连通性单元720、用户接口730、非易失性存储器装置740、存储器子系统750和电源760。存储器子系统750可包括存储器控制器751和诸如DRAM的半导体存储器装置750。
应用处理器710可执行诸如网络浏览器、游戏应用、视频播放器等的应用。连通性单元720可与外部装置进行有线连接或无线连接。
存储器子系统750可存储由应用处理器710处理的数据或作为工作存储器进行操作。存储器子系统750可采用图2的存储器系统30。因此，与时钟信号的频率大于基准频率时所使用的数据选通信号的第一数量相比，存储器子系统750可通过减小时钟信号的频率小于或等于基准频率时所使用的数据选通信号的第二数量来减小功耗。
非易失性存储器装置740可存储用于启动移动系统700的启动映像。用户接口730可包括至少一个输入装置(例如小键盘、触摸屏等)和至少一个输出装置(例如扬声器、显示装置等)。电源760可向移动系统700供应电源电压。
在一些实施例中，可以各种形式对移动系统700和/或移动系统700的部件进行封装。
本公开可应用于使用半导体存储器装置的系统。本公开可应用于各种系统，例如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等。
以上是示例性实施例的示意，而不应理解为限制示例性实施例。虽然已经描述了一些示例性实施例，但是本领域技术人员应该容易理解，在本质上不脱离本公开的新颖性指教和优点的情况下，可对示例性实施例做出许多修改。因此，所有这些修改旨在被包括在由权利要求限定的本公开的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列；以及
控制逻辑电路，其构造为基于命令和地址控制对存储器单元阵列的存取，
其中，所述半导体存储器装置构造为：以与来自外部的存储器控制器的时钟信号同步的方式，执行在存储器单元阵列中写数据的写操作和执行从存储器单元阵列读数据的读操作，并且
所述半导体存储器装置构造为：以不同的数据选通模式执行写操作和读操作，在所述不同的数据选通模式中，所述半导体存储器装置根据所述时钟信号的频率使用不同数量的数据选通信号。
2.根据权利要求1所述的半导体存储器装置，其中，所述半导体存储器装置构造为执行包括以下的操作：
当所述时钟信号的频率大于基准频率时，以第一数据选通模式执行写操作和读操作，在所述第一数据选通模式中所述半导体存储器装置使用差分数据选通信号对：以及
当所述时钟信号的频率小于或等于基准频率时，以第二数据选通模式执行写操作和读操作，在所述第二数据选通模式中所述半导体存储器装置使用单端数据选通信号。
3.根据权利要求2所述的半导体存储器装置，其中，第一数据选通模式中数据选通信号的第一总数量大于第二数据选通模式中数据选通信号的第二总数量。
4.根据权利要求2所述的半导体存储器装置，其中，控制逻辑电路构造为基于来自存储器控制器的命令、地址和时钟信号生成内部命令和选通模式信号，
其中，所述半导体存储器装置还包括输入/输出电路，其构造为基于差分数据选通信号对和单端数据选通信号中的一种生成内部选通信号，并且构造为基于内部选通信号将数据输出至存储器单元阵列，
其中，所述内部命令指示所述半导体存储器装置的操作，并且
其中，选通模式信号确定数据选通模式。
5.根据权利要求4所述的半导体存储器装置，其中，输入/输出电路包括：
选通控制器，其构造为基于响应于所述时钟信号的频率生成的选通模式信号，或基于内部生成的信号，生成选通控制信号；
内部选通信号发生器，其构造为根据选通控制信号，基于差分数据选通信号对和单端数据选通信号中的一种生成内部选通信号；以及
数据采样电路，其构造为基于内部选通信号对数据进行采样以向所述半导体存储器装置的内部提供采样数据。
6.根据权利要求5所述的半导体存储器装置，其中，内部选通信号发生器包括多个单元信号发生器，并且其中各个单元信号发生器中的每一个包括：
多路选择器，其构造为响应于选择信号选择差分数据选通信号对的互补数据选通信号与基准电压中的一个；以及
比较器，其构造为对差分数据选通信号对的真数据选通信号与多路选择器的输出进行比较，以输出各个内部选通信号中的相应的内部选通信号。
7.根据权利要求6所述的半导体存储器装置，其中，在第一数据选通模式中，多路选择器构造为选择互补数据选通信号，并且比较器构造为对互补数据选通信号与真数据选通信号进行比较，以输出相应的内部选通信号，并且
其中，在第二数据选通模式中，多路选择器构造为选择基准电压，并且比较器构造为对基准电压与真数据选通信号进行比较，以输出相应的内部选通信号。
8.根据权利要求7所述的半导体存储器装置，其中，数据采样电路包括多个数据采样器，每个数据采样器构造为基于各个内部选通信号中的一个内部选通信号对数据的第一单元进行采样。
9.根据权利要求4所述的半导体存储器装置，其中，控制逻辑电路包括模式寄存器，其构造为：通过基于命令、地址、时钟信号或者基于测试模式寄存器设置信号对写操作中的写反应时间和读操作中的读反应时间进行设置，来生成选通模式信号。
10.根据权利要求1所述的半导体存储器装置，其中，所述半导体存储器装置构造为：通过根据所述时钟信号的频率来改变与多个差分数据选通信号对中的一个差分数据选通信号对或多个单端数据选通信号中的一个单端数据选通信号相关联的数据位的数量，来执行写操作和读操作。
11.根据权利要求10所述的半导体存储器装置，其中，所述半导体存储器装置构造为执行包括以下的操作：
当所述时钟信号的频率大于基准频率时，基于所述一个差分数据选通信号对来对第一数量的数据位执行写操作和读操作；以及
当所述时钟信号的频率小于或等于所述基准频率时，基于所述一个单端数据选通信号来对第二数量的数据位执行写操作和读操作，
其中，第一数量小于第二数量，
其中，通过基于命令和地址或基于测试模式寄存器设置信号对所述半导体存储器装置中的模式寄存器进行设置来改变数据位的数量，或者通过切断所述半导体存储器装置中的熔丝来改变数据位的数量，
其中，存储器单元阵列包括多个动态存储器单元，并且
其中，存储器单元阵列为三维存储器单元阵列。
12.根据权利要求10所述的半导体存储器装置，还包括：
输入/输出电路，其构造为基于选通模式信号或内部生成的信号生成第二内部选通信号，并且构造为基于第二内部选通信号将数据输出至存储器单元阵列，
其中，基于来自存储器控制器的命令、地址和时钟信号来生成选通模式信号，并且
其中，输入/输出电路包括：
选通控制器，其构造为基于选通模式信号或内部生成的信号来生成选通控制信号；
内部选通信号发生器，其构造为根据选通控制信号，基于差分数据选通信号对和单端数据选通信号中的一种生成第一内部选通信号；
转发器，其构造为基于转发器控制信号转发第一内部选通信号以提供第二内部选通信号；以及
数据采样电路，其构造为基于第二内部选通信号对数据进行采样以向存储器单元阵列提供采样数据。
13.根据权利要求12所述的半导体存储器装置，其中，当所述时钟信号的频率小于基准频率时，第一内部选通信号的数量小于第二内部选通信号的数量。
14.一种操作半导体存储器装置的方法，所述半导体存储器装置包括存储器单元阵列，所述方法包括：
确定时钟信号的频率是否小于或等于基准频率，从外部的存储器控制器提供所述时钟信号；以及
根据所述时钟信号的频率，使用不同数量的数据选通信号对存储器单元阵列进行存储器操作。
15.根据权利要求14所述的方法，其中，所述半导体存储器装置构造为执行包括以下的操作：
当所述时钟信号的频率大于基准频率时，利用第一数量的数据选通信号执行存储器操作；以及
当所述时钟信号的频率小于或等于基准频率时，利用第二数量的数据选通信号执行存储器操作，
其中，存储器操作包括与所述时钟信号同步地在存储器单元阵列中写数据的写操作以及与所述时钟信号同步地从存储器单元阵列读数据的读操作，并且
其中，第一数量大于第二数量。
16.一种半导体存储器装置，包括：
存储器单元阵列；以及
控制逻辑电路，其构造为控制对存储器单元阵列的存取，
其中，所述半导体存储器装置构造为：以与来自外部的存储器控制器的时钟信号同步的方式，执行在存储器单元阵列中写数据的写操作和执行从存储器单元阵列读数据的读操作，并且
所述半导体存储器装置构造为：根据所述时钟信号的频率，以对应于使功耗不同的不同数据选通模式执行写操作和读操作。
17.根据权利要求16所述的半导体存储器装置，
其中，当所述时钟信号的频率大于基准频率时，在第一数据选通模式中利用差分数据选通信号对执行写操作和读操作；并且
其中，当所述时钟信号的频率小于或等于所述基准频率时，在第二数据选通模式中利用单端数据选通信号执行写操作和读操作。
18.根据权利要求17所述的半导体存储器装置，
其中，所述半导体存储器装置在不同的数据选通模式中使用对应于不同功耗的不同数量的数据选通信号，并且
其中，在第一数据选通模式中的数据选通信号的第一总数量大于在第二数据选通模式中的数据选通信号的第二总数量。
19.根据权利要求17所述的半导体存储器装置，
其中，控制逻辑电路构造为：基于来自存储器控制器的命令、地址和时钟信号生成选通模式信号，所述选通模式信号指示第一数据选通模式与第二数据选通模式中的一个。
20.根据权利要求17所述的半导体存储器装置，还包括：
多路选择器，其构造为响应于选择信号选择各个差分数据选通信号对中的一个差分数据选通信号对的互补数据选通信号与基准电压中的一个；以及
比较器，其构造为对差分数据选通信号对的真数据选通信号与多路选择器的输出进行比较，
其中，在第一数据选通模式中，多路选择器构造为选择互补数据选通信号，并且比较器构造为对互补数据选通信号与真数据选通信号进行比较，并且
其中，在第二数据选通模式中，多路选择器构造为选择基准电压，并且比较器构造为对基准电压与真数据选通信号进行比较。
CN201710196463.3A 2016-03-29 2017-03-29 半导体存储器装置及其操作方法 Active CN107240413B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0037322 2016-03-29
KR1020160037322A KR20170111572A (ko) 2016-03-29 2016-03-29 반도체 메모리 장치 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
CN107240413A CN107240413A (zh) 2017-10-10
CN107240413B true CN107240413B (zh) 2022-04-08

Family

ID=59961138

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710196463.3A Active CN107240413B (zh) 2016-03-29 2017-03-29 半导体存储器装置及其操作方法

Country Status (3)

Country Link
US (1) US9905288B2 (zh)
KR (1) KR20170111572A (zh)
CN (1) CN107240413B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163469B2 (en) * 2016-11-30 2018-12-25 Micron Technology, Inc. System and method for write data bus control in a stacked memory device
KR102461322B1 (ko) * 2017-11-01 2022-11-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 시스템
US11099774B2 (en) 2017-08-30 2021-08-24 Micron Technology, Inc. Command address input buffer bias current reduction
KR102449194B1 (ko) * 2017-11-17 2022-09-29 삼성전자주식회사 공통 모드 추출기를 포함하는 메모리 장치
US10510398B2 (en) * 2017-11-29 2019-12-17 Micron Technology, Inc. Systems and methods for improving write preambles in DDR memory devices
KR102467357B1 (ko) * 2018-01-31 2022-11-14 삼성전자주식회사 메모리 시스템 및 이의 에러 분석 방법
US10418090B1 (en) 2018-06-21 2019-09-17 Micron Technology, Inc. Write signal launch circuitry for memory drive
KR20200043017A (ko) * 2018-10-17 2020-04-27 삼성전자주식회사 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법
US10698846B2 (en) * 2018-11-07 2020-06-30 Realtek Semiconductor Corporation DDR SDRAM physical layer interface circuit and DDR SDRAM control device
US11735237B2 (en) 2019-02-27 2023-08-22 Rambus Inc. Low power memory with on-demand bandwidth boost
KR20200106733A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
CN112712836B (zh) * 2019-10-25 2024-06-28 长鑫存储技术(上海)有限公司 写操作电路、半导体存储器和写操作方法
KR20210123884A (ko) 2020-04-06 2021-10-14 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR20220165130A (ko) * 2021-06-07 2022-12-14 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
CN114384996B (zh) * 2022-01-14 2023-10-24 长鑫存储技术有限公司 电源控制电路及控制方法
US11816361B2 (en) 2022-04-02 2023-11-14 Changxin Memory Technologies, Inc. Circuit and method for transmitting data to memory array, and storage apparatus
US11837304B2 (en) 2022-04-02 2023-12-05 Changxin Memory Technologies, Inc. Detection circuit
US11625198B1 (en) 2022-04-02 2023-04-11 Changxin Memory Technologies, Inc. Detection circuit, detection method and memory device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134638A (en) * 1997-08-13 2000-10-17 Compaq Computer Corporation Memory controller supporting DRAM circuits with different operating speeds
JP2000067577A (ja) 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000124791A (ja) * 1998-10-19 2000-04-28 Mitsubishi Electric Corp バッファ回路
JP2002055130A (ja) * 2000-08-14 2002-02-20 Nec Microsystems Ltd 周波数判定回路、データ処理装置
KR100360408B1 (ko) * 2000-09-16 2002-11-13 삼성전자 주식회사 독출동작시 데이터 스트로브 신호와 동일한 신호를출력하는 데이터 마스킹핀을 갖는 반도체 메모리장치 및이를 구비하는 메모리 시스템
KR100546339B1 (ko) * 2003-07-04 2006-01-26 삼성전자주식회사 차동 데이터 스트로빙 모드와 데이터 반전 스킴을 가지는단일 데이터 스트로빙 모드를 선택적으로 구현할 수 있는반도체 장치
US7685393B2 (en) * 2006-06-30 2010-03-23 Mosaid Technologies Incorporated Synchronous memory read data capture
US7886122B2 (en) * 2006-08-22 2011-02-08 Qimonda North America Corp. Method and circuit for transmitting a memory clock signal
US7834615B2 (en) 2007-07-02 2010-11-16 Texas Instruments Incorporated Bist DDR memory interface circuit and method for self-testing the same using phase relationship between a data signal and a data strobe signal
KR101296361B1 (ko) 2007-08-24 2013-08-14 삼성전자주식회사 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템
US7969799B2 (en) 2007-10-09 2011-06-28 Lsi Corporation Multiple memory standard physical layer macro function
KR101009335B1 (ko) * 2008-12-29 2011-01-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
WO2010080173A1 (en) 2009-01-12 2010-07-15 Rambus Inc. Mesochronous signaling system with clock-stopped low power mode
JP2010170597A (ja) * 2009-01-20 2010-08-05 Elpida Memory Inc 半導体記憶装置及びそのリードプリアンブル信号の制御方法、並びにデータ伝送システム
US7911857B1 (en) 2009-06-10 2011-03-22 Juniper Networks, Inc. Preamble detection and postamble closure for a memory interface controller
KR20120119960A (ko) 2011-04-21 2012-11-01 삼성전자주식회사 마이크로 범프 연결성을 테스트할 수 있는 반도체 장치
US8432185B2 (en) 2011-05-25 2013-04-30 Apple Inc. Receiver circuits for differential and single-ended signals
JP2013125561A (ja) * 2011-12-14 2013-06-24 Elpida Memory Inc 半導体装置
US8897083B1 (en) 2012-12-14 2014-11-25 Altera Corporation Memory interface circuitry with data strobe signal sharing capabilities

Also Published As

Publication number Publication date
KR20170111572A (ko) 2017-10-12
CN107240413A (zh) 2017-10-10
US20170287546A1 (en) 2017-10-05
US9905288B2 (en) 2018-02-27

Similar Documents

Publication Publication Date Title
CN107240413B (zh) 半导体存储器装置及其操作方法
US10186309B2 (en) Methods of operating semiconductor memory devices and semiconductor memory devices
US11438016B2 (en) Error detection code generation circuits of semiconductor devices, memory controllers including the same and semiconductor memory devices including the same
US9825631B1 (en) Impedance calibration circuit of semiconductor memory device, semiconductor memory device and method of operating the same
EP3249542B1 (en) Memory module, memory controller and associated control method for read training technique
KR102666132B1 (ko) 반도체 메모리 장치의 데이터 정렬 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 정렬 방법
US10095420B2 (en) Storage device communicating with specific pattern and operating method thereof
US20220130841A1 (en) Semiconductor device using different types of through-silicon-vias
US10037811B1 (en) Integrated circuits compensating for timing skew difference between signals
US9767887B2 (en) Memory device, memory module including the same, and memory system including the same
US20230305706A1 (en) Memory device, operation method of a memory device, and operation method of a memory controller
CN116805867A (zh) 存储器件、存储器件和存储器控制器的操作方法
US10950283B1 (en) Semiconductor devices
KR102681737B1 (ko) 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치
TWI818644B (zh) 記憶體裝置
EP4250124A1 (en) Memory device, operation method of a memory device, and operation method of a memory controller
CN118227042A (zh) 用于数据训练的存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant